JPH10125084A - 電流増幅器 - Google Patents
電流増幅器Info
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- JPH10125084A JPH10125084A JP24601997A JP24601997A JPH10125084A JP H10125084 A JPH10125084 A JP H10125084A JP 24601997 A JP24601997 A JP 24601997A JP 24601997 A JP24601997 A JP 24601997A JP H10125084 A JPH10125084 A JP H10125084A
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- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/067—Single-ended amplifiers
Abstract
(57)【要約】 （修正有）
【課題】 従来の電流モード増幅器よりも安定に動作
し、回路の実現のための費用が低減される。 【解決手段】 入力分岐ＮＴ１、Ｒ１及び出力分岐ＮＴ
３を有する電流ミラー回路を含んでおり、入力分岐ＮＴ
１、Ｒ１が一方の端で電流増幅すべき入力信号ＢＬに対
する端子に接続されており、他方の端子で第１の供給端
子ＶＳＳに接続されており、出力分岐ＮＴ３が一方の端
子で第１の制御トランジスタＰＴ１を通じて第２の供給
端子ＶＤＤ及び静電容量装置Ｃ１、Ｃ２に、また他方の
端子で第１の供給端子ＶＳＳに接続されており、第２の
制御トランジスタＮＴ２が電流ミラー回路ＮＴ１、Ｒ
１；ＮＴ３の間の接続節点から第１の供給端子ＶＳＳに
接続されており、制御トランジスタＰＴ１、ＮＴ２が入
力信号ＢＬの印加に先立って静電容量装置Ｃ１、Ｃ２を
予充電するための制御信号ＰＲＥＢ１、ＰＲＥＢ１Ｑに
より制御されている。
し、回路の実現のための費用が低減される。 【解決手段】 入力分岐ＮＴ１、Ｒ１及び出力分岐ＮＴ
３を有する電流ミラー回路を含んでおり、入力分岐ＮＴ
１、Ｒ１が一方の端で電流増幅すべき入力信号ＢＬに対
する端子に接続されており、他方の端子で第１の供給端
子ＶＳＳに接続されており、出力分岐ＮＴ３が一方の端
子で第１の制御トランジスタＰＴ１を通じて第２の供給
端子ＶＤＤ及び静電容量装置Ｃ１、Ｃ２に、また他方の
端子で第１の供給端子ＶＳＳに接続されており、第２の
制御トランジスタＮＴ２が電流ミラー回路ＮＴ１、Ｒ
１；ＮＴ３の間の接続節点から第１の供給端子ＶＳＳに
接続されており、制御トランジスタＰＴ１、ＮＴ２が入
力信号ＢＬの印加に先立って静電容量装置Ｃ１、Ｃ２を
予充電するための制御信号ＰＲＥＢ１、ＰＲＥＢ１Ｑに
より制御されている。
Description
【０００１】
【発明の属する技術分野】本発明は電流増幅器、特にメ
モリのビット線を検出するための電流モード検出増幅器
に関する。
モリのビット線を検出するための電流モード検出増幅器
に関する。
【０００２】
【従来の技術】半導体メモリにおいてメモリセルに記憶
されている情報は読出しのために検出かつ増幅されなけ
ればならない。多数のメモリセルがビット線に接続され
ており、それにより特定のセルがワード線を通じて読出
しのために選択される。ビット線に接続されている検出
増幅器は選択されたメモリセルに記憶されている情報を
検出かつ増幅する。
されている情報は読出しのために検出かつ増幅されなけ
ればならない。多数のメモリセルがビット線に接続され
ており、それにより特定のセルがワード線を通じて読出
しのために選択される。ビット線に接続されている検出
増幅器は選択されたメモリセルに記憶されている情報を
検出かつ増幅する。
【０００３】文献トラヴィス・エヌ・ブラロック（Ｔｒ
ａｖｉｓ Ｎ． Ｂｌａｌｏｃｋ）ほか著「高速‐クラ
ンプド‐ビット線‐電流モード‐検出増幅器」アイ・イ
ー・イー・イー・ジャーナル（ＩＥＥＥ Ｊｏｕｒｎａ
ｌ）固体回路編、第２６巻、第４号、１９９１年４月、
第１３〜１９頁にＣＭＯＳメモリセル用の電流モード検
出増幅器が記載されている。公知の電流モード検出増幅
器はメモリセルからの入力電流を参照電流と比較する。
参照電流はディジタル論理状態を表す電流の間の電流を
生ずるダミーメモリセルにより与えられる。通常、参照
レベルは無データ電流と最小データ電流との間の中点に
設計されている。電流モード検出増幅器は差ディジタル
論理状態として参照電流の上または下のデータ入力電流
を検出する。
ａｖｉｓ Ｎ． Ｂｌａｌｏｃｋ）ほか著「高速‐クラ
ンプド‐ビット線‐電流モード‐検出増幅器」アイ・イ
ー・イー・イー・ジャーナル（ＩＥＥＥ Ｊｏｕｒｎａ
ｌ）固体回路編、第２６巻、第４号、１９９１年４月、
第１３〜１９頁にＣＭＯＳメモリセル用の電流モード検
出増幅器が記載されている。公知の電流モード検出増幅
器はメモリセルからの入力電流を参照電流と比較する。
参照電流はディジタル論理状態を表す電流の間の電流を
生ずるダミーメモリセルにより与えられる。通常、参照
レベルは無データ電流と最小データ電流との間の中点に
設計されている。電流モード検出増幅器は差ディジタル
論理状態として参照電流の上または下のデータ入力電流
を検出する。
【０００４】公知の検出増幅器は特に要素のオリエンテ
ーションまたはディメンジョニングに関して検出増幅器
トランジスタ対の間の高度のレイアウトの対称性を必要
とする。トランジスタ総数はむしろ多く、また大きなチ
ップ面積を必要とする。その作動は漏話の影響を非常に
受けやすい。増幅器自体およびメモリセルのレイアウト
設計は漏話の危険を考慮に入れなければならない。検出
増幅器のレイアウトはトランジスタの相互接続による内
部ノードキャパシタンスへの実質的な影響を避けるべく
コンパクトでなければならない。検出増幅器は増幅器の
敏感なノードおよびその高利得フィードバックループに
起因してノイズおよびプロセス変動を受けやすいという
欠点に通ずる高度な敏感さを有する。これは検出増幅器
の電流マージンに影響し得る。
ーションまたはディメンジョニングに関して検出増幅器
トランジスタ対の間の高度のレイアウトの対称性を必要
とする。トランジスタ総数はむしろ多く、また大きなチ
ップ面積を必要とする。その作動は漏話の影響を非常に
受けやすい。増幅器自体およびメモリセルのレイアウト
設計は漏話の危険を考慮に入れなければならない。検出
増幅器のレイアウトはトランジスタの相互接続による内
部ノードキャパシタンスへの実質的な影響を避けるべく
コンパクトでなければならない。検出増幅器は増幅器の
敏感なノードおよびその高利得フィードバックループに
起因してノイズおよびプロセス変動を受けやすいという
欠点に通ずる高度な敏感さを有する。これは検出増幅器
の電流マージンに影響し得る。
【０００５】
【発明が解決しようとする課題】本発明の課題は、従来
の増幅器よりも安定に動作する電流モード増幅器を提供
することにある。さらに、回路の実現のための費用を低
減するものである。
の増幅器よりも安定に動作する電流モード増幅器を提供
することにある。さらに、回路の実現のための費用を低
減するものである。
【０００６】
【課題を解決するための手段】この課題は請求項１の特
徴を有する電流モード増幅器により解決される。
徴を有する電流モード増幅器により解決される。
【０００７】本発明による電流モード増幅器は予充電キ
ャパシタを有する制御される電流ミラー設計を含んでい
る。参照電流は必要とされない。トランジスタ総数は比
較的少ない。増幅器の設計レイアウトは対称性を必要と
しない。増幅器は高利得フィードバックループも敏感な
ノードも有していない。従って増幅器はノイズまたは製
造プロセス変動への感受性が小さい。本発明による電流
モード検出増幅器はその入力電流情報に基づいて論理状
態を決定する。入力データはディジタル論理値を表す電
流の流れの状態もしくは電流の流れなしの状態である。
ャパシタを有する制御される電流ミラー設計を含んでい
る。参照電流は必要とされない。トランジスタ総数は比
較的少ない。増幅器の設計レイアウトは対称性を必要と
しない。増幅器は高利得フィードバックループも敏感な
ノードも有していない。従って増幅器はノイズまたは製
造プロセス変動への感受性が小さい。本発明による電流
モード検出増幅器はその入力電流情報に基づいて論理状
態を決定する。入力データはディジタル論理値を表す電
流の流れの状態もしくは電流の流れなしの状態である。
【０００８】
【実施例】以下、２つの好ましい実施例を示す図面によ
り本発明を一層詳細に説明する。
り本発明を一層詳細に説明する。
【０００９】図１の電流モード検出増幅器は４つのｎチ
ャネル‐エンハンスメント形トランジスタ（ＮＭＯＳ）
と、１つのｐチャネルＭＯＳトランジスタと、２つの相
補性ＭＯＳトランジスタを含んでいる１つのインバータ
とを含んでいる。ＰＭＯＳトランジスタのバルク電圧は
正の電力供給源ＶＤＤに接続されており、ＮＭＯＳトラ
ンジスタのバルク電圧は負の供給電圧（たとえば−２．
０Ｖ）に接続されており、またはテクノロジーに関係し
て接地電位ＶＳＳに接続されている。増幅器は電流ミラ
ートランジスタＮＴ１、ＮＴ３を含んでいる電流ミラー
回路を含んでいる。トランジスタＮＴ１、ＮＴ３からの
ゲートは互いに接続されて、ノードＮを形成している。
トランジスタＮＴ１からのドレインおよびゲート電極は
互いに接続されている。トランジスタＮＴ１、ＮＴ３か
らのソース電極は接地電位ＶＳＳに対する端子に接続さ
れている。トランジスタＮＴ１は電流ミラー回路の入力
分岐を形成しており、トランジスタＮＴ３はその出力分
岐を形成している。トランジスタＮＴ３のドレインはＰ
ＭＯＳトランジスタＰＴ１を通じて正の供給電位ＶＤＤ
に対する端子に接続されている。トランジスタＮＴ３と
ＰＴ１との間のノードは信号ＢＬＯＵＴを運ぶキャパシ
タＣ１の一方の電極に接続されており、その第２の電極
は接地端子に接続されている。電流ミラートランジスタ
ＮＴ１、ＮＴ３のゲートはＮＭＯＳトランジスタＮＴ２
のドレイン‐ソース区間を通じて接地端子に接続されて
いる。トランジスタＮＴ２，ＰＴ１のゲートは予充電制
御信号ＰＲＥＢ１により制御される。ＮＭＯＳトランジ
スタＮＴ２は信号ＰＲＥＢ１により直接に制御され、Ｐ
ＭＯＳトランジスタＰＴ１は反転された信号ＰＲＥＢ１
Ｑにより制御される。信号ＰＲＥＢ１ＱはインバータＧ
１を通じて信号ＰＲＥＢ１から発生される。電流ミラー
回路の入力分岐は信号ＢＬを入力するための入力端子に
接続されている。こうしてトランジスタＮＴ１のドレイ
ン電極とゲート電極との間の接続ノードはメモリアレイ
のビット線に接続されている。トランジスタＰＴ１とＮ
Ｔ３との間のノードに接続されているキャパシタＣ１の
第１の端子はゲーティング装置を通じて、電流モード検
出増幅器の出力信号を形成する他の増幅器回路に接続さ
れている。ゲーティング装置は読出し信号ＳＡＥＮ１に
より制御されるパストランジスタＮＴ４である。パルス
整形を行う前記他の増幅器回路はＣＭＯＳインバータＧ
２である。インバータＧ２の出力端における出力信号Ｖ
ＯＵＴは検出かつ増幅された入力信号ＢＬを与える。
ャネル‐エンハンスメント形トランジスタ（ＮＭＯＳ）
と、１つのｐチャネルＭＯＳトランジスタと、２つの相
補性ＭＯＳトランジスタを含んでいる１つのインバータ
とを含んでいる。ＰＭＯＳトランジスタのバルク電圧は
正の電力供給源ＶＤＤに接続されており、ＮＭＯＳトラ
ンジスタのバルク電圧は負の供給電圧（たとえば−２．
０Ｖ）に接続されており、またはテクノロジーに関係し
て接地電位ＶＳＳに接続されている。増幅器は電流ミラ
ートランジスタＮＴ１、ＮＴ３を含んでいる電流ミラー
回路を含んでいる。トランジスタＮＴ１、ＮＴ３からの
ゲートは互いに接続されて、ノードＮを形成している。
トランジスタＮＴ１からのドレインおよびゲート電極は
互いに接続されている。トランジスタＮＴ１、ＮＴ３か
らのソース電極は接地電位ＶＳＳに対する端子に接続さ
れている。トランジスタＮＴ１は電流ミラー回路の入力
分岐を形成しており、トランジスタＮＴ３はその出力分
岐を形成している。トランジスタＮＴ３のドレインはＰ
ＭＯＳトランジスタＰＴ１を通じて正の供給電位ＶＤＤ
に対する端子に接続されている。トランジスタＮＴ３と
ＰＴ１との間のノードは信号ＢＬＯＵＴを運ぶキャパシ
タＣ１の一方の電極に接続されており、その第２の電極
は接地端子に接続されている。電流ミラートランジスタ
ＮＴ１、ＮＴ３のゲートはＮＭＯＳトランジスタＮＴ２
のドレイン‐ソース区間を通じて接地端子に接続されて
いる。トランジスタＮＴ２，ＰＴ１のゲートは予充電制
御信号ＰＲＥＢ１により制御される。ＮＭＯＳトランジ
スタＮＴ２は信号ＰＲＥＢ１により直接に制御され、Ｐ
ＭＯＳトランジスタＰＴ１は反転された信号ＰＲＥＢ１
Ｑにより制御される。信号ＰＲＥＢ１ＱはインバータＧ
１を通じて信号ＰＲＥＢ１から発生される。電流ミラー
回路の入力分岐は信号ＢＬを入力するための入力端子に
接続されている。こうしてトランジスタＮＴ１のドレイ
ン電極とゲート電極との間の接続ノードはメモリアレイ
のビット線に接続されている。トランジスタＰＴ１とＮ
Ｔ３との間のノードに接続されているキャパシタＣ１の
第１の端子はゲーティング装置を通じて、電流モード検
出増幅器の出力信号を形成する他の増幅器回路に接続さ
れている。ゲーティング装置は読出し信号ＳＡＥＮ１に
より制御されるパストランジスタＮＴ４である。パルス
整形を行う前記他の増幅器回路はＣＭＯＳインバータＧ
２である。インバータＧ２の出力端における出力信号Ｖ
ＯＵＴは検出かつ増幅された入力信号ＢＬを与える。
【００１０】図１中の検出増幅器の基本的動作は下記の
とおりである。予充電信号ＰＲＥＢ１が予充電相の間に
能動的である時、キャパシタＣ１は充電されている。予
充電相の後に信号ＰＲＥＢＱ１は不能動的であり、また
ビット線信号ＢＬがメモリセルから与えられている。第
１の状態ではビット線信号ＢＬは論理“０”を表す増幅
器に与えられる電流であり、また第２の状態では論理
“１”を表す無電流である。信号ＢＬに関係してキャパ
シタＣ１は放電され、またはその電荷を維持する。次い
で読出しイネーブル信号ＳＡＥＮ１がキャパシタＣ１の
充電状態をパルス整形インバータＧ２に与えるため能動
化され、インバータＧ２の出力信号が出力信号ＶＯＵＴ
を与える。
とおりである。予充電信号ＰＲＥＢ１が予充電相の間に
能動的である時、キャパシタＣ１は充電されている。予
充電相の後に信号ＰＲＥＢＱ１は不能動的であり、また
ビット線信号ＢＬがメモリセルから与えられている。第
１の状態ではビット線信号ＢＬは論理“０”を表す増幅
器に与えられる電流であり、また第２の状態では論理
“１”を表す無電流である。信号ＢＬに関係してキャパ
シタＣ１は放電され、またはその電荷を維持する。次い
で読出しイネーブル信号ＳＡＥＮ１がキャパシタＣ１の
充電状態をパルス整形インバータＧ２に与えるため能動
化され、インバータＧ２の出力信号が出力信号ＶＯＵＴ
を与える。
【００１１】詳細には、図１に示されている増幅器は下
記のように動作する。予充電相の間は制御信号ＰＲＥＢ
１は“１”であり、また制御信号ＳＡＥＮ１は“０”で
ある。制御トランジスタＮＴ１はターンオンされてお
り、トランジスタＮＴ１、ＮＴ３のゲート（ノードＮ）
を接地電位ＶＳＳに接続し、またそれによりノードＮを
論理“０”にセットする。信号ＰＲＥＢ１Ｑは“０”で
あり、トランジスタＰＴ１をターンオンする。従って、
電流は正の供給電位ＶＤＤに対する供給端子からキャパ
シタＣ１に流れ、キャパシタＣ１を充電する。トランジ
スタＮＴ１、ＮＴ３は、ノードＮが論理“０”であるの
で、ターンオフされている。キャパシタＣ１が充電され
る時、信号ＢＬＯＵＴは、論理“１”である電位ＶＤＤ
にある。
記のように動作する。予充電相の間は制御信号ＰＲＥＢ
１は“１”であり、また制御信号ＳＡＥＮ１は“０”で
ある。制御トランジスタＮＴ１はターンオンされてお
り、トランジスタＮＴ１、ＮＴ３のゲート（ノードＮ）
を接地電位ＶＳＳに接続し、またそれによりノードＮを
論理“０”にセットする。信号ＰＲＥＢ１Ｑは“０”で
あり、トランジスタＰＴ１をターンオンする。従って、
電流は正の供給電位ＶＤＤに対する供給端子からキャパ
シタＣ１に流れ、キャパシタＣ１を充電する。トランジ
スタＮＴ１、ＮＴ３は、ノードＮが論理“０”であるの
で、ターンオフされている。キャパシタＣ１が充電され
る時、信号ＢＬＯＵＴは、論理“１”である電位ＶＤＤ
にある。
【００１２】検出および放電相は下記のとおりである。
キャパシタＣ１が完全に充電された後、予充電信号ＰＲ
ＥＢ１は“１”から“０”へ移行する。ノードＮは接地
電位ＶＳＳから絶縁されており、また浮動状態になる。
制御トランジスタＰＴ１、ＮＴ２はターンオフされてい
る。ノードＮにおける入力信号ＢＬからの電流情報は次
いで電流ミラー回路により検出される。種々の論理状態
は、電位ＶＤＤから電位ＶＳＳへの信号ＢＬＯＵＴの電
圧レベルの低下が存在するか否かをモニタすることによ
り反映されている。
キャパシタＣ１が完全に充電された後、予充電信号ＰＲ
ＥＢ１は“１”から“０”へ移行する。ノードＮは接地
電位ＶＳＳから絶縁されており、また浮動状態になる。
制御トランジスタＰＴ１、ＮＴ２はターンオフされてい
る。ノードＮにおける入力信号ＢＬからの電流情報は次
いで電流ミラー回路により検出される。種々の論理状態
は、電位ＶＤＤから電位ＶＳＳへの信号ＢＬＯＵＴの電
圧レベルの低下が存在するか否かをモニタすることによ
り反映されている。
【００１３】メモリデータが論理“０”であれば、入力
信号ＢＬはメモリセルから電流を入力する。これはノー
ドＮの電圧レベルを電位ＶＳＳからトランジスタＮＴ３
のしきい電圧へ上昇させる。いったん、しきい電圧に到
達すると、両トランジスタＮＴ１およびＮＴ３がターン
オンされ、電流ミラー回路が電流を導き始める。トラン
ジスタＮＴ１を通って電流ミラー回路の入力分岐を通っ
て流れるメモリセルからの電流はトランジスタＮＴ３を
通って流れる出力分岐の電流に鏡像化される。トランジ
スタＰＴ１はターンオフされているので、トランジスタ
ＮＴ３を通る電流は実際にはキャパシタＣ１から与えら
れる。キャパシタＣ１は放電され、また信号ＢＬＯＵＴ
は電位ＶＤＤから電位ＶＳＳ、論理“１”から論理
“０”へ低下する。
信号ＢＬはメモリセルから電流を入力する。これはノー
ドＮの電圧レベルを電位ＶＳＳからトランジスタＮＴ３
のしきい電圧へ上昇させる。いったん、しきい電圧に到
達すると、両トランジスタＮＴ１およびＮＴ３がターン
オンされ、電流ミラー回路が電流を導き始める。トラン
ジスタＮＴ１を通って電流ミラー回路の入力分岐を通っ
て流れるメモリセルからの電流はトランジスタＮＴ３を
通って流れる出力分岐の電流に鏡像化される。トランジ
スタＰＴ１はターンオフされているので、トランジスタ
ＮＴ３を通る電流は実際にはキャパシタＣ１から与えら
れる。キャパシタＣ１は放電され、また信号ＢＬＯＵＴ
は電位ＶＤＤから電位ＶＳＳ、論理“１”から論理
“０”へ低下する。
【００１４】メモリデータが論理“１”であれば、メモ
リセルから流れ出る電流は存在しない。ノードＮは浮動
状態にとどまる。トランジスタＮＴ１、ＮＴ３はターン
オフ状態にとどまり、また電流ミラー分岐は電流を導か
ない。キャパシタＣ１を放電するであろう電流経路、た
とえばトランジスタＮＴ３を通る電流経路は存在しな
い。こうして、信号ＢＬＯＵＴは論理“１”である電位
ＶＤＤにとどまる。
リセルから流れ出る電流は存在しない。ノードＮは浮動
状態にとどまる。トランジスタＮＴ１、ＮＴ３はターン
オフ状態にとどまり、また電流ミラー分岐は電流を導か
ない。キャパシタＣ１を放電するであろう電流経路、た
とえばトランジスタＮＴ３を通る電流経路は存在しな
い。こうして、信号ＢＬＯＵＴは論理“１”である電位
ＶＤＤにとどまる。
【００１５】ラッチング相の間の作動は下記のとおりで
ある。検出および放電の後に、信号ＢＬＯＵＴの論理状
態は論理“０”または論理“１”において安定である。
読出し信号ＳＡＥＮ１が能動化され、また論理“０”か
ら論理“１”へ移行する。パストランジスタＮＴ４がタ
ーンオンされ、また信号ＢＬＯＵＴがインバータＧ２へ
通される。インバータＧ２は信号ＢＬＯＵＴの論理状態
を反転し、また信号ＶＯＵＴを出力する。
ある。検出および放電の後に、信号ＢＬＯＵＴの論理状
態は論理“０”または論理“１”において安定である。
読出し信号ＳＡＥＮ１が能動化され、また論理“０”か
ら論理“１”へ移行する。パストランジスタＮＴ４がタ
ーンオンされ、また信号ＢＬＯＵＴがインバータＧ２へ
通される。インバータＧ２は信号ＢＬＯＵＴの論理状態
を反転し、また信号ＶＯＵＴを出力する。
【００１６】図２の他の好ましい実施例では２つの分割
されたキャパシタＣ１、Ｃ２が設けられている。キャパ
シタの１つは、回路設計が伝播時間制限を有する時に、
スイッチオフまたは不能動化され得る。キャパシタの１
つがスイッチオフされているとき、検出増幅器はＲＣ時
定数が小さいほど速く動作している。スイッチオフは通
常、製造後の検査プロセスの間に行われる。さらに、ビ
ット線入力端とトランジスタＮＴ１のドレインとの間に
接続されているオーム性抵抗Ｒ１が設けられている。オ
ーム性抵抗Ｒ１の調節を通じてキャパシタＣ１、Ｃ２の
放電時間が制御可能である。
されたキャパシタＣ１、Ｃ２が設けられている。キャパ
シタの１つは、回路設計が伝播時間制限を有する時に、
スイッチオフまたは不能動化され得る。キャパシタの１
つがスイッチオフされているとき、検出増幅器はＲＣ時
定数が小さいほど速く動作している。スイッチオフは通
常、製造後の検査プロセスの間に行われる。さらに、ビ
ット線入力端とトランジスタＮＴ１のドレインとの間に
接続されているオーム性抵抗Ｒ１が設けられている。オ
ーム性抵抗Ｒ１の調節を通じてキャパシタＣ１、Ｃ２の
放電時間が制御可能である。
【００１７】本発明による電流モード検出増幅器はメモ
リセルからの読出しの間に与えられるビット線信号を電
流検出するために良好に応用可能である。本増幅器はリ
ードオンリメモリ（ＲＯＭ）に良好に応用可能である。
本増幅器はトランジスタ総数が少なく、またチップ占有
面積が小さく、レイアウト対称性を考慮する必要がな
く、また信号ノイズへの敏感さが少ないので、その他の
論理およびアナログ回路を含んでいるより大きいチップ
の部分である埋込まれるＲＯＭに特に適している。しか
し、本増幅器は電流検出が行われなくてよい他の分野、
たとえばアナログ‐ディジタル変換器またはコンパレー
タ回路にも使用できる。
リセルからの読出しの間に与えられるビット線信号を電
流検出するために良好に応用可能である。本増幅器はリ
ードオンリメモリ（ＲＯＭ）に良好に応用可能である。
本増幅器はトランジスタ総数が少なく、またチップ占有
面積が小さく、レイアウト対称性を考慮する必要がな
く、また信号ノイズへの敏感さが少ないので、その他の
論理およびアナログ回路を含んでいるより大きいチップ
の部分である埋込まれるＲＯＭに特に適している。しか
し、本増幅器は電流検出が行われなくてよい他の分野、
たとえばアナログ‐ディジタル変換器またはコンパレー
タ回路にも使用できる。
【図１】本発明の第１の実施例の回路図。
【図２】本発明の第２の実施例の回路図。
ＢＬ 入力信号 Ｃ、Ｃ１、Ｃ２ キャパシタ Ｇ２ インバータ Ｎ ノード ＮＴ１、Ｒ１ 入力分岐 ＮＴ２ 第２の制御トランジスタ ＮＴ３ 出力分岐 ＮＴ４ デーティング装置 ＰＴ１ 第１の制御トランジスタ ＰＲＥＢ１ 制御信号 ＰＲＥＢ１Ｑ 反転された制御信号 ＰＴ１ 第１の制御トランジスタ ＳＡＥＮ１ 読出し信号 ＶＯＵＴ 出力信号
Claims (6)
- 【請求項１】 入力分岐（ＮＴ１、Ｒ１）および出力分
岐（ＮＴ３）を有する電流ミラー回路を含んでおり、前
記入力分岐（ＮＴ１、Ｒ１）が一方の端子で電流増幅さ
れるべき入力信号（ＢＬ）に対する端子に接続されてお
り、また他方の端子で第１の供給端子（ＶＳＳ）に接続
されており、前記出力分岐（ＮＴ３）が一方の端子で第
１の制御トランジスタ（ＰＴ１）を通じて第２の供給端
子（ＶＤＤ）および静電容量装置（Ｃ１、Ｃ２）に、ま
た他方の端子で前記第１の供給端子（ＶＳＳ）に接続さ
れており、第２の制御トランジスタ（ＮＴ２）が前記電
流ミラー回路（ＮＴ１、Ｒ１；ＮＴ３）の間の接続ノー
ドから前記第１の供給端子（ＶＳＳ）に接続されてお
り、前記制御トランジスタ（ＰＴ１、ＮＴ２）が前記入
力信号（ＢＬ）の印加に先立って静電容量装置（Ｃ１、
Ｃ２）を予充電するための制御信号（ＰＲＥＢ１、ＰＲ
ＥＢ１Ｑ）により制御されていることを特徴とする電流
増幅器。 - 【請求項２】 前記静電容量装置（Ｃ１、Ｃ２）を予充
電するための前記制御信号（ＰＲＥＢ１、ＰＲＥＢ１
Ｑ）が第２の制御トランジスタ（ＮＴ２）に対して反転
された関係で第１の制御トランジスタ（ＰＴ１）に与え
られていることを特徴とする請求項１記載の電流増幅
器。 - 【請求項３】 前記静電容量装置（Ｃ１、Ｃ２）が前記
電流ミラー回路の前記一方の端子と前記第１の供給端子
（ＶＳＳ）との間に接続されていることを特徴とする請
求項１または２記載の電流増幅器。 - 【請求項４】 前記電流ミラー回路の前記一方の端子と
前記静電容量装置（Ｃ１、Ｃ２）との間の前記接続ノー
ドがゲーティング装置（ＮＴ４）を通じて他方の増幅器
装置（Ｇ２）に接続されていることを特徴とする請求項
３記載の電流増幅器。 - 【請求項５】 前記ゲーティング装置がパストランジス
タ（ＮＴ４）であり、また前記他方の増幅器装置がイン
バータ（Ｇ２）であることを特徴とする請求項４記載の
電流増幅器。 - 【請求項６】 前記電流ミラー回路の前記第１の分岐
（ＮＴ１、Ｒ１）がトランジスタ（ＮＴ１）のドレイン
‐ソース区間と、前記トランジスタ（ＮＴ１）のドレイ
ン‐ソース区間と前記電流ミラー回路の前記第１の分岐
の前記一方の端子との間にオーム性抵抗（Ｒ１）とから
成っていることを特徴とする請求項１ないし５の１つに
記載の電流増幅器。
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