JPH11242886A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH11242886A JPH11242886A JP10159115A JP15911598A JPH11242886A JP H11242886 A JPH11242886 A JP H11242886A JP 10159115 A JP10159115 A JP 10159115A JP 15911598 A JP15911598 A JP 15911598A JP H11242886 A JPH11242886 A JP H11242886A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
Abstract
(57)【要約】
【課題】 ビット線の電位を変換するための電位変換回
路内の消費電力を低減できる半導体集積回路を得る。 【解決手段】 本願に係る半導体集積回路は、ビット線
ＢＬ１及びビット線ＢＬ２と、これらに接続されたプリ
チャージ回路ＰＣＣ、電位変換回路ＳＡ及びメモリセル
ＭＣを備えている。電位変換回路ＳＡは、高電位Ｖ２，
グランド電位ＧＮＤ間にはトランジスタＴ３，Ｔ４，Ｔ
６の電流経路とトランジスタＴ３，Ｔ５，Ｔ９の電流経
路とがある。トランジスタＴ３，Ｔ４，Ｔ６，Ｔ９のゲ
ート電極はモード信号ＰＣを受け、トランジスタＴ４，
Ｔ５のゲート電極はビット線ＢＬ１，ＢＬ２に接続され
ている。
路内の消費電力を低減できる半導体集積回路を得る。 【解決手段】 本願に係る半導体集積回路は、ビット線
ＢＬ１及びビット線ＢＬ２と、これらに接続されたプリ
チャージ回路ＰＣＣ、電位変換回路ＳＡ及びメモリセル
ＭＣを備えている。電位変換回路ＳＡは、高電位Ｖ２，
グランド電位ＧＮＤ間にはトランジスタＴ３，Ｔ４，Ｔ
６の電流経路とトランジスタＴ３，Ｔ５，Ｔ９の電流経
路とがある。トランジスタＴ３，Ｔ４，Ｔ６，Ｔ９のゲ
ート電極はモード信号ＰＣを受け、トランジスタＴ４，
Ｔ５のゲート電極はビット線ＢＬ１，ＢＬ２に接続され
ている。
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＭＯＳスタティ
ックＲＡＭ等の半導体集積回路に関し、特に消費電力の
低減が図れる半導体集積回路に関する。
ックＲＡＭ等の半導体集積回路に関し、特に消費電力の
低減が図れる半導体集積回路に関する。
【０００２】
【従来の技術】図９は従来の半導体集積回路を説明する
ための回路図である。図９に示す内容は、特開平５−３
２５５６６号公報に詳しく記載されている。図９におい
て、ＢＬ１及びＢＬ２はビット線、ＭＣ０はビット線Ｂ
Ｌ１，ＢＬ２に接続されたメモリセル、ＰＣＣ０はビッ
ト線ＢＬ１，ＢＬ２に接続され、モード信号ＰＣＢに応
じてビット線ＢＬ１，ＢＬ２に対してプリチャージを行
うためのプリチャージ回路、ＳＡ０はビット線ＢＬ１，
ＢＬ２に接続され、ビット線ＢＬ１，ＢＬ２の電位を増
幅変換して出力するための電位変換回路（ここではセン
スアンプ）である。
ための回路図である。図９に示す内容は、特開平５−３
２５５６６号公報に詳しく記載されている。図９におい
て、ＢＬ１及びＢＬ２はビット線、ＭＣ０はビット線Ｂ
Ｌ１，ＢＬ２に接続されたメモリセル、ＰＣＣ０はビッ
ト線ＢＬ１，ＢＬ２に接続され、モード信号ＰＣＢに応
じてビット線ＢＬ１，ＢＬ２に対してプリチャージを行
うためのプリチャージ回路、ＳＡ０はビット線ＢＬ１，
ＢＬ２に接続され、ビット線ＢＬ１，ＢＬ２の電位を増
幅変換して出力するための電位変換回路（ここではセン
スアンプ）である。
【０００３】プリチャージ回路ＰＣＣ０は、ＰＭＯＳの
トランジスタＴ１，Ｔ２を含み、Ｖ１はプリチャージ用
電位である。
トランジスタＴ１，Ｔ２を含み、Ｖ１はプリチャージ用
電位である。
【０００４】メモリセルＭＣ０はＮＭＯＳのトランジス
タＴ１０，Ｔ１１を含み、ノードＮ１，Ｎ２の電位はデ
ータを示し、どちらか一方が”Ｈ”レベルであり、他方
が”Ｌ”レベルである。
タＴ１０，Ｔ１１を含み、ノードＮ１，Ｎ２の電位はデ
ータを示し、どちらか一方が”Ｈ”レベルであり、他方
が”Ｌ”レベルである。
【０００５】電位変換回路ＳＡ０は、ＰＭＯＳのトラン
ジスタＴ４，Ｔ５、ＮＭＯＳのトランジスタＴ６〜Ｔ
９，Ｔ３１，Ｔ３２を含み、ＧＮＤはグランド電位、Ｖ
２はグランド電位ＧＮＤと比較して高い高電位である。
ジスタＴ４，Ｔ５、ＮＭＯＳのトランジスタＴ６〜Ｔ
９，Ｔ３１，Ｔ３２を含み、ＧＮＤはグランド電位、Ｖ
２はグランド電位ＧＮＤと比較して高い高電位である。
【０００６】モード信号ＰＣとモード信号ＰＣＢとは互
いに相補的である。
いに相補的である。
【０００７】図１０は図９に示す回路の動作を示すタイ
ミングチャートである。時刻ｔ１０では、モード信号Ｐ
Ｃ、モード信号ＰＣＢ、ワード線ＷＬの電位、ノードＮ
１の電位及びノードＮ２の電位のそれぞれが”Ｈ”レベ
ル、”Ｌ”レベル、”Ｌ”レベル、”Ｌ”レベル、”
Ｈ”レベルである。時刻ｔ１１では、モード信号ＰＣが
立ち下がり、モード信号ＰＣＢが立ち上がる。時刻ｔ１
２では、ワード線ＷＬの電位が立ち上がる。時刻ｔ１３
では、モード信号ＰＣが立ち上がり、モード信号ＰＣＢ
が立ち下がり、ワード線ＷＬの電位が立ち下がる。時刻
ｔ１１〜ｔ１３のようにモード信号ＰＣが立ち下がって
いる期間は読み出しモード、それ以外の期間はプリチャ
ージモードと称される。
ミングチャートである。時刻ｔ１０では、モード信号Ｐ
Ｃ、モード信号ＰＣＢ、ワード線ＷＬの電位、ノードＮ
１の電位及びノードＮ２の電位のそれぞれが”Ｈ”レベ
ル、”Ｌ”レベル、”Ｌ”レベル、”Ｌ”レベル、”
Ｈ”レベルである。時刻ｔ１１では、モード信号ＰＣが
立ち下がり、モード信号ＰＣＢが立ち上がる。時刻ｔ１
２では、ワード線ＷＬの電位が立ち上がる。時刻ｔ１３
では、モード信号ＰＣが立ち上がり、モード信号ＰＣＢ
が立ち下がり、ワード線ＷＬの電位が立ち下がる。時刻
ｔ１１〜ｔ１３のようにモード信号ＰＣが立ち下がって
いる期間は読み出しモード、それ以外の期間はプリチャ
ージモードと称される。
【０００８】
【発明が解決しようとする課題】図９に示す回路構成で
は、プリチャージモードを開始する時刻ｔ１３の直前で
は、トランジスタＴ４，Ｔ６，Ｔ３１，Ｔ７はそれぞれ
オン，オフ，オフ，オフである。読み出しモードからプ
リチャージモードへ移行する過渡状態では、まず、モー
ド信号ＰＣが立ち上がるためトランジスタＴ６がオフか
らオンになる。同時に、トランジスタＴ１がオフからオ
ンになるためビット線ＢＬ１はプリチャージされる。ビ
ット線ＢＬ１の電位は上昇するが、ビット線ＢＬ１の容
量（メモリセルＭＣ０の容量を含む）は特に大きいた
め、ビット線ＢＬ１の電位の上昇は緩やかである。
は、プリチャージモードを開始する時刻ｔ１３の直前で
は、トランジスタＴ４，Ｔ６，Ｔ３１，Ｔ７はそれぞれ
オン，オフ，オフ，オフである。読み出しモードからプ
リチャージモードへ移行する過渡状態では、まず、モー
ド信号ＰＣが立ち上がるためトランジスタＴ６がオフか
らオンになる。同時に、トランジスタＴ１がオフからオ
ンになるためビット線ＢＬ１はプリチャージされる。ビ
ット線ＢＬ１の電位は上昇するが、ビット線ＢＬ１の容
量（メモリセルＭＣ０の容量を含む）は特に大きいた
め、ビット線ＢＬ１の電位の上昇は緩やかである。
【０００９】その後の時刻ｔ１４でビット線ＢＬ１の電
位がトランジスタＴ３１の閾値電圧になって、トランジ
スタＴ３１がオフからオンになる。その後の時刻ｔ１５
でビット線ＢＬ１の電位がトランジスタＴ４の閾値電圧
になって、トランジスタＴ４がオンからオフになる。し
たがって、時刻ｔ１４〜ｔ１５ではトランジスタＴ４，
Ｔ６，Ｔ３１が同時にオンしているため、これらのトラ
ンジスタを介して高電位Ｖ２からグランド電位ＧＮＤへ
電流が流れる。
位がトランジスタＴ３１の閾値電圧になって、トランジ
スタＴ３１がオフからオンになる。その後の時刻ｔ１５
でビット線ＢＬ１の電位がトランジスタＴ４の閾値電圧
になって、トランジスタＴ４がオンからオフになる。し
たがって、時刻ｔ１４〜ｔ１５ではトランジスタＴ４，
Ｔ６，Ｔ３１が同時にオンしているため、これらのトラ
ンジスタを介して高電位Ｖ２からグランド電位ＧＮＤへ
電流が流れる。
【００１０】このように、図９に示す回路では、電位変
換回路内に電流が流れる期間がビット線の電位の変化に
依存して長くなるため消費電力が大きい。
換回路内に電流が流れる期間がビット線の電位の変化に
依存して長くなるため消費電力が大きい。
【００１１】また、電位変換回路に関わる技術には、他
に特開平６−１２８７９号公報に記載のものがある。こ
の技術は２つのセンスアンプを含み、図９に示す電位変
換回路に比べて、素子数が多いためリーク電流等が発生
し易くなり、消費電力が大きい。
に特開平６−１２８７９号公報に記載のものがある。こ
の技術は２つのセンスアンプを含み、図９に示す電位変
換回路に比べて、素子数が多いためリーク電流等が発生
し易くなり、消費電力が大きい。
【００１２】以上のように、従来では、電位変換回路内
の消費電力が大きいという問題点がある。
の消費電力が大きいという問題点がある。
【００１３】本発明は、この問題点を解決するためにな
されたものであり、ビット線の電位を変換するための電
位変換回路内の消費電力を低減できる半導体集積回路を
得ることを目的とする。
されたものであり、ビット線の電位を変換するための電
位変換回路内の消費電力を低減できる半導体集積回路を
得ることを目的とする。
【００１４】
【課題を解決するための手段】本発明の請求項１に係る
課題解決手段は、少なくとも１本のビット線と、前記ビ
ット線に接続された少なくとも１つのメモリセルと、前
記ビット線に接続され、前記ビット線をプリチャージす
るための少なくとも１つのプリチャージ回路と、前記ビ
ット線に接続され、前記ビット線の電位を変換するため
の電位変換回路とを備え、前記電位変換回路は第１電
位，第２電位間に順次に直列に接続された第１ないし第
３トランジスタを含み、前記電位変換回路の出力は、前
記第２及び第３トランジスタの接続点であり、前記第１
トランジスタは、この制御電極にモード信号を受け、前
記モード信号が所定モードを示すか否かに応じてオフ、
オンし、前記第２トランジスタの制御電極は前記ビット
線に接続され、前記第３トランジスタは、この制御電極
に前記モード信号を受け、前記モード信号が前記所定モ
ードを示すか否かに応じてオン、オフし、前記プリチャ
ージ回路は、前記モード信号を受け、前記モード信号が
前記所定モードであるときだけ前記第２トランジスタが
オフする電位に前記ビット線をプリチャージする。
課題解決手段は、少なくとも１本のビット線と、前記ビ
ット線に接続された少なくとも１つのメモリセルと、前
記ビット線に接続され、前記ビット線をプリチャージす
るための少なくとも１つのプリチャージ回路と、前記ビ
ット線に接続され、前記ビット線の電位を変換するため
の電位変換回路とを備え、前記電位変換回路は第１電
位，第２電位間に順次に直列に接続された第１ないし第
３トランジスタを含み、前記電位変換回路の出力は、前
記第２及び第３トランジスタの接続点であり、前記第１
トランジスタは、この制御電極にモード信号を受け、前
記モード信号が所定モードを示すか否かに応じてオフ、
オンし、前記第２トランジスタの制御電極は前記ビット
線に接続され、前記第３トランジスタは、この制御電極
に前記モード信号を受け、前記モード信号が前記所定モ
ードを示すか否かに応じてオン、オフし、前記プリチャ
ージ回路は、前記モード信号を受け、前記モード信号が
前記所定モードであるときだけ前記第２トランジスタが
オフする電位に前記ビット線をプリチャージする。
【００１５】本発明の請求項２に係る課題解決手段にお
いて、前記プリチャージ回路は、前記モード信号を受け
る制御電極、プリチャージ用電位を受ける第１電流電
極、前記ビット線に接続された第２電流電極を有する第
４トランジスタを含む。
いて、前記プリチャージ回路は、前記モード信号を受け
る制御電極、プリチャージ用電位を受ける第１電流電
極、前記ビット線に接続された第２電流電極を有する第
４トランジスタを含む。
【００１６】本発明の請求項３に係る課題解決手段にお
いて、前記プリチャージ回路は、前記第１電流電極，前
記プリチャージ用電位間に接続されたダイオード接続の
第５トランジスタをさらに含む。
いて、前記プリチャージ回路は、前記第１電流電極，前
記プリチャージ用電位間に接続されたダイオード接続の
第５トランジスタをさらに含む。
【００１７】本発明の請求項４に係る課題解決手段にお
いて、前記ビット線は第１及び第２のビット線を含み、
前記メモリセルは前記第１のビット線に接続された第１
のメモリセルと前記第２のビット線に接続された第２の
メモリセルとを含み、前記第２トランジスタは、前記第
１及び第３トランジスタの間に互いに並列に接続され
た、前記第１のビット線に接続された制御電極を有する
第１ビット線用第２トランジスタと、前記第２のビット
線に接続された制御電極を有する第２ビット線用第２ト
ランジスタとを含み、前記所定モードは、第１の所定モ
ードあるいは第２の所定モードのどちらかであり、前記
プリチャージ回路は、前記第１のビット線に接続された
第１のプリチャージ回路と前記第２のビット線に接続さ
れた第２のプリチャージ回路とを含み、前記第１のプリ
チャージ回路は前記第１の所定モードであるときだけ前
記第１ビット線用第２トランジスタがオフする電位に前
記第１のビット線をプリチャージし、前記第２のプリチ
ャージ回路は前記第２の所定モードであるときだけ前記
第２ビット線用第２トランジスタがオフする電位に前記
第２のビット線をプリチャージする。
いて、前記ビット線は第１及び第２のビット線を含み、
前記メモリセルは前記第１のビット線に接続された第１
のメモリセルと前記第２のビット線に接続された第２の
メモリセルとを含み、前記第２トランジスタは、前記第
１及び第３トランジスタの間に互いに並列に接続され
た、前記第１のビット線に接続された制御電極を有する
第１ビット線用第２トランジスタと、前記第２のビット
線に接続された制御電極を有する第２ビット線用第２ト
ランジスタとを含み、前記所定モードは、第１の所定モ
ードあるいは第２の所定モードのどちらかであり、前記
プリチャージ回路は、前記第１のビット線に接続された
第１のプリチャージ回路と前記第２のビット線に接続さ
れた第２のプリチャージ回路とを含み、前記第１のプリ
チャージ回路は前記第１の所定モードであるときだけ前
記第１ビット線用第２トランジスタがオフする電位に前
記第１のビット線をプリチャージし、前記第２のプリチ
ャージ回路は前記第２の所定モードであるときだけ前記
第２ビット線用第２トランジスタがオフする電位に前記
第２のビット線をプリチャージする。
【００１８】本発明の請求項５に係る課題解決手段にお
いて、前記第１トランジスタは、前記第１電位と前記第
１ビット線用第２トランジスタとの間に接続された第１
ビット線用第１トランジスタと、前記第１電位と前記第
２ビット線用第２トランジスタとの間に接続された第２
ビット線用第１トランジスタとを含み、前記第１ビット
線用第１トランジスタは、前記モード信号が前記第１の
所定モードを示すか否かに応じてオン、オフし、前記第
２ビット線用第１トランジスタは、前記モード信号が前
記第２の所定モードを示すか否かに応じてオン、オフす
る。
いて、前記第１トランジスタは、前記第１電位と前記第
１ビット線用第２トランジスタとの間に接続された第１
ビット線用第１トランジスタと、前記第１電位と前記第
２ビット線用第２トランジスタとの間に接続された第２
ビット線用第１トランジスタとを含み、前記第１ビット
線用第１トランジスタは、前記モード信号が前記第１の
所定モードを示すか否かに応じてオン、オフし、前記第
２ビット線用第１トランジスタは、前記モード信号が前
記第２の所定モードを示すか否かに応じてオン、オフす
る。
【００１９】本発明の請求項６に係る課題解決手段にお
いて、前記第３トランジスタは、前記第２トランジスタ
と前記第２電位との間に互いに直列に接続された第１ビ
ット線用第３トランジスタと第２ビット線用第３トラン
ジスタとを含み、前記第１ビット線用第３トランジスタ
は、前記モード信号が前記第１の所定モードを示すか否
かに応じてオン、オフし、前記第２ビット線用第３トラ
ンジスタは、前記モード信号が前記第２の所定モードを
示すか否かに応じてオン、オフする。
いて、前記第３トランジスタは、前記第２トランジスタ
と前記第２電位との間に互いに直列に接続された第１ビ
ット線用第３トランジスタと第２ビット線用第３トラン
ジスタとを含み、前記第１ビット線用第３トランジスタ
は、前記モード信号が前記第１の所定モードを示すか否
かに応じてオン、オフし、前記第２ビット線用第３トラ
ンジスタは、前記モード信号が前記第２の所定モードを
示すか否かに応じてオン、オフする。
【００２０】本発明の請求項７に係る課題解決手段にお
いて、前記メモリセルは前記ビット線に出力するデータ
を保持し、前記モード信号が前記所定モードと異なるモ
ードを示すときにおいて、前記データが前記第２トラン
ジスタがオフする電位であるか否かに応じて、前記ビッ
ト線を前記第２トランジスタがオフする電位に選択的に
接続するビット線電位保持回路をさらに備え、前記電位
変換回路は、前記第２及び第３トランジスタの接続点
と、前記第２電位との間に接続され、前記モード信号が
前記所定モードと異なるモードを示すときにおいて、前
記データが前記第２トランジスタがオフする電位である
か否かに応じて、オン、オフする第６トランジスタをさ
らに含む。
いて、前記メモリセルは前記ビット線に出力するデータ
を保持し、前記モード信号が前記所定モードと異なるモ
ードを示すときにおいて、前記データが前記第２トラン
ジスタがオフする電位であるか否かに応じて、前記ビッ
ト線を前記第２トランジスタがオフする電位に選択的に
接続するビット線電位保持回路をさらに備え、前記電位
変換回路は、前記第２及び第３トランジスタの接続点
と、前記第２電位との間に接続され、前記モード信号が
前記所定モードと異なるモードを示すときにおいて、前
記データが前記第２トランジスタがオフする電位である
か否かに応じて、オン、オフする第６トランジスタをさ
らに含む。
【００２１】
【発明の実施の形態】実施の形態１．図１は本発明の実
施の形態１における半導体集積回路を説明するための回
路図である。図１において、ＢＬ１及びＢＬ２はビット
線、ＭＣはビット線ＢＬ１，ＢＬ２に接続されたメモリ
セル、ＰＣＣはビット線ＢＬ１，ＢＬ２に接続され、モ
ード信号（プリチャージ信号）ＰＣＢに応じてビット線
ＢＬ１，ＢＬ２に対してプリチャージを行うためのプリ
チャージ回路、ＳＡはＳＡはビット線ＢＬ１，ＢＬ２に
接続され、ビット線ＢＬ１，ＢＬ２の電位を増幅変換し
て出力するための電位変換回路（ここではセンスアン
プ）である。
施の形態１における半導体集積回路を説明するための回
路図である。図１において、ＢＬ１及びＢＬ２はビット
線、ＭＣはビット線ＢＬ１，ＢＬ２に接続されたメモリ
セル、ＰＣＣはビット線ＢＬ１，ＢＬ２に接続され、モ
ード信号（プリチャージ信号）ＰＣＢに応じてビット線
ＢＬ１，ＢＬ２に対してプリチャージを行うためのプリ
チャージ回路、ＳＡはＳＡはビット線ＢＬ１，ＢＬ２に
接続され、ビット線ＢＬ１，ＢＬ２の電位を増幅変換し
て出力するための電位変換回路（ここではセンスアン
プ）である。
【００２２】プリチャージ回路ＰＣＣは、トランジスタ
Ｔ１，Ｔ２を含む。トランジスタＴ１は、ソース電極
（第１電流電極）がプリチャージ用電位Ｖ１を受け、ゲ
ート電極（制御電極）がモード信号ＰＣＢを受け、ドレ
イン電極（第２電流電極）がビット線ＢＬ１に接続され
ている。トランジスタＴ２は、ソース電極がプリチャー
ジ用電位Ｖ１を受け、ゲート電極がモード信号ＰＣＢを
受け、ドレイン電極がビット線ＢＬ２に接続されてい
る。
Ｔ１，Ｔ２を含む。トランジスタＴ１は、ソース電極
（第１電流電極）がプリチャージ用電位Ｖ１を受け、ゲ
ート電極（制御電極）がモード信号ＰＣＢを受け、ドレ
イン電極（第２電流電極）がビット線ＢＬ１に接続され
ている。トランジスタＴ２は、ソース電極がプリチャー
ジ用電位Ｖ１を受け、ゲート電極がモード信号ＰＣＢを
受け、ドレイン電極がビット線ＢＬ２に接続されてい
る。
【００２３】メモリセルＭＣはＮＭＯＳのトランジスタ
Ｔ１０，Ｔ１１を含み、ノードＮ１，Ｎ２の電位はデー
タを示し、どちらか一方が”Ｈ”レベルであり、他方
が”Ｌ”レベルである。
Ｔ１０，Ｔ１１を含み、ノードＮ１，Ｎ２の電位はデー
タを示し、どちらか一方が”Ｈ”レベルであり、他方
が”Ｌ”レベルである。
【００２４】電位変換回路ＳＡは、トランジスタＴ３〜
Ｔ９を含む。トランジスタＴ３は、ソース電極が高電位
Ｖ２を受け、ゲート電極がモード信号ＰＣを受け、ドレ
イン電極がトランジスタＴ４，Ｔ５のそれぞれのソース
電極に接続されている。出力配線ＯＵＴ１には、トラン
ジスタＴ４，Ｔ６，Ｔ７のそれぞれのドレイン電極、ト
ランジスタＴ８のゲート電極が接続されている。出力配
線ＯＵＴ２には、トランジスタＴ５，Ｔ８，Ｔ９のそれ
ぞれのドレイン電極、トランジスタＴ７のゲート電極が
接続されている。トランジスタＴ６〜Ｔ９のそれぞれの
ソース電極はグランド電位ＧＮＤに接続されている。ビ
ット線ＢＬ１はトランジスタＴ４のゲート電極に接続さ
れている。ビット線ＢＬ２はトランジスタＴ５のゲート
電極に接続されている。トランジスタＴ６及びトランジ
スタＴ９のそれぞれのゲート電極はモード信号ＰＣを受
ける。モード信号ＰＣとモード信号ＰＣＢとは互いに相
補的である。
Ｔ９を含む。トランジスタＴ３は、ソース電極が高電位
Ｖ２を受け、ゲート電極がモード信号ＰＣを受け、ドレ
イン電極がトランジスタＴ４，Ｔ５のそれぞれのソース
電極に接続されている。出力配線ＯＵＴ１には、トラン
ジスタＴ４，Ｔ６，Ｔ７のそれぞれのドレイン電極、ト
ランジスタＴ８のゲート電極が接続されている。出力配
線ＯＵＴ２には、トランジスタＴ５，Ｔ８，Ｔ９のそれ
ぞれのドレイン電極、トランジスタＴ７のゲート電極が
接続されている。トランジスタＴ６〜Ｔ９のそれぞれの
ソース電極はグランド電位ＧＮＤに接続されている。ビ
ット線ＢＬ１はトランジスタＴ４のゲート電極に接続さ
れている。ビット線ＢＬ２はトランジスタＴ５のゲート
電極に接続されている。トランジスタＴ６及びトランジ
スタＴ９のそれぞれのゲート電極はモード信号ＰＣを受
ける。モード信号ＰＣとモード信号ＰＣＢとは互いに相
補的である。
【００２５】図１では、トランジスタＴ１〜Ｔ５はＰＭ
ＯＳのトランジスタ、トランジスタＴ６〜Ｔ１１はＮＭ
ＯＳのトランジスタである。また、第１トランジスタが
トランジスタＴ３であり、第２トランジスタがトランジ
スタＴ４，Ｔ５であり、第３トランジスタがトランジス
タＴ６，Ｔ９であり、第４トランジスタがトランジスタ
Ｔ１，Ｔ２であり、第１電位が高電位Ｖ２であり、第２
電位がグランド電位ＧＮＤである。
ＯＳのトランジスタ、トランジスタＴ６〜Ｔ１１はＮＭ
ＯＳのトランジスタである。また、第１トランジスタが
トランジスタＴ３であり、第２トランジスタがトランジ
スタＴ４，Ｔ５であり、第３トランジスタがトランジス
タＴ６，Ｔ９であり、第４トランジスタがトランジスタ
Ｔ１，Ｔ２であり、第１電位が高電位Ｖ２であり、第２
電位がグランド電位ＧＮＤである。
【００２６】なお、高電位Ｖ２とプリチャージ用電位Ｖ
１は同じでもよく共に半導体集積回路の電源（ＶＤＤ）
電位であってもよい。
１は同じでもよく共に半導体集積回路の電源（ＶＤＤ）
電位であってもよい。
【００２７】図２及び図３は図１に示す回路の動作を示
すタイミングチャートである。時刻ｔ１〜ｔ５のように
モード信号ＰＣが立ち下がっている期間は読み出しモー
ド、それ以外の期間はプリチャージモードと称される。
すタイミングチャートである。時刻ｔ１〜ｔ５のように
モード信号ＰＣが立ち下がっている期間は読み出しモー
ド、それ以外の期間はプリチャージモードと称される。
【００２８】まず初期状態として時刻ｔ０では、モード
信号ＰＣ、モード信号ＰＣＢ、ワード線ＷＬの電位、ノ
ードＮ１の電位及びノードＮ２の電位のそれぞれが”
Ｈ”レベル、”Ｌ”レベル、”Ｌ”レベル、”Ｌ”レベ
ル、”Ｈ”レベルの場合を考える。
信号ＰＣ、モード信号ＰＣＢ、ワード線ＷＬの電位、ノ
ードＮ１の電位及びノードＮ２の電位のそれぞれが”
Ｈ”レベル、”Ｌ”レベル、”Ｌ”レベル、”Ｌ”レベ
ル、”Ｈ”レベルの場合を考える。
【００２９】時刻ｔ０では、トランジスタＴ１，Ｔ２は
モード信号ＰＣＢが”Ｌ”レベルであるため共にオンで
ある。モード信号ＰＣが”Ｈ”レベルであるためトラン
ジスタＴ３はオフであり、トランジスタＴ６，Ｔ９はオ
ンである。トランジスタＴ１０，Ｔ１１はワード線ＷＬ
の電位が”Ｌ”レベルであるため共にオフである。トラ
ンジスタＴ１がオン、トランジスタＴ１０がオフである
ため、ビット線ＢＬ１の電位はプリチャージによって”
Ｈ”レベルである。トランジスタＴ２がオン、トランジ
スタＴ１１がオフであるため、ビット線ＢＬ２の電位は
プリチャージによって”Ｈ”レベルである。
モード信号ＰＣＢが”Ｌ”レベルであるため共にオンで
ある。モード信号ＰＣが”Ｈ”レベルであるためトラン
ジスタＴ３はオフであり、トランジスタＴ６，Ｔ９はオ
ンである。トランジスタＴ１０，Ｔ１１はワード線ＷＬ
の電位が”Ｌ”レベルであるため共にオフである。トラ
ンジスタＴ１がオン、トランジスタＴ１０がオフである
ため、ビット線ＢＬ１の電位はプリチャージによって”
Ｈ”レベルである。トランジスタＴ２がオン、トランジ
スタＴ１１がオフであるため、ビット線ＢＬ２の電位は
プリチャージによって”Ｈ”レベルである。
【００３０】トランジスタＴ４，Ｔ５はビット線ＢＬ
１，ＢＬ２の電位が”Ｈ”レベルであるため共にオフで
ある。トランジスタＴ６，Ｔ９が共にオンであるため、
出力配線ＯＵＴ１の電位と出力配線ＯＵＴ２との電位は
プリチャージされて共に”Ｌ”レベルである。トランジ
スタＴ７，Ｔ８は出力配線ＯＵＴ２，ＯＵＴ１の電位
が”Ｌ”レベルであるため共にオフである。
１，ＢＬ２の電位が”Ｈ”レベルであるため共にオフで
ある。トランジスタＴ６，Ｔ９が共にオンであるため、
出力配線ＯＵＴ１の電位と出力配線ＯＵＴ２との電位は
プリチャージされて共に”Ｌ”レベルである。トランジ
スタＴ７，Ｔ８は出力配線ＯＵＴ２，ＯＵＴ１の電位
が”Ｌ”レベルであるため共にオフである。
【００３１】以上のプリチャージモードでは、トランジ
スタＴ３がオフであるため、プリチャージ用電位Ｖ１と
グランド電位ＧＮＤとの間には電流が流れない。
スタＴ３がオフであるため、プリチャージ用電位Ｖ１と
グランド電位ＧＮＤとの間には電流が流れない。
【００３２】次に読み出しモードについて説明する。読
み出しモードは、時刻ｔ１で開始される。時刻ｔ１で
は、モード信号ＰＣＢが立ち上がると同時にモード信号
ＰＣが立ち下がる。この後、トランジスタＴ１，Ｔ２の
それぞれは、モード信号ＰＣＢが”Ｈ”レベルになると
ともにオフする。トランジスタＴ３，Ｔ６，Ｔ９のそれ
ぞれはモード信号ＰＣが”Ｌ”レベルになるとともにオ
ン、オフ、オフする。
み出しモードは、時刻ｔ１で開始される。時刻ｔ１で
は、モード信号ＰＣＢが立ち上がると同時にモード信号
ＰＣが立ち下がる。この後、トランジスタＴ１，Ｔ２の
それぞれは、モード信号ＰＣＢが”Ｈ”レベルになると
ともにオフする。トランジスタＴ３，Ｔ６，Ｔ９のそれ
ぞれはモード信号ＰＣが”Ｌ”レベルになるとともにオ
ン、オフ、オフする。
【００３３】ビット線ＢＬ１，ＢＬ２は、トランジスタ
Ｔ１，Ｔ２のオフによってプリチャージ用電位Ｖ１から
開放されているが、”Ｈ”レベルの電位を保持してい
る。よって、トランジスタＴ４，Ｔ５のそれぞれはオフ
のままである。
Ｔ１，Ｔ２のオフによってプリチャージ用電位Ｖ１から
開放されているが、”Ｈ”レベルの電位を保持してい
る。よって、トランジスタＴ４，Ｔ５のそれぞれはオフ
のままである。
【００３４】その後の時刻ｔ２でワード線ＷＬの電位が
立ち上がる。この後、トランジスタＴ１０，Ｔ１１のそ
れぞれはワード線ＷＬの電位が”Ｈ”レベルになるとと
もにオンする。ノードＮ１の電位が”Ｌ”レベルである
ため、ビット線ＢＬ１の電位は徐々に下がる。一方、ノ
ードＮ２の電位が”Ｈ”レベルであるため、ビット線Ｂ
Ｌ２の電位については”Ｈ”レベルのままである。
立ち上がる。この後、トランジスタＴ１０，Ｔ１１のそ
れぞれはワード線ＷＬの電位が”Ｈ”レベルになるとと
もにオンする。ノードＮ１の電位が”Ｌ”レベルである
ため、ビット線ＢＬ１の電位は徐々に下がる。一方、ノ
ードＮ２の電位が”Ｈ”レベルであるため、ビット線Ｂ
Ｌ２の電位については”Ｈ”レベルのままである。
【００３５】その後の時刻ｔ３でビット線ＢＬ１の電位
がトランジスタＴ４の閾値電圧になって、トランジスタ
Ｔ４がオンする。トランジスタＴ３，Ｔ４，Ｔ６，Ｔ７
はそれぞれオン、オン、オフ、オフであるため、出力配
線ＯＵＴ１の電位は”Ｈ”レベルへ上昇する。
がトランジスタＴ４の閾値電圧になって、トランジスタ
Ｔ４がオンする。トランジスタＴ３，Ｔ４，Ｔ６，Ｔ７
はそれぞれオン、オン、オフ、オフであるため、出力配
線ＯＵＴ１の電位は”Ｈ”レベルへ上昇する。
【００３６】その後の時刻ｔ４で出力配線ＯＵＴ１の電
位がトランジスタＴ８の閾値電圧になって、トランジス
タＴ８がオンする。トランジスタＴ５，Ｔ８はそれぞれ
オフ、オンであるため、出力配線ＯＵＴ２の電位は”
Ｌ”レベルのままである。
位がトランジスタＴ８の閾値電圧になって、トランジス
タＴ８がオンする。トランジスタＴ５，Ｔ８はそれぞれ
オフ、オンであるため、出力配線ＯＵＴ２の電位は”
Ｌ”レベルのままである。
【００３７】このように、プリチャージモードから読み
出しモードに移る過渡状態では、まず、トランジスタＴ
３，Ｔ６，Ｔ９は、モード信号ＰＣに即座に応答してそ
れぞれのオン／オフが切り替わり、その後、トランジス
タＴ４，Ｔ５のいずれか一方がオフからオンに変わる。
したがって、トランジスタＴ３，Ｔ６，Ｔ９が過渡的に
一瞬同時にオンしたとしても、トランジスタＴ４，Ｔ５
はオフのままであるため、プリチャージ用電位Ｖ１とグ
ランド電位ＧＮＤとの間には電流が流れない。
出しモードに移る過渡状態では、まず、トランジスタＴ
３，Ｔ６，Ｔ９は、モード信号ＰＣに即座に応答してそ
れぞれのオン／オフが切り替わり、その後、トランジス
タＴ４，Ｔ５のいずれか一方がオフからオンに変わる。
したがって、トランジスタＴ３，Ｔ６，Ｔ９が過渡的に
一瞬同時にオンしたとしても、トランジスタＴ４，Ｔ５
はオフのままであるため、プリチャージ用電位Ｖ１とグ
ランド電位ＧＮＤとの間には電流が流れない。
【００３８】その後、出力配線ＯＵＴ１の電位は完全
に”Ｈ”レベルの定常状態になる。そして、出力配線Ｏ
ＵＴ１，ＯＵＴ２に接続された図示しない回路が出力配
線ＯＵＴ１の電位の”Ｈ”レベル、出力配線ＯＵＴ２の
電位の”Ｌ”レベルをデータとして取り込む。
に”Ｈ”レベルの定常状態になる。そして、出力配線Ｏ
ＵＴ１，ＯＵＴ２に接続された図示しない回路が出力配
線ＯＵＴ１の電位の”Ｈ”レベル、出力配線ＯＵＴ２の
電位の”Ｌ”レベルをデータとして取り込む。
【００３９】次に再びプリチャージモードに移る。プリ
チャージモードは時刻ｔ５で開始される。時刻ｔ５で
は、モード信号ＰＣＢが立ち下がると同時にモード信号
ＰＣが立ち上がる。この後、トランジスタＴ１，Ｔ２の
それぞれはモード信号ＰＣＢが”Ｌ”レベルになるとと
もにオンする。トランジスタＴ３，Ｔ６，Ｔ９のそれぞ
れは、モード信号ＰＣが”Ｈ”レベルになるとともにオ
フ、オン、オンする。また、モード信号ＰＣ，ＰＣＢが
変化すると同時にワード線ＷＬの電位は立ち下がる。ワ
ード線ＷＬの電位が”Ｌ”レベルになるとともにトラン
ジスタＴ１０，Ｔ１１は共にオフする。トランジスタＴ
１がオン、トランジスタＴ１０がオフであるため、ビッ
ト線ＢＬ１がプリチャージされて、ビット線ＢＬ１の電
位は”Ｈ”レベルへ徐々に上昇する。一方、ビット線Ｂ
Ｌ２の電位は”Ｈ”レベルのままである。
チャージモードは時刻ｔ５で開始される。時刻ｔ５で
は、モード信号ＰＣＢが立ち下がると同時にモード信号
ＰＣが立ち上がる。この後、トランジスタＴ１，Ｔ２の
それぞれはモード信号ＰＣＢが”Ｌ”レベルになるとと
もにオンする。トランジスタＴ３，Ｔ６，Ｔ９のそれぞ
れは、モード信号ＰＣが”Ｈ”レベルになるとともにオ
フ、オン、オンする。また、モード信号ＰＣ，ＰＣＢが
変化すると同時にワード線ＷＬの電位は立ち下がる。ワ
ード線ＷＬの電位が”Ｌ”レベルになるとともにトラン
ジスタＴ１０，Ｔ１１は共にオフする。トランジスタＴ
１がオン、トランジスタＴ１０がオフであるため、ビッ
ト線ＢＬ１がプリチャージされて、ビット線ＢＬ１の電
位は”Ｈ”レベルへ徐々に上昇する。一方、ビット線Ｂ
Ｌ２の電位は”Ｈ”レベルのままである。
【００４０】その後の時刻ｔ６でビット線ＢＬ１の電位
がトランジスタＴ４の閾値電圧になって、トランジスタ
Ｔ４がオフする。トランジスタＴ４，Ｔ６のそれぞれは
オフ、オンであるため、出力配線ＯＵＴ１の電位は”
Ｌ”レベルへ下降する。その後の時刻ｔ７で出力配線Ｏ
ＵＴ１の電位がトランジスタＴ８の閾値電圧になって、
トランジスタＴ８がオフする。トランジスタＴ５，Ｔ９
のそれぞれはオフ、オンであり、出力配線ＯＵＴ２の電
位は”Ｌ”レベルのままである。
がトランジスタＴ４の閾値電圧になって、トランジスタ
Ｔ４がオフする。トランジスタＴ４，Ｔ６のそれぞれは
オフ、オンであるため、出力配線ＯＵＴ１の電位は”
Ｌ”レベルへ下降する。その後の時刻ｔ７で出力配線Ｏ
ＵＴ１の電位がトランジスタＴ８の閾値電圧になって、
トランジスタＴ８がオフする。トランジスタＴ５，Ｔ９
のそれぞれはオフ、オンであり、出力配線ＯＵＴ２の電
位は”Ｌ”レベルのままである。
【００４１】このように、読み出しモードからプリチャ
ージモードに移る過渡状態では、まず、トランジスタＴ
３，Ｔ６，Ｔ９は、モード信号ＰＣに即座に応答してそ
れぞれのオン／オフが切り替わり、その後、トランジス
タＴ４がオンからオフに変わる。トランジスタＴ５はオ
フのままである。したがって、トランジスタＴ３，Ｔ６
が過渡的に一瞬同時にオンし、トランジスタＴ４はオン
し、トランジスタＴ５はオフのままであるため、高電位
Ｖ２とグランド電位ＧＮＤとの間にトランジスタＴ３，
Ｔ４，Ｔ６のみを介して一瞬電流が流れる。この電流が
流れる期間はモード信号ＰＣの変化に依存し、ビット線
ＢＬ１の電位の変化に依存しない。
ージモードに移る過渡状態では、まず、トランジスタＴ
３，Ｔ６，Ｔ９は、モード信号ＰＣに即座に応答してそ
れぞれのオン／オフが切り替わり、その後、トランジス
タＴ４がオンからオフに変わる。トランジスタＴ５はオ
フのままである。したがって、トランジスタＴ３，Ｔ６
が過渡的に一瞬同時にオンし、トランジスタＴ４はオン
し、トランジスタＴ５はオフのままであるため、高電位
Ｖ２とグランド電位ＧＮＤとの間にトランジスタＴ３，
Ｔ４，Ｔ６のみを介して一瞬電流が流れる。この電流が
流れる期間はモード信号ＰＣの変化に依存し、ビット線
ＢＬ１の電位の変化に依存しない。
【００４２】ノードＮ１の電位及びノードＮ２の電位の
それぞれが”Ｈ”レベル、”Ｌ”レベルの場合の動作に
ついては図１に示す回路の対称性から以上の説明と同様
にして考えることができるので省略する。
それぞれが”Ｈ”レベル、”Ｌ”レベルの場合の動作に
ついては図１に示す回路の対称性から以上の説明と同様
にして考えることができるので省略する。
【００４３】このように、電位変換回路ＳＡはビット線
ＢＬ１，ＢＬ２の電位を高電位Ｖ２又はグランド電位Ｇ
ＮＤに変換して出力配線ＯＵＴ１，ＯＵＴ２に出力す
る。
ＢＬ１，ＢＬ２の電位を高電位Ｖ２又はグランド電位Ｇ
ＮＤに変換して出力配線ＯＵＴ１，ＯＵＴ２に出力す
る。
【００４４】また、全ての期間を通じて高電位Ｖ２から
グランド電位ＧＮＤへ電流が流れる期間は、読み出しモ
ードからプリチャージモードに移る過渡状態のみであ
る。しかも、この期間は従来と比較してビット線ＢＬ
１，ＢＬ２の電位に依存しないため短い。
グランド電位ＧＮＤへ電流が流れる期間は、読み出しモ
ードからプリチャージモードに移る過渡状態のみであ
る。しかも、この期間は従来と比較してビット線ＢＬ
１，ＢＬ２の電位に依存しないため短い。
【００４５】さらに、トランジスタＴ７，Ｔ８は、出力
配線ＯＵＴ１，ＯＵＴ２の電位を固定するという作用を
奏す。例えば、図３に示す時刻ｔ４〜ｔ５では出力配線
ＯＵＴ２は、トランジスタＴ５，Ｔ９が共にオフによっ
てフローティング状態になるはずだが、トランジスタＴ
８の作用によってグランド電位ＧＮＤに固定される。し
たがって、電位変換回路ＳＡの作用、すなわち、ビット
線の電位を高電位Ｖ２又はグランド電位ＧＮＤ変換する
という作用に関しては、トランジスタＴ７，Ｔ８は必ず
しも必要ない。
配線ＯＵＴ１，ＯＵＴ２の電位を固定するという作用を
奏す。例えば、図３に示す時刻ｔ４〜ｔ５では出力配線
ＯＵＴ２は、トランジスタＴ５，Ｔ９が共にオフによっ
てフローティング状態になるはずだが、トランジスタＴ
８の作用によってグランド電位ＧＮＤに固定される。し
たがって、電位変換回路ＳＡの作用、すなわち、ビット
線の電位を高電位Ｖ２又はグランド電位ＧＮＤ変換する
という作用に関しては、トランジスタＴ７，Ｔ８は必ず
しも必要ない。
【００４６】実施の形態１の効果は次の通りである。す
なわち、電位変換回路ＳＡ内の高電位Ｖ２からグランド
電位ＧＮＤへ電流が流れる期間が従来と比較して短いた
め、電位変換回路ＳＡの消費電力は低減する。
なわち、電位変換回路ＳＡ内の高電位Ｖ２からグランド
電位ＧＮＤへ電流が流れる期間が従来と比較して短いた
め、電位変換回路ＳＡの消費電力は低減する。
【００４７】また、実施の形態１では、図９に示す回路
や特開平６−１２８７９号公報に開示の技術と比較し
て、素子数が少なく、レイアウト面積を削減できる。
や特開平６−１２８７９号公報に開示の技術と比較し
て、素子数が少なく、レイアウト面積を削減できる。
【００４８】また、電位変換回路ＳＡ内には、高電位Ｖ
２からグランド電位ＧＮＤへ電流が流れる経路として、
順次に直列に接続されたトランジスタＴ３，Ｔ４，Ｔ６
からなる経路と、順次に直列に接続されたトランジスタ
Ｔ３，Ｔ５，Ｔ９からなる経路とがあるが、この２つの
経路に同時に電流が流れることはない。なぜなら、トラ
ンジスタＴ４，Ｔ５は同時にオンするときがないからで
ある。したがって、高電位Ｖ２からグランド電位ＧＮＤ
へ流れる電流は同時に複数の経路を流れず１本の経路を
流れるため、この電流の量は小さい。よって、電位変換
回路ＳＡの消費電力は低減する。
２からグランド電位ＧＮＤへ電流が流れる経路として、
順次に直列に接続されたトランジスタＴ３，Ｔ４，Ｔ６
からなる経路と、順次に直列に接続されたトランジスタ
Ｔ３，Ｔ５，Ｔ９からなる経路とがあるが、この２つの
経路に同時に電流が流れることはない。なぜなら、トラ
ンジスタＴ４，Ｔ５は同時にオンするときがないからで
ある。したがって、高電位Ｖ２からグランド電位ＧＮＤ
へ流れる電流は同時に複数の経路を流れず１本の経路を
流れるため、この電流の量は小さい。よって、電位変換
回路ＳＡの消費電力は低減する。
【００４９】さらに、読み出しモードからプリチャージ
モードに移る過渡状態において、トランジスタＴ３，Ｔ
６，Ｔ９のそれぞれのオン／オフが切り替わり（図３の
時刻ｔ５）、その後、トランジスタＴ４若しくはＴ５の
オン／オフが切り替わる際（時刻ｔ６）に電位変換回路
ＳＡ内に電流が流れることを説明した。トランジスタＴ
３，Ｔ６，Ｔ９のオン／オフの切り替わり時点からトラ
ンジスタＴ４若しくはＴ５のオン／オフの切り替わり時
点までの期間は、製造プロセスのバラツキや設計段階で
定めたトランジスタの能力等によって長いものもあれば
短いものもある。そこで、可能な限りプリチャージ回路
ＰＣＣの動作を高速にして、トランジスタＴ４若しくは
Ｔ５のオン／オフの切り替わり時点をトランジスタＴ
３，Ｔ６，Ｔ９のオン／オフの切り替わり時点に近づけ
る。これによって、トランジスタＴ３，Ｔ６，Ｔ９のオ
ン／オフが切り替わる途中で、Ｔ４又はＴ５がオフして
電位変換回路ＳＡ内に電流が流れなくなる半導体集積回
路が製造され得る。したがって、プリチャージ回路ＰＣ
Ｃは、図示する以外の内部構成のものでもよいが、やは
りトランジスタＴ１，Ｔ２のみという単純な構成にする
ことによって動作を高速にすることが望ましい。
モードに移る過渡状態において、トランジスタＴ３，Ｔ
６，Ｔ９のそれぞれのオン／オフが切り替わり（図３の
時刻ｔ５）、その後、トランジスタＴ４若しくはＴ５の
オン／オフが切り替わる際（時刻ｔ６）に電位変換回路
ＳＡ内に電流が流れることを説明した。トランジスタＴ
３，Ｔ６，Ｔ９のオン／オフの切り替わり時点からトラ
ンジスタＴ４若しくはＴ５のオン／オフの切り替わり時
点までの期間は、製造プロセスのバラツキや設計段階で
定めたトランジスタの能力等によって長いものもあれば
短いものもある。そこで、可能な限りプリチャージ回路
ＰＣＣの動作を高速にして、トランジスタＴ４若しくは
Ｔ５のオン／オフの切り替わり時点をトランジスタＴ
３，Ｔ６，Ｔ９のオン／オフの切り替わり時点に近づけ
る。これによって、トランジスタＴ３，Ｔ６，Ｔ９のオ
ン／オフが切り替わる途中で、Ｔ４又はＴ５がオフして
電位変換回路ＳＡ内に電流が流れなくなる半導体集積回
路が製造され得る。したがって、プリチャージ回路ＰＣ
Ｃは、図示する以外の内部構成のものでもよいが、やは
りトランジスタＴ１，Ｔ２のみという単純な構成にする
ことによって動作を高速にすることが望ましい。
【００５０】実施の形態２．図４は本発明の実施の形態
２における半導体集積回路を説明するための回路図であ
る。図４に示す回路は、主として図１に示す回路と同様
であるが、極性を反対にしたものである。すなわち、図
４において、Ｔ１〜Ｔ５はＮＭＯＳのトランジスタ、Ｔ
６〜Ｔ１１はＰＭＯＳのトランジスタ、トランジスタＴ
１，Ｔ２，Ｔ３のそれぞれのソースの電位はグランド電
位ＧＮＤであり、トランジスタＴ６，Ｔ７，Ｔ８，Ｔ９
のそれぞれのソースの電位は高電位Ｖ２である。
２における半導体集積回路を説明するための回路図であ
る。図４に示す回路は、主として図１に示す回路と同様
であるが、極性を反対にしたものである。すなわち、図
４において、Ｔ１〜Ｔ５はＮＭＯＳのトランジスタ、Ｔ
６〜Ｔ１１はＰＭＯＳのトランジスタ、トランジスタＴ
１，Ｔ２，Ｔ３のそれぞれのソースの電位はグランド電
位ＧＮＤであり、トランジスタＴ６，Ｔ７，Ｔ８，Ｔ９
のそれぞれのソースの電位は高電位Ｖ２である。
【００５１】図４では、第１トランジスタがトランジス
タＴ３であり、第２トランジスタがトランジスタＴ４，
Ｔ５であり、第３トランジスタがトランジスタＴ６，Ｔ
９であり、第４トランジスタがトランジスタＴ１，Ｔ２
であり、第２電位が高電位Ｖ２であり、第１電位がグラ
ンド電位ＧＮＤである。
タＴ３であり、第２トランジスタがトランジスタＴ４，
Ｔ５であり、第３トランジスタがトランジスタＴ６，Ｔ
９であり、第４トランジスタがトランジスタＴ１，Ｔ２
であり、第２電位が高電位Ｖ２であり、第１電位がグラ
ンド電位ＧＮＤである。
【００５２】図４に示す回路の動作については、図５及
び図６に示す通りであり、極性が反対のため実施の形態
１の説明と同様にして考えることができるので詳しい説
明を省略する。
び図６に示す通りであり、極性が反対のため実施の形態
１の説明と同様にして考えることができるので詳しい説
明を省略する。
【００５３】実施の形態２の効果は実施の形態１と同様
である。
である。
【００５４】なお、実施の形態１，２において、ワード
線ＷＬの電位が変化する時刻ｔ２とモード信号ＰＣ，Ｐ
ＣＢが変化する時刻ｔ１とを同じにしてもよい。この場
合、時刻ｔ１から時刻ｔ２までの期間がないため、半導
体集積回路の動作が高速になる。
線ＷＬの電位が変化する時刻ｔ２とモード信号ＰＣ，Ｐ
ＣＢが変化する時刻ｔ１とを同じにしてもよい。この場
合、時刻ｔ１から時刻ｔ２までの期間がないため、半導
体集積回路の動作が高速になる。
【００５５】さらに、図７，図８はそれぞれ本発明の実
施の形態１，２における半導体集積回路の変形例を示す
回路図である。図７及び図８に示す回路は、プリチャー
ジ用電位Ｖ１とトランジスタＴ１，Ｔ２との間にそれぞ
れダイオード接続の第５トランジスタであるトランジス
タＴ１２，Ｔ１３を設けたものである。トランジスタＴ
１２，Ｔ１３を設けることで、ワード線ＷＬの電位が変
化する時刻ｔ２でのビット線ＢＬ１，ＢＬ２の電位をト
ランジスタＴ４，Ｔ５の閾値電圧に近づける。これによ
って、時刻ｔ２からトランジスタＴ４又はＴ５がオンす
る時刻ｔ３までの期間が短くなるため、半導体集積回路
の動作が高速になる。
施の形態１，２における半導体集積回路の変形例を示す
回路図である。図７及び図８に示す回路は、プリチャー
ジ用電位Ｖ１とトランジスタＴ１，Ｔ２との間にそれぞ
れダイオード接続の第５トランジスタであるトランジス
タＴ１２，Ｔ１３を設けたものである。トランジスタＴ
１２，Ｔ１３を設けることで、ワード線ＷＬの電位が変
化する時刻ｔ２でのビット線ＢＬ１，ＢＬ２の電位をト
ランジスタＴ４，Ｔ５の閾値電圧に近づける。これによ
って、時刻ｔ２からトランジスタＴ４又はＴ５がオンす
る時刻ｔ３までの期間が短くなるため、半導体集積回路
の動作が高速になる。
【００５６】実施の形態３．図１１は本発明の実施の形
態３における半導体集積回路を説明するための回路図で
ある。図１１において、ＰＬはビット線電位保持回路、
その他は図１と同様である。
態３における半導体集積回路を説明するための回路図で
ある。図１１において、ＰＬはビット線電位保持回路、
その他は図１と同様である。
【００５７】ビット線電位保持回路ＰＬは、図１１では
ＰＭＯＳのトランジスタＴ１４，Ｔ１５を含む。トラン
ジスタＴ１４は、ソース電極がプリチャージ電位Ｖ１を
受け、ゲート電極がビット線ＢＬ２に接続され、ドレイ
ン電極がビット線ＢＬ１に接続されている。トランジス
タＴ１５は、ソース電極がプリチャージ電位Ｖ１を受
け、ゲート電極がビット線ＢＬ１に接続され、ドレイン
電極がビット線ＢＬ２に接続されている。なお、第６ト
ランジスタがトランジスタＴ７，Ｔ８である。
ＰＭＯＳのトランジスタＴ１４，Ｔ１５を含む。トラン
ジスタＴ１４は、ソース電極がプリチャージ電位Ｖ１を
受け、ゲート電極がビット線ＢＬ２に接続され、ドレイ
ン電極がビット線ＢＬ１に接続されている。トランジス
タＴ１５は、ソース電極がプリチャージ電位Ｖ１を受
け、ゲート電極がビット線ＢＬ１に接続され、ドレイン
電極がビット線ＢＬ２に接続されている。なお、第６ト
ランジスタがトランジスタＴ７，Ｔ８である。
【００５８】次に動作について図２及び図３を用いて説
明する。まず、時刻ｔ０では、実施の形態１で説明した
ように、ビット線ＢＬ１，ＢＬ２の電位は共に”Ｈ”レ
ベルのため、トランジスタＴ１４，Ｔ１５は共にオフで
ある。
明する。まず、時刻ｔ０では、実施の形態１で説明した
ように、ビット線ＢＬ１，ＢＬ２の電位は共に”Ｈ”レ
ベルのため、トランジスタＴ１４，Ｔ１５は共にオフで
ある。
【００５９】その後、時刻ｔ１で読み出しモードが開始
され、トランジスタＴ１，Ｔ２が共にオフし、時刻ｔ２
でワード線ＷＬの電位が立ち上がり、トランジスタＴ１
０，Ｔ１１が共にオンして、ビット線ＢＬ１は”Ｌ”レ
ベルのノードＮ１に接続され、ビット線ＢＬ２は”Ｈ”
レベルのノードＮ２に接続される。ビット線ＢＬ１の電
位は、徐々に下がり、ビット線ＢＬ１の電位がトランジ
スタＴ１５の閾値電圧になって、トランジスタＴ１５は
トランジスタＴ４と同様に時刻ｔ３でオンする。これに
よって、ビット線ＢＬ２は、トランジスタＴ１５を介し
てプリチャージ用電位Ｖ１に接続される。その後、トラ
ンジスタＴ１５はトランジスタＴ４と同様に時刻ｔ６で
オフする。
され、トランジスタＴ１，Ｔ２が共にオフし、時刻ｔ２
でワード線ＷＬの電位が立ち上がり、トランジスタＴ１
０，Ｔ１１が共にオンして、ビット線ＢＬ１は”Ｌ”レ
ベルのノードＮ１に接続され、ビット線ＢＬ２は”Ｈ”
レベルのノードＮ２に接続される。ビット線ＢＬ１の電
位は、徐々に下がり、ビット線ＢＬ１の電位がトランジ
スタＴ１５の閾値電圧になって、トランジスタＴ１５は
トランジスタＴ４と同様に時刻ｔ３でオンする。これに
よって、ビット線ＢＬ２は、トランジスタＴ１５を介し
てプリチャージ用電位Ｖ１に接続される。その後、トラ
ンジスタＴ１５はトランジスタＴ４と同様に時刻ｔ６で
オフする。
【００６０】以上の説明は、読み出しモードにおいてノ
ードＮ２のデータが”Ｈ”レベル、つまり、トランジス
タＴ５がオフする電位の場合であるが、逆に、ノードＮ
２のデータが”Ｌ”レベル、つまり、トランジスタＴ５
がオンする電位の場合は、ビット線電位保持回路ＰＬ
は、ビット線ＢＬ２をトランジスタＴ１５を介してプリ
チャージ用電位Ｖ１に接続しない。
ードＮ２のデータが”Ｈ”レベル、つまり、トランジス
タＴ５がオフする電位の場合であるが、逆に、ノードＮ
２のデータが”Ｌ”レベル、つまり、トランジスタＴ５
がオンする電位の場合は、ビット線電位保持回路ＰＬ
は、ビット線ＢＬ２をトランジスタＴ１５を介してプリ
チャージ用電位Ｖ１に接続しない。
【００６１】また、読み出しモードにおいて、トランジ
スタＴ８は、ノードＮ２のデータがトランジスタＴ５が
オフする電位（”Ｈ”レベル）のとき、出力配線ＯＵＴ
２の電位を”Ｌ”レベルに固定するためにオンし、そう
でないときオフする。読み出しモードにおいて、トラン
ジスタＴ７も、ノードＮ１のデータがトランジスタＴ４
がオフする電位（”Ｈ”レベル）のとき、出力配線ＯＵ
Ｔ１の電位を”Ｌ”レベルに固定するためにオンし、そ
うでないときオフする。
スタＴ８は、ノードＮ２のデータがトランジスタＴ５が
オフする電位（”Ｈ”レベル）のとき、出力配線ＯＵＴ
２の電位を”Ｌ”レベルに固定するためにオンし、そう
でないときオフする。読み出しモードにおいて、トラン
ジスタＴ７も、ノードＮ１のデータがトランジスタＴ４
がオフする電位（”Ｈ”レベル）のとき、出力配線ＯＵ
Ｔ１の電位を”Ｌ”レベルに固定するためにオンし、そ
うでないときオフする。
【００６２】実施の形態３の効果は次の通りである。ま
ず、実施の形態１の図１に示す回路では、時刻ｔ２付近
から時刻ｔ５付近の間において、ビット線ＢＬ２は、プ
リチャージ用電位Ｖ１から開放され、かつトランジスタ
Ｔ１１を介して”Ｈ”レベルのノードＮ２に接続されて
いるが、ビット線ＢＬ２の電位は”Ｌ”レベルに下降
し、トランジスタＴ５がオンする可能性がある。例え
ば、トランジスタＴ１１のバックゲート効果によってノ
ードＮ２の”Ｈ”レベルの電位がビット線ＢＬ２に伝達
しにくい場合、ビット線ＢＬ２からリーク電流等が流れ
出ることによってビット線ＢＬ２の電位が下降し、トラ
ンジスタＴ５が弱く導通する。さらに、図７に示す回路
については、ビット線ＢＬ２の電位は時刻ｔ２では既に
トランジスタＴ５の閾値電圧に近いためトランジスタＴ
５は導通しやすい。したがって、時刻ｔ４から時刻ｔ５
付近までにおいて、トランジスタＴ３，Ｔ５，Ｔ８が同
時にオンし、これらのトランジスタを介して高電位Ｖ２
からグランド電位ＧＮＤへ電流が流れる場合がある。
ず、実施の形態１の図１に示す回路では、時刻ｔ２付近
から時刻ｔ５付近の間において、ビット線ＢＬ２は、プ
リチャージ用電位Ｖ１から開放され、かつトランジスタ
Ｔ１１を介して”Ｈ”レベルのノードＮ２に接続されて
いるが、ビット線ＢＬ２の電位は”Ｌ”レベルに下降
し、トランジスタＴ５がオンする可能性がある。例え
ば、トランジスタＴ１１のバックゲート効果によってノ
ードＮ２の”Ｈ”レベルの電位がビット線ＢＬ２に伝達
しにくい場合、ビット線ＢＬ２からリーク電流等が流れ
出ることによってビット線ＢＬ２の電位が下降し、トラ
ンジスタＴ５が弱く導通する。さらに、図７に示す回路
については、ビット線ＢＬ２の電位は時刻ｔ２では既に
トランジスタＴ５の閾値電圧に近いためトランジスタＴ
５は導通しやすい。したがって、時刻ｔ４から時刻ｔ５
付近までにおいて、トランジスタＴ３，Ｔ５，Ｔ８が同
時にオンし、これらのトランジスタを介して高電位Ｖ２
からグランド電位ＧＮＤへ電流が流れる場合がある。
【００６３】しかし、図１１に示す回路では、時刻ｔ３
から時刻ｔ６までは、ビット線ＢＬ２がトランジスタＴ
１５を介してプリチャージ用電位Ｖ１に接続されるの
で、トランジスタＴ５はオフを保つことができる。した
がって、時刻ｔ４から時刻ｔ５付近までにおいて、トラ
ンジスタＴ３，Ｔ５，Ｔ８が同時にオンすることが防止
され、高電位Ｖ２からグランド電位ＧＮＤへ電流が流れ
ない。よって、電位変換回路ＳＡの消費電力はさらに低
減する。
から時刻ｔ６までは、ビット線ＢＬ２がトランジスタＴ
１５を介してプリチャージ用電位Ｖ１に接続されるの
で、トランジスタＴ５はオフを保つことができる。した
がって、時刻ｔ４から時刻ｔ５付近までにおいて、トラ
ンジスタＴ３，Ｔ５，Ｔ８が同時にオンすることが防止
され、高電位Ｖ２からグランド電位ＧＮＤへ電流が流れ
ない。よって、電位変換回路ＳＡの消費電力はさらに低
減する。
【００６４】このように、図１１に示す回路に限らず、
ビット線電位保持回路ＰＬは、読み出しモードにおい
て、メモリセルＭＣのデータが”Ｈ”レベル、つまり、
第２トランジスタ（Ｔ４，Ｔ５）がオフする電位である
か否かに応じて、ビット線（ＢＬ１，ＢＬ２）を第２ト
ランジスタがオフする電位（Ｖ１）に接続するか否かを
行うように構成すればよい。このように構成すれば、読
み出しモードにおいてメモリセルＭＣのデータが第２ト
ランジスタをオフする電位のとき、第２トランジスタを
より確実にオフさせて、第１，第２，第６トランジスタ
が同時にオンすることを防止することで、電位変換回路
ＳＡの消費電力を低減する。
ビット線電位保持回路ＰＬは、読み出しモードにおい
て、メモリセルＭＣのデータが”Ｈ”レベル、つまり、
第２トランジスタ（Ｔ４，Ｔ５）がオフする電位である
か否かに応じて、ビット線（ＢＬ１，ＢＬ２）を第２ト
ランジスタがオフする電位（Ｖ１）に接続するか否かを
行うように構成すればよい。このように構成すれば、読
み出しモードにおいてメモリセルＭＣのデータが第２ト
ランジスタをオフする電位のとき、第２トランジスタを
より確実にオフさせて、第１，第２，第６トランジスタ
が同時にオンすることを防止することで、電位変換回路
ＳＡの消費電力を低減する。
【００６５】なお、ビット線電位保持回路ＰＬは、図１
１に示すように構成することで、容易に実現できる。
１に示すように構成することで、容易に実現できる。
【００６６】また、実施の形態３は、図１１では図１に
示す回路に適用した場合を示すが、その他の実施の形態
１や実施の形態２で説明した内容に適用してもよい。
示す回路に適用した場合を示すが、その他の実施の形態
１や実施の形態２で説明した内容に適用してもよい。
【００６７】実施の形態４．図１２及び図１３は本発明
の実施の形態４における半導体集積回路を説明するため
の回路図である。図１２に示す回路１００の内部の構成
を図１３に示す。
の実施の形態４における半導体集積回路を説明するため
の回路図である。図１２に示す回路１００の内部の構成
を図１３に示す。
【００６８】図１２及び図１３において、ＢＬ１ａ及び
ＢＬ２ａはそれぞれビット線ＢＬ１及びＢＬ２から分離
されたビット線、ＭＣａはビット線ＢＬ１ａ，ＢＬ２ａ
に接続されたメモリセル、ＰＣＣａはビット線ＢＬ１
ａ，ＢＬ２ａに接続され、モード信号ＰＣＢａに応じて
ビット線ＢＬ１ａ，ＢＬ２ａに対してプリチャージを行
うためのプリチャージ回路、その他は実施の形態１と同
様である。
ＢＬ２ａはそれぞれビット線ＢＬ１及びＢＬ２から分離
されたビット線、ＭＣａはビット線ＢＬ１ａ，ＢＬ２ａ
に接続されたメモリセル、ＰＣＣａはビット線ＢＬ１
ａ，ＢＬ２ａに接続され、モード信号ＰＣＢａに応じて
ビット線ＢＬ１ａ，ＢＬ２ａに対してプリチャージを行
うためのプリチャージ回路、その他は実施の形態１と同
様である。
【００６９】プリチャージ回路ＰＣＣａは、プリチャー
ジ回路ＰＣＣと同じ構成である。つまり、プリチャージ
回路ＰＣＣａのトランジスタＴ１は、ソース電極がプリ
チャージ用電位Ｖ１を受け、ゲート電極がモード信号Ｐ
ＣＢａを受け、ドレイン電極がビット線ＢＬ１ａに接続
されている。プリチャージ回路ＰＣＣａのトランジスタ
Ｔ２は、ソース電極がプリチャージ用電位Ｖ１を受け、
ゲート電極がモード信号ＰＣＢａを受け、ドレイン電極
がビット線ＢＬ２ａに接続されている。
ジ回路ＰＣＣと同じ構成である。つまり、プリチャージ
回路ＰＣＣａのトランジスタＴ１は、ソース電極がプリ
チャージ用電位Ｖ１を受け、ゲート電極がモード信号Ｐ
ＣＢａを受け、ドレイン電極がビット線ＢＬ１ａに接続
されている。プリチャージ回路ＰＣＣａのトランジスタ
Ｔ２は、ソース電極がプリチャージ用電位Ｖ１を受け、
ゲート電極がモード信号ＰＣＢａを受け、ドレイン電極
がビット線ＢＬ２ａに接続されている。
【００７０】メモリセルＭＣａは、メモリセルＭＣと同
じ構成である。メモリセルＭＣａも、ＮＭＯＳのトラン
ジスタＴ１０，Ｔ１１を含み、ノードＮ１，Ｎ２の電位
はデータを示し、どちらか一方が”Ｈ”レベルであり、
他方が”Ｌ”レベルである。
じ構成である。メモリセルＭＣａも、ＮＭＯＳのトラン
ジスタＴ１０，Ｔ１１を含み、ノードＮ１，Ｎ２の電位
はデータを示し、どちらか一方が”Ｈ”レベルであり、
他方が”Ｌ”レベルである。
【００７１】電位変換回路ＳＡは、さらにトランジスタ
Ｔ３ａ，Ｔ４ａ，Ｔ５ａ，Ｔ６ａ，Ｔ９ａを含む。トラ
ンジスタＴ３ａは、ソース電極が高電位Ｖ２を受け、ゲ
ート電極がモード信号ＰＣａを受け、ドレイン電極がト
ランジスタＴ４ａ，Ｔ５ａのそれぞれのソース電極に接
続されている。出力配線ＯＵＴ１には、トランジスタＴ
４ａのドレイン電極がさらに接続されている。出力配線
ＯＵＴ２には、トランジスタＴ５ａのドレイン電極がさ
らに接続されている。トランジスタＴ４ａのゲート電極
はビット線ＢＬ１ａに接続されている。トランジスタＴ
５ａのゲート電極はビット線ＢＬ２ａに接続されてい
る。トランジスタＴ６とグランド電位ＧＮＤとの間に
は、トランジスタＴ６ａが介在し、トランジスタＴ６ａ
のソース電極はグランド電位ＧＮＤに接続され、トラン
ジスタＴ６ａのドレイン電極はトランジスタＴ６のソー
ス電極に接続され、トランジスタＴ６ａのゲート電極は
モード信号ＰＣａを受ける。トランジスタＴ９とグラン
ド電位ＧＮＤとの間には、トランジスタＴ９ａが介在
し、トランジスタＴ９ａのソース電極はグランド電位Ｇ
ＮＤに接続され、トランジスタＴ９ａのドレイン電極は
トランジスタＴ９のソース電極に接続され、トランジス
タＴ９ａのゲート電極はモード信号ＰＣａを受ける。
Ｔ３ａ，Ｔ４ａ，Ｔ５ａ，Ｔ６ａ，Ｔ９ａを含む。トラ
ンジスタＴ３ａは、ソース電極が高電位Ｖ２を受け、ゲ
ート電極がモード信号ＰＣａを受け、ドレイン電極がト
ランジスタＴ４ａ，Ｔ５ａのそれぞれのソース電極に接
続されている。出力配線ＯＵＴ１には、トランジスタＴ
４ａのドレイン電極がさらに接続されている。出力配線
ＯＵＴ２には、トランジスタＴ５ａのドレイン電極がさ
らに接続されている。トランジスタＴ４ａのゲート電極
はビット線ＢＬ１ａに接続されている。トランジスタＴ
５ａのゲート電極はビット線ＢＬ２ａに接続されてい
る。トランジスタＴ６とグランド電位ＧＮＤとの間に
は、トランジスタＴ６ａが介在し、トランジスタＴ６ａ
のソース電極はグランド電位ＧＮＤに接続され、トラン
ジスタＴ６ａのドレイン電極はトランジスタＴ６のソー
ス電極に接続され、トランジスタＴ６ａのゲート電極は
モード信号ＰＣａを受ける。トランジスタＴ９とグラン
ド電位ＧＮＤとの間には、トランジスタＴ９ａが介在
し、トランジスタＴ９ａのソース電極はグランド電位Ｇ
ＮＤに接続され、トランジスタＴ９ａのドレイン電極は
トランジスタＴ９のソース電極に接続され、トランジス
タＴ９ａのゲート電極はモード信号ＰＣａを受ける。
【００７２】図１２及び図１３に示す回路のその他の構
成は、図１と同様である。
成は、図１と同様である。
【００７３】図１２及び図１３では、第１のビット線が
ビット線ＢＬ１，ＢＬ２である。第２のビット線がビッ
ト線ＢＬ１ａ，ＢＬ２ａである。第１のメモリセルがメ
モリセルＭＣである。第２のメモリセルがメモリセルＭ
Ｃａである。第１トランジスタがトランジスタＴ３，Ｔ
３ａである。第１トランジスタと第３トランジスタＴ６
との間には互いに並列に接続されたトランジスタＴ４，
Ｔ４ａがあり、第１ビット線用第２トランジスタがトラ
ンジスタＴ４であり、第２ビット線用第２トランジスタ
がトランジスタＴ４ａである。第１トランジスタと第３
トランジスタＴ９との間には互いに並列に接続されたト
ランジスタＴ５，Ｔ５ａがあり、第１ビット線用第２ト
ランジスタがトランジスタＴ５であり、第２ビット線用
第２トランジスタがトランジスタＴ５ａである。第１の
プリチャージ回路がプリチャージ回路ＰＣＣである。第
２のプリチャージ回路がプリチャージ回路ＰＣＣａであ
る。第１の所定モードは、トランジスタＴ４，Ｔ５がオ
フする電位にビット線ＢＬ１，ＢＬ２をプリチャージす
るモードである。第２の所定モードは、トランジスタＴ
４ａ，Ｔ５ａがオフする電位にビット線ＢＬ１ａ，ＢＬ
２ａをプリチャージするモードである。
ビット線ＢＬ１，ＢＬ２である。第２のビット線がビッ
ト線ＢＬ１ａ，ＢＬ２ａである。第１のメモリセルがメ
モリセルＭＣである。第２のメモリセルがメモリセルＭ
Ｃａである。第１トランジスタがトランジスタＴ３，Ｔ
３ａである。第１トランジスタと第３トランジスタＴ６
との間には互いに並列に接続されたトランジスタＴ４，
Ｔ４ａがあり、第１ビット線用第２トランジスタがトラ
ンジスタＴ４であり、第２ビット線用第２トランジスタ
がトランジスタＴ４ａである。第１トランジスタと第３
トランジスタＴ９との間には互いに並列に接続されたト
ランジスタＴ５，Ｔ５ａがあり、第１ビット線用第２ト
ランジスタがトランジスタＴ５であり、第２ビット線用
第２トランジスタがトランジスタＴ５ａである。第１の
プリチャージ回路がプリチャージ回路ＰＣＣである。第
２のプリチャージ回路がプリチャージ回路ＰＣＣａであ
る。第１の所定モードは、トランジスタＴ４，Ｔ５がオ
フする電位にビット線ＢＬ１，ＢＬ２をプリチャージす
るモードである。第２の所定モードは、トランジスタＴ
４ａ，Ｔ５ａがオフする電位にビット線ＢＬ１ａ，ＢＬ
２ａをプリチャージするモードである。
【００７４】さらに、図１２及び図１３では、第１ビッ
ト線用第１トランジスタがトランジスタＴ３である。第
２ビット線用第１トランジスタがトランジスタＴ３ａで
ある。第１ビット線用第３トランジスタがトランジスタ
Ｔ６，Ｔ９である。第２ビット線用第３トランジスタが
トランジスタＴ６ａ，Ｔ９ａである。
ト線用第１トランジスタがトランジスタＴ３である。第
２ビット線用第１トランジスタがトランジスタＴ３ａで
ある。第１ビット線用第３トランジスタがトランジスタ
Ｔ６，Ｔ９である。第２ビット線用第３トランジスタが
トランジスタＴ６ａ，Ｔ９ａである。
【００７５】次に動作について説明する。メモリセルＭ
Ｃから出力配線ＯＵＴ１，ＯＵＴ２へデータを読み出す
場合は、まず、モード信号ＰＣａを”Ｈ”レベルにする
ことによって、高電位Ｖ２がトランジスタＴ３ａ，Ｔ４
ａ，Ｔ５ａを介して出力配線ＯＵＴ１，ＯＵＴ２に影響
を与えないようにする。すなわち、トランジスタＴ３
ａ，Ｔ４ａ，Ｔ５ａをイネーブルにする。これによっ
て、図１２に示す電位変換回路ＳＡは図１に示す電位変
換回路ＳＡと等価になる。この状態で、モード信号Ｐ
Ｃ，ＰＣＢを読み出しモード、すなわち、モード信号Ｐ
Ｃを”Ｌ”レベル、モード信号ＰＣＢを”Ｈ”レベルに
した後、ワード線ＷＬの電位を”Ｈ”レベルにすれば、
実施の形態１と同様にトランジスタＴ３，Ｔ４，Ｔ５，
Ｔ７，Ｔ８によって、メモリセルＭＣから出力配線ＯＵ
Ｔ１，ＯＵＴ２へデータを読み出すことができる。
Ｃから出力配線ＯＵＴ１，ＯＵＴ２へデータを読み出す
場合は、まず、モード信号ＰＣａを”Ｈ”レベルにする
ことによって、高電位Ｖ２がトランジスタＴ３ａ，Ｔ４
ａ，Ｔ５ａを介して出力配線ＯＵＴ１，ＯＵＴ２に影響
を与えないようにする。すなわち、トランジスタＴ３
ａ，Ｔ４ａ，Ｔ５ａをイネーブルにする。これによっ
て、図１２に示す電位変換回路ＳＡは図１に示す電位変
換回路ＳＡと等価になる。この状態で、モード信号Ｐ
Ｃ，ＰＣＢを読み出しモード、すなわち、モード信号Ｐ
Ｃを”Ｌ”レベル、モード信号ＰＣＢを”Ｈ”レベルに
した後、ワード線ＷＬの電位を”Ｈ”レベルにすれば、
実施の形態１と同様にトランジスタＴ３，Ｔ４，Ｔ５，
Ｔ７，Ｔ８によって、メモリセルＭＣから出力配線ＯＵ
Ｔ１，ＯＵＴ２へデータを読み出すことができる。
【００７６】一方、メモリセルＭＣａから出力配線ＯＵ
Ｔ１，ＯＵＴ２へデータを読み出す場合は、まず、モー
ド信号ＰＣを”Ｈ”レベルにすることによって、高電位
Ｖ２がトランジスタＴ３，Ｔ４，Ｔ５を介して出力配線
ＯＵＴ１，ＯＵＴ２に影響を与えないようにする。すな
わち、トランジスタＴ３，Ｔ４，Ｔ５をイネーブルにす
る。この状態で、モード信号ＰＣａ，ＰＣＢａを読み出
しモード、すなわち、モード信号ＰＣａを”Ｌ”レベ
ル、モード信号ＰＣＢａを”Ｈ”レベルにした後、ワー
ド線ＷＬａを”Ｈ”レベルにすれば、トランジスタＴ３
ａ、Ｔ４ａ、Ｔ５ａ、Ｔ７、Ｔ８によって、メモリセル
ＭＣａから出力配線ＯＵＴ１，ＯＵＴ２へデータを読み
出すことができる。
Ｔ１，ＯＵＴ２へデータを読み出す場合は、まず、モー
ド信号ＰＣを”Ｈ”レベルにすることによって、高電位
Ｖ２がトランジスタＴ３，Ｔ４，Ｔ５を介して出力配線
ＯＵＴ１，ＯＵＴ２に影響を与えないようにする。すな
わち、トランジスタＴ３，Ｔ４，Ｔ５をイネーブルにす
る。この状態で、モード信号ＰＣａ，ＰＣＢａを読み出
しモード、すなわち、モード信号ＰＣａを”Ｌ”レベ
ル、モード信号ＰＣＢａを”Ｈ”レベルにした後、ワー
ド線ＷＬａを”Ｈ”レベルにすれば、トランジスタＴ３
ａ、Ｔ４ａ、Ｔ５ａ、Ｔ７、Ｔ８によって、メモリセル
ＭＣａから出力配線ＯＵＴ１，ＯＵＴ２へデータを読み
出すことができる。
【００７７】また、メモリセルＭＣ，ＭＣａのどちらか
らもデータを読み出さない場合、つまり、プリチャージ
モードの場合は、モード信号ＰＣＢ，ＰＣＢａを共に”
Ｌ”レベル、モード信号ＰＣ，ＰＣａを共に”Ｈ”レベ
ルにしておけば、電位変換回路ＳＡにおいて高電位Ｖ２
からグランド電位ＧＮＤへ電流が流れない。
らもデータを読み出さない場合、つまり、プリチャージ
モードの場合は、モード信号ＰＣＢ，ＰＣＢａを共に”
Ｌ”レベル、モード信号ＰＣ，ＰＣａを共に”Ｈ”レベ
ルにしておけば、電位変換回路ＳＡにおいて高電位Ｖ２
からグランド電位ＧＮＤへ電流が流れない。
【００７８】さらに、メモリセルＭＣ，ＭＣａの一方か
らデータを読み出している場合は、モード信号ＰＣ，Ｐ
Ｃａのどちらか一方が”Ｌ”レベルであり、トランジス
タＴ６，Ｔ６ａの一方及びトランジスタＴ９，Ｔ９ａの
一方がオフし、トランジスタＴ６，Ｔ６ａ，Ｔ９，Ｔ９
ａによって出力配線ＯＵＴ１，ＯＵＴ２の電位が”Ｌ”
レベルにリセットされることはないので、出力配線ＯＵ
Ｔ１，ＯＵＴ２には、読み出した正しいデータがラッチ
される。
らデータを読み出している場合は、モード信号ＰＣ，Ｐ
Ｃａのどちらか一方が”Ｌ”レベルであり、トランジス
タＴ６，Ｔ６ａの一方及びトランジスタＴ９，Ｔ９ａの
一方がオフし、トランジスタＴ６，Ｔ６ａ，Ｔ９，Ｔ９
ａによって出力配線ＯＵＴ１，ＯＵＴ２の電位が”Ｌ”
レベルにリセットされることはないので、出力配線ＯＵ
Ｔ１，ＯＵＴ２には、読み出した正しいデータがラッチ
される。
【００７９】なお、図１２及び図１３ではワード線ＷＬ
ａをワード線ＷＬに結線しない場合を示しているが、ワ
ード線ＷＬａをワード線ＷＬに結線してもよい。また、
図１２及び図１３ではプリチャージ信号ＰＣＢａが伝搬
する配線を、プリチャージ信号ＰＣＢが伝搬する配線に
結線しない場合を示しているが、プリチャージ信号ＰＣ
Ｂａが伝搬する配線を、プリチャージ信号ＰＣＢが伝搬
する配線に結線してもよい。
ａをワード線ＷＬに結線しない場合を示しているが、ワ
ード線ＷＬａをワード線ＷＬに結線してもよい。また、
図１２及び図１３ではプリチャージ信号ＰＣＢａが伝搬
する配線を、プリチャージ信号ＰＣＢが伝搬する配線に
結線しない場合を示しているが、プリチャージ信号ＰＣ
Ｂａが伝搬する配線を、プリチャージ信号ＰＣＢが伝搬
する配線に結線してもよい。
【００８０】ワード線ＷＬａがワード線ＷＬに結線さ
れ、プリチャージ信号ＰＣＢａが伝搬する配線をプリチ
ャージ信号ＰＣＢが伝搬する配線に結線する場合は、つ
まり、カラムの数が２の場合である。この場合、例えば
図１４に示すように、２つのカラムのどちらかを選択す
るためのカラム選択信号ＣＳ、プリチャージ信号ＰＣ
Ｂ、ＮＡＮＤ回路Ｇ１，Ｇ２及びインバータＧ３を用い
て、プリチャージ信号ＰＣ，ＰＣａを生成すればよい。
れ、プリチャージ信号ＰＣＢａが伝搬する配線をプリチ
ャージ信号ＰＣＢが伝搬する配線に結線する場合は、つ
まり、カラムの数が２の場合である。この場合、例えば
図１４に示すように、２つのカラムのどちらかを選択す
るためのカラム選択信号ＣＳ、プリチャージ信号ＰＣ
Ｂ、ＮＡＮＤ回路Ｇ１，Ｇ２及びインバータＧ３を用い
て、プリチャージ信号ＰＣ，ＰＣａを生成すればよい。
【００８１】なお、実施の形態４は、図１２及び図１３
では図１に示す回路に適用した場合を示すが、その他の
実施の形態１や実施の形態２で説明した内容に適用して
もよい。さらに、図１２及び図１３では１つの電位変換
回路ＳＡにビット線ＢＬ１，ＢＬ２の組とビット線ＢＬ
１ａ，ＢＬ２ａの組との２組のビット線が接続される場
合を示すが、３組以上のビット線を１つの電位変換回路
ＳＡに接続してもよい。
では図１に示す回路に適用した場合を示すが、その他の
実施の形態１や実施の形態２で説明した内容に適用して
もよい。さらに、図１２及び図１３では１つの電位変換
回路ＳＡにビット線ＢＬ１，ＢＬ２の組とビット線ＢＬ
１ａ，ＢＬ２ａの組との２組のビット線が接続される場
合を示すが、３組以上のビット線を１つの電位変換回路
ＳＡに接続してもよい。
【００８２】さらに、トランジスタＴ６，Ｔ６ａは、ト
ランジスタＴ４ａ，Ｔ４の接続点とグランド電位ＧＮＤ
との間に互いに直列に接続されていればよく、トランジ
スタＴ６，Ｔ６ａを互いに交換してもよい。トランジス
タＴ９，Ｔ９ａについても、互いに交換してもよい。
ランジスタＴ４ａ，Ｔ４の接続点とグランド電位ＧＮＤ
との間に互いに直列に接続されていればよく、トランジ
スタＴ６，Ｔ６ａを互いに交換してもよい。トランジス
タＴ９，Ｔ９ａについても、互いに交換してもよい。
【００８３】実施の形態４の効果は、実施の形態１と同
様に、電位変換回路ＳＡ内の高電位Ｖ２からグランド電
位ＧＮＤへ電流が流れる期間が短いため、電位変換回路
ＳＡの消費電力は低減する。
様に、電位変換回路ＳＡ内の高電位Ｖ２からグランド電
位ＧＮＤへ電流が流れる期間が短いため、電位変換回路
ＳＡの消費電力は低減する。
【００８４】また、ビット線ＢＬ１，ＢＬ２からビット
線ＢＬ１ａ，ＢＬ２ａを分離することによって、各ビッ
ト線ＢＬ１，ＢＬ２，ＢＬ１ａ，ＢＬ２ａの容量が小さ
くなるので、動作の高速化及び消費電力の低減が図れ
る。
線ＢＬ１ａ，ＢＬ２ａを分離することによって、各ビッ
ト線ＢＬ１，ＢＬ２，ＢＬ１ａ，ＢＬ２ａの容量が小さ
くなるので、動作の高速化及び消費電力の低減が図れ
る。
【００８５】さらに、メモリセルＭＣ，ＭＣａからデー
タを読み出すのに１つの電位変換回路ＳＡを共用してい
るため、レイアウト面積を削減できる。
タを読み出すのに１つの電位変換回路ＳＡを共用してい
るため、レイアウト面積を削減できる。
【００８６】実施の形態５．図１５は本発明の実施の形
態５における半導体集積回路を説明するための回路図で
ある。図１５に示す回路は、図１２及び図１３に示す回
路からトランジスタＴ３ａ、Ｔ６ａ、Ｔ９ａを省略した
ものである。
態５における半導体集積回路を説明するための回路図で
ある。図１５に示す回路は、図１２及び図１３に示す回
路からトランジスタＴ３ａ、Ｔ６ａ、Ｔ９ａを省略した
ものである。
【００８７】図１５に示す電位変換回路ＳＡにおいて、
トランジスタＴ３のドレイン電極はトランジスタＴ４，
Ｔ４ａ，Ｔ５，Ｔ５ａのそれぞれのソース電極に接続さ
れている。トランジスタＴ６のソース電極はグランド電
位ＧＮＤへ接続される。トランジスタＴ９のソース電極
はグランド電位ＧＮＤへ接続される。その他は図１２及
び図１３に示す回路と同様である。
トランジスタＴ３のドレイン電極はトランジスタＴ４，
Ｔ４ａ，Ｔ５，Ｔ５ａのそれぞれのソース電極に接続さ
れている。トランジスタＴ６のソース電極はグランド電
位ＧＮＤへ接続される。トランジスタＴ９のソース電極
はグランド電位ＧＮＤへ接続される。その他は図１２及
び図１３に示す回路と同様である。
【００８８】次に動作について説明する。まず、メモリ
セルＭＣ，ＭＣａのどちらからもデータを読み出さない
場合、つまり、プリチャージモードの場合は、モード信
号ＰＣＢ，ＰＣＢａを共に”Ｌ”レベル、モード信号Ｐ
Ｃを”Ｈ”レベル、ワード線ＷＬ，ＷＬａを共に”Ｌ”
レベルにする。これによって、ビット線ＢＬ１，ＢＬ
２，ＢＬ１ａ，ＢＬ２ａの電位は全て”Ｈ”レベルにプ
リチャージされ、トランジスタＴ３，Ｔ４，Ｔ４ａ，Ｔ
５，Ｔ５ａは全てオフし、電位変換回路ＳＡにおいて高
電位Ｖ２からグランド電位ＧＮＤへ電流が流れない。
セルＭＣ，ＭＣａのどちらからもデータを読み出さない
場合、つまり、プリチャージモードの場合は、モード信
号ＰＣＢ，ＰＣＢａを共に”Ｌ”レベル、モード信号Ｐ
Ｃを”Ｈ”レベル、ワード線ＷＬ，ＷＬａを共に”Ｌ”
レベルにする。これによって、ビット線ＢＬ１，ＢＬ
２，ＢＬ１ａ，ＢＬ２ａの電位は全て”Ｈ”レベルにプ
リチャージされ、トランジスタＴ３，Ｔ４，Ｔ４ａ，Ｔ
５，Ｔ５ａは全てオフし、電位変換回路ＳＡにおいて高
電位Ｖ２からグランド電位ＧＮＤへ電流が流れない。
【００８９】次に、メモリセルＭＣから出力配線ＯＵＴ
１，ＯＵＴ２へデータを読み出す場合は、まず、プリチ
ャージ信号ＰＣＢａとワード線ＷＬａの電位とを共に”
Ｌ”レベルを保つことによって、トランジスタＴ４ａ，
Ｔ５ａがオフであることを維持する。つまり、トランジ
スタＴ４ａ，Ｔ５ａがイネーブルの状態を維持する。こ
れによって、図１５に示す電位変換回路ＳＡは図１に示
す電位変換回路ＳＡと等価になる。この状態を保ちなが
ら、モード信号ＰＣ，ＰＣＢを読み出しモード、すなわ
ち、モード信号ＰＣを”Ｌ”レベル、モード信号ＰＣＢ
を”Ｈ”レベルにした後、ワード線ＷＬの電位を”Ｈ”
レベルにすれば、実施の形態１と同様にトランジスタＴ
３，Ｔ４，Ｔ５，Ｔ７，Ｔ８によって、メモリセルＭＣ
から出力配線ＯＵＴ１，ＯＵＴ２へデータを読み出すこ
とができる。
１，ＯＵＴ２へデータを読み出す場合は、まず、プリチ
ャージ信号ＰＣＢａとワード線ＷＬａの電位とを共に”
Ｌ”レベルを保つことによって、トランジスタＴ４ａ，
Ｔ５ａがオフであることを維持する。つまり、トランジ
スタＴ４ａ，Ｔ５ａがイネーブルの状態を維持する。こ
れによって、図１５に示す電位変換回路ＳＡは図１に示
す電位変換回路ＳＡと等価になる。この状態を保ちなが
ら、モード信号ＰＣ，ＰＣＢを読み出しモード、すなわ
ち、モード信号ＰＣを”Ｌ”レベル、モード信号ＰＣＢ
を”Ｈ”レベルにした後、ワード線ＷＬの電位を”Ｈ”
レベルにすれば、実施の形態１と同様にトランジスタＴ
３，Ｔ４，Ｔ５，Ｔ７，Ｔ８によって、メモリセルＭＣ
から出力配線ＯＵＴ１，ＯＵＴ２へデータを読み出すこ
とができる。
【００９０】一方、メモリセルＭＣａから出力配線ＯＵ
Ｔ１，ＯＵＴ２へデータを読み出す場合は、まず、プリ
チャージ信号ＰＣＢとワード線ＷＬの電位とを共に”
Ｌ”レベルを保つことによって、トランジスタＴ４，Ｔ
５がオフであることを維持する。つまり、トランジスタ
Ｔ４，Ｔ５がイネーブルの状態を維持する。この状態を
保ちながら、モード信号ＰＣ，ＰＣＢａを読み出しモー
ド、すなわち、モード信号ＰＣを”Ｌ”レベル、モード
信号ＰＣＢａを”Ｈ”レベルにした後、ワード線ＷＬａ
の電位を”Ｈ”レベルにすれば、トランジスタＴ３、Ｔ
４ａ、Ｔ５ａ、Ｔ７、Ｔ８によって、メモリセルＭＣａ
から出力配線ＯＵＴ１，ＯＵＴ２へデータを読み出すこ
とができる。
Ｔ１，ＯＵＴ２へデータを読み出す場合は、まず、プリ
チャージ信号ＰＣＢとワード線ＷＬの電位とを共に”
Ｌ”レベルを保つことによって、トランジスタＴ４，Ｔ
５がオフであることを維持する。つまり、トランジスタ
Ｔ４，Ｔ５がイネーブルの状態を維持する。この状態を
保ちながら、モード信号ＰＣ，ＰＣＢａを読み出しモー
ド、すなわち、モード信号ＰＣを”Ｌ”レベル、モード
信号ＰＣＢａを”Ｈ”レベルにした後、ワード線ＷＬａ
の電位を”Ｈ”レベルにすれば、トランジスタＴ３、Ｔ
４ａ、Ｔ５ａ、Ｔ７、Ｔ８によって、メモリセルＭＣａ
から出力配線ＯＵＴ１，ＯＵＴ２へデータを読み出すこ
とができる。
【００９１】実施の形態５の効果は、実施の形態４の効
果に加えて、トランジスタを省略して構成できるので、
レイアウト面積を削減できる。
果に加えて、トランジスタを省略して構成できるので、
レイアウト面積を削減できる。
【００９２】なお、実施の形態５は、図１５では図１２
及び図１３に示す回路に適用した場合を示すが、その他
の実施の形態４で説明した内容に適用してもよい。
及び図１３に示す回路に適用した場合を示すが、その他
の実施の形態４で説明した内容に適用してもよい。
【００９３】実施の形態６．実施の形態６は、実施の形
態４又は５と実施の形態３との組み合わせである。図１
６は本発明の実施の形態６における半導体集積回路を説
明するための回路図である。図１６に示す回路２００の
内部の構成を図１７に示す。図１６及び図１７に示す回
路は、図１１に示すビット線電位保持回路ＰＬと、ビッ
ト線電位保持回路ＰＬと同じ内部構成のビット線電位保
持回路ＰＬａとを図１５及び図１３に示す回路に加えた
ものである。ビット線電位保持回路ＰＬａは、ＰＭＯＳ
のトランジスタＴ１４，Ｔ１５を含む。ビット線電位保
持回路ＰＬａにおいて、トランジスタＴ１４は、ソース
電極がプリチャージ電位Ｖ１を受け、ゲート電極がビッ
ト線ＢＬ２ａに接続され、ドレイン電極がビット線ＢＬ
１ａに接続されている。また、同回路ＰＬａにおいて、
トランジスタＴ１５は、ソース電極がプリチャージ電位
Ｖ１を受け、ゲート電極がビット線ＢＬ１ａに接続さ
れ、ドレイン電極がビット線ＢＬ２ａに接続されてい
る。
態４又は５と実施の形態３との組み合わせである。図１
６は本発明の実施の形態６における半導体集積回路を説
明するための回路図である。図１６に示す回路２００の
内部の構成を図１７に示す。図１６及び図１７に示す回
路は、図１１に示すビット線電位保持回路ＰＬと、ビッ
ト線電位保持回路ＰＬと同じ内部構成のビット線電位保
持回路ＰＬａとを図１５及び図１３に示す回路に加えた
ものである。ビット線電位保持回路ＰＬａは、ＰＭＯＳ
のトランジスタＴ１４，Ｔ１５を含む。ビット線電位保
持回路ＰＬａにおいて、トランジスタＴ１４は、ソース
電極がプリチャージ電位Ｖ１を受け、ゲート電極がビッ
ト線ＢＬ２ａに接続され、ドレイン電極がビット線ＢＬ
１ａに接続されている。また、同回路ＰＬａにおいて、
トランジスタＴ１５は、ソース電極がプリチャージ電位
Ｖ１を受け、ゲート電極がビット線ＢＬ１ａに接続さ
れ、ドレイン電極がビット線ＢＬ２ａに接続されてい
る。
【００９４】なお、実施の形態６は、図１６及び図１７
では図１５及び図１３に示す内容と図１１に示す内容と
を組み合わせた場合を示すが、その他の実施の形態５又
は４で説明した内容と実施の形態３で説明した内容とを
組み合わせてもよい。
では図１５及び図１３に示す内容と図１１に示す内容と
を組み合わせた場合を示すが、その他の実施の形態５又
は４で説明した内容と実施の形態３で説明した内容とを
組み合わせてもよい。
【００９５】変形例．図７，８に示す変形例は実施の形
態３〜６に適用してもよい。
態３〜６に適用してもよい。
【００９６】さらに、メモリセルＭＣは図示する構成以
外でもよい。
外でもよい。
【００９７】
【発明の効果】本発明請求項１による作用・効果は次の
通りである。第２トランジスタは、ビット線及びメモリ
セルの影響によって、第１，第３トランジスタと比較し
て、モード信号に対して即座に応答しない。ビット線の
電位は、モード信号が所定モードを示しているときは、
プリチャージ回路によって第２トランジスタがオフする
電位にプリチャージされ、モード信号が所定モードと異
なるモードを示しているときは、メモリセルに依存す
る。
通りである。第２トランジスタは、ビット線及びメモリ
セルの影響によって、第１，第３トランジスタと比較し
て、モード信号に対して即座に応答しない。ビット線の
電位は、モード信号が所定モードを示しているときは、
プリチャージ回路によって第２トランジスタがオフする
電位にプリチャージされ、モード信号が所定モードと異
なるモードを示しているときは、メモリセルに依存す
る。
【００９８】モード信号が所定モードを示しているとき
は、第２，第３トランジスタがそれぞれオフ、オンであ
るため、電位変換回路の出力は第２電位にプリチャージ
され、第１電位と第２電位との間に電流が流れない。次
に、モード信号が所定モードから異なるモードを示す過
渡状態では、まず、第１及び第３トランジスタはモード
信号に即座に応答してそれぞれのオン／オフが切り替る
が、その際、第２トランジスタはモード信号に対して即
座に応答しないためオフのままである。したがって、こ
の過渡状態では、第１電位と第２電位との間に電流が流
れない。次に、モード信号が所定モードと異なるモード
を示しているときは、第１及び第３トランジスタについ
てはそれぞれオン、オフである。一方、第２トランジス
タについてはメモリセルに依存してオン又はオフであ
る。ここで、第２トランジスタがオフのときは電位変換
回路の出力は第２電位のままであるが、第２トランジス
タがオンのときは第１電位になる。次に、モード信号が
異なるモードから所定モードを示す過渡状態では、ま
ず、第１及び第３トランジスタはモード信号に即座に応
答してそれぞれのオン／オフが切り替わる。この際、第
２トランジスタがオフのままのときは第１電位，第２電
位間に電流は流れない。一方、第２トランジスタがオン
のときは第１電位，第２電位間に電流は流れるが、この
電流が流れる期間はモード信号の変化に依存し、ビット
線の電位の変化に依存しないため短い。
は、第２，第３トランジスタがそれぞれオフ、オンであ
るため、電位変換回路の出力は第２電位にプリチャージ
され、第１電位と第２電位との間に電流が流れない。次
に、モード信号が所定モードから異なるモードを示す過
渡状態では、まず、第１及び第３トランジスタはモード
信号に即座に応答してそれぞれのオン／オフが切り替る
が、その際、第２トランジスタはモード信号に対して即
座に応答しないためオフのままである。したがって、こ
の過渡状態では、第１電位と第２電位との間に電流が流
れない。次に、モード信号が所定モードと異なるモード
を示しているときは、第１及び第３トランジスタについ
てはそれぞれオン、オフである。一方、第２トランジス
タについてはメモリセルに依存してオン又はオフであ
る。ここで、第２トランジスタがオフのときは電位変換
回路の出力は第２電位のままであるが、第２トランジス
タがオンのときは第１電位になる。次に、モード信号が
異なるモードから所定モードを示す過渡状態では、ま
ず、第１及び第３トランジスタはモード信号に即座に応
答してそれぞれのオン／オフが切り替わる。この際、第
２トランジスタがオフのままのときは第１電位，第２電
位間に電流は流れない。一方、第２トランジスタがオン
のときは第１電位，第２電位間に電流は流れるが、この
電流が流れる期間はモード信号の変化に依存し、ビット
線の電位の変化に依存しないため短い。
【００９９】以上のように、本発明請求項１では、第１
電位，第２電位間に電流が流れる期間が短く、電位変換
回路のビット線の電位を変換するという機能は、上述の
ように最低限第１ないし第３トランジスタによって保た
れるため、素子数及び消費電力を低減できるという効果
を奏す。したがって、この効果は素子数の多い特開平６
−１２８７９号公報に開示の技術と比べて優れている。
電位，第２電位間に電流が流れる期間が短く、電位変換
回路のビット線の電位を変換するという機能は、上述の
ように最低限第１ないし第３トランジスタによって保た
れるため、素子数及び消費電力を低減できるという効果
を奏す。したがって、この効果は素子数の多い特開平６
−１２８７９号公報に開示の技術と比べて優れている。
【０１００】本発明請求項２による効果は次の通りであ
る。すなわち、請求項１において、モード信号が異なる
モードから所定モードを示す過渡状態のとき、第１電
位，第２電位間に電流が流れるが、モード信号を受ける
第４トランジスタによってビット線をプリチャージする
ことで、プリチャージ回路の動作が高速になり、第１な
いし第３トランジスタが同時にオンする期間を短くする
ことが可能になる。よって、消費電力をさらに低減でき
るという効果を奏す。
る。すなわち、請求項１において、モード信号が異なる
モードから所定モードを示す過渡状態のとき、第１電
位，第２電位間に電流が流れるが、モード信号を受ける
第４トランジスタによってビット線をプリチャージする
ことで、プリチャージ回路の動作が高速になり、第１な
いし第３トランジスタが同時にオンする期間を短くする
ことが可能になる。よって、消費電力をさらに低減でき
るという効果を奏す。
【０１０１】本発明請求項３による効果は次の通りであ
る。すなわち、第５トランジスタを備えることによっ
て、プリチャージされたビット線の電位が第２トランジ
スタの閾値電圧に近づくため、半導体集積回路の動作が
高速になるという効果を奏す。
る。すなわち、第５トランジスタを備えることによっ
て、プリチャージされたビット線の電位が第２トランジ
スタの閾値電圧に近づくため、半導体集積回路の動作が
高速になるという効果を奏す。
【０１０２】本発明請求項４による効果は次の通りであ
る。すなわち、ビット線を分けることによって、動作の
高速化及び消費電力の低減が図れる。
る。すなわち、ビット線を分けることによって、動作の
高速化及び消費電力の低減が図れる。
【０１０３】本発明請求項５による効果は次の通りであ
る。すなわち、第１のトランジスタが第１ビット線用第
１トランジスタと第２ビット線用第１トランジスタとを
含むことによって、例えば第１及び第２のメモリセルに
接続されるワード線を結線しても、消費電力を低減する
ことが可能になる。
る。すなわち、第１のトランジスタが第１ビット線用第
１トランジスタと第２ビット線用第１トランジスタとを
含むことによって、例えば第１及び第２のメモリセルに
接続されるワード線を結線しても、消費電力を低減する
ことが可能になる。
【０１０４】本発明請求項６による効果は次の通りであ
る。すなわち、第１及び第２のメモリセルの一方からデ
ータを読み出している場合は、第１ビット線用第３トラ
ンジスタ及び第２ビット専用第３トランジスタのどちら
か一方がオフするので、電位変換回路は、読み出した正
しいデータを出力できる。
る。すなわち、第１及び第２のメモリセルの一方からデ
ータを読み出している場合は、第１ビット線用第３トラ
ンジスタ及び第２ビット専用第３トランジスタのどちら
か一方がオフするので、電位変換回路は、読み出した正
しいデータを出力できる。
【０１０５】本発明請求項７による効果は次の通りであ
る。すなわち、ビット線電位保持回路を備えたことによ
って、所定モードと異なるモードにおいてメモリセルの
データが第２トランジスタをオフする電位のとき、第２
トランジスタをより確実にオフさせて、第１，第２，第
６トランジスタが同時にオンすることを防止すること
で、電位変換回路の消費電力を低減する。
る。すなわち、ビット線電位保持回路を備えたことによ
って、所定モードと異なるモードにおいてメモリセルの
データが第２トランジスタをオフする電位のとき、第２
トランジスタをより確実にオフさせて、第１，第２，第
６トランジスタが同時にオンすることを防止すること
で、電位変換回路の消費電力を低減する。
【図１】 本発明の実施の形態１における半導体集積回
路を説明するための回路図である。
路を説明するための回路図である。
【図２】 本発明の実施の形態１における半導体集積回
路の動作を示すタイミングチャートである。
路の動作を示すタイミングチャートである。
【図３】 本発明の実施の形態１における半導体集積回
路の動作を示すタイミングチャートである。
路の動作を示すタイミングチャートである。
【図４】 本発明の実施の形態２における半導体集積回
路を説明するための回路図である。
路を説明するための回路図である。
【図５】 本発明の実施の形態２における半導体集積回
路の動作を示すタイミングチャートである。
路の動作を示すタイミングチャートである。
【図６】 本発明の実施の形態２における半導体集積回
路の動作を示すタイミングチャートである。
路の動作を示すタイミングチャートである。
【図７】 本発明の実施の形態１における半導体集積回
路の変形例を示す回路図である。
路の変形例を示す回路図である。
【図８】 本発明の実施の形態２における半導体集積回
路の変形例を示す回路図である。
路の変形例を示す回路図である。
【図９】 従来の半導体集積回路の主要部を示す回路図
である。
である。
【図１０】 従来の半導体集積回路の動作を示すタイミ
ングチャートである。
ングチャートである。
【図１１】 本発明の実施の形態３における半導体集積
回路を説明するための回路図である。
回路を説明するための回路図である。
【図１２】 本発明の実施の形態４における半導体集積
回路を説明するための回路図である。
回路を説明するための回路図である。
【図１３】 本発明の実施の形態４における半導体集積
回路を説明するための回路図である。
回路を説明するための回路図である。
【図１４】 本発明の実施の形態４におけるプリチャー
ジ信号を生成するための回路図である。
ジ信号を生成するための回路図である。
【図１５】 本発明の実施の形態５における半導体集積
回路を説明するための回路図である。
回路を説明するための回路図である。
【図１６】 本発明の実施の形態６における半導体集積
回路を説明するための回路図である。
回路を説明するための回路図である。
【図１７】 本発明の実施の形態６における半導体集積
回路を説明するための回路図である。
回路を説明するための回路図である。
ＰＣＣ プリチャージ回路、ＢＬ１，ＢＬ２ ビット
線、ＭＣ メモリセル、ＳＡ 電位変換回路。
線、ＭＣ メモリセル、ＳＡ 電位変換回路。
Claims (7)
- 【請求項１】 少なくとも１本のビット線と、 前記ビット線に接続された少なくとも１つのメモリセル
と、 前記ビット線に接続され、前記ビット線をプリチャージ
するための少なくとも１つのプリチャージ回路と、 前記ビット線に接続され、前記ビット線の電位を変換す
るための電位変換回路と、を備え、 前記電位変換回路は第１電位，第２電位間に順次に直列
に接続された第１ないし第３トランジスタを含み、 前記電位変換回路の出力は、前記第２及び第３トランジ
スタの接続点であり、 前記第１トランジスタは、この制御電極にモード信号を
受け、前記モード信号が所定モードを示すか否かに応じ
てオフ、オンし、 前記第２トランジスタの制御電極は前記ビット線に接続
され、 前記第３トランジスタは、この制御電極に前記モード信
号を受け、前記モード信号が前記所定モードを示すか否
かに応じてオン、オフし、 前記プリチャージ回路は、前記モード信号を受け、前記
モード信号が前記所定モードであるときだけ前記第２ト
ランジスタがオフする電位に前記ビット線をプリチャー
ジする半導体集積回路。 - 【請求項２】 前記プリチャージ回路は、 前記モード信号を受ける制御電極、プリチャージ用電位
を受ける第１電流電極、前記ビット線に接続された第２
電流電極を有する第４トランジスタを含む請求項１記載
の半導体集積回路。 - 【請求項３】 前記プリチャージ回路は、 前記第１電流電極，前記プリチャージ用電位間に接続さ
れたダイオード接続の第５トランジスタをさらに含む請
求項２記載の半導体集積回路。 - 【請求項４】 前記ビット線は第１及び第２のビット線
を含み、 前記メモリセルは前記第１のビット線に接続された第１
のメモリセルと前記第２のビット線に接続された第２の
メモリセルとを含み、 前記第２トランジスタは、前記第１及び第３トランジス
タの間に互いに並列に接続された、前記第１のビット線
に接続された制御電極を有する第１ビット線用第２トラ
ンジスタと、前記第２のビット線に接続された制御電極
を有する第２ビット線用第２トランジスタとを含み、 前記所定モードは、第１の所定モードあるいは第２の所
定モードのどちらかであり、 前記プリチャージ回路は、前記第１のビット線に接続さ
れた第１のプリチャージ回路と前記第２のビット線に接
続された第２のプリチャージ回路とを含み、 前記第１のプリチャージ回路は前記第１の所定モードで
あるときだけ前記第１ビット線用第２トランジスタがオ
フする電位に前記第１のビット線をプリチャージし、 前記第２のプリチャージ回路は前記第２の所定モードで
あるときだけ前記第２ビット線用第２トランジスタがオ
フする電位に前記第２のビット線をプリチャージする請
求項１記載の半導体集積回路。 - 【請求項５】 前記第１トランジスタは、 前記第１電位と前記第１ビット線用第２トランジスタと
の間に接続された第１ビット線用第１トランジスタと、 前記第１電位と前記第２ビット線用第２トランジスタと
の間に接続された第２ビット線用第１トランジスタと、 を含み、 前記第１ビット線用第１トランジスタは、前記モード信
号が前記第１の所定モードを示すか否かに応じてオン、
オフし、 前記第２ビット線用第１トランジスタは、前記モード信
号が前記第２の所定モードを示すか否かに応じてオン、
オフする請求項４記載の半導体集積回路。 - 【請求項６】 前記第３トランジスタは、 前記第２トランジスタと前記第２電位との間に互いに直
列に接続された第１ビット線用第３トランジスタと第２
ビット線用第３トランジスタとを含み、 前記第１ビット線用第３トランジスタは、前記モード信
号が前記第１の所定モードを示すか否かに応じてオン、
オフし、 前記第２ビット線用第３トランジスタは、前記モード信
号が前記第２の所定モードを示すか否かに応じてオン、
オフする請求項５記載の半導体集積回路。 - 【請求項７】 前記メモリセルは前記ビット線に出力す
るデータを保持し、 前記モード信号が前記所定モードと異なるモードを示す
ときにおいて、前記データが前記第２トランジスタがオ
フする電位であるか否かに応じて、前記ビット線を前記
第２トランジスタがオフする電位に選択的に接続するビ
ット線電位保持回路をさらに備え、 前記電位変換回路は、前記第２及び第３トランジスタの
接続点と、前記第２電位との間に接続され、前記モード
信号が前記所定モードと異なるモードを示すときにおい
て、前記データが前記第２トランジスタがオフする電位
であるか否かに応じて、オン、オフする第６トランジス
タをさらに含む請求項１記載の半導体集積回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10159115A JPH11242886A (ja) | 1997-12-24 | 1998-06-08 | 半導体集積回路 |
| US09/123,422 US6046949A (en) | 1997-12-24 | 1998-07-28 | Semiconductor integrated circuit |
| TW087114951A TW434550B (en) | 1997-12-24 | 1998-09-08 | Semiconductor integrated circuit |
| DE19843657A DE19843657B4 (de) | 1997-12-24 | 1998-09-23 | Integrierte Halbleiterschaltung |
| CN98122726A CN1221192A (zh) | 1997-12-24 | 1998-11-26 | 半导体集成电路 |
| KR1019980051027A KR100281778B1 (ko) | 1997-12-24 | 1998-11-26 | 반도체 집적 회로 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9-354919 | 1997-12-24 | ||
| JP35491997 | 1997-12-24 | ||
| JP10159115A JPH11242886A (ja) | 1997-12-24 | 1998-06-08 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11242886A true JPH11242886A (ja) | 1999-09-07 |
Family
ID=26486011
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10159115A Pending JPH11242886A (ja) | 1997-12-24 | 1998-06-08 | 半導体集積回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6046949A (ja) |
| JP (1) | JPH11242886A (ja) |
| KR (1) | KR100281778B1 (ja) |
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