DE19843657B4

DE19843657B4 - Integrierte Halbleiterschaltung

Info

Publication number: DE19843657B4
Application number: DE19843657A
Authority: DE
Inventors: Koji Nii
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1997-12-24
Filing date: 1998-09-23
Publication date: 2004-02-19
Anticipated expiration: 2018-09-24
Also published as: KR100281778B1; TW434550B; DE19843657A1; JPH11242886A; CN1221192A; KR19990062614A; US6046949A

Abstract

Integrierte Halbleiterschaltung,
die folgendes aufweist:
– wenigstens eine Bitleitung (BL1);
– wenigstens eine mit der Bitleitung verbundene Speicherzelle (MC);
– wenigstens eine Voraufladeschaltung(PCC), die mit der Bitleitung verbunden ist, um diese voraufzuladen; und
– eine Potentialwandlerschaltung (SA), die mit der Bitleitung verbunden ist, um ein elektrisches Potential der Bitleitung umzuwandeln,
– wobei die Potentialwandlerschaltung (SA) einen ersten, einen zweiten und einen dritten Transistor (T3, T4, T6) aufweist, die sequentiell in Reihe zwischen ein erstes und ein zweites Potential (V2, GND) geschaltet sind,
– wobei ein Ausgang der Potentialwandlerschaltung (SA) ein Verbindungspunkt zwischen dem zweiten und dem dritten Transistor (T4, T6) ist,
– wobei der erste Transistor (T3) an einer Steuerelektrode ein erstes Modussignal (PC) empfängt und in Abhängigkeit davon, ob das erste Modussignal (PC) einen vorbestimmten Modus bezeichnet, EIN- oder AUS-geschaltet wird,
– wobei eine Steuerelektrode des zweiten Transistors (T4) mit der Bitleitung (BL1) verbunden ist,
– wobei der dritte Transistor (T6) das erste Modussignal (PC) an einer Steuerelektrode empfängt und in Abhängigkeit davon, ob das erste Modussignal (PC) den vorbestimmten Modus bezeichnet, EIN- oder AUS-geschaltet wird, und
– wobei die Voraufladeschaltung (PCC) ein zweites Modussignal (PCB) empfängt und die Bitleitung (BL1) nur dann, wenn das zweite Modussignal (PCB) den vorbestimmten Modus bezeichnet, auf ein elektrisches Potential vorauflädt, mit dem der zweite Transistor (T4) AUS-geschaltet wird.

Description

Die Erfindung betrifft eine integrierte Halbleiterschaltung, wie etwa einen statischen CMOS-RAM, und insbesondere eine integrierte Halbleiterschaltung, die imstande ist, den Energieverbrauch zu senken.

9 ist ein Schaltbild, das eine integrierte Halbleiterschaltung nach dem Stand der Technik erläutert. Die JP-OS 5-325566 beschreibt im einzelnen die in 9 gezeigten Zusammenhänge. In 9 bezeichnen BLl und BL2 Bitleitungen, MCO bezeichnet eine Speicherzelle, die mit den Bitleitungen BLl und BL2 verbunden ist, PCCO bezeichnet eine mit den Bitleitungen BLl und BL2 verbundene Voraufladeschaltung, um die Bitleitungen BLl und BL2 in Abhängigkeit von einem Modussignal PCB vorauf zuladen, und SAO bezeichnet eine Potentialwandlerschaltung (einen Abtastverstärker), die mit den Bitleitungen BLl und BL2 verbunden ist, um elektrische Potentiale der Bitleitungen BLl und BL2 zu verstärken, umzuwandeln und abzugeben.

Die Voraufladeschaltung PCCO umfaßt PMOS-Transistoren T1 und T2. V1 bezeichnet ein Voraufladepotential.

Die Speicherzelle MCO umfaßt NMOS-Transistoren T10 und T11. Elektrische Potentiale der Verbindungspunkte N1 und N2 bezeichnen Daten bzw. Information, von denen die eine einen "H"-Pegel und die andere einen "L"-Pegel hat.

Die Potentialwandlerschaltung SAO umfaßt PMOS-Transistoren T4 und T5 sowie NMOS-Transistoren T6 bis T9, T31 und T32. GND bezeichnet ein Massepotential, und V2 bezeichnet ein Potential, das höher als das Massepotential GND ist.

Modulsignale PC und PCB sind zueinander komplementär.

10 ist ein Zeitdiagramm, das den Betrieb der Schaltung gemäß 9 zeigt. Zu einem Zeitpunkt t10 haben das Modussignal PC, das Modussignal PCB, ein elektrisches Potential einer Wortleitung WL, das elektrische Potential des Verbindungspunkts N1 bzw. das elektrische Potential des Verbindungspunkts N2 den Pegel "H", "L", "L", "L" bzw. "H". Zu einem Zeitpunkt t11 fällt das Modulsignal PC, und das Modussignal PCB steigt an. Zu einem Zeitpunkt t12 steigt das elektrische Potential der Wortleitung WL an. Zu einem Zeitpunkt t13 steigt das Modussignal PC an, das Modussignal PCB fällt, und das elektrische Potential der Wortleitung WL fällt. Eine Periode, in der das Modussignal PC fällt, beispielsweise zwischen den Zeitpunkten t11 und t13, wird nachstehend als ein Lesemodus bezeichnet, und andere Perioden werden nachstehend als Vorauflademodus bezeichnet.

Bei einer Schaltungskonstruktion, wie sie in 9 gezeigt ist, sind die Transistoren T4, T6, T31 und T7 unmittelbar vor dem Zeitpunkt t13, zu dem der Vorauflademodus beginnt, EIN, AUS, AUS und AUS. In einem Übergangszustand von dem Lesemodus zu dem Vorauflademodus steigt das Modussignal PC zuerst an, so daß der Transistor T6 vom AUS- in den EIN-Zustand geht. Gleichzeitig geht der Transistor T1 von dem AUS- in den EIN-Zustand, so daß die Bitleitung BLl voraufgeladen wird. Das elektrische Potential der Bitleitung BL1 wird erhöht. Eine Ka pazität der Bitleitung BL1 (einschließlich einer Kapazität der Speicherzelle MCO) ist jedoch besonders groß. Daher wird das elektrische Potential der Bitleitung BL1 langsam erhöht.

Zu einem Zeitpunkt t14 wird das elektrische Potential der Bitleitung BL1 auf eine Schwellenspannung des Transistors T31 gesetzt, so daß der Transistor T31 vom AUS- in den EIN-Zustand schaltet. Zu einem Zeitpunkt t15 wird das elektrische Potential der Bitleitung BL1 auf eine Schwellenspannung des Transistors T4 gesetzt, so daß der Transistor T4 vom EIN- in den AUS-Zustand schaltet. Daher werden die Transistoren T4, T6 und T31 zwischen den Zeitpunkten t14 und t15 gleichzeitig in den EIN-Zustand geschaltet. Somit fließt ein Strom von dem hohen Potential V2 zu dem Massepotential GND durch diese Transistoren.

In der in 9 gezeigten Schaltung wird daher ein Zeitraum, in dem der Strom in die Potentialwandlerschaltung fließt, in Abhängigkeit von einer Änderung des elektrischen Potentials der Bitleitung lang. Infolgedessen wird der Energieverbrauch erhöht.

Weiterhin beschreibt die JP-OS 6-12879 eine Technologie, die sich auf die Potentialwandlerschaltung bezieht. Dabei sind zwei Leseverstärker vorgesehen, und die Anzahl von Elementen ist größer als bei der in 9 gezeigten Potentialwandlerschaltung. Aus diesem Grund wird leicht ein Verluststrom oder dergleichen erzeugt, und der Energieverbrauch steigt.

Wie oben beschrieben wird, besteht beim Stand der Technik das Problem, daß der Energieverbrauch in der Potentialwandlerschaltung erhöht wird.

Aus der US 5 574 687 A ist eine Halbleiter-Speicherschaltung bekannt, wobei ein erster Klemmtransistor mit einer Schwellwertspannung ein Paar von Bitleitungen auf ein Voraufladungspotential auflädt, wenn ein erster Transistor und ein zweiter Transistor leitend sind; ferner ist eine Schreibschaltung vorgesehen, die einen zweiten Klemmtransistor, der die gleiche Schwellwertspannung wie der erste Klemmtransistor besitzt, und Inverter aufweist, die auf Eingangsdaten ansprechen, um an ein Paar von Schreibeingangsleitungen Ausgangssignale abzugeben, die bei dem Voraufladungspotential auf hohem Pegel sind bzw. bei dem Massepotential auf niedrigem Pegel sind.

Die US 5 574 687 befaßt sich mit dem Problem, die Lesegeschwindigkeit bei einem derartigen Speicher zu verbessern. Die Problematik des Energieverbrauches in einer derartigen Halbleiterschaltung, insbesondere für eine Potentialwandlerschaltung, ist dort nicht angesprochen.

Der Erfindung liegt die Aufgabe zugrunde, eine integrierte Halbleiterschaltung anzugeben, mit der es möglich ist, den Energieverbrauch in einer Potentialwandlerschaltung zum Umwandeln eines elektrischen Potentials einer Bitleitung zu verringern.

Ein erster Aspekt der Erfindung richtet sich auf eine integrierte Halbleiterschaltung, die folgendes aufweist: wenigstens eine Bitleitung; wenigstens eine mit der Bitleitung verbundene Speicherzelle wenigstens eine Voraufladeschaltung, die mit der Bitleitung verbunden ist, um die Bitleitung voraufzuladen; und eine Potentialwandlerschaltung, die mit der Bitleitung verbunden ist, um ein elektrisches Potential der Bitleitung umzuwandeln, wobei die Potentialwandlerschaltung erste bis dritte Transistoren aufweist, die zwischen einem ersten und einem zweiten Potential sequentiell in Reihe geschaltet sind; wobei ein Ausgang der Potentialwandlerschaltung ein Verbindungspunkt zwischen dem zweiten und dritten Transistor ist; wobei der erste Transistor ein erstes Modussignal an einer Steuerelektrode empfängt und in Abhängigkeit davon, ob das erste Modussignal einen vorbestimmten Modus bezeichnet, AUS- oder EIN-geschaltet wird; wobei eine Steuerelektrode des zweiten Transistors mit der Bitleitung verbunden ist; wobei der dritte Transistor das erste Modussignal an einer Steuerelektrode empfängt und in Abhängigkeit davon, ob das erste Modussignal den vorbestimmten Modus bezeichnet, EIN- oder AUS-geschaltet wird; und wobei die Voraufladeschaltung ein zweites Modussignal empfängt und die Bitleitung nur dann auf ein elektrisches Potential vorauflädt, mit dem der zweite Transistor AUS-geschaltet wird, wenn das zweite Modussignal den vorbestimmten Modus bezeichnet.

Gemäß dem ersten Aspekt der Erfindung können die folgende Funktionsweise und Wirkung erhalten werden. Der zweite Transistor reagiert aufgrund des Einflusses der Bitleitung und der Speicherzelle auf das Modussignal weniger rasch als der erste und dritte Transistor. Das elektrische Potential der Bitleitung wird von der Voraufladeschaltung auf das elektrische Potential vorauf geladen, mit dem der zweite Transistor AUS-geschaltet wird, wenn das zweite Modussignal einen vorbestimmten Modus bezeichnet, und hängt von der Speicherzelle ab, wenn das Mo dussignal einen anderen als den vorbestimmten Modus bezeichnet.

Wenn das Modussignal den vorbestimmten Modus bezeichnet, wird der Ausgang der Potentialwandlerschaltung auf das zweite Potential voraufgeladen, weil der zweite und der dritte Transistor AUS bzw. EIN sind. Infolgedessen fließt kein Strom zwischen dem ersten und dem zweiten Potential. In einem Übergangszustand, in dem das Modussignal einen Modus bezeichnet, der von dem vorbestimmten Modus verschieden ist, reagieren zuerst der erste und der dritte Transistor sofort auf das Modussignal, um einen EIN/AUS-Schaltvorgang auszuführen. In diesem Fall reagiert der zweite Transistor nicht sofort auf das Modussignal. Daher wird der zweite Transistor im AUS-Zustand gehalten. Somit fließt kein Strom zwischen dem ersten und dem zweiten Potential in dem Übergangszustand. Wenn das Modussignal den von dem vorbestimmten Modus verschiedenen Modus bezeichnet, sind der erste und der dritte Transistor EIN bzw. AUS. Der zweite Transistor wird in Abhängigkeit von der Speicherzelle EIN- oder AUS-geschaltet. Während der Ausgang der Potentialwandlerschaltung das zweite Potential hält, wenn der zweite Transistor AUS ist, wird er auf das erste Potential gesetzt, wenn der zweite Transistor EIN ist. In dem Übergangszustand von dem anderen Modus zu dem vorbestimmten Modus, der durch das Modussignal bezeichnet ist, reagieren zuerst der erste und der dritte Transistor sofort auf das Modussignal, um jeweils den EIN/AUS-Schaltvorgang auszuführen. Wenn in diesem Fall der zweite Transistor AUS gehalten wird, fließt kein Strom zwischen dem ersten und dem zweiten Potential. Wenn der zweite Transistor EIN ist, fließt der Strom zwischen dem ersten und dem zweiten Potential. Die Zeitdauer, während der der Strom fließt, ist kurz, weil sie nicht von einer Änderung des elektrischen Potentials der Bitleitung, sondern von einer Änderung des Modussignals abhängig ist.

Wie oben beschrieben, kann ein kurzer Zeitraum für einen Stromfluß zwischen dem ersten und dem zweiten Potential und die Funktion der Potentialwandlerschaltung zur Umwandlung des elektrischen Potentials der Bitleitung durch Verwendung von wenigstens dem ersten bis dritten Transistor aufrechterhalten werden. Daher kann die Anzahl der Elemente und der Energieverbrauch verringert werden. Diese Wirkung ist also deutlich besser als bei der Technologie gemäß der JP-OS 6-12879 , bei der die Anzahl der Elemente groß ist.

Ein zweiter Aspekt der Erfindung richtet sich auf die integrierte Halbleiterschaltung, bei der die Voraufladeschaltung einen vierten Transistor aufweist, der eine Steuerelektrode zum Empfang des zweiten Modussignals, eine erste Stromelektrode zum Empfang eines Voraufladepotentials und eine zweite Stromelektrode hat, die mit der Bitleitung verbunden ist.

Gemäß dem zweiten Aspekt der Erfindung kann die folgende Wirkung erzielt werden. Der Strom fließt zwischen dem ersten und dem zweiten Potential im Übergangszustand von dem anderen Modus zu dem vorbestimmten Modus, der durch das Modussignal bezeichnet ist. Wenn die Bitleitung durch den das zweite Modussignal empfangenden vierten Transistor voraufgeladen ist, kann die Betriebsgeschwindigkeit der Voraufladeschaltung erhöht werden, so daß ein Zeitraum, in dem der erste bis dritte Transistor gemeinsam im EIN-Zustand sind, verkürzt werden kann. Infolgedessen kann der Energieverbrauch weiter verringert werden.

Ein dritter Aspekt der Erfindung richtet sich auf die integrierte Halbleiterschaltung, wobei die Voraufladeschaltung weiterhin einen fünften Transistor aufweist, der in Diodenschaltung zwischen die erste Stromelektrode und das Voraufladepotential geschaltet ist.

Gemäß dem dritten Aspekt der Erfindung kann die folgende Wirkung erzielt werden. Der fünfte Transistor ist vorgesehen, damit das elektrische Potential der voraufgeladenen Bitleitung an eine Schwellenspannung des zweiten Transistors angenähert wird. Infolgedessen kann eine Betriebsgeschwindigkeit der integrierten Halbleiterschaltung erhöht werden.

Bevorzugt umfaßt gemäß einem vierten Aspekt der Erfindung bei der integrierten Halbleiterschaltung nach dem ersten Aspekt die Bitleitung eine erste und eine zweite Bitleitung; die Speicherzelle umfaßt eine erste Speicherzelle, die mit der ersten Bitleitung verbunden ist, und eine zweite Speicherzelle, die mit der zweiten Bitleitung verbunden ist; der zweite Transistor umfaßt einen sechsten Transistor für die erste Bitleitung und einen siebten Transistor für die zweite Bitleitung, wobei der sechste und der siebte Transistor zwischen dem ersten und dem dritten Transistor parallelgeschaltet sind, der sechste Transistor eine mit der ersten Bitleitung verbundene Steuerelektrode hat und der siebte Transistor eine mit der zweite Bitleitung verbundene Steuerelektrode hat; der vorbestimmte Modus ist einer von einem ersten und einem zweiten vorbestimmten Modus; die Voraufladeschaltung umfaßt eine erste Voraufladeschaltung, die mit der ersten Bitleitung verbunden ist, und eine zweite Voraufladeschaltung, die mit der zweiten Bitleitung verbunden ist; die erste Voraufladeschaltung führt die Voraufladung der ersten Bitleitung nur dann auf ein Potential aus, bei dem der sechste Transistor AUS-geschaltet wird, wenn er in dem ersten vorbestimmten Modus ist; und die zweite Voraufladeschaltung führt die Voraufladung der zweiten Bitlei tung nur dann auf ein Potential aus, bei dem der siebte Transistor AUS-geschaltet wird, wenn er in dem zweiten vorbestimmten Modus ist.

Die integrierte Halbleiterschaltung gemäß dem vierten Aspekt der Erfindung ist insofern wirksam, als die Trennung der Bitleitungen einen schnelleren Betrieb und einen geringeren Energieverbrauch erreicht.

Gemäß einem fünften Aspekt der Erfindung umfaßt der erste Transistor in der integrierten Halbleiterschaltung nach dem vierten Aspekt bevorzugt einen achten Transistor für die erste Bitleitung, wobei der achte Transistor zwischen das erste Potential und den sechsten Transistor geschaltet ist, und einen neunten Transistor für die zweite Bitleitung, wobei der neunte Transistor zwischen das erste Potential und den siebten Transistor geschaltet ist, und wobei der achte Transistor in Abhängigkeit davon, ob das erste Modussignal den ersten vorbestimmten Modus bezeichnet, EIN/AUS-geschaltet wird, und wobei der neunte Transistor in Abhängigkeit davon, ob ein drittes Modussignal den zweiten vorbestimmten Modus bezeichnet, EIN/AUS-geschaltet wird.

Die integrierte Halbleiterschaltung gemäß dem fünften Aspekt der Erfindung hat die nachstehenden beschriebenen Auswirkungen. Da der erste Transistor den achten Transistor für die erste Bitleitung und den neunten Transistor für die zweite Bitleitung umfaßt, wird die Verringerung des Energieverbrauchs erreicht, wenn beispielsweise die Wortleitungen, die mit der ersten und der zweiten Speicherzelle verbunden sind, zusammengeschaltet werden.

Bevorzugt umfaßt gemäß einem sechsten Aspekt der Erfindung in der integrierten Halbleiterschaltung nach dem fünften Aspekt der dritte Transistor einen zehnten Transistor für die erste Bitleitung und einen elften Transistor für die zweite Bitleitung, wobei der zehnte und der elfte Transistor in Reihe zwischen den zweiten Transistor und das zweite Potential geschaltet sind, wobei der zehnte Transistor in Abhängigkeit davon, ob das erste Modussignal den ersten vorbestimmten Modus bezeichnet, EIN/AUS-geschaltet wird, und der elfte Transistor in Abhängigkeit davon, ob das dritte Modussignal den zweiten vorbestimmten Modus bezeichnet, EIN/AUS-geschaltet wird.

Die integrierte Halbleiterschaltung gemäß dem sechsten Aspekt der Erfindung hat die nachstehend erläuterten Wirkungen. Während Daten aus einer von der ersten und der zweiten Speicherzelle ausgelesen werden, ist einer von dem zehnten Transistor für die erste Bitleitung und dem elften Transistor für die zweite Bitleitung im AUS-Zustand. Somit kann die Potentialwandlerschaltung richtige Daten abgeben, die gelesen werden.

Gemäß einem siebten Aspekt der Erfindung hält die Speicherzelle in der integrierten Halbleiterschaltung nach dem ersten Aspekt bevorzugt Daten, die an die Bitleitung abzugeben sind, und die integrierte Halbleiterschaltung weist ferner folgendes auf: eine Bitleitungspotential-Speicherschaltung zum selektiven Verbinden der Bitleitung mit einem Potential, bei dem der zweite Transistor in Abhängigkeit davon AUS-geschaltet wird, ob die Daten auf dem Potential sind, bei dem der zweite Transistor AUS-geschaltet wird, wenn das erste Modussignal einen von dem vorbestimmten Modus verschiedenen Modus bezeichnet, und wobei die Potentialwandlerschaltung ferner einen zwölften Transistor aufweist, der zwischen einen Verbindungspunkt des zweiten und des dritten Transistors und das zweite Potential geschaltet ist, wobei der zwölfte Transistor in Abhängigkeit davon, ob die Daten auf dem Potential sind, bei dem der zweite Transistor AUS-geschaltet wird, EIN/AUS-geschaltet wird, wenn das erste Modussignal einen von dem vorbestimmten Modus verschiedenen Modus bezeichnet.

Die integrierte Halbleiterschaltung gemäß dem siebten Aspekt der Erfindung hat die nachstehend beschriebenen Auswirkungen. Das Vorsehen der Bitleitungspotential-Speicherschaltung erlaubt es in dem von dem vorbestimmten Modus verschiedenen Modus, daß der zweite Transistor zuverlässiger in den AUS-Zustand gebracht wird, wenn die Daten in der Speicherzelle auf dem Potential sind, bei dem der zweite Transistor im AUS-Zustand ist, so daß verhindert wird, daß der erste, zweite und zwölfte Transistor gleichzeitig in den EIN-Zustand gebracht werden, wodurch der Energieverbrauch der Potentialwandlerschaltung verringert wird.

Die Erfindung wird nachstehend anhand der Beschreibung von Ausfüh rungsbeispielen und unter Bezugnahme auf die beiliegenden Zeichnungen näher erläutert. Die Zeichnungen zeigen in:

1 ein Schaltbild zur Erläuterung einer integrierten Halbleiterschaltung gemäß einer ersten bevorzugten Ausführungsform der Erfindung;

2 ein Zeitdiagramm, das den Betrieb der integrierten Halbleiterschaltung gemäß der ersten bevorzugten Ausführungsform zeigt;

3 ein Zeitdiagramm, das den Betrieb der integrierten Halbleiterschaltung gemäß der ersten bevorzugten Ausführungsform zeigt;

4 ein Schaltbild zur Erläuterung der integrierten Halbleiterschaltung gemäß einer zweiten bevorzugten Ausführungsform der Erfindung;

5 ein Zeitdiagramm, das den Betrieb der integrierten Halbleiterschaltung gemäß der zweiten bevorzugten Ausführungsform zeigt;

6 ein Zeitdiagramm, das den Betrieb der integrierten Halbleiterschaltung gemäß der zweiten bevorzugten Ausführungsform zeigt;

7 ein Schaltbild, das eine Variante der integrierten Halbleiterschaltung gemäß der ersten bevorzugten Ausführungsform zeigt;

8 ein Schaltbild, das eine Variante der integrierten Halbleiterschaltung gemäß der zweiten bevorzugten Ausführungsform zeigt;

9 ein Schaltbild, das Hauptteile einer bekannten integrierten Halbleiterschaltung zeigt;

10 ein Zeitdiagramm, das den Betrieb der bekannten integrierten Halbleiterschaltung zeigt;

11 ein Schaltbild, das eine integrierte Halbleiterschaltung gemäß einer dritten bevorzugten Ausführungsform verdeutlicht;

12 und 13 Schaltbilder, die eine integrierte Halbleiterschaltung gemäß einer vierten bevorzugten Ausführungsform zeigen;

14 ein Schaltbild einer Schaltung zum Erzeugen von Voraufladesignalen gemäß der vierten bevorzugten Ausführungsform der Erfindung;

15 ein Schaltbild zur Verdeutlichung einer integrierten Halbleiterschaltung gemäß einer fünften bevorzugten Ausführungsform der Erfindung; und

16 und 17 Schaltbilder zur Veranschaulichung einer integrierten Halbleiterschaltung gemäß einer sechsten bevorzugten Ausführungsform der Erfindung.

Erste bevorzugte Ausführungsform
1 ist ein Schaltbild zur Erläuterung der ersten bevorzugten Ausführungsform der integrierten Halbleiterschaltung gemäß der Erfindung. In 1 bezeichnen BL1 und BL2 Bitleitungen, MC ist eine mit den Bitleitungen BLl und BL2 verbundene Speicherzelle, PCC bezeichnet eine Voraufladeschaltung, die mit den Bitleitungen BL1 und BL2 verbunden ist, um diese in Abhängigkeit von einem Modussignal (Voraufladesignal (PCB) voraufzuladen, und SA bezeichnet eine Potentialwandlerschaltung (einen Abtast- oder Leseverstärker), die mit den Bitleitungen BL1 und BL2 verbunden ist, um elektrische Potentiale der Bitleitungen BL1 und BL2 zu verstärken, umzuwandeln und abzugeben.
Die Voraufladeschaltung PCC umfaßt Transistoren T1 und T2. In dem Transistor T1 empfängt eine Sourceelektrode (eine erste Stromelektrode) ein Voraufladepotential V1, eine Gateelektrode (eine Steuerelektrode) empfängt das Modussignal PCB, und eine Drainelektrode (eine zweite Stromelektrode) ist mit der Bitleitung BL1 verbunden. In dem Transistor T2 empfängt eine Sourceelektrode das Voraufladepotential V1, eine Gateelektrode empfängt das Modussignal PCB, und eine Drainelektrode ist mit der Bitleitung BL2 verbunden.
Die Speicherzelle MC umfaßt NMOS-Transistoren T10 und T11. Elektrische Potentiale von Verbindungsstellen N1 und N2 reprä sentieren Information, von denen die eine einen "H"-Pegel und die andere einen "L"-Pegel hat.
Die Potentialwandlerschaltung SA umfaßt Transistoren T3 bis T9. In dem Transistor T3 empfängt eine Sourceelektrode ein hohes Potential V2, eine Gateelektrode empfängt ein Modussignal PC, und eine Drainelektrode ist mit den jeweiligen Sourceelektroden der Transistoren T4 und T5 verbunden. Mit einer Ausgangsleitung OUTl sind jeweilige Drainelektroden der Transistoren T4, T6 und T7 und eine Gateelektrode des Transistors T8 verbunden. Mit einer Ausgangsleitung OUT2 sind jeweilige Drainelektroden der Transistoren T5, T8 und T9 und eine Gateelektrode des Transistors T7 verbunden. Jeweilige Sourceelektroden der Transistoren T6 bis T9 sind mit einem Massepotential GND verbunden. Die Bitleitung BLl ist mit der Gateelektrode des Transistors T4 verbunden. Die Bitleitung BL2 ist mit der Gateelektrode des Transistors T5 verbunden. Jeweilige Gateelektroden der Transistoren T6 und T9 empfangen das Modussignal PC. Die Modussignale PC und PCB sind zueinander komplementär.
Bei der ersten bevorzugten Ausführungsform sind die Transistoren T1 bis T5 PMOS-Transistoren, und die Transistoren T6 bis T11 sind NMOS-Transistoren. Der Transistor T3 wirkt als erster Transistor, die Transistoren T4 und T5 wirken als zweite Transistoren, die Transistoren T6 und T9 wirken als dritte Transistoren, die Transistoren T1 und T2 wirken als vierte Transistoren, das hohe Potential V2 wirkt als erstes Potential, und das Massepotential GND wirkt als zweites Potential.
Das hohe Potential V2 kann gleich dem Voraufladepotential V1 sein, oder sie können auf ein Versorgungs- bzw. VDD-Potential der integrierten Halbleiterschaltung eingestellt sein.
Die 2 und 3 sind Zeitdiagramme, die den Betrieb der Schaltung von 1 zeigen. Ein Zeitraum, über den das Modussignal PC abfällt, beispielsweise zwischen den Zeitpunkten t1 und t5, wird nachstehend als Lesemodus bezeichnet, und andere Zeiträume werden nachstehend als Vorauflademodus bezeichnet.
Zuerst wird der Fall beschrieben, in dem das Modussignal PC, das Modussignal PCB, ein elektrisches Potential einer Wortleitung WL, das elektrische Potential des Verbindungspunkts N1 und das elektrische Potential des Verbindungspunkts N2 zu einem Zeitpunkt t0 in einem Anfangszustand die Pegel "H", "L", "L", "L" und "H" haben.
Zum Zeitpunkt t0 sind die Transistoren T1 und T2 EIN, weil das Modussignal PCB den "L"-Pegel hat. Da das Modussignal PC den "H"-Pegel hat, ist der Transistor T3 AUS, und die Transistoren T6 und T9 sind EIN. Die Transistoren T10 und T11 sind AUS, weil das elektrische Potential der Wortleitung WL "L"-Pegel hat. Dä der Transistor T1 EIN und der Transistor T10 AUS ist, ist das elektrische Potential der Bitleitung BL1 auf den "H"-Pegel voraufgeladen. Da der Transistor T2 EIN und der Transistor T11 AUS ist, ist das elektrische Potential der Bitleitung BL2 auf den "H"-Pegel voraufgeladen.
Die Transistoren T4 und T5 sind AUS, weil die elektrischen Potentiale der Bitleitungen BL1 und BL2 den "H"-Pegel haben. Da die Transistoren T6 und T9 EIN sind, sind elektrische Potentiale der Ausgangsleitungen OUTl und OUT2 auf den "L"-Pegel voraufgeladen. Die Transistoren T7 und T8 sind AUS, weil die elektrischen Potentiale der Ausgangsleitungen OUT2 und OUTl den "L"-Pegel haben.
In dem oben angegebenen Vorauflademodus ist der Transistor T3 im AUS-Zustand. Daher fließt kein Strom zwischen dem Voraufladepotential V1 und dem Massepotential GND.
Der Lesemodus wird nachstehend beschrieben. Der Lesemodus beginnt zu einem Zeitpunkt t1. Zum Zeitpunkt t1 fällt das Modussignal PC gleichzeitig mit einem Anstieg des Modussignals PCB. Dann werden die Transistoren T1 und T2 in den AUS-Zustand ge bracht, wenn das Modussignal PCB auf den "H"-Pegel gesetzt wird. Die Transistoren T3., T6 und T9 werden EIN, AUS bzw. AUS, wenn das Modussignal PC auf den "L"-Pegel gesetzt wird.
Die Bitleitungen BL1 und BL2 werden zwar von dem Voraufladepotential V1 abgetrennt, indem die Transistoren T1 und T2 in den AUS-Zustand gelangen, sie halten aber elektrische Potentiale auf dem "H"-Pegel. Daher werden die Transistoren T4 bzw. T5 im AUS-Zustand gehalten.
Zu einem Zeitpunkt t2 steigt das elektrische Potential der Wortleitung WL an. Dann werden die Transistoren T10 bzw. T11 in den EIN-Zustand gebracht, wenn das elektrische Potential der Wortleitung WL auf den"H"-Pegel gesetzt wird. Da das elektrische Potential des Verbindungspunkts N1 den "L"-Pegel hat, fällt das elektrische Potential der Bitleitung BL1 allmählich ab. Da das elektrische Potential des Verbindungspunkts N2 den "H"-Pegel hat, wird andererseits das elektrische Potential der Bitleitung BL2 auf dem "H"-Pegel gehalten.
Zu einem Zeitpunkt t3 wird das elektrische Potential der Bitleitung BL1 auf eine Schwellenspannung des Transistors T4 gesetzt, so daß der Transistor T4 in den EIN-Zustand gelangt. Da die Transistoren T3, T4, T6 und T7 EIN, EIN, AUS und AUS sind, wird das elektrische Potential der Ausgangsleitung OUT1 auf den "H"-Pegel erhöht.
Zu einem Zeitpunkt t4 wird das elektrische Potential der Ausgangsleitung OUT1 auf eine Schwellenspannung des Transistors T8 gesetzt, so daß der Transistor T8 in den EIN-Zustand gelangt. Da die Transistoren T5 und T8 AUS bzw. EIN sind, wird das elektrische Potential der Ausgangsleitung OUT2 auf dem "L"-Pegel gehalten.
In einem Übergangszustand von dem Vorauflademodus zum Lesemodus sprechen daher die Transistoren T3, T6 und T9 sofort auf das Modussignal PC an und führen einen EIN/AUS-Schaltbetrieb durch, und einer der Transistoren T4 und T5 wird dann vom AUSin den EIN-Zustand gebracht. Selbst wenn daher die Transistoren T3, T6 und T9 übergangsweise momentan gleichzeitig in den EIN-Zustand gelangen, fließt kein Strom zwischen dem Voraufladepotential V1 und dem Massepotential GND, weil die Transistoren T4 und T5 im AUS-Zustand gehalten werden.
Anschließend wird das elektrische Potential der Ausgangsleitung OUT1 vollständig in einen stationären Zustand auf den "H"-Pegel gesetzt. Eine Schaltung (nicht gezeigt), die mit den Ausgangsleitungen OUT1 und OUT2 verbunden ist, ruft als Daten den "H"-Pegel des elektrischen Potentials der Ausgangsleitung OUT1 und den "L"-Pegel des elektrischen Potentials der Ausgangsleitung OUT2 ab.
Als nächstes wird der Vorauflademodus erneut durchgeführt. Der Vorauflademodus beginnt zum Zeitpunkt t5. Zum Zeitpunkt t5 steigt das Modussignal PC gleichzeitig mit einem Abfall des Modussignals PCB. Dann werden die Transistoren T1 und T2 gemeinsam in den EIN-Zustand gebracht, wenn das Modussignal PCB auf den "L"-Pegel gesetzt ist. Die Transistoren T3, T6 und T9 werden AUS, EIN bzw. EIN geschaltet, wenn das Modussignal PC auf den "H"-Pegel gesetzt ist. Zur gleichen Zeit, zu der die Modussignale PC und PCB geändert werden, fällt das elektrische Potential der Wortleitung WL ab. Wenn das elektrische Potential der Wortleitung WL auf den "L"-Pegel gesetzt ist, werden die Transistoren T10 und T11 gemeinsam AUS-geschaltet. Da der Transistor T1 EIN und der Transistor T10 AUS ist, wird die Bitleitung BLl voraufgeladen, so daß das elektrische Potential der Bitleitung BL1 allmählich auf den "H"-Pegel ansteigt. Andererseits wird das elektrische Potential der Bitleitung BL2 auf dem "H"-Pegel gehalten.
Zu einem Zeitpunkt t6 wird das elektrische Potential der Bitleitung BL1 auf eine Schwellenspannung des Transistors T4 gesetzt, so daß der Transistor T4 in den AUS-Zustand gelangt. Da die Transistoren T4 bzw. T6 AUS bzw. EIN sind, fällt das elek trische Potential der Ausgangsleitung OUTl auf den "L"-Pegel. Zum Zeitpunkt t7 wird das elektrische Potential der Ausgangsleitung OUTl auf eine Schwellenspannung des Transistors T8 gesetzt, so daß der Transistor T8 AUS-geschaltet wird. Die Transistoren T5 bzw. T9 sind AUS bzw. EIN, und das elektrische Potential der Ausgangsleitung OUT2 wird auf dem "L"-Pegel gehalten.
In einem Übergangszustand vom Lesemodus zum Vorauflademodus sprechen daher die Transistoren T3, T6 und T9 sofort auf das Modussignal PC an und führen den EIN/AUS-Schaltvorgang durch, und der Transistor T4 wird dann vom EIN- in den AUS-Zustand gebracht. Der Transistor T5 wird im AUS-Zustand gehalten. Daher werden die Transistoren T3 und T6 übergangsweise momentan gleichzeitig in den EIN-Zustand gebracht, der Transistor T4 wird in den EIN-Zustand gebracht, und der Transistor T5 wird im AUS-Zustand gehalten. Daher fließt momentan ein Strom zwischen dem hohen Potential V2 und dem Massepotential GND nur durch die Transistoren T3, T4 und T6. Ein Zeitraum, in dem der Strom fließt, hängt von einer Änderung des Modussignals PC und nicht von einer Änderung des elektrischen Potentials der Bitleitung BLl ab.
Da der durchzuführende Betrieb in dem Fall, in dem die elektrischen Potentiale der Verbindungspunkte N1 und N2 den "H"bzw. den "L"-Pegel haben, wegen der Symmetrie der in 1 gezeigten Schaltung auf die gleiche Weise wie in der obigen Beschreibung anzusehen ist, entfällt diese Erläuterung.
Somit wandelt die Potentialwandlerschaltung SA die elektrischen Potentiale der Bitleitungen BLl und BL2 in das hohe Potential V2 oder das Massepotential GND um, wonach sie an den Ausgangsleitungen OUTl und OUT2 abgegeben werden.
Nur im Übergangszustand vom Lesemodus zum Vorauflademodus fließt der Strom von dem hohen Potential V2 zu dem Massepotential GND. Da dieser Zeitraum nicht von den elektrischen Poten tialen der Bitleitungen BLl und BL2 abhängig ist, ist er kürzer als beim Stand der Technik.
Weiterhin bewirken die Transistoren T7 und T8 ein Fixieren der elektrischen Potentiale der Ausgangsleitungen OUTl und OUT2. Obwohl beispielsweise die Ausgangsleitung OUT2 dadurch, daß die Transistoren T5 und T9 zwischen den Zeitpunkten t4 und t5 in 3 im AUS-Zustand sind, in einen Floating-Zustand gesetzt sein sollte, ist sie durch die Wirkung des Transistors T8 auf Massepotential GND festgelegt. Daher sind die Transistoren T7 und T8 nicht immer erforderlich für die Funktion der Potentialwandlerschaltung SA, d.h. die Funktion, das elektrische Potential der Bitleitung in das hohe Potential V2 oder das Massepotential GND umzuwandeln.
Die Wirkungen der ersten bevorzugten Ausführungsform sind die folgenden. Der Zeitraum, in dem der Strom von dem hohen Potential V2 und dem Massepotential GND in der Potentialwandlerschaltung SA fließt, ist kürzer als beim Stand der Technik. Daher kann der Energieverbrauch der Potentialwandlerschaltung SA verringert werden.
Bei der ersten bevorzugten Ausführungsform ist die Anzahl von Elementen geringer, und die Layoutfläche kann stärker als bei der Schaltung gemäß 9 und der Technologie gemäß der JP-OS 6-12879 verkleinert werden.
Die Potentialwandlerschaltung SA weist einen Pfad auf für einen Strom, der von dem hohen Potential V2 zu Massepotential GND fließt, d.h. einen Pfad, der von den Transistoren T3, T4 und T7, die sequentiell in Reihe geschaltet sind, gebildet ist, und einen Pfad, der von den Transistoren T3, T5 und T9, die sequentiell in Reihe geschaltet sind, gebildet ist. Der Strom fließt nicht gleichzeitig in diesen beiden Pfade. Der Grund dafür ist, daß die Transistoren T4 und T5 nicht gleichzeitig in den EIN-Zustand gelangen. Daher fließt der Strom von dem hohen Potential V2 zu dem Massepotential GND durch nur einen Pfad. Somit fließt eine kleine Strommenge. Der Energieverbrauch der Potentialwandlerschaltung SA kann somit verringert werden.
Wie oben beschrieben, fließt der Strom in die Potentialwandlerschaltung SA, wenn die Transistoren T3, T6 und T9 jeweils den EIN/AUS-Schaltbetrieb durchführen (zum Zeitpunkt t5 in den 3 und 6) und der Transistor T4 oder T5 dann den EIN/AUS-Schaltbetrieb (zum Zeitpunkt t6) im Übergangszustand vom Lesemodus zum Vorauflademodus durchführt. Ein Zeitraum zwischen dem EIN/AUS-Schaltpunkt der Transistoren T3, T6 und T9 und dem EIN/AUS-Schaltpunkt des Transistors T4 oder T5 wird in Abhängigkeit von einer Änderung eines Herstellungsverfahrens, einer in der Konstruktionsphase bestimmten Kapazität des Transistors und dergleichen größer oder kleiner.
Wenn die Betriebsgeschwindigkeit der Voraufladeschaltung PCC so weit wie möglich erhöht wird, dann wird bewirkt, daß sich der EIN/AUS-Schaltpunkt des Transistors T4 oder T5 dem EIN/AUS-Schaltpunkt der Transistoren T3, T6 und T9 annähert. Es ist infolgedessen möglich, eine integrierte Halbleiterschaltung zu fertigen, in der der Transistor T4 oder T5 in den AUS-Zustand gebracht wird, so daß der Stromfluß in die Potentialwandlerschaltung SA in der Mitte des EIN/RUS-Schaltbetriebs der Transistoren T3, T6 und T9 unterbrochen wird. Während also die Voraufladeschaltung PCC eine interne Struktur haben kann, die nicht gezeigt ist, ist es somit vorteilhaft, daß die Betriebsgeschwindigkeit erhöht wird, indem eine einfache Konstruktion verwendet wird, die nur die Transistoren T1 und T2 hat.
Zweite bevorzugte Ausführungsform
4 ist ein Schaltbild zur Erläuterung einer zweiten bevorzugten Ausführungsform der integrierten Halbleiterschaltung. Die in 4 gezeigte Schaltung gleicht zwar in den Hauptzügen der in 1 gezeigten Schaltung, aber sie hat eine umgekehrte Polarität. In 4 bezeichnen T1 bis T5 NMOS-Transistoren, T6 bis T11 bezeichnen PMOS-Transistoren, jeweilige Sourcepotentiale der Transistoren T1, T2 und T3 sind auf ein Massepotential GND gesetzt, und jeweilige Sourcepotentiale der Transistoren T6, T7, T8 und T9 sind auf ein hohes Potential V2 gesetzt.
Bei der zweiten bevorzugten Ausführungsform wirkt der Transistor T3 als erster Transistor, die Transistoren T4 und T5 wirken als zweite Transistoren, die Transistoren T6 und T9 wirken als dritte Transistoren, die Transistoren T1 und T2 wirken als vierte Transistoren, das hohe Potential v2 wirkt als zweites Potential, und das Massepotential GND wirkt als erstes Potential.
Da der Betrieb der in 4 gezeigten Schaltung in den 5 und 6 erläutert ist und wegen der umgekehrten Polarität auf die gleiche Weise wie bei der Beschreibung der ersten Ausführungsform betrachtet werden kann, entfällt eine detaillierte Erläuterung.
Die Wirkungen der zweiten bevorzugten Ausführungsform sind die gleichen wie bei der ersten bevorzugten Ausführungsform.
Es ist zu beachten, daß bei der ersten und der zweiten bevorzugten Ausführungsform der Zeitpunkt t2, zu dem das elektrische Potential der Wortleitung WL geändert wird, identisch mit dem Zeitpuntk t1 sein kann, zu dem die Modussignale PC und PCB geändert werden. In diesem Fall gibt es keine Zeitspanne zwischen dem Zeitpunkt t1 und dem Zeitpunkt t2. Daher kann die Betriebsgeschwindigkeit der integrierten Halbleiterschaltung erhöht werden.
Die 7 und 8 sind Schaltbilder, die Modifikationen der integrierten Halbleiterschaltungen gemäß der ersten bzw. der zweiten bevorzugten Ausführungsform zeigen. In den Schaltungen der 7 und 8 sind Transistoren T12 und T13, die als fünfte Transistoren wirken, zwischen einem Voraufladepotential V1 und Transistoren T1 und T2 in Diodenschaltung angeordnet. Da die Transistoren T12 und T13 vorgesehen sind, wird dafür gesorgt, daß elektrische Potentiale der Bitleitungen BL1 und BL2 sich Schwellenspannungen der Transistoren T4 und T5 zum Zeitpunkt t2, zu dem das elektrische Potential der Wortleitung WL geändert wird, annähern. Infolgedessen wird ein Zeitraum zwischen dem Zeitpunkt t2 und dem Zeitpunkt t3, zu dem der Transistor T4 oder T5 in den EIN-Zustand gelangt, kurz. Somit kann die Betriebsgeschwindigkeit der integrierten Halbleiterschaltung erhöht werden.
Dritte bevorzugte Ausführungsform
11 ist ein Schaltbild, das die integrierte Halbleiterschaltung gemäß einer dritten bevorzugten Ausführungsform zeigt. In 11 bezeichnet PL eine Bitleitungspotential-Speicherschaltung. Die übrigen Elemente von 11 gleichen denen von 1.
Die Bitleitungspotential-Speicherschaltung PL umfaßt PMOS-Transistoren T14 und T15, wie 11 zeigt. Der Transistor T14 hat eine Sourceelektrode, die das Voraufladepotential V1 empfängt, eine Gateelektrode, die mit der Bitleitung BL2 verbunden ist, und eine mit der Bitleitung BL1 verbundene Drainelektrode. Der Transistor T15 hat eine Sourceelektrode, die das Voraufladepotential v1 empfängt, eine mit der Bitleitung BLl verbundene Gateelektrode und eine mit der Bitleitung BL2 verbundene Drainelektrode. Die Transistoren T7 und T8 dienen als zwölfter Transistor.
Der Betrieb wird unter Bezugnahme auf die 2 und 3 beschrieben. Zum Zeitpunkt t0 sind die Potentiale der Bitleitungen BL1 und BL2 beide auf dem "H"-Pegel, wie bei der ersten bevorzugten Ausführungsform beschrieben wurde. Dann sind beide Transistoren T14 und T15 im AUS-Zustand.
Danach wird zum Zeitpunkt t1 der Lesemodus initiiert, und beide Transistoren T1 und T2 werden in den AUS-Zustand gebracht. Zum Zeitpunkt t2 steigt das Potential der Wortleitung WL an, und beide Transistoren T10 und T11 schalten EIN. Dann wird die Bitleitung BL1 mit dem Verbindungspunkt N1, der den "L"-Pegel hat, verbunden, und die Bitleitung BL2 wird mit dem Verbindungspunkt N2, der den "H"-Pegel hat, verbunden. Das Potential der Bitleitung BL1 fällt allmählich, und wenn das Potential der Bitleitung BL1 die Schwellenspannung des Transistors T15 erreicht, wird der Transistor T15 zum Zeitpunkt t3 auf die gleiche Weise wie der Transistor T4 in den EIN-Zustand gebracht. Dadurch wird die Bitleitung BL2 mit dem Voraufladepotential V1 durch den Transistor T15 verbunden. Anschließend wird der Transistor T15 zum Zeitpunkt t6 auf die gleiche Weise wie der Transistor T4 in den AUS-Zustand gebracht.
Vorstehend wird der Betrieb in dem Fall beschrieben, daß die Information am Verbindungspunkt N2 den "H"-Pegel hat oder ein Potential ist, bei dem der Transistor T5 im Lesemodus AUSschaltet. Wenn umgekehrt die Information am Verbindungspunkt N2 den "L"-Pegel oder ein Potential hat, bei dem der Transistor T5 EIN-schaltet, verbindet die Bitleitungspotential-Speicherschaltung PS die Bitleitung BL2 nicht durch den Transistor T15 mit dem Voraufladepotential V1.
Im Lesemodus ist der Transistor T8 im EIN-Zustand, so daß das Potential der Ausgangsleitung OUT2 auf dem "L"-Pegel festgelegt wird, wenn die Information am Verbindungspunkt N2 auf dem Potential (dem "H"-Pegel) ist, bei dem der Transistor T5 in den AUS-Zustand geht, und wird AUS-geschaltet, wenn das nicht der Fall ist. Im Lesemodus wird der Transistor T7 ebenfalls EIN-geschaltet, so daß das Potential der Ausgangsleitung OUT1 auf dem "L"-Pegel festgelegt wird, wenn die Information am Verbindungspunkt N1 auf einem Potential (auf dem "H"-Pegel) ist, bei dem der Transistor T4 AUS-schaltet, und wird AUS-geschaltet, wenn das nicht der Fall ist.
Die dritte bevorzugte Ausführungsform hat die nachstehend beschriebenen Wirkungen. In der Schaltung der ersten bevorzugten Ausführungsform gemäß 1 wird die Bitleitung BL2 ungefähr zwischen dem Zeitpunkt t2 und dem Zeitpunkt t5 von dem Voraufladepotential V1 abgetrennt und durch den Transistor T11 mit dem Verbindungspunkt N2 auf dem "H"-Pegel verbunden. Es besteht aber eine Wahrscheinlichkeit, daß das Potential der Bitleitung BL2 auf den "L"-Pegel fällt, so daß der Transistor T5 in den EIN-Zustand gelangt. Wenn beispielsweise der Backgate-Effekt des Transistors T11 es schwierig macht, das "H"-Pegel-Potential am Verbindungspunkt N2 zu der Bitleitung BL2 zu übertragen, verringert ein aus der Bitleitung BL2 fließender Verluststrom das Potential der Bitleitung BL2, so daß der Transistor T5 veranlaßt wird, geringfügig zu leiten. Da außerdem in der in 7 gezeigten Schaltung das Potential der Bitleitung BL2 bereits nahe der Schwellenspannung des Transistors T5 zum Zeitpunkt t2 ist, ist es leicht, den Transistor T5 leitend zu machen. In manchen Fällen werden daher die Transistoren T3, T5 und T8 zwischen dem Zeitpunkt t4 und ungefähr dem Zeitpunkt t5 gleichzeitig in den EIN-Zustand gebracht, um zu bewirken, daß Strom durch die Transistoren T3, T5 und T8 von dem hohen Potential V2 zu dem Massepotential GND fließt.
In der in 11 gezeigten Schaltung dagegen ist die Bitleitung BL2 durch den Transistor T15 mit dem Voraufladepotential V1 zwischen den Zeitpunkten t3 und t6 verbunden, um den Transistor T5 im AUS-Zustand zu halten. Zwischen dem Zeitpunkt t4 und etwa dem Zeitpunkt t5 werden somit die Transistoren T3, T5 und T8 daran gehindert, gleichzeitig im EIN-Zustand zu sein, und es fließt kein Strom von dem hohen Potential V2 zu dem Massepotential GND. Das erlaubt bei der erfindungsgemäßen Schaltung eine weitere Verringerung des Energieverbrauchs der Potentialwandlerschaltung SA.
Auf diese Weise sollte die Bitleitungspotential-Speicherschaltung PL, obwohl sie nicht auf die in 11 gezeigte Schaltung beschränkt ist, so ausgebildet sein, daß die Entschei dung, ob die Bitleitung BL1, BL2 mit dem Potential v1 verbunden wird, bei dem der zweite Transistor T4, T5 in den AUS-Zustand gelangt, im Lesemodus davon abhängt, ob die Information in der Speicherzelle MC den "H"-Pegel oder das Potential hat, bei dem der zweite Transistor in den AUS-Zustand geht. Eine solche Anordnung ermöglicht es, daß der zweite Transistor zuverlässiger in den AUS-Zustand gebracht wird, wenn die Information in der Speicherzelle MC auf dem Potential ist, bei dem der zweite Transistor im Lesemodus in den AUS-Zustand geht, um zu verhindern, daß der erste, der zweite und der zwölfte Transistor gleichzeitig in den EIN-Zustand gelangen, so daß der Energieverbrauch der Potentialwandlerschaltung SA verringert wird.
Die Bitleitungspotential-Speicherschaltung PL kann unter Verwendung der in 11 gezeigten Anordnung leicht implementiert werden.
Ferner wird zwar die in 11 gezeigte dritte bevorzugte Ausführungsform unter Anwendung auf die in 1 gezeigte Schaltung veranschaulicht, aber die dritte bevorzugte Ausführungsform kann auf andere Inhalte angewandt werden, die in der ersten und der zweiten bevorzugten Ausführungsform beschrieben sind.
Vierte bevorzugte Ausführungsform
Die Schaltbilder der 12 und 13 zeigen die integrierte Halbleiterschaltung gemäß einer vierten bevorzugten Ausführungsform. 13 zeigt die innere Konstruktion einer Schaltung 100, die in 12 zu sehen ist. In den 12 und 13 bezeichnen BLla und BL2a Bitleitungen, die jeweils von den Bitleitungen BL1 und BL2 getrennt sind; MCa bezeichnet eine Speicherzelle, die mit den Bitleitungen BLla und BL2a verbunden ist; und PCCa bezeichnet eine Voraufladeschaltung, die mit den Bitleitungen BLla und BL2a verbunden ist, um diese in Abhängigkeit von einem Modussignal PCBa voraufzuladen. Die übri gen Elemente der 12 und 13 gleichen denen der ersten bevorzugten Ausführungsform.
Die Voraufladeschaltung PCCa ist ähnlich wie die Voraufladeschaltung PCC aufgebaut. Dabei umfaßt die Voraufladeschaltung PCCa einen Transistor T1 mit einer Sourceelektrode, die das Voraufladepotential V1 empfängt, einer Gateelektrode, die das Modussignal PCBa empfängt, und einer Drainelektrode, die mit der Bitleitung BLla verbunden ist, und einen Transistor T2 mit einer Sourceelektrode, die das Voraufladepotential V1 empfängt, einer Gateelektrode, die das Modussignal PCBa empfängt, und einer Drainelektrode, die mit der Bitleitung BL2a verbunden ist.
Die Speicherzelle MCa ist gleichartig wie die Speicherzelle MC aufgebaut. Dabei umfaßt die Speicherzelle MCa NMOS-Transistoren T10 und T11 und Verbindungspunkte N1 und N2. Die Potentiale an den Verbindungspunkten N1 und N2 repräsentieren Informationen, von denen die eine den "H"-Pegel und die andere den "L"-Pegel hat.
Die Potentialwandlerschaltung SA weist ferner Transistoren T3a, T4a, T5a, T6a und T9a auf. Der Transistor T3a hat eine Sourceelektrode, die das hohe Potential v2 empfängt, eine Gateelektrode, die ein Modussignal PCa empfängt, und eine Drainelektrode, die mit den Sourceelektroden der Transistoren T4a und T5a verbunden ist. Die Drainelektrode des Transistors T4a ist außerdem mit der Ausgangsleitung OUT1 verbunden. Die Drainelektrode des Transistors T5a ist außerdem mit der Ausgangsleitung OUT2 verbunden. Der Transistor T4a hat eine Gateelektrode, die mit der Bitleitung BLla verbunden ist. Der Transistor T5a hat eine Gateelektrode, die mit der Bitleitung BL2a verbunden ist. Der Transistor T6a ist zwischen den Transistor T6 und das Massepotential GND geschaltet. Der Transistor T6a hat eine Sourceelektrode, die mit dem Massepotential GND verbunden ist, eine Drainelektrode, die mit der Sourceelektrode des Transistors T6 verbunden ist, und eine Gateelek trode, die das Modussignal PCa empfängt. Der Transistor T9a ist zwischen den Transistor T9 und das Massepotential GND geschaltet. Der Transistor T9a hat eine Sourceelektrode, die mit dem Massepotential GND verbunden ist, eine Drainelektrode, die mit der Sourceelektrode des Transistors T9 verbunden ist, und eine Gateelektrode, die das Modussignal PCa empfängt.
Die übrigen Anordnungen der Schaltung nach den 12 und 13 gleichen denen von 1.
In den 12 und 13 dienen die Bitleitungen BL1 und BL2 als erste Bitleitung, und die Bitleitungen BLla und BL2a dienen als zweite Bitleitung. Die Speicherzelle MC dient als erste Speicherzelle, und die Speicherzelle MCa dient als zweite Speicherzelle. Die Transistoren T3 und T3a dienen als erster Transistor. Die Transistoren T4 und T4a sind parallel zwischen den ersten Transistor und den dritten Transistor T6 geschaltet. Der Transistor T4 dient als sechster Transistor für die erste Bitleitung, und der Transistor T4a dient als siebter Transistor für die zweite Bitleitung. Die Transistoren T5 und T5a sind zwischen den ersten Transistor und den dritten Transistor T9 parallelgeschaltet. Der Transistor T5 dient als sechster Transistor für die erste Bitleitung, und der Transistor T5a dient als siebter Transistor für die zweite Bitleitung.
Die Voraufladeschaltung PCC dient als erste Voraufladeschaltung, und die Voraufladeschaltung PCCa dient als zweite Voraufladeschaltung. Der Modus, in dem die Bitleitungen BL1 und BL2 auf die Potentiale vorauf geladen werden, bei denen die Transistoren T4 und T5 in den AUS-Zustand gehen, ist ein erster vorbestimmter Modus. Der Modus, in dem die Bitleitungen BL1a und BL2a auf die Potentiale vorauf geladen werden, bei denen die Transistoren T4a und T5a in den AUS-Zustand gehen, ist ein zweiter vorbestimmter Modus.
Ferner dient in den 12 und 13 der Transistor T3 als achter Transistor für die erste Bitleitung, und der Transistor T3a dient als neunter Transistor für die zweite Bitleitung. Die Transistoren T6 und T9 dienen als zehnter Transistor für die erste Bitleitung, und die Transistoren T6a und T9a dienen als elfter Transistor für die zweite Bitleitung.
Der Betrieb wird nachstehend beschrieben. Für den Vorgang des Auslesens von Daten aus der Speicherzelle MC zu den Ausgangsleitungen OUT1 und OUT2 wird das Modussignal PCa anfangs auf den "H"-Pegel gesetzt, um zu verhindern, daß das hohe Potential V2 die Ausgangsleitungen OUT1 und OUT2 durch die Transistoren T3a, T4a und T5a beeinflußt. Das heißt, daß die Transistoren T3a, T4a und T5a aktiviert sind. Das macht die Potentialwandlerschaltung SA von 12 äquivalent zu derjenigen von 1. In diesem Zustand werden die Modussignale PC und PCB in den Lesemodus gebracht, d.h. auf den "L"- bzw. den "H"-Pegel gesetzt, und danach wird das Potential der Wortleitung WL auf den "H"-Pegel gesetzt, so daß die Transistoren T3, T4, T5, T7 und T8 Daten aus der Speicherzelle MC zu den Ausgangsleitungen OUT1 und OUT2 wie bei der ersten bevorzugten Ausführungsform auslesen können.
Für den Vorgang des Auslesens von Daten aus der Speicherzelle MCa zu den Ausgangsleitungen OUT1 und OUT2 wird das Modussignal PC anfangs auf den "H"-Pegel gesetzt, um zu verhindern, daß das hohe Potential V2 die Ausgangsleitungen OUT1 und OUT2 durch die Transistoren T3, T4 und T5 beeinflußt. Das heißt, daß die Transistoren T3, T4 und T5 aktiviert sind. In diesem Zustand werden die Modussignale PCa und PCBa in den Lesemodus gebracht, d.h. auf den "L"- bzw. den "H"-Pegel gesetzt, und danach wird das Potential einer Wortleitung WLa auf den "H"-Pegel gesetzt, so daß die Transistoren T3a, T4a, T5a, T7 und T8 Daten aus der Speicherzelle MCa zu den Ausgangsleitungen OUT1 und OUT2 auslesen können.
In dem Vorauflademodus, in dem keine Daten aus den Speicherzellen MC und MCa ausgelesen werden, werden die beiden Modussignale PCB und PCBa auf den "L"-Pegel gesetzt, und beide Modussignale PC und PCa werden auf den "H"-Pegel gesetzt, so daß kein Strom von dem hohen Potential V2 zu dem Massepotential GND in der Potentialwandlerschaltung SA fließt.
Während des Auslesens von Daten aus einer der Speicherzellen MC und MCa hat eines der Modussignale PC und PCa den "L"-Pegel, und einer der Transistoren T6 und T6a und einer der Transistoren T9 und T9a ist im AUS-Zustand. Dann setzen die Transistoren T6, T6a, T9 und T9a die Potentiale der Ausgangsleitungen OUTl und OUT2 nicht auf den "L"-Pegel zurück. Somit werden korrekte Daten, die ausgelesen werden, an den Ausgangsleitungen OUT1 und OUT2 zwischengespeichert.
Es ist zwar in den 12 und 13 gezeigt, daß die Wortleitung WLa nicht mit der Wortleitung WL verbunden ist, aber die Wortleitung WLa kann auch mit der Wortleitung WL verbunden sein. Ferner ist zwar in den 12 und 13 gezeigt, daß die Leitung, die das Voraufladesignal PCB durchläuft, nicht mit der Leitung verbunden ist, die das Voraufladesignal PCB durchläuft, aber die erstgenannte Leitung kann auch mit der letztgenannten Leitung verbunden sein.
Die Anzahl von Spalten ist zwei, wenn die Wortleitung WLa mit der Wortleitung WL verbunden ist und die Leitung, die das Voraufladesignal PCBa durchläuft, mit der Leitung verbunden ist, die das Voraufladesignal PCB durchläuft. In diesem Fall können beispielsweise, wie 14 zeigt, ein Spaltenwählsignal CS zur Auswahl einer der beiden Spalten, das Voraufladesignal PCB, NAND-Glieder G1 und G2 und ein Inverter G3 verwendet werden, um die Voraufladesignale PC und PCa zu erzeugen.
Die vierte bevorzugte Ausführungsform ist zwar in den 12 und 13 unter Anwendung auf die Schaltung von 1 gezeigt, sie kann aber auch auf andere Konstellationen angewandt wer den, die in der ersten und der zweiten bevorzugten Ausführungsform beschrieben sind. Ferner sind zwar in den 12 und 13 zwei Paare von Bitleitungen, d.h. das Paar von Bitleitungen BLl und BL2 sowie das Paar von Bitleitungen BLla und BL2a, mit der einzigen Potentialwandlerschaltung SA verbunden dargestellt, aber es können auch drei oder mehr Paare von Bitleitungen mit der einzigen Potentialwandlerschaltung SA verbunden sein.
Die Transistoren T6 und T6a müssen in Reihe zwischen den Verbindungspunkt der Transistoren T4a und T4 und das Massepotential GND geschaltet sein und können untereinander ausgetauscht werden. Die Transistoren T9 und T9a können ebenfalls untereinander ausgetauscht werden.
Die vierte bevorzugte Ausführungsform hat Effekte, die denen der ersten bevorzugten Ausführungsform ähnlich sind: ein kürzerer Zeitraum, in dem Strom von dem hohen Potential V2 in der Potentialwandlerschaltung SA zu dem Massepotential GND fließt, ergibt einen verringerten Energieverbrauch der Potentialwandlerschaltung SA.
Außerdem werden durch die Trennung der Bitleitungen BLla und BL2a. von den Bitleitungen BLl und BL2 die Kapazitäten der Bitleitungen BLl, BL2, BL1a und BL2a verringert, so daß eine höhere Betriebsgeschwindigkeit und ein geringerer Energieverbrauch erreicht werden.
Weiterhin wird durch die Verwendung der einzigen Potentialwandlerschaltung SA zum Auslesen von Daten aus beiden Speicherzellen MC und MCa die Layoutfläche verkleinert.
Fünfte bevorzugte Ausführungsform
15 ist ein Schaltbild, das eine fünfte bevorzugte Ausführungsform der integrierten Halbleiterschaltung zeigt. Die Schaltung von 15 ist gebildet, indem die Transistoren T3a, T6a und T9a aus der in den 12 und 13 gezeigten Schaltung entfernt sind.
In der in 15 gezeigten Potentialwandlerschaltung SA ist die Drainelektrode des Transistors T3 mit den Sourceelektroden der Transistoren T4, T4a, T5 und T5a verbunden. Die Sourceelektrode des Transistors T6 ist mit dem Massepotential GND verbunden. Die Sourceelektrode des Transistors T9 ist mit dem Massepotential GND verbunden. Die übrigen Elemente von 15 gleichen denen der Schaltung von 12 und 13.
Nachstehend wird der Betrieb erläutert. Im Vorauflademodus, in dem keine Daten aus den Speicherzellen MC und MCa ausgelesen werden, sind beide Modussignale PCB und PCBa auf den "L"-Pegel gesetzt, das Modussignal PC ist auf den "H"-Pegel gesetzt, und beide Wortleitungen WL und WLa sind auf den "L"-Pegel gesetzt. Das bewirkt, daß die Potentiale sämtlicher Bitleitungen BL1, BL2, BLla und BL2a auf den "H"-Pegel voraufgeladen werden, und daß sämtliche Transistoren T3, T4, T4a, T5 und T5a im AUS-Zustand sind. Dann fließt kein Strom von dem hohen Potential V2 zu dem Massepotential GND in der Potentialwandlerschaltung SA.
Als nächstes werden für den Auslesevorgang von Daten aus der Speicherzelle MC zu den Ausgangsleitungen OUT1 und OUT2 das Voraufladesignal PCBa und das Potential der Wortleitung WLa beide auf dem "L"-Pegel gehalten, um die Transistoren T4a und T5a im AUS-Zustand zu halten. Das heißt, daß die Transistoren T4a und T5a aktiviert gehalten werden. Dadurch wird die Potentialwandlerschaltung SA von 15 äquivalent zu derjenigen von 1. Unter Beibehaltung dieses Zustands werden die Modussignale PC und PCB in den Lesemodus gebracht, d.h. sie werden auf den "L"- bzw. den "H"-Pegel gesetzt, und danach wird das Potential der Wortleitung WL auf den "H"-Pegel gesetzt, so daß die Transistoren T3, T4, T5, T7 und T8 ebenso wie bei der ersten bevorzugten Ausführungsform Daten aus der Speicherzelle MC zu den Ausgangsleitungen OUTl und OUT2 auslesen können.
Für den Vorgang des Auslesens von Daten aus der Speicherzelle MCa zu den Ausgangsleitungen OUT1 und OUT2 werden sowohl das Voraufladesignal PCB als auch das Potential der Wortleitung WL auf dem "L"-Pegel gehalten, um die Transistoren T4 und T5 im AUS-Zustand zu halten. Das heißt, daß die Transistoren T4 und T5 aktiviert gehalten werden. Unter Beibehaltung dieses Zustands werden die Modussignale PC und PCBa in den Lesemodus gebracht, d.h. sie werden auf den "L"- bzw. den "H"-Pegel gesetzt, und danach wird das Potential der Wortleitung WLa auf den "H"-Pegel gesetzt, so daß die Transistoren T3, T4a, T5a, T7 und T8 Daten aus der Speicherzelle MCa zu den Ausgangsleitungen OUTl und OUT2 auslesen können.
Die Effekte der fünften bevorzugten Ausführungsform liegen in einer Verkleinerung der Layoutfläche aufgrund der Eliminierung von Transistoren zusätzlich zu den Wirkungen der vierten bevorzugten Ausführungsform.
In 15 ist die fünfte bevorzugte Ausführungsform zwar bei Anwendung auf die Schaltung der 12 und 13 gezeigt, sie kann aber auch auf andere Konfigurationen, die in der vierten bevorzugten Ausführungsform beschrieben sind, angewandt werden.
Sechste bevorzugte Ausführungsform
Eine sechste bevorzugte Ausführungsform der Erfindung ist eine Kombination aus der vierten oder fünften bevorzugten Ausführungsform mit der dritten bevorzugten Ausführungsform. 16 ist ein Schaltbild, das die integrierte Halbleiterschaltung gemäß der sechsten bevorzugten Ausführungsform zeigt. 17 zeigt die innere Konstruktion einer in 16 gezeigten Schaltung 200. Die Schaltung nach den 16 und 17 entsteht durch Hinzufügen der Bitleitungspotential-Speicherschaltung PL gemäß 11 und einer Bitleitungspotential-Speicherschaltung PLa mit gleicher innerer Konstruktion wie die Bitleitungspotential-Speicherschaltung PL der Schaltungen nach den 15 und 13. Die Bitleitungspotential-Speicherschaltung PLa weist PMOS-Transistoren T14 und T15 auf. Der Transistor T14 der Bitleitungspotential-Speicherschaltung PLa hat eine Sourceelektrode, die das Voraufladepotential V1 empfängt, eine Gateelektrode, die mit der Bitleitung BL2a verbunden ist, und eine Drainelektrode, die mit der Bitleitung BLla verbunden ist. Der Transistor T15 der Bitleitungspotential-Speicherschaltung PLa hat eine Sourceelektrode, die das Voraufladepotential V1 empfängt, eine Gateelektrode, die mit der Bitleitung BLla verbunden ist, und eine Drainelektrode, die mit der Bitleitung BL2a verbunden ist.
Die sechste bevorzugte Ausführungsform ist zwar in den 16 und 17 als eine Kombination von Teilen der 15 und 13 und von Teilen von 11 dargestellt, sie kann aber auch eine Kombination aus anderen Teilen und Einheiten, die in der fünften oder vierten bevorzugten Ausführungsform beschrieben sind, und der in der dritten bevorzugten Ausführungsform beschriebenen Teile und Einheiten sein.
Abwandlungen
Die in den 7 und 8 gezeigten Abwandlungen können auch bei der dritten bis sechsten bevorzugten Ausführungsform angewandt werden.
Außerdem kann eine Speicherzelle MC eine andere Struktur als die in den Zeichnungen gezeigte haben.

Claims

Integrierte Halbleiterschaltung, die folgendes aufweist: – wenigstens eine Bitleitung (BL1); – wenigstens eine mit der Bitleitung verbundene Speicherzelle (MC); – wenigstens eine Voraufladeschaltung (PCC), die mit der Bitleitung verbunden ist, um diese voraufzuladen; und – eine Potentialwandlerschaltung (SA), die mit der Bitleitung verbunden ist, um ein elektrisches Potential der Bitleitung umzuwandeln, – wobei die Potentialwandlerschaltung (SA) einen ersten, einen zweiten und einen dritten Transistor (T3, T4, T6) aufweist, die sequentiell in Reihe zwischen ein erstes und ein zweites Potential (V2, GND) geschaltet sind, – wobei ein Ausgang der Potentialwandlerschaltung (SA) ein Verbindungspunkt zwischen dem zweiten und dem dritten Transistor (T4, T6) ist, – wobei der erste Transistor (T3) an einer Steuerelektrode ein erstes Modussignal (PC) empfängt und in Abhängigkeit davon, ob das erste Modussignal (PC) einen vorbestimmten Modus bezeichnet, EIN- oder AUS-geschaltet wird, – wobei eine Steuerelektrode des zweiten Transistors (T4) mit der Bitleitung (BL1) verbunden ist, – wobei der dritte Transistor (T6) das erste Modussignal (PC) an einer Steuerelektrode empfängt und in Abhängigkeit davon, ob das erste Modussignal (PC) den vorbestimmten Modus bezeichnet, EIN- oder AUS-geschaltet wird, und – wobei die Voraufladeschaltung (PCC) ein zweites Modussignal (PCB) empfängt und die Bitleitung (BL1) nur dann, wenn das zweite Modussignal (PCB) den vorbestimmten Modus bezeichnet, auf ein elektrisches Potential vorauflädt, mit dem der zweite Transistor (T4) AUS-geschaltet wird.
Schaltung nach Anspruch 1, dadurch gekennzeichnet, ^` daß die Voraufladeschaltung (PCC) einen vierten Transistor (T1) aufweist, der eine Steuerelektrode zum Empfang des zweiten Modussignals (PCB), eine erste Stromelektrode zum Empfang eines Voraufladepotentials (V1, GND) und eine zweite Stromelektrode hat, die mit der Bitleitung (BL1) verbunden ist.
Schaltung nach Anspruch 2, dadurch gekennzeichnet, daß die Voraufladeschaltung (PCC) ferner einen fünften Transistor (T12) aufweist; der in Diodenschaltung zwischen der ersten Stromelektrode und dem Voraufladepotential (V1, GND) angeordnet ist.
Schaltung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Bitleitung eine erste und eine zweite Bitleitung (BL1, BL1a) aufweist; daß die Speicherzelle eine mit der ersten Bitleitung (BL1) verbündene erste Speicherzelle (MC) und eine mit der zweiten Bitleitung (BL1a) verbundene zweite Speicherzelle (MCa) aufweist; daß der zweite Transistor einen sechsten Transistor (T4) für die erste Bitleitung (BL1) und einen siebten Transistor (T4a) für die zweite Bitleitung (BL1a) aufweist, wobei der sechste und der siebte Transistor zwischen den ersten Transistor (T3) und den dritten Transistor (T6) parallelgeschaltet sind, der sechste Transistor (T4) eine mit der ersten Bitleitung (BL1) verbundene Steuerelektrode hat und der siebte Transistor (T4a) eine mit der zweiten Bitleitung (BLia) verbundene Steuerelektrode hat; daß der vorbestimmte Modus einer von einem ersten und einem zweiten vorbestimmten Modus ist; daß die Voraufladeschaltung eine mit der ersten Bitleitung (BL1) verbundene erste Voraufladeschaltung (PCC) und eine mit der zweiten Bitleitung (BLia) verbundene zweite Voraufladeschaltung (PCCa) aufweist; daß die erste Voraufladeschaltung (PCC) die erste Bitleitung (BL1) nur in dem ersten vorbestimmten Modus auf ein Potential vorauflädt, bei dem der sechste Transistor (T4) AUS-geschaltet wird; und daß die zweite Voraufladeschaltung (PCCa) die zweite Bitleitung (BL1a) nur in dem zweiten vorbestimmten Modus auf ein Potential vorauflädt, bei dem der siebte Transistor (T4a) AUS-geschaltet wird.
Schaltung nach Anspruch 4, dadurch gekennzeichnet, daß der erste Transistor folgendes aufweist: einen achten Transistor (T3) für die erste Bitleitung (BL1), der zwischen das erste Potential und den sechsten Transistor (T4) geschaltet ist, und einen neunten Transistor (T3a) für die zweite Bitleitung (BL1a), der zwischen das erste Potential und den siebten Transistor (T4a) geschaltet ist, wobei der achte Transistor (T3) in Abhängigkeit davon EIN/AUS-geschaltet wird, ob das erste Modussignal (PC) den ersten vorbestimmten Modus bezeichnet, und wobei der neunte Transistor (T3a) in Abhängigkeit davon EIN/AUS-geschaltet wird, ob ein drittes Modussignal (PCa) den zweiten vorbestimmten Modus bezeichnet.
Schaltung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß der dritte Transistor folgendes aufweist: einen zehnten Transistor (T6) für die erste Bitleitung (BL1) und einen elften Transistor (T6a) für die zweite Bitleitung (BLia), wobei der zehnte Transistor (T6) und der elfte Transistor (T6a) in Reihe zwischen den zweiten Transistor (T4) und das zweite Potential geschaltet sind, wobei der zehnte Transistor (T6) in Abhängigkeit davon EIN/AUS-geschaltet wird, ob das erste Modussignal (PC) den ersten vorbestimmten Modus bezeichnet, und wobei der elfte Transistor (T6a) in Abhängigkeit davon EIN/AUS-geschaltet wird, ob das dritte Modussignal (PCa) den zweiten vorbestimmten Modus bezeichnet.
Schaltung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die Speicherzelle (MC, MCa) Daten hält, die an die Bitleitung abzugeben sind, wobei die integrierte Halbleiterschaltung ferner folgendes aufweist: eine Bitleitungspotential-Speicherschaltung (PL), um die Bitleitung (BL1) selektiv mit einem Potential zu verbinden, bei dem der zweite Transistor (T4) AUS-geschaltet wird, und zwar in Abhängigkeit davon, ob die Daten auf dem Potential sind, bei dem der zweite Transistor (T4) AUS-geschaltet wird, wenn das erste Modussignal (PC) einen von dem vorbestimmten Modus verschiedenen Modus bezeichnet, wobei die Potentialwandlerschaltung (SA) weiterhin einen zwölften Transistor (T7) aufweist, der zwischen einen Verbindungspunkt zwischen dem zweiten und dem dritten Transistor (T4, T6) und das zweite Potential geschaltet ist, wobei der zwölfte Transistor (T7) in Abhängigkeit davon EIN/AUS-geschaltet wird, ob die Daten auf dem Potential sind, bei dem der zweite Transistor (T4) AUS-geschaltet wird, wenn das erste Modussignal (PC) einen von dem vorbestimmten Modus verschiedenen Modus bezeichnet.