JP2888701B2 - センスアンプ回路 - Google Patents
センスアンプ回路Info
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Description
【０００１】
【産業上の利用分野】この発明はＣＭＯＳスタティック
ＲＡＭの省電力化を図ったセンスアンプ回路に関するも
のである。
ＲＡＭの省電力化を図ったセンスアンプ回路に関するも
のである。
【０００２】
【従来の技術】図７は、従来のセンスアンプ回路の一例
を示したものであり、ＮＭＯＳトランジスタで構成され
たクロスカップル型のセンスアンプ回路を示した回路図
である。
を示したものであり、ＮＭＯＳトランジスタで構成され
たクロスカップル型のセンスアンプ回路を示した回路図
である。
【０００３】図７において、ｎ１〜ｎ７はＮＭＯＳトラ
ンジスタ、１はＶＤＤ電源、２はＧＮＤ、ｂ１，ｂ２は
それぞれデータ信号線（ＢＩＴ線），データ反転信号線
（／ＢＩＴ線）、ｓ１，ｓ２（ＳＯ，／ＳＯ）はそれぞ
れセンスアンプ出力信号線、センスアンプ反転出力信号
線、ｅ１（ＰＥ）はパワーカット信号線である。なお、
図７ではデータ信号線ｂ１，データ反転信号線ｂ２をそ
れぞれ上記のようにＢＩＴ線，／ＢＩＴ線として図示し
ている。
ンジスタ、１はＶＤＤ電源、２はＧＮＤ、ｂ１，ｂ２は
それぞれデータ信号線（ＢＩＴ線），データ反転信号線
（／ＢＩＴ線）、ｓ１，ｓ２（ＳＯ，／ＳＯ）はそれぞ
れセンスアンプ出力信号線、センスアンプ反転出力信号
線、ｅ１（ＰＥ）はパワーカット信号線である。なお、
図７ではデータ信号線ｂ１，データ反転信号線ｂ２をそ
れぞれ上記のようにＢＩＴ線，／ＢＩＴ線として図示し
ている。
【０００４】図７において、データ信号およびデータ反
転信号をそれぞれのゲート入力とするＮＭＯＳトランジ
スタｎ１，ｎ２と、クロスカップルに接続したＮＭＯＳ
トランジスタｎ３，ｎ４と、データ信号およびデータ反
転信号をそれぞれのゲート入力とするＮＭＯＳトランジ
スタｎ５，ｎ６を直列に接続し、ＮＭＯＳトランジスタ
ｎ１，ｎ２のソースにＶＤＤ電位１を与え、ＮＭＯＳト
ランジスタｎ５，ｎ６のソースを共通に接続して、パワ
ーカット信号ｅ１をゲート入力とするＮＭＯＳトランジ
スタｎ７を介してＧＮＤ電位に接続することによって、
センスアンプ回路を構成したものである。
転信号をそれぞれのゲート入力とするＮＭＯＳトランジ
スタｎ１，ｎ２と、クロスカップルに接続したＮＭＯＳ
トランジスタｎ３，ｎ４と、データ信号およびデータ反
転信号をそれぞれのゲート入力とするＮＭＯＳトランジ
スタｎ５，ｎ６を直列に接続し、ＮＭＯＳトランジスタ
ｎ１，ｎ２のソースにＶＤＤ電位１を与え、ＮＭＯＳト
ランジスタｎ５，ｎ６のソースを共通に接続して、パワ
ーカット信号ｅ１をゲート入力とするＮＭＯＳトランジ
スタｎ７を介してＧＮＤ電位に接続することによって、
センスアンプ回路を構成したものである。
【０００５】図８は、図７に示す従来のセンスアンプ回
路と、メモリセルと、プリチャージ回路とで、読み出し
系回路の一部分を構成した回路図である。図８におい
て、ｐｐ１〜ｐｐ２，ｍｐ１〜ｍｐ２はＰＭＯＳトラン
ジスタ、ｍｎ１〜ｍｎ４はＮＭＯＳトランジスタ、ｃ２
はプリチャージ反転信号線、ｗ１はワード線である。ま
た、ｓａ３は従来例であるＮＭＯＳクロスカップル型の
センスアンプ回路、ｍ１はメモリセル、ｐｃ１はプリチ
ャージ回路である。図８において、他の符号は、図７の
同じ符号のものに対応する。なお、図８ではデータ信号
線，データ反転信号線をそれぞれＢＩＴ線，／ＢＩＴ線
として図示している。また、図９は、図８に示す回路の
読み出し動作時の各ノードの電圧波形を示した図であ
る。図９において、横軸は時間、縦軸は電圧を示す。
路と、メモリセルと、プリチャージ回路とで、読み出し
系回路の一部分を構成した回路図である。図８におい
て、ｐｐ１〜ｐｐ２，ｍｐ１〜ｍｐ２はＰＭＯＳトラン
ジスタ、ｍｎ１〜ｍｎ４はＮＭＯＳトランジスタ、ｃ２
はプリチャージ反転信号線、ｗ１はワード線である。ま
た、ｓａ３は従来例であるＮＭＯＳクロスカップル型の
センスアンプ回路、ｍ１はメモリセル、ｐｃ１はプリチ
ャージ回路である。図８において、他の符号は、図７の
同じ符号のものに対応する。なお、図８ではデータ信号
線，データ反転信号線をそれぞれＢＩＴ線，／ＢＩＴ線
として図示している。また、図９は、図８に示す回路の
読み出し動作時の各ノードの電圧波形を示した図であ
る。図９において、横軸は時間、縦軸は電圧を示す。
【０００６】以下、上記センスアンプ回路の動作につい
て、図８の回路図と図９の電圧波形図を用いて説明す
る。初期状態として、メモリセルｍ１内のデータ保持ル
ープの接点ｄ１，ｄ２はそれぞれＧＮＤ電位，ＶＤＤ電
位に保持されている。プリチャージ反転信号ｃ２には、
ＧＮＤ電位が印加されており、ビット線対ｂ１，ｂ２は
ＰＭＯＳトランジスタＰＰ１，ＰＰ２によってＶＤＤ電
位にプリチャージされている。
て、図８の回路図と図９の電圧波形図を用いて説明す
る。初期状態として、メモリセルｍ１内のデータ保持ル
ープの接点ｄ１，ｄ２はそれぞれＧＮＤ電位，ＶＤＤ電
位に保持されている。プリチャージ反転信号ｃ２には、
ＧＮＤ電位が印加されており、ビット線対ｂ１，ｂ２は
ＰＭＯＳトランジスタＰＰ１，ＰＰ２によってＶＤＤ電
位にプリチャージされている。
【０００７】また、パワーカット信号ｅ１にはＶＤＤ電
位が印加されており、センスアンプ回路ｓａ３はイネー
ブル状態にある。ＮＭＯＳトランジスタｎ１〜ｎ６はＯ
Ｎ状態で、センスアンプ出力ｓ１，ｓ２はＮＭＯＳトラ
ンジスタｎ１とｎ３、ＮＭＯＳトランジスタｎ２とｎ４
のβ比で決まる中間電位が出力される。
位が印加されており、センスアンプ回路ｓａ３はイネー
ブル状態にある。ＮＭＯＳトランジスタｎ１〜ｎ６はＯ
Ｎ状態で、センスアンプ出力ｓ１，ｓ２はＮＭＯＳトラ
ンジスタｎ１とｎ３、ＮＭＯＳトランジスタｎ２とｎ４
のβ比で決まる中間電位が出力される。
【０００８】次に、プリチャージ反転信号ｃ２が立ち上
がり、ＧＮＤ電位からＶＤＤ電位に移行してプリチャー
ジ回路が切れると、ワード線ｗ１が立ち上がってＧＮＤ
電位からＶＤＤ電位に移行し、メモリセルｍ１のアクセ
スゲートであるＮＭＯＳトランジスタｍｎ３，ｍｎ４が
ＯＮする。従って、ＢＩＴ線ｂ１に充電されている電荷
がＮＭＯＳトランジスタｍｎ３，ｍｎ１を介してディス
チャージされ、ＢＩＴ線ｂ１の電位がＶＤＤ電位から徐
々に落ちてくる。一方、／ＢＩＴ線ｂ２は、ＮＭＯＳト
ランジスタｍｎ２がＯＦＦなのでＶＤＤ電位に保持され
る。ＢＩＴ線ｂ１，／ＢＩＴ線ｂ２の電位差によってセ
ンスアンプ出力ｓ１の電位は徐々に下がり、一方、セン
スアンプ反転出力ｓ２の電位は徐々に上がる。最終的に
ｓ１はＧＮＤ電位に、ｓ２はＶＤＤ電位からＮＭＯＳト
ランジスタのしきい値電圧だけ低い電位になり、読み出
し動作が完了する。
がり、ＧＮＤ電位からＶＤＤ電位に移行してプリチャー
ジ回路が切れると、ワード線ｗ１が立ち上がってＧＮＤ
電位からＶＤＤ電位に移行し、メモリセルｍ１のアクセ
スゲートであるＮＭＯＳトランジスタｍｎ３，ｍｎ４が
ＯＮする。従って、ＢＩＴ線ｂ１に充電されている電荷
がＮＭＯＳトランジスタｍｎ３，ｍｎ１を介してディス
チャージされ、ＢＩＴ線ｂ１の電位がＶＤＤ電位から徐
々に落ちてくる。一方、／ＢＩＴ線ｂ２は、ＮＭＯＳト
ランジスタｍｎ２がＯＦＦなのでＶＤＤ電位に保持され
る。ＢＩＴ線ｂ１，／ＢＩＴ線ｂ２の電位差によってセ
ンスアンプ出力ｓ１の電位は徐々に下がり、一方、セン
スアンプ反転出力ｓ２の電位は徐々に上がる。最終的に
ｓ１はＧＮＤ電位に、ｓ２はＶＤＤ電位からＮＭＯＳト
ランジスタのしきい値電圧だけ低い電位になり、読み出
し動作が完了する。
【０００９】
【発明が解決しようとする課題】ところが、図７に示し
たセンスアンプ回路は、該回路の出力ｓ２がＶＤＤ電位
とＧＮＤ電位の中間電位付近で動作するために、センス
動作時に該センスアンプ回路に貫通電流が流れ、ＲＡＭ
全体の消費電力が大きくなってしまうという問題点があ
った。
たセンスアンプ回路は、該回路の出力ｓ２がＶＤＤ電位
とＧＮＤ電位の中間電位付近で動作するために、センス
動作時に該センスアンプ回路に貫通電流が流れ、ＲＡＭ
全体の消費電力が大きくなってしまうという問題点があ
った。
【００１０】本発明は上記のような問題点を解消するた
めになされたもので、ＣＭＯＳスタティックＲＡＭにお
いて、センス動作時の貫通電流を低く抑えることによ
り、省電力化することを可能としたセンスアンプ回路を
提供することを目的としている。
めになされたもので、ＣＭＯＳスタティックＲＡＭにお
いて、センス動作時の貫通電流を低く抑えることによ
り、省電力化することを可能としたセンスアンプ回路を
提供することを目的としている。
【００１１】
【課題を解決するための手段】この発明に係るセンスア
ンプ回路は、第１のＰＭＯＳトランジスタと第１，第２
のＮＭＯＳトランジスタを直列に接続し、該第１のＰＭ
ＯＳトランジスタのソースにＶＤＤ電位を与え、該第２
のＮＭＯＳトランジスタのソースにＧＮＤ電位を与え、
上記第１のＰＭＯＳトランジスタと第２のＮＭＯＳトラ
ンジスタのゲートを共通に接続してデータ信号を与え、
上記第１のＮＭＯＳトランジスタのゲートにプリチャー
ジ信号を与えて構成してなる第１のインバータと、第２
のＰＭＯＳトランジスタと第３，第４のＮＭＯＳトラン
ジスタを直列に接続し、該第２のＰＭＯＳトランジスタ
のソースにＶＤＤ電位を与え、該第４のＮＭＯＳトラン
ジスタのソースにＧＮＤ電位を与え、上記第２のＰＭＯ
Ｓトランジスタと第４のＮＭＯＳトランジスタのゲート
を共通に接続してデータ反転信号を与え、上記第３のＮ
ＭＯＳトランジスタのゲートにプリチャージ信号を与え
て構成してなる第２のインバータとを備え、さらに第２
のインバータの出力をゲート入力とする第５のＮＭＯＳ
トランジスタを第１のインバータの出力とＧＮＤ電位と
の間に挿入し、第１のインバータの出力をゲート入力と
する第６のＮＭＯＳトランジスタを第２のインバータの
出力とＧＮＤ電位との間に挿入して構成したものであ
る。
ンプ回路は、第１のＰＭＯＳトランジスタと第１，第２
のＮＭＯＳトランジスタを直列に接続し、該第１のＰＭ
ＯＳトランジスタのソースにＶＤＤ電位を与え、該第２
のＮＭＯＳトランジスタのソースにＧＮＤ電位を与え、
上記第１のＰＭＯＳトランジスタと第２のＮＭＯＳトラ
ンジスタのゲートを共通に接続してデータ信号を与え、
上記第１のＮＭＯＳトランジスタのゲートにプリチャー
ジ信号を与えて構成してなる第１のインバータと、第２
のＰＭＯＳトランジスタと第３，第４のＮＭＯＳトラン
ジスタを直列に接続し、該第２のＰＭＯＳトランジスタ
のソースにＶＤＤ電位を与え、該第４のＮＭＯＳトラン
ジスタのソースにＧＮＤ電位を与え、上記第２のＰＭＯ
Ｓトランジスタと第４のＮＭＯＳトランジスタのゲート
を共通に接続してデータ反転信号を与え、上記第３のＮ
ＭＯＳトランジスタのゲートにプリチャージ信号を与え
て構成してなる第２のインバータとを備え、さらに第２
のインバータの出力をゲート入力とする第５のＮＭＯＳ
トランジスタを第１のインバータの出力とＧＮＤ電位と
の間に挿入し、第１のインバータの出力をゲート入力と
する第６のＮＭＯＳトランジスタを第２のインバータの
出力とＧＮＤ電位との間に挿入して構成したものであ
る。
【００１２】
【作用】上記のような構成になるセンスアンプ回路を用
いてＲＡＭを構成すると、該センスアンプ回路の出力は
読み出し動作においてもＧＮＤ電位からＶＤＤ電位に、
あるいはその逆に早く移行するので、読み出し動作時に
おいて、該センスアンプ回路には貫通電流はほとんど流
れず、低消費電力型のＣＭＯＳスタティックＲＡＭを得
ることができる。
いてＲＡＭを構成すると、該センスアンプ回路の出力は
読み出し動作においてもＧＮＤ電位からＶＤＤ電位に、
あるいはその逆に早く移行するので、読み出し動作時に
おいて、該センスアンプ回路には貫通電流はほとんど流
れず、低消費電力型のＣＭＯＳスタティックＲＡＭを得
ることができる。
【００１３】
実施例１．次に、本発明の一実施例を図について説明す
る。図１は、本発明の一実施例によるセンスアンプ回路
を示した回路図である。図１において、図７と同一符号
は同一部分を示す。
る。図１は、本発明の一実施例によるセンスアンプ回路
を示した回路図である。図１において、図７と同一符号
は同一部分を示す。
【００１４】図２は、図１に示す本発明の一実施例によ
るセンスアンプ回路と、メモリセルと、プリチャージ回
路とにより、読み出し系の一部分の回路を構成した回路
図である。図２において、ｓａ１は、図１に示す本発明
の一実施例によるセンスアンプ回路、ｍ１はメモリセ
ル、ｐｃ１はプリチャージ回路、ｃ１，ｃ２はそれぞれ
プリチャージ信号，プリチャージ反転信号である。他の
符号は、図８と同一符号は同一のものを示す。また、図
３は図２に示す回路の読み出し動作時の各ノードの電圧
波形を示した図である。
るセンスアンプ回路と、メモリセルと、プリチャージ回
路とにより、読み出し系の一部分の回路を構成した回路
図である。図２において、ｓａ１は、図１に示す本発明
の一実施例によるセンスアンプ回路、ｍ１はメモリセ
ル、ｐｃ１はプリチャージ回路、ｃ１，ｃ２はそれぞれ
プリチャージ信号，プリチャージ反転信号である。他の
符号は、図８と同一符号は同一のものを示す。また、図
３は図２に示す回路の読み出し動作時の各ノードの電圧
波形を示した図である。
【００１５】以下、上記センスアンプ回路の動作につい
て、図２の回路と図３の電圧波形の図を用いて説明す
る。初期状態として、メモリセルｍ１内のデータ保持ル
ープの接点ｄ１，ｄ２はそれぞれＧＮＤ電位，ＶＤＤ電
位に保持されている。プリチャージ反転信号ｃ２には、
ＧＮＤ電位が印加されており、ビット線対ｂ１，ｂ２は
ＰＭＯＳトランジスタＰＰ１，ＰＰ２によってＶＤＤ電
位にプリチャージされている。センスアンプ出力ｓ１，
ｓ２はＮＭＯＳトランジスタｎ２，ｎ４およびｎ１，ｎ
３でＧＮＤ電位にプリチャージされている。
て、図２の回路と図３の電圧波形の図を用いて説明す
る。初期状態として、メモリセルｍ１内のデータ保持ル
ープの接点ｄ１，ｄ２はそれぞれＧＮＤ電位，ＶＤＤ電
位に保持されている。プリチャージ反転信号ｃ２には、
ＧＮＤ電位が印加されており、ビット線対ｂ１，ｂ２は
ＰＭＯＳトランジスタＰＰ１，ＰＰ２によってＶＤＤ電
位にプリチャージされている。センスアンプ出力ｓ１，
ｓ２はＮＭＯＳトランジスタｎ２，ｎ４およびｎ１，ｎ
３でＧＮＤ電位にプリチャージされている。
【００１６】次に、プリチャージ信号ｃ２がＧＮＤ電位
からＶＤＤ電位に移行すると、プリチャージ回路が切
れ、ＮＭＯＳトランジスタｎ１，ｎ２がＯＦＦしてセン
スアンプ出力ｓ１，ｓ２はフローティング状態となる
が、これらはＧＮＤ電位に保持される。その後、ワード
線ｗ１が立ち上がってＧＮＤ電位からＶＤＤ電位に移行
すると、メモリセルｍ１のアクセスゲートであるＮＭＯ
Ｓトランジスタｍｎ３，ｍｎ４はＯＮする。従って、Ｂ
ＩＴ線ｂ１の電荷がＮＭＯＳトランジスタｍｎ３，ｍｎ
１を介してディスチャージされ、ＢＩＴ線ｂ１の電位が
ＶＤＤ電位から徐々に落ちてくる。一方、／ＢＩＴ線ｂ
２は、ＮＭＯＳトランジスタｍｎ２がＯＦＦなのでＶＤ
Ｄ電位に保持される。ＢＩＴ線ｂ１の電位がＶＤＤ電位
からＰＭＯＳトランジスタｐ１のしきい値電圧以下に落
ちると、ＰＭＯＳトランジスタｐ１がＯＮし、センスア
ンプ反転出力ｓ２の電位がＶＤＤ電位となる。そしてト
ランジスタｎ６がＯＮし、センスアンプ出力ｓ１の電位
がＧＮＤ電位に固定され、読み出しが完了する。以上の
動作において、このセンスアンプには貫通電流はほとん
ど流れない。
からＶＤＤ電位に移行すると、プリチャージ回路が切
れ、ＮＭＯＳトランジスタｎ１，ｎ２がＯＦＦしてセン
スアンプ出力ｓ１，ｓ２はフローティング状態となる
が、これらはＧＮＤ電位に保持される。その後、ワード
線ｗ１が立ち上がってＧＮＤ電位からＶＤＤ電位に移行
すると、メモリセルｍ１のアクセスゲートであるＮＭＯ
Ｓトランジスタｍｎ３，ｍｎ４はＯＮする。従って、Ｂ
ＩＴ線ｂ１の電荷がＮＭＯＳトランジスタｍｎ３，ｍｎ
１を介してディスチャージされ、ＢＩＴ線ｂ１の電位が
ＶＤＤ電位から徐々に落ちてくる。一方、／ＢＩＴ線ｂ
２は、ＮＭＯＳトランジスタｍｎ２がＯＦＦなのでＶＤ
Ｄ電位に保持される。ＢＩＴ線ｂ１の電位がＶＤＤ電位
からＰＭＯＳトランジスタｐ１のしきい値電圧以下に落
ちると、ＰＭＯＳトランジスタｐ１がＯＮし、センスア
ンプ反転出力ｓ２の電位がＶＤＤ電位となる。そしてト
ランジスタｎ６がＯＮし、センスアンプ出力ｓ１の電位
がＧＮＤ電位に固定され、読み出しが完了する。以上の
動作において、このセンスアンプには貫通電流はほとん
ど流れない。
【００１７】また、プリチャージ信号ｃ１が再びＶＤＤ
電位に移行してプリチャージ動作が始まると、ＧＮＤ電
位に落ちていたＢＩＴ線ｂ１はＶＤＤ電位にプリチャー
ジされる。この場合もＢＩＴ線ｂ１の電位が徐々に上が
るにつれて、まずＰＭＯＳトランジスタｐ１がＯＦＦ
し、次にＮＭＯＳトランジスタｎ３がＯＮしてセンスア
ンプ反転出力ｓ２の電位がＧＮＤ電位にプリチャージさ
れる。この場合センスアンプ出力ｓ１の電位はＧＮＤ電
位のままである。このようなプリチャージ動作において
もこのセンスアンプには貫通電流はほとんど流れない。
従って、これにより省電力化を達成することができる。
またセンスアンプの出力ｓ２は図３に示すように、ＶＤ
Ｄ電位からＧＮＤ電位までフルスイングするので、セン
スアンプ出力の次段にレベルシフタ等の特別な回路を設
ける必要もない。また、従来のセンスアンプ回路のよう
に、パワーカット信号を生成するための複雑な回路を必
要とせず、センスアンプ回路の回路構成は簡単となる。
電位に移行してプリチャージ動作が始まると、ＧＮＤ電
位に落ちていたＢＩＴ線ｂ１はＶＤＤ電位にプリチャー
ジされる。この場合もＢＩＴ線ｂ１の電位が徐々に上が
るにつれて、まずＰＭＯＳトランジスタｐ１がＯＦＦ
し、次にＮＭＯＳトランジスタｎ３がＯＮしてセンスア
ンプ反転出力ｓ２の電位がＧＮＤ電位にプリチャージさ
れる。この場合センスアンプ出力ｓ１の電位はＧＮＤ電
位のままである。このようなプリチャージ動作において
もこのセンスアンプには貫通電流はほとんど流れない。
従って、これにより省電力化を達成することができる。
またセンスアンプの出力ｓ２は図３に示すように、ＶＤ
Ｄ電位からＧＮＤ電位までフルスイングするので、セン
スアンプ出力の次段にレベルシフタ等の特別な回路を設
ける必要もない。また、従来のセンスアンプ回路のよう
に、パワーカット信号を生成するための複雑な回路を必
要とせず、センスアンプ回路の回路構成は簡単となる。
【００１８】実施例２．次に、本発明の他の実施例を図
について説明する。図４は、本発明の他の実施例による
センスアンプ回路を示した回路図である。図４におい
て、ｐ１〜ｐ６はＰＭＯＳトランジスタ、ｃ２はプリチ
ャージ反転入力信号を示す。他の符号は図１と同じ符号
のものに対応する。
について説明する。図４は、本発明の他の実施例による
センスアンプ回路を示した回路図である。図４におい
て、ｐ１〜ｐ６はＰＭＯＳトランジスタ、ｃ２はプリチ
ャージ反転入力信号を示す。他の符号は図１と同じ符号
のものに対応する。
【００１９】図５は、図４に示す本発明の他の実施例で
あるセンスアンプ回路と、メモリセルと、プリチャージ
回路とにより、読み出し系の一部分を構成した回路図で
ある。図５において、ｓａ２は、図４に示す本発明の他
の実施例であるセンスアンプ回路、ｍ２はメモリセル、
ｐｃ２はプリチャージ回路、ｃ１，ｃ２はそれぞれプリ
チャージ信号，プリチャージ反転信号である。他の符号
は、図３の同じ符号のものに対応する。また、図６は図
５に示す回路の読み出し動作時の各ノードの電圧波形を
示した図である。
あるセンスアンプ回路と、メモリセルと、プリチャージ
回路とにより、読み出し系の一部分を構成した回路図で
ある。図５において、ｓａ２は、図４に示す本発明の他
の実施例であるセンスアンプ回路、ｍ２はメモリセル、
ｐｃ２はプリチャージ回路、ｃ１，ｃ２はそれぞれプリ
チャージ信号，プリチャージ反転信号である。他の符号
は、図３の同じ符号のものに対応する。また、図６は図
５に示す回路の読み出し動作時の各ノードの電圧波形を
示した図である。
【００２０】以下、上記センスアンプ回路の動作につい
て、図５の回路と図６の電圧波形図を用いて説明する。
初期状態として、メモリセルｍ２内のデータ保持ループ
の接点ｄ１，ｄ２はそれぞれＶＤＤ電位，ＧＮＤ電位に
保持されている。プリチャージ信号ｃ１には、ＶＤＤ電
位が印加されており、ビット線対ｂ１，ｂ２はＮＭＯＳ
トランジスタｐｎ１，ｐｎ２によってＧＮＤ電位にプリ
チャージされている。センスアンプ出力ｓ１，ｓ２は、
ＰＭＯＳトランジスタｐ２，ｐ４およびｐ１，ｐ３でＶ
ＤＤ電位にプリチャージされている。
て、図５の回路と図６の電圧波形図を用いて説明する。
初期状態として、メモリセルｍ２内のデータ保持ループ
の接点ｄ１，ｄ２はそれぞれＶＤＤ電位，ＧＮＤ電位に
保持されている。プリチャージ信号ｃ１には、ＶＤＤ電
位が印加されており、ビット線対ｂ１，ｂ２はＮＭＯＳ
トランジスタｐｎ１，ｐｎ２によってＧＮＤ電位にプリ
チャージされている。センスアンプ出力ｓ１，ｓ２は、
ＰＭＯＳトランジスタｐ２，ｐ４およびｐ１，ｐ３でＶ
ＤＤ電位にプリチャージされている。
【００２１】次に、プリチャージ信号ｃ１がＶＤＤ電位
からＧＮＤ電位に移行し、プリチャージ反転信号ｃ２が
ＧＮＤ電位からＶＤＤ電位に移行すると、プリチャージ
回路が切れ、ＰＭＯＳトランジスタｐ１，ｐ２がＯＦＦ
してセンスアンプ出力ｓ１，ｓ２はフローティング状態
となるが、これらはＶＤＤ電位に保持される。その後、
ワード線ｗ１が立ち下がってＶＤＤ電位からＧＮＤ電位
に移行すると、メモリセルｍ２のアクセスゲートである
ＰＭＯＳトランジスタｍｐ３，ｍｐ４はＯＮする。従っ
て、ＢＩＴ線ｂ１にはＰＭＯＳトランジスタｍｐ３，ｍ
ｐ１を介して電荷がチャージされ、ＢＩＴ線ｂ１の電位
がＧＮＤ電位から徐々に上がってくる。一方、／ＢＩＴ
線ｂ２はＰＭＯＳトランジスタｍｐ２がＯＦＦなのでＧ
ＮＤ電位に保持される。ＢＩＴ線ｂ１の電位がＧＮＤ電
位からＮＭＯＳトランジスタｎ１のしきい値電圧以上に
上がると、ＮＭＯＳトランジスタｎ１がＯＮし、センス
アンプ反転出力ｓ２の電位がＧＮＤ電位となる。そして
ＰＭＯＳトランジスタｐ６がＯＮし、センスアンプ出力
ｓ１の電位がＶＤＤ電位に固定され、読み出しが完了す
る。以上の動作においてこのセンスアンプには貫通電流
はほとんど流れない。
からＧＮＤ電位に移行し、プリチャージ反転信号ｃ２が
ＧＮＤ電位からＶＤＤ電位に移行すると、プリチャージ
回路が切れ、ＰＭＯＳトランジスタｐ１，ｐ２がＯＦＦ
してセンスアンプ出力ｓ１，ｓ２はフローティング状態
となるが、これらはＶＤＤ電位に保持される。その後、
ワード線ｗ１が立ち下がってＶＤＤ電位からＧＮＤ電位
に移行すると、メモリセルｍ２のアクセスゲートである
ＰＭＯＳトランジスタｍｐ３，ｍｐ４はＯＮする。従っ
て、ＢＩＴ線ｂ１にはＰＭＯＳトランジスタｍｐ３，ｍ
ｐ１を介して電荷がチャージされ、ＢＩＴ線ｂ１の電位
がＧＮＤ電位から徐々に上がってくる。一方、／ＢＩＴ
線ｂ２はＰＭＯＳトランジスタｍｐ２がＯＦＦなのでＧ
ＮＤ電位に保持される。ＢＩＴ線ｂ１の電位がＧＮＤ電
位からＮＭＯＳトランジスタｎ１のしきい値電圧以上に
上がると、ＮＭＯＳトランジスタｎ１がＯＮし、センス
アンプ反転出力ｓ２の電位がＧＮＤ電位となる。そして
ＰＭＯＳトランジスタｐ６がＯＮし、センスアンプ出力
ｓ１の電位がＶＤＤ電位に固定され、読み出しが完了す
る。以上の動作においてこのセンスアンプには貫通電流
はほとんど流れない。
【００２２】また、プリチャージ信号ｃ１が再びＶＤＤ
電位に移行してプリチャージ動作が始まると、ＶＤＤ電
位に上がっていたＢＩＴ線ｂ１はＧＮＤ電位にプリチャ
ージされる。この場合も、ＢＩＴ線ｂ１の電位が徐々に
下がるにつれてまずＮＭＯＳトランジスタｎ１がＯＦＦ
し、次にＰＭＯＳトランジスタｐ３がＯＮしてセンスア
ンプ反転出力ｓ２の電位がＶＤＤ電位にプリチャージさ
れる。この場合、センスアンプ出力ｓ１の電位はＶＤＤ
電位のままである。
電位に移行してプリチャージ動作が始まると、ＶＤＤ電
位に上がっていたＢＩＴ線ｂ１はＧＮＤ電位にプリチャ
ージされる。この場合も、ＢＩＴ線ｂ１の電位が徐々に
下がるにつれてまずＮＭＯＳトランジスタｎ１がＯＦＦ
し、次にＰＭＯＳトランジスタｐ３がＯＮしてセンスア
ンプ反転出力ｓ２の電位がＶＤＤ電位にプリチャージさ
れる。この場合、センスアンプ出力ｓ１の電位はＶＤＤ
電位のままである。
【００２３】このように本実施例においても、実施例１
と同様に、本センスアンプ回路には、貫通電流はほとん
ど流れることはない。即ち、センスアンプ回路における
読み出し動作時の貫通電流はほとんどなく、省電力化を
達成することができる。またセンスアンプの出力ｓ２は
図６に示すように、ＶＤＤ電位からＧＮＤ電位までフル
スイングするので、センスアンプ出力の次段にレベルシ
フタ等の特別な回路を設ける必要も全く生じない。さら
に、従来のセンスアンプ回路のように、パワーカット信
号を生成するための複雑な回路を必要とせず、センスア
ンプ回路の回路構成は非常に簡単な構成とすることがで
きる。
と同様に、本センスアンプ回路には、貫通電流はほとん
ど流れることはない。即ち、センスアンプ回路における
読み出し動作時の貫通電流はほとんどなく、省電力化を
達成することができる。またセンスアンプの出力ｓ２は
図６に示すように、ＶＤＤ電位からＧＮＤ電位までフル
スイングするので、センスアンプ出力の次段にレベルシ
フタ等の特別な回路を設ける必要も全く生じない。さら
に、従来のセンスアンプ回路のように、パワーカット信
号を生成するための複雑な回路を必要とせず、センスア
ンプ回路の回路構成は非常に簡単な構成とすることがで
きる。
【００２４】
【発明の効果】以上のようにこの発明によれば、メモリ
セルの読み出しデータを伝搬するデータ信号線およびデ
ータ反転信号線をＶＤＤ電位にプリチャージするプリチ
ャージ回路を有するＣＭＯＳスタティックＲＡＭのセン
スアンプ回路において、第１のＰＭＯＳトランジスタと
第１，第２のＮＭＯＳトランジスタを直列に接続し、該
第１のＰＭＯＳトランジスタのソースにＶＤＤ電位を与
え、該第２のＮＭＯＳトランジスタのソースにＧＮＤ電
位を与え、上記第１のＰＭＯＳトランジスタと第２のＮ
ＭＯＳトランジスタのゲートを共通に接続してデータ信
号を与え、上記第１のＮＭＯＳトランジスタのゲートに
プリチャージ信号を与えて構成してなる第１のインバー
タと、第２のＰＭＯＳトランジスタと第３，第４のＮＭ
ＯＳトランジスタを直列に接続し、該第２のＰＭＯＳト
ランジスタのソースにＶＤＤ電位を与え、該第４のＮＭ
ＯＳトランジスタのソースにＧＮＤ電位を与え、上記第
２のＰＭＯＳトランジスタと第４のＮＭＯＳトランジス
タのゲートを共通に接続してデータ反転信号を与え、上
記第３のＮＭＯＳトランジスタのゲートにプリチャージ
信号を与えて構成してなる第２のインバータと、上記第
１のインバータの出力とＧＮＤ電位との間に挿入され
た、上記第２のインバータの出力をゲート入力とする第
５のＮＭＯＳトランジスタと、上記第２のインバータの
出力とＧＮＤ電位との間に挿入された、上記第１のイン
バータの出力をゲート入力とする第６のＮＭＯＳトラン
ジスタとを備えた構成としたので、ＣＭＯＳスタティッ
クＲＡＭにおいて、読み出し動作時のセンスアンプ回路
における貫通電流がほとんどなく、省電力化をおこなう
ことができ、またセンスアンプ出力はＧＮＤ電位からＶ
ＤＤ電位まで、またはＧＮＤ電位からＶＤＤ電位までフ
ルスイングするので、センスアンプ出力の次段にレベル
シフタ等の特別な回路を設ける必要がなく、さらに、従
来のセンスアンプ回路のように、パワーカット信号を生
成するための複雑な回路を必要とせず、回路構成が簡単
になる、等の効果を得ることができる。
セルの読み出しデータを伝搬するデータ信号線およびデ
ータ反転信号線をＶＤＤ電位にプリチャージするプリチ
ャージ回路を有するＣＭＯＳスタティックＲＡＭのセン
スアンプ回路において、第１のＰＭＯＳトランジスタと
第１，第２のＮＭＯＳトランジスタを直列に接続し、該
第１のＰＭＯＳトランジスタのソースにＶＤＤ電位を与
え、該第２のＮＭＯＳトランジスタのソースにＧＮＤ電
位を与え、上記第１のＰＭＯＳトランジスタと第２のＮ
ＭＯＳトランジスタのゲートを共通に接続してデータ信
号を与え、上記第１のＮＭＯＳトランジスタのゲートに
プリチャージ信号を与えて構成してなる第１のインバー
タと、第２のＰＭＯＳトランジスタと第３，第４のＮＭ
ＯＳトランジスタを直列に接続し、該第２のＰＭＯＳト
ランジスタのソースにＶＤＤ電位を与え、該第４のＮＭ
ＯＳトランジスタのソースにＧＮＤ電位を与え、上記第
２のＰＭＯＳトランジスタと第４のＮＭＯＳトランジス
タのゲートを共通に接続してデータ反転信号を与え、上
記第３のＮＭＯＳトランジスタのゲートにプリチャージ
信号を与えて構成してなる第２のインバータと、上記第
１のインバータの出力とＧＮＤ電位との間に挿入され
た、上記第２のインバータの出力をゲート入力とする第
５のＮＭＯＳトランジスタと、上記第２のインバータの
出力とＧＮＤ電位との間に挿入された、上記第１のイン
バータの出力をゲート入力とする第６のＮＭＯＳトラン
ジスタとを備えた構成としたので、ＣＭＯＳスタティッ
クＲＡＭにおいて、読み出し動作時のセンスアンプ回路
における貫通電流がほとんどなく、省電力化をおこなう
ことができ、またセンスアンプ出力はＧＮＤ電位からＶ
ＤＤ電位まで、またはＧＮＤ電位からＶＤＤ電位までフ
ルスイングするので、センスアンプ出力の次段にレベル
シフタ等の特別な回路を設ける必要がなく、さらに、従
来のセンスアンプ回路のように、パワーカット信号を生
成するための複雑な回路を必要とせず、回路構成が簡単
になる、等の効果を得ることができる。
【図１】本発明の一実施例によるセンスアンプ回路の回
路図である。
路図である。
【図２】図１のセンスアンプ回路を用いたＲＡＭの読み
出し系部分の回路図である。
出し系部分の回路図である。
【図３】図２の回路の読み出し動作時の電圧波形を示す
図である。
図である。
【図４】本発明の他の実施例によるセンスアンプ回路の
回路図である。
回路図である。
【図５】図４のセンスアンプ回路を用いたＲＡＭの読み
出し系部分の回路図である。
出し系部分の回路図である。
【図６】図４の回路の読み出し動作時の電圧波形を示す
図である。
図である。
【図７】従来のセンスアンプ回路を示す回路図である。
【図８】従来のセンスアンプ回路を用いたＲＡＭの読み
出し系部分の回路図である。
出し系部分の回路図である。
【図９】図８の回路の読み出し動作時の電圧波形を示す
図である。
図である。
１ ＶＤＤ電位 ２ ＧＮＤ電位 ｐ１〜ｐ６ ＰＭＯＳトランジスタ ｍｐ１〜ｍｐ４ ＰＭＯＳトランジスタ ｐｐ１〜ｐｐ２ ＰＭＯＳトランジスタ ｎ１〜ｎ６ ＮＭＯＳトランジスタ ｍｎ１〜ｍｎ４ ＮＭＯＳトランジスタ ｐｎ１〜ｐｎ２ ＮＭＯＳトランジスタ ｂ１ データ信号線 ｂ２ データ反転信号線 ｓ１ センスアンプ出力 ｓ２ センスアンプ反転出力 ｃ１ プリチャージ信号 ｃ２ プリチャージ反転信号 ｅ１ パワーカット信号 ｗ１，ｗ２ ワード線 ｓａ１〜ｓａ３ センスアンプ回路 ｍ１，ｍ２ メモリセル ｐｃ１，ｐｃ２ プリチャージ回路 ｄ１，ｄ２ メモリセル内のデータ保持ループの接点
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭56−94583（ＪＰ，Ａ) 特開 昭60−83290（ＪＰ，Ａ) 特開 昭64−52282（ＪＰ，Ａ) 特開 平３−162795（ＪＰ，Ａ) 特開 昭63−197083（ＪＰ，Ａ) 特開 平４−172690（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 11/417 G11C 11/41 G11C 11/419
Claims (2)
- 【請求項１】 メモリセルの読み出しデータを伝搬する
データ信号線およびデータ反転信号線をＶＤＤ電位にプ
リチャージするプリチャージ回路を有するＣＭＯＳスタ
ティックＲＡＭのセンスアンプ回路において、 第１のＰＭＯＳトランジスタと第１，第２のＮＭＯＳト
ランジスタが直列に接続され、該第１のＰＭＯＳトラン
ジスタのソースはＶＤＤ電位を与えられ、該第２のＮＭ
ＯＳトランジスタのソースはＧＮＤ電位を与えられ、上
記第１のＰＭＯＳトランジスタと第２のＮＭＯＳトラン
ジスタのゲートは共通に接続されてデータ信号が与えら
れ、上記第１のＮＭＯＳトランジスタのゲートにプリチ
ャージ信号が与えられて構成されてなる第１のインバー
タと、 第２のＰＭＯＳトランジスタと第３，第４のＮＭＯＳト
ランジスタを直列に接続され、該第２のＰＭＯＳトラン
ジスタのソースはＶＤＤ電位を与えられ、該第４のＮＭ
ＯＳトランジスタのソースはＧＮＤ電位を与えられ、上
記第２のＰＭＯＳトランジスタと第４のＮＭＯＳトラン
ジスタのゲートは共通に接続されてデータ反転信号を与
えられ、前記第３のＮＭＯＳトランジスタのゲートにプ
リチャージ信号が与えられて構成してなる第２のインバ
ータと、 上記第１のインバータの出力とＧＮＤ電位との間に挿入
された、上記第２のインバータの出力をゲート入力とす
る第５のＮＭＯＳトランジスタと、 上記第２のインバータの出力とＧＮＤ電位との間に挿入
された、上記第１のインバータの出力をゲート入力とす
る第６のＮＭＯＳトランジスタとを備えたことを特徴と
するセンスアンプ回路。 - 【請求項２】 メモリセルの読み出しデータを伝搬する
データ信号線およびデータ反転信号線をＧＮＤ電位にプ
リチャージするプリチャージ回路を有するＣＭＯＳスタ
ティックＲＡＭのセンスアンプ回路において、 第１のＮＭＯＳトランジスタと第１，第２のＰＭＯＳト
ランジスタとが直列に接続され、該第１のＮＭＯＳトラ
ンジスタのソースにＧＮＤ電位が与えられ、該第２のＰ
ＭＯＳトランジスタのソースにＶＤＤ電位が与えられ、
上記第１のＮＭＯＳトランジスタと第２のＰＭＯＳトラ
ンジスタのゲートが共通に接続されてデータ信号が与え
られ、上記第１のＰＭＯＳトランジスタのゲートにプリ
チャージ反転信号が与えられて構成されてなる第１のイ
ンバータと、 第２のＮＭＯＳトランジスタと第３，第４のＰＭＯＳト
ランジスタを直列に接続し、該第２のＮＭＯＳトランジ
スタのソースにＧＮＤ電位を与え、該第４のＰＭＯＳト
ランジスタのソースにＶＤＤ電位を与え、上記第２のＮ
ＭＯＳトランジスタと第４のＰＭＯＳトランジスタのゲ
ートを共通に接続してデータ反転信号を与え、上記第３
のＰＭＯＳトランジスタのゲートにプリチャージ反転信
号を与えて構成されてなる第２のインバータと、 上記第１のインバータの出力とＶＤＤ電位との間に挿入
された、上記第２のインバータの出力をゲート入力とす
る第５のＰＭＯＳトランジスタと、 上記第２のインバータの出力とＶＤＤ電位との間に挿入
された、上記第１のインバータの出力をゲート入力とす
る第６のＰＭＯＳトランジスタとを備えたことを特徴と
するセンスアンプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4151351A JP2888701B2 (ja) | 1992-05-18 | 1992-05-18 | センスアンプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4151351A JP2888701B2 (ja) | 1992-05-18 | 1992-05-18 | センスアンプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05325566A JPH05325566A (ja) | 1993-12-10 |
| JP2888701B2 true JP2888701B2 (ja) | 1999-05-10 |
Family
ID=15516661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4151351A Expired - Fee Related JP2888701B2 (ja) | 1992-05-18 | 1992-05-18 | センスアンプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2888701B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11242886A (ja) * | 1997-12-24 | 1999-09-07 | Mitsubishi Electric Corp | 半導体集積回路 |
-
1992
- 1992-05-18 JP JP4151351A patent/JP2888701B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05325566A (ja) | 1993-12-10 |
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