DE10133281A1

DE10133281A1 - Speichervorrichtung

Info

Publication number: DE10133281A1
Application number: DE2001133281
Authority: DE
Inventors: Tatsuya Kunikiyo
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2000-07-10
Filing date: 2001-07-09
Publication date: 2002-01-31
Also published as: JP2002093176A; TW523742B; CN1162914C; JP4748877B2; CN1341941A

Abstract

Zwischen einen Knoten (N1) und eine Schreibdaten-Bitleitung (41) sind die Transistoren (MN9, MN10) geschaltet, deren Gates an eine Schreibsteuerleitung (44) bzw. an eine Schreibwortleitung (31) angeschlossen sind. An die Schreibsteuerleitung (44) wird ein dem Exklusiv-ODER der Schreibdaten-Bitleitung (41) und einer Schreibdatenkomplement-Bitleitung (42) entsprechendes Potential angelegt. Um den Transistor (MN9) auszuschalten, werden die Schreibdaten-Bitleitung (41) und die Schreibdatenkomplement-Bitleitung (42), die nicht für eine Schreiboperation verwendet werden, auf das gleiche Potential vorgeladen. Bei einer solchen Speichervorrichtung kann ein unerwünschter Leistungsverbrauch beim schnellen Ausführen einer Schreiboperation, die einen gespeicherten Inhalt invertiert, gesenkt werden.

Description

Die Erfindung betrifft das Gebiet der Mehrport-SRAMs (der statischen Mehrport-Schreib-Lese-Speicher) mit MISFETs (Me tall-Isolator-Halbleiter-Feldeffekttransistoren) und insbe sondere eine Technik zum Lesen und Schreiben von Daten aus und in Speicherzellen des SRAMs.

In einer integrierten Schaltung wird ein SRAM als Cache für Daten oder Befehle verwendet, d. h., mit seiner Hilfe werden vorübergehend Daten gehalten, um sie in zeitlich abgestimmter Beziehung zu einer CPU (Zentraleinheit) an diese übertragen und den Zustand eines Schaltwerks darin zu speichern. In den vergangenen Jahren wurde der Schwerpunkt auf die Rate gelegt, mit der die Daten in den Speicher geschrieben bzw. aus ihm gelesen werden können. Um eine Speicherbandbreite zu erhöhen, wurde eine Technik vorgeschlagen, in der für die Speicherzel len des SRAMs mehrere E/A-Ports vorgesehen sind. Beispiele dieser Technik umfassen eihe statische Zweiport-Speicherzelle mit einem Leseport und einem Schreibport und eine statische Mehrport-Speicherzelle mit mehreren Leseports und mehreren Schreibports.

Fig. 51 zeigt konzeptionell eine Konfiguration eines SRAMs mit einer Speicherzellenanordnung und ihren Peripheriekompo nenten. Die Speicherzellen in der Anordnung sind in einer Matrix mit m Zeilen und n Spalten angeordnet, wobei eine Speicherzelle in der i-ten Zeile und j-ten Spalte mit MC_ij bezeichnet ist. Das Bezugszeichen MC₁₃ in Fig. 51 bezeichnet eine in der ersten Zeile und in der dritten Spalte liegende Speicherzelle.

Der in Fig. 51 gezeigte SRAM ist mit längs der Zeilen verlau fenden Wortleitungen und mit längs der Spalten verlaufenden Bitleitungen konfiguriert. An die Wortleitungsgruppen 30 _i (i = 1, 2, 3, . . ., m-1, m) ist ein Wortleitungsdecodierer 3 angeschlossen, der selektiv entsprechend einer in ihn einge gebenen Zeilenadresse RA eine Wortleitungsgruppe 30 _i akti viert. An die Bitleitungsgruppen 40 _j (j = 1, 2, 3, . . ., n-1, n) ist ein Bitleitungsdecodierer 4 angeschlossen, der selek tiv entsprechend einer in ihn eingegebenen Spaltenadresse CA eine Bitleitungsgruppe 40 _j aktiviert.

Die Wortleitungsgruppen 30 _i und die Bitleitungsgruppen 40 _j schneiden sich an den Speicherzellen MC_ij. Mit anderen Worten, in entsprechender Beziehung zu mehreren längs jeder Zeile angeordneten Speicherzellen ist eine gemeinsame Wortleitungs gruppe vorgesehen, während in entsprechender Beziehung zu mehreren längs jeder Spalte angeordneten Speicherzellen eine gemeinsame Bitleitungsgruppe vorgesehen ist.

Jede der Wortleitungsgruppen 30i enthält eine Schreibwortlei tung 31 _i, eine Lesewortleitung 33 _i und eine Lesekomplement- Wortleitung 32 _i. Die Lesewortleitung 33 _i und die Lesekomple ment-Wortleitung 32 _i bilden ein Lesewortleitungspaar. Jede der Bitleitungsgruppen 40 _j enthalten eine Schreibdatenbitlei tung 41 _j, eine Schreibdatenkomplement-Bitleitung 42 _j und eine Lesedaten-Bitleitung 43 _j. Die Schreibdaten-Bitleitung 41 _j und die Schreibdatenkomplement-Bitleitung 42 _j bilden ein Schreib daten-Bitleitungspaar.

Fig. 52 ist ein Schaltplan, der eine übliche Struktur jeder Speicherzelle MC zeigt. Da die Struktur der Speicherzellen MC grundsätzlich nicht von der Lage der Zeilen und Spalten (i, j) abhängt, sind die Indizes zur Bezeichnung der Lage der Zeilen und Spalten in Fig. 52 weggelassen.

Die in Fig. 52 gezeigte Speicherzelle MC umfaßt einen (im folgenden als "Ablagezelle" bezeichneten) Ablageteil SC mit einem Inverterpaar L1 und L2, die eine kreuzgekoppelte Zwi schenspeicherschaltung enthalten, eine Leseschaltung RK und die Zugriffstransistoren QN3 und QN4.

Die Transistoren QP1 und QN1 des Inverters L1 in der Ablage zelle SC sind ebenso wie die Transistoren QP2 und QN2 des Inverters L2 in Serie geschaltet. Die Leseschaltung RK ent hält einen Dreizustandsinverter mit den in Serie geschalteten Transistoren QP3, QP4, QN5, QN6.

Als die Transistoren QN1 bis QN6 werden die N-MOSFETs (Me talloxid-Halbleiter-Feldeffekttransistoren) verwendet, wäh rend als die Transistoren QP1 bis QP4 die P-MOSFETs verwendet werden. Zum Beispiel sind die N-MOSFETs vom Oberflächenkanal typ, währen die P-MOSFETs vom Oberflächenkanaltyp oder vom Typ mit einem vergrabenen Kanal sind.

Ferner enthält die Ablagezelle SC ein Paar Knoten N1 und N2 mit einem Paar von Speicherzustandständen: Die Knoten N1 und N2 sind "hoch" bzw. "tief" und umgekehrt. "Hoch" bedeutet einen Logikpegel, der einem höheren Potential als (V_DD + V_SS)/2 entspricht, während "tief" einen Logikpegel bedeutet, der einem tieferen Potential als (V_DD+ V_SS)/2 entspricht, wobei als das Potential V_SS häufig ein Massepotential gewählt wird. "Hoch" und "tief" bezeichnet nicht nur die Logikpegel selbst, sondern auch die ihnen jeweils entsprechenden Potentiale. Welcher der Zustände "hoch" und "tief" als Bit des SRAMs eine "1" darstellt und welcher eine "0" darstellt, ist eine Frage des Entwurfs.

Der N-MOSFET wird eingeschaltet, wenn an sein Gate "hoch" angelegt wird, während er ausgeschaltet wird, wenn "tief" daran angelegt wird. Der P-MOSFET wird eingeschaltet, wenn an sein Gate "tief" angelegt wird, während er ausgeschaltet wird, wenn "hoch" daran angelegt wird. In einem "An"-Zustand fließt Strom zwischen der Source und dem Drain des MOSFETs, um dazwischen eine elektrische Leitung zu schaffen. In einem "Aus"-Zustand sind die Source und der Drain des MOSFETs elek trisch getrennt, wobei zwischen ihnen nahezu kein Strom fließt.

Der Knoten N1 ist der Eingang des Inverters L2, während am Knoten N2 ein Potential ausgegeben wird, das einem Logikpegel entspricht, der komplementär zu dem Logikpegel ist, der dem Potential am Knoten N1 entspricht. Der Knoten N2 ist der Ein gang des Inverters L1, während am Knoten N1 das invertierte Bit eines Logikpegels ausgegeben wird, der komplementär zu dem Logikpegel ist, der dem Potential am Knoten N2 ent spricht. Somit gibt es ein Paar komplementären Logikpegeln entsprechende Ablagezustände.

Der Zugriffstransistor QN3 ist an den Knoten N1 und N4 an die Ablagezelle SC bzw. an die Schreibdaten-Bitleitung 41 ange schlossen. Der Zugriffstransistor QN4 ist an den Knoten N2 und N5 an die Ablagezelle SC bzw. an die Schreibdatenkomple ment-Bitleitung 42 angeschlossen. Die Gates der jeweiligen Zugriffstransistoren QN3 und QN4 sind gemeinsam an die Schreibwortleitung 31 angeschlossen.

In der Leseschaltung RK sind die Drains der jeweiligen Tran sistoren QP4 und QN5 gemeinsam an einen Knoten N3 angeschlos sen. Die Gates der jeweiligen Transistoren QP3 und QN6 sind gemeinsam an den Knoten N1 angeschlossen. Die Gates der Tran sistoren QP4 und QN5 sind an die Lesekomplement-Wortleitung 32 bzw. an die Lesewortleitung 33 angeschlossen. Wie oben beschrieben wurde, wird als die Speicherzelle MC eine stati sche Zweiport-Speicherzelle verwendet.

Zum Lesen von Daten aus der Speicherzelle MC werden an die Lesewortleitung 33 und an die Lesekomplement-Wortleitung 32 komplementäre Logikpegel angelegt. Die Lesewortleitung 33 und die Lesekomplement-Wortleitung 32, die einer in der zu lesen den Speicherzelle MC enthaltenen Zeile entsprechen, werden hoch bzw. tief angesteuert, während die Lesewortleitungen 33 und die Lesekomplement-Wortleitungen 32, die den anderen Zei len entsprechen, tief bzw. hoch angesteuert werden.

Somit werden die beiden Transistoren QP4 und QN5 der Lese schaltung RK in der zu lesenden Speicherzelle MC eingeschal tet. Dies bewirkt, daß ein Inverter, der die Transistoren QP3 und QN6 enthält, über den Knoten N3 einen zum Wert am Knoten N1 komplementären Wert an die Lesedaten-Bitleitung 43 anlegt. Andererseits werden die Transistoren QP4 und QN5 der Lese schaltung RK in jeder der Speicherzellen MC, die nicht gele sen werden sollen, ausgeschaltet. Dadurch wird in jeder der Speicherzellen MC, die nicht gelesen werden sollen, die Lese daten-Bitleitung 43 von der Ablagezelle SC getrennt.

Zum Schreiben von Daten in die Speicherzelle MC wird die Schreibwortleitung 31, die einer Zeile entspricht, die die zu beschreibende Speicherzelle MC enthält, hoch angesteuert, während die Schreibwortleitungen 31, die den anderen Zeilen entsprechen, tief angesteuert werden.

Somit werden die beiden Zugriffstransistoren QN3 und QN4 in der zu beschreibenden Speicherzelle MC eingeschaltet. Dadurch werden die Knoten N1 und N2 der Ablagezelle SC über die Kno ten N4 und N5 mit der Schreibdaten-Bitleitung 41 bzw. mit der Schreibdatenkomplement-Bitleitung 42 verbunden. Andererseits werden die Zugriffstransistoren QN3 und QN4 in jeder der Speicherzellen MC, die nicht beschrieben werden sollen, aus geschaltet. Dies trennt die Knoten N1 und N2 der Ablagezelle SC in jeder der Speicherzellen MC, die nicht beschrieben wer den sollen, von der Schreibdaten-Bitleitung 41 und von der Schreibdatenkomplement-Bitleitung 42.

Da die Logikpegel an den Knoten N1 und N2 der Ablagezelle SC wie oben beschrieben komplementär zueinander sind, werden an die Schreibdaten-Bitleitung 41 und an die Schreibdatenkomple ment-Bitleitung 42, die einer Spalte entsprechen, die die zu beschreibende Speicherzelle MC enthält, komplementäre Logik pegel angelegt. Daraufhin werden die an die Schreibdaten-Bit leitung 41 und an die Schreibdatenkomplement-Bitleitung 42 angelegten Logikpegel in die Knoten N1 bzw. N2 geschrieben.

Nach der Schreiboperation wird die Schreibwortleitung 31 tief angesteuert, um die Zugriffstransistoren QN3 und QN4 auszu schalten. Dadurch wird die Ablagezelle SC von dem Schreibda ten-Bitleitungspaar getrennt. Somit werden die in der Ablage zelle SC gehaltenen Daten nicht erneut geschrieben, während die Ablagezelle SC in einen Standby-Zustand versetzt wird.

Wenn die Schreibwortleitung 31 während einer Schreiboperation hoch angesteuert wird, werden in der obengenannten Konstruk tion die Zugriffstransistoren QN3 und QN4 in sämtlichen in der gleichen Zeile wie die zu beschreibende Speicherzelle MC liegenden Speicherzellen MC eingeschaltet. Somit werden wäh rend der Schreiboperation die Knoten N1 und N2 in den in der gleichen Zelle wie die zu beschreibende Speicherzelle MC lie genden Speicherzellen MC, die aber nicht beschrieben werden sollen, über die Zugriffstransistoren QN3 und QN4 mit der Schreibdaten-Bitleitung 41 bzw. mit der Schreibdatenkomple ment-Bitleitung 42 verbunden.

Andererseits werden die Schreibdaten-Bitleitungen 41 und die Schreibdatenkomplement-Bitleitungen 42, die den Spalten ent sprechen, die die nicht zu beschreibenden Speicherzellen MC enthalten, normalerweise auf ein gleiches Potential vorgela den. Dieses Vorladungspotential beträgt beispielsweise V_DD, (V_DD + V_SS/2 oder V_SS. In Abhängigkeit von den Potentialen an den Knoten N1 und N2 in jeder dieser Speicherzellen MC wird somit entweder die Schreibdaten-Bitleitung 41 oder die Schreibdatenkomplement-Bitleitung 42 auf V_SS gezogen, während die andere auf (V_DD - V_thn) gezogen wird (wobei angenommen wird, daß das an die Schreibwortleitung 31 angelegte Poten tial V_DD und die Schwellenspannung V_thn der Transistoren QN3 und QN4 größer als null sind). Das Anlegen des Potentials über die Knoten N1 und N2 an dieses vorgeladene Schreibdaten- Bitleitungspaar führt zu einem unerwünschten Verbrauch von elektrischer Leistung.

Außerdem unterliegt das Bitleitungspaar, an das durch die Ablagezelle SC in der obenbeschriebenen Weise das Potential angelegt wird, einer weiteren Vorladeoperation zur Vorberei tung auf die nächste Schreiboperation. Diese Vorladeoperatio nen führt ebenfalls zu einem unerwünschten Verbrauch an elek trischer Leistung.

Fig. 53 ist beispielsweise ein im US-Patent Nr. 6.005.794 offenbarter Schaltplan einer Konfiguration einer Speicher zelle MC, die vorgeschlagen wurde, um den obenerwähnten Lei stungsverbrauch zu vermeiden.

Die NMOS-Transistoren QN9 und QN10 sind zwischen dem Knoten N1 und einem (im folgenden auch "Potentialpunkt V_SS" genann ten) Potentialpunkt, durch den das Potential V_SS, z. B. ein Massepotential, angelegt wird, in Serie geschaltet. Das Gate des NMOS-Transistors QN9 ist am Knoten N4 an die Schreibda ten-Bitleitung 41 angeschlossen, während das Gate des NMOS- Transistors QN10 an die Schreibwortleitung 31 angeschlossen ist. Ähnlich sind die NMOS-Transistoren QN11 und QN12 zwi schen dem Knoten N2 und dem Potentialpunkt V_SS in Serie ge schaltet. Das Gate des NMOS-Transistors QN11 ist am Knoten N5 an die Schreibdatenkomplement-Bitleitung 42 angeschlossen, während das Gate des NMOS-Transistors QN12 an die Schreib wortleitung 31 angeschlossen ist.

Die Schreibwortleitung 31, die der zu beschreibenden Spei cherzelle MC (d. h. der Speicherzelle MC in einer ausgewähl ten Zeile) entspricht, wird hoch angesteuert, um die Transi storen QN10 und QN12 während einer Schreiboperation einzu schalten. An die Schreibdaten-Bitleitung 41 und an die Lese daten-Bitleitung 43, die der Speicherzelle MC (d. h. der Speicherzelle in einer ausgewählten Spalte) entsprechen, wer den komplementäre Logikpegel angelegt, um einen der Transi storen QN9 und QN11 einzuschalten. Wenn die Schreibdaten-Bit leitung 41 und die Schreibdatenkomplement-Bitleitung 42 hoch bzw. tief sind, wird an den Knoten N1 ein Logikpegel "tief" angelegt. Dies zieht den Knoten N2 hoch. Wenn demgegenüber die Schreibdaten-Bitleitung 41 und die Schreibdatenkomple ment-Bitleitung 42 tief bzw. hoch sind, wird an den Knoten N2 ein Logikpegel "tief" angelegt. Dies zieht den Knoten N1 hoch.

In einer solchen Schreiboperation werden sämtliche nicht aus gewählten Schreibdaten-Bitleitungspaare auf das Potential V_SS angesteuert. Die Transistoren QN9 und QN11 in den nicht zu beschreibenden Speicherzellen MC werden ausgeschaltet. Somit werden die Knoten N1 und N2 in den Speicherzellen MC, die in der Zeile liegen, die der ausgewählten Schreibwortleitung 31 entspricht, die hoch ist, nicht von außerhalb der Ablagezelle SC auf irgendein Potential gezogen. Mit anderen Worten, dies ist vorteilhaft, da der obenerwähnte unerwünschte Leistungs verbrauch verhindert wird.

Allerdings gibt es in dieser Schaltung ein Problem dahinge hend, daß eine Schreiboperation, die den gespeicherten Inhalt der Ablagezelle SC ändert, viel Zeit benötigt. Genauer wird in dieser Schaltung einer der Knoten N1 und N2 von außerhalb der Ablagezelle SC tief gezogen, während die Schaltung aber nicht in der Lage ist, den anderen Knoten von außerhalb der Ablagezelle SC aus hochzuziehen. Wenn z. B. die Knoten N1 und N2, die hoch bzw. tief sind, in ihre komplementären Zustände invertiert werden sollen, werden die Transistoren QN9 und QN10 eingeschaltet, wobei sie den Knoten N1 zu entladen ver suchen. Da aber der Knoten N2 ursprünglich tief ist und nicht von außerhalb der Ablagezelle SC hochgezogen wird, versucht der Inverter L1, den Knoten N1 hochzuhalten. Die Ablagezelle SC ist so beschaffen, daß sie einen hohen statischen Rausch grenzwert besitzt, um die Daten stabil zu halten. Somit kann diese Schaltung den gespeicherten Inhalt der Ablagezelle SC nicht allein durch Entladen des Knotens N1 schnell invertie ren.

Der Erfindung liegt daher die Aufgabe zugrunde, eine Technik zu schaffen, bei der der unerwünschte Leistungsverbrauch ge senkt wird, während gleichzeitig eine Schreiboperation, die einen gespeicherten Inhalt invertiert, schnell ausgeführt wird.

Diese Aufgabe wird erfindungsgemäß gelöst durch eine Spei chervorrichtung nach einem der Ansprüche 1, 9, 15 oder 18. Weiterbildungen der Erfindung sind in den abhängigen Ansprü chen angegeben.

Gemäß einem ersten Aspekt der Erfindung enthält eine Spei chervorrichtung: (a) mehrere Wortleitungsgruppen, die jeweils (a-1) eine Schreibwortleitung enthalten; (b) mehrere Bitlei tungsgruppen, die jeweils (b-1) eine Schreibdaten-Bitleitung enthalten, und (b-2) eine Schreibsteuerleitung, die in ent sprechender Beziehung zu der Schreibdaten-Bitleitung vorgese hen ist; und (c) mehrere Speicherzellen, die jeweils in ent sprechender Beziehung zu einer der Wortleitungsgruppen und zu einer der Bitleitungsgruppen vorgesehen sind, wobei jede der Speicherzellen enthält: (c-1) eine Ablagezelle mit einem er sten Ablageknoten und (c-2) einen ersten Schalter, der zwi schen die Schreibdaten-Bitleitung der einen ihr entsprechen den Bitleitungsgruppe der Bitleitungsgruppen und den ersten Ablageknoten geschaltet ist, wobei der erste Schalter nur dann leitend ist, wenn sowohl die Schreibwortleitung der ei nen ihr entsprechenden Wortleitungsgruppe der Wortleitungs gruppen als auch die Schreibsteuerleitung aktiv ist, wobei die Schreibsteuerleitung aktiv ist, wenn eine zugeordnete Bitleitungsgruppe der Bitleitungsgruppen, die die Schreib steuerleitung enthält, ausgewählt ist, während sie inaktiv ist, wenn die zugeordnete eine Bitleitungsgruppe der Bitlei tungsgruppen nicht ausgewählt ist.

Gemäß einem zweiten Aspekt der Erfindung enthält jede der Bitleitungsgruppen in der Speichervorrichtung des ersten Aspekts (b-3) eine Schreibdatenkomplement-Bitleitung, die in entsprechender Beziehung zu der Schreibdaten-Bitleitung vor gesehen ist. Die Ablagezelle enthält jeweils (c-1-1) einen zweiten Ablageknoten, der einen zu einem Logikpegel an dem ersten Ablageknoten komplementären Logikpegel empfängt. Jede der Speicherzellen enthält (c-3) einen zweiten Schalter, der zwischen die Schreibdatenkomplement-Bitleitung der einen ihr entsprechenden Bitleitungsgruppe der Bitleitungsgruppen und den zweiten Ablageknoten geschaltet ist, wobei der zweite Schalter nur dann leitend ist, wenn sowohl die Schreibwort leitung der einen ihr entsprechenden Wortleitungsgruppe der Wortleitungsgruppen als auch die Schreibsteuerleitung aktiv ist. Die Schreibdaten-Bitleitung und die Schreibdatenkomple ment-Bitleitung haben zueinander komplementäre Logikpegel, wenn eine zugeordnete Bitleitungsgruppe der Bitleitungsgrup pen, die die Schreibdaten-Bitleitung und die Schreibdatenkom plement-Bitleitung enthält, ausgewählt ist, während sie den gleichen Logikpegel haben, wenn die zugeordnete eine Bitlei tungsgruppe der Bitleitungsgruppen nicht ausgewählt ist. Die Schreibsteuerleitung enthält das Exklusiv-ODER der Schreibda ten-Bitleitung und der Schreibdatenkomplement-Bitleitung in der einen Bitleitungsgruppe der Bitleitungsgruppen.

Gemäß einem dritten Aspekt der Erfindung werden in der Spei chervorrichtung gemäß dem zweiten Aspekt vorzugsweise die Potentiale auf der Schreibdaten-Bitleitung und auf der Schreibdatenkomplement-Bitleitung nicht invertierend ver stärkt und daraufhin Exklusiv-ODER-verknüpft.

Gemäß einem vierten Aspekt der Erfindung enthält der erste Schalter in der Speichervorrichtung des ersten, zweiten oder dritten Aspekts vorzugsweise: (c-2-1) einen ersten Transistor mit einer Steuerelektrode, die an die Schreibsteuerleitung angeschlossen ist, sowie mit einer ersten und einer zweiten Stromelektrode; und (c-2-2) einen zweiten Transistor mit ei ner Steuerelektrode, die an die Schreibwortleitung ange schlossen ist, sowie mit einer ersten und einer zweiten Stromelektrode. Die erste und die zweite Stromelektrode des ersten Transistors und die erste und die zweite Stromelek trode des zweiten Transistors sind zwischen dem ersten Abla geknoten und der Schreibdaten-Bitleitung in Serie geschaltet.

Gemäß einem fünften Aspekt der Erfindung enthält der erste Schalter in der Speichervorrichtung des vierten Aspekts vor zugsweise: (c-2-3) einen dritten Transistor mit einer Steuer elektrode, die einen zu einem Logikpegel auf der Schreibsteu erleitung komplementären Logikpegel empfängt, einer ersten Stromelektrode, die an die zweite Stromelektrode des ersten Transistors angeschlossen ist, und einer zweiten Stromelek trode, die an die erste Stromelektrode des ersten Transistors angeschlossen ist, wobei sich der Leitungstyp des dritten Transistors von dem des ersten Transistors unterscheidet; und (c-2-4) einen vierten Transistor mit einer Steuerelektrode, die einen zu einem Logikpegel auf der Schreibwortleitung kom plementären Logikpegel empfängt, einer ersten Stromelektrode, die an die zweite Stromelektrode des zweiten Transistors an geschlossen ist, und einer zweiten Stromelektrode, die an die erste Stromelektrode des zweiten Transistors angeschlossen ist, wobei sich der Leitungstyp des vierten Transistors von dem des zweiten Transistors unterscheidet.

Gemäß einem sechsten Aspekt der Erfindung besitzen in der Speichervorrichtung des vierten oder fünften Aspekts vorzugs weise die erste Stromelektrode des ersten Transistors und die zweite Stromelektrode des zweiten Transistors ein gemeinsames Gebiet.

Gemäß einem siebenten Aspekt der Erfindung enthält der erste Schalter in der Speichervorrichtung des ersten bis dritten Aspekts vorzugsweise: (c-2-1) einen ersten Transistor mit einer Steuerelektrode, einer ersten Stromelektrode, die an die Schreibdaten-Bitleitung angeschlossen ist, und einer zweiten Stromelektrode, die an den ersten Ablageknoten ange schlossen ist; und (c-2-2) einen zweiten Transistor mit einer Steuerelektrode, die an die Schreibsteuerleitung angeschlos sen ist, einer ersten Stromelektrode, die an die Steuerelek trode des ersten Transistors angeschlossen ist, und einer zweiten Stromelektrode, die an die Schreibwortleitung ange schlossen ist.

Gemäß einem achten Aspekt der Erfindung enthält der erste Schalter in der Speichervorrichtung des ersten bis dritten Aspekts vorzugsweise: (c-2-1) einen ersten Transistor mit einer Steuerelektrode, die an die Schreibwortleitung ange schlossen ist, einer ersten Stromelektrode und einer zweiten Stromelektrode, die an die Schreibsteuerleitung angeschlossen ist; und (c-2-2) einen zweiten Transistor mit einer Steuer elektrode, die an die erste Stromelektrode des ersten Transi stors angeschlossen ist, einer ersten Stromelektrode, die an die Schreibdaten-Bitleitung angeschlossen ist, und einer zweiten Stromelektrode, die an den ersten Ablageknoten ange schlossen ist.

Gemäß einem neunten Aspekt der Erfindung enthält eine Spei chervorrichtung: (a) mehrere Wortleitungsgruppen, die jeweils (a-1) eine Schreibwortleitung enthalten; (b) mehrere Bitlei tungsgruppen, die jeweils (b-1) eine Schreibdaten-Bitleitung und (b-2) eine Schreibsteuerleitung, die in entsprechender Beziehung zu der Schreibdaten-Bitleitung vorgesehen ist, ent halten; und (c) mehrere Speicherzellen, die jeweils in ent sprechender Beziehung zu einer der Wortleitungsgruppen und zu einer der Bitleitungsgruppen vorgesehen sind, wobei jede der Speicherzellen enthält: (c-1) eine Ablagezelle mit einem er sten Ablageknoten und (c-2) einen ersten Potentialeinstellab schnitt, der nur dann, wenn sowohl die Schreibwortleitung der einen ihr entsprechenden Wortleitungsgruppe der Wortleitungs gruppen als auch die Schreibsteuerleitung aktiv ist, einen zu einem Logikzustand auf der Schreibdaten-Bitleitung der einen ihr entsprechenden Bitleitungsgruppe der Bitleitungsgruppen komplementären Logikzustand an den ersten Ablageknoten lie fert, wobei die Schreibsteuerleitung aktiv ist, wenn eine zugeordnete Bitleitungsgruppe der Bitleitungsgruppen, die die Schreibsteuerleitung enthält, ausgewählt ist, während sie in aktiv ist, wenn die zugeordnete eine Bitleitungsgruppe der Bitleitungsgruppen nicht ausgewählt ist.

Gemäß einem zehnten Aspekt der Erfindung enthält die erste Potentialeinstellvorrichtung in der Speichervorrichtung des neunten Aspekts vorzugsweise: (c-2-1) einen ersten Potential punkt zum Anlegen eines Potentials, das einem ersten Logikpe gel entspricht; (c-2-2) einen ersten Schalter zum Steuern der elektrischen Leitung zwischen dem ersten Ablageknoten und einem ersten Anschlußpunkt in Abhängigkeit von einem Logikpe gel auf der Schreibsteuerleitung; und (c-2-3) einen zweiten Schalter zum Steuern der elektrischen Leitung zwischen dem ersten Anschlußpunkt und dem ersten Potentialpunkt sowohl in Abhängigkeit vom Logikpegel auf der Schreibdaten-Bitleitung als auch von einem Logikpegel auf der Schreibwortleitung.

Gemäß einem elften Aspekt der Erfindung enthält der erste Potentialeinstellabschnitt in der Speichervorrichtung des zehnten Aspekts vorzugsweise: (c-2-4) einen zweiten Potenti alpunkt zum Anlegen eines Potentials, das einem zu dem ersten Logikpegel komplementären zweiten Logikpegel entspricht; und (c-2-5) einen dritten Schalter zum Steuern der elektrischen Leitung zwischen dem ersten Anschlußpunkt und dem zweiten Potentialpunkt sowohl in Abhängigkeit vom Logikpegel auf der Schreibdaten-Bitleitung als auch von einem zu dem Logikpegel auf der Schreibwortleitung komplementären Logikpegel.

Gemäß einem zwölften Aspekt der Erfindung enthält der erste Potentialeinstellabschnitt in der Speichervorrichtung des neunten Aspekts vorzugsweise: (c-2-1) einen ersten Potential punkt zum Anlegen eines einem ersten Logikpegel entsprechen den Potentials; (c-2-2) einen ersten Schalter zum Steuern der elektrischen Leitung zwischen dem ersten Ablageknoten und ei nem ersten Anschlußpunkt in Abhängigkeit von einem Logikpegel auf der Schreibwortleitung; und (c-2-3) einen zweiten Schal ter zum Steuern der elektrischen Leitung zwischen dem ersten Anschlußpunkt und dem ersten Potentialpunkt sowohl in Abhän gigkeit vom Logikpegel auf der Schreibsteuerleitung als auch vom Logikpegel auf der Schreibdaten-Bitleitung.

Gemäß einem dreizehnten Aspekt der Erfindung enthält der er ste Potentialeinstellabschnitt in der Halbleitervorrichtung des zwölften Aspekts vorzugsweise: (c-2-4) einen zweiten Po tentialpunkt zum Anlegen eines Potentials, das einem zu dem ersten Logikpegel komplementären zweiten Logikpegel ent spricht; und (c-2-5) einen dritten Schalter zum Steuern der elektrischen Leitung zwischen dem ersten Anschlußpunkt und dem zweiten Potentialpunkt sowohl in Abhängigkeit von einem zu dem Logikpegel auf der Schreibsteuerleitung komplementären Logikpegel als auch vom Logikpegel auf der Schreibdaten-Bit leitung.

Gemäß einem vierzehnten Aspekt der Erfindung ist der erste Transistor in der Speichervorrichtung des vierten oder sie benten Aspekts vorzugsweise ein auf einem SOI-Substrat ausge bildeter NMOS-Transistor; wobei an die inaktive Schreibwort leitung ein Potential angelegt wird, das eine Durchlaßspan nung an der ersten Stromelektrode des ersten Transistors und am Körper mildert.

Gemäß einem fünfzehnten Aspekt der Erfindung umfaßt eine Speichervorrichtung: (a) mehrere Wortleitungsgruppen, die je weils (a-1) eine Schreibwortleitung enthalten; (b) mehrere Bitleitungsgruppen, die jeweils (b-1) eine Schreibdaten-Bit leitung enthalten; und (c) mehrere Speicherzellen, die je weils in entsprechender Beziehung zu einer der Wortleitungs gruppen und zu einer der Bitleitungsgruppen vorgesehen sind, wobei jede der Speicherzellen enthält: (c-1) eine Ablagezelle mit einem ersten Ablageknoten, (c-2) einen Schalter, der zwi schen den ersten Ablageknoten und einen ersten Potentialpunkt geschaltet ist und ein einem ersten Logikzustand entsprechen des erstes Potential anlegt, und (c-3) eine Steuervorrich tung, die eine Offen/Geschlossen-Steuerung des Schalters in Abhängigkeit von einem Logikzustand auf der Schreibdaten-Bit leitung der einen ihr entsprechenden Bitleitungsgruppe der Bitleitungsgruppen ermöglicht, wenn die Schreibwortleitung der einen ihr entsprechenden Wortleitungsgruppe der Wortlei tungsgruppen aktiv ist.

Gemäß einem sechzehnten Aspekt der Erfindung enthält der Schalter in der Speichervorrichtung des fünfzehnten Aspekts vorzugsweise: (c-2-1) einen ersten Transistor mit einer er sten Stromelektrode, die an den ersten Ablageknoten ange schlossen ist, mit einer zweiten Stromelektrode, die an den ersten Potentialpunkt angeschlossen ist, und mit einer Steu erelektrode. Die Steuervorrichtung enthält (c-3-1) einen zweiten Transistor mit einer ersten Stromelektrode, die an die Steuerelektrode des ersten Transistors angeschlossen ist, einer zweiten Stromelektrode, die an die Schreibdaten-Bitlei tung angeschlossen ist, und einer Steuerelektrode, die an die Schreibwortleitung angeschlossen ist.

Gemäß einem siebzehnten Aspekt der Erfindung enthält die Steuervorrichtung in der Speichervorrichtung des sechzehnten Aspekts vorzugsweise (c-3-2) einen dritten Transistor mit einer ersten Stromelektrode, die an die zweite Stromelektrode des zweiten Transistors angeschlossen ist, einer zweiten Stromelektrode, die an die erste Stromelektrode des zweiten Transistors angeschlossen ist, und einer Steuerelektrode, die ein Potential empfängt, das einem zu einem Logikpegel auf der Schreibwortleitung komplemehtären Logikpegel entspricht.

Gemäß einem achtzehnten Aspekt der Erfindung umfaßt eine Speichervorrichtung: (a) mehrere Schreibwortleitungen; (b) mehrere Schreibdatenbitleitungen; und mehrere Speicherzellen, die jeweils in entsprechender Beziehung zu einer der Schreib wortleitungen und zu einer der Schreibdatenbitleitungen vor gesehen sind, wobei jede der Speicherzellen enthält: (c-1) eine Ablagezelle mit einem Ablageknoten, (c-2) einen ersten Transistor, dessen elektrische Leitung durch einen auf der einen der Schreibdatenbitleitungen angeordneten Logikzustand gesteuert wird, und (c-3) einen zweiten Transistor, dessen elektrische Leitung durch einen auf der einen der Schreib wortleitungen angeordneten Logikzustand gesteuert wird, wobei der Ablageknoten lediglich durch eine Serienschaltung des ersten Transistors und des zweiten Transistors an einen er sten Potentialpunkt angeschlossen ist, der ein erstes Poten tial liefert, das einem ersten Logikzustand entspricht, wobei die Ablagezelle ferner enthält: einen dritten Transistor mit einer ersten Stromelektrode, die an den Ablageknoten ange schlossen ist, einer zweiten Stromelektrode, die ein zweites Potential empfängt, das einem zu dem ersten Logikzustand kom plementären Logikzustand entspricht, und einer Steuerelek trode, und einen vierten Transistor mit einer ersten Strom elektrode, die an die Steuerelektrode des dritten Transistors angeschlossen ist, einer zweiten Stromelektrode, die das zweite Potential empfängt, und einer Steuerelektrode, der an den Ablageknoten angeschlossen ist.

Gemäß einem neunzehnten Aspekt der Erfindung umfaßt in der Speichervorrichtung des vierten Aspekts die Ablagezelle vor zugsweise ein Paar kreuzgekoppelter Transistoren.

Gemäß einem zwanzigsten Aspekt der Erfindung unterscheiden sich in der Speichervorrichtung des vierten Aspekts der Lei tungstyp des ersten Transistors und der Leitungstyp des zwei ten Transistors vorzugsweise voneinander.

In einer Speichervorrichtung gemäß dem ersten Aspekt der Er findung ist in einer zu beschreibenden Speicherzelle während einer Schreiboperation sowohl die Schreibwortleitung als auch die Schreibsteuerleitung aktiv, um den ersten Ablageknoten über den ersten Schalter mit der Schreibdaten-Bitleitung zu verbinden. Somit dauert das Invertieren des im ersten Ablage knoten zu speichernden Logikpegels unabhängig von dem an der Schreibdaten-Bitleitung anliegenden Logikpegel kurze Zeit. Andererseits ist die Schreibsteuerleitung in jeder der nicht zu beschreibenden Speicherzellen inaktiv. Folglich verbindet der erste Schalter nicht den ersten Ablageknoten mit der Schreibdaten-Bitleitung. Dies senkt den unerwünschten Lei stungsverbrauch in den nicht zu beschreibenden Speicherzel len.

In der Speichervorrichtung gemäß dem zweiten Aspekt der Er findung werden die Schreibdaten-Bitleitung und die Schreibda tenkomplement-Bitleitung in jeder der nicht ausgewählten Bit leitungsgruppen vorgeladen. Diese Vorladeoperation steuert normalerweise die Schreibdaten-Bitleitung und die Schreibda tenkomplement-Bitleitung auf das gleiche Potential an. Somit deaktiviert die Exklusiv-ODER-Verknüpfung der Schreibdaten- Bitleitung und der Schreibdatenkomplement-Bitleitung die Schreibsteuerleitung.

In der Speichervorrichtung gemäß dem dritten Aspekt der Er findung wird das Exklusiv-ODER selbst dann richtig geliefert, wenn das während der Vorladeoperation an die Schreibdaten- Bitleitung und an die Schreibdatenkomplement-Bitleitung anzu legende Potential zwischen zwei Potentialen liegt, die kom plementären Logikpegeln entsprechen.

In der Speichervorrichtung gemäß dem vierten, siebenten oder achten Aspekt der Erfindung wird der erste Schalter durch die Verwendung des ersten und des zweiten Transistors realisiert.

Bei der Speichervorrichtung gemäß dem fünften Aspekt der Er findung kann die Verringerung des an den ersten Ablageknoten anzulegenden Potentials um die Schwellenspannung des ersten und des zweiten Transistors unter das an die Schreibdaten- Bitleitung anzulegende Potential verhindert werden. Dies be seitigt die Notwendigkeit, eine Schaltung zum Erhöhen des Potentials auf der Schreibwortleitung vorzusehen.

In der Speichervorrichtung gemäß dem sechsten Aspekt der Er findung ist der erste Schalter mit einer kleineren Fläche realisiert.

In der Speichervorrichtung gemäß dem neunten, zehnten, elf ten, zwölften oder dreizehnten Aspekt der Erfindung sind wäh rend einer Schreiboperation in einer zu beschreibenden Spei cherzelle sowohl die Schreibwortleitung als auch die Schreib steuerleitung aktiv. In diesem Fall wird an den ersten Abla geknoten der zu dem Logikpegel an der Schreibdaten-Bitleitung komplementäre Logikpegel angelegt. Anderseits ist die Schreibsteuerleitung in jeder der nicht zu beschreibenden Speicherzellen inaktiv. Daraufhin legt der Abschnitt zum Ein stellen des ersten Potentials keinen Logikpegel an den ersten Ablageknoten an. Dies senkt den unerwünschten Leistungsver brauch in den Speicherzellen.

Bei der Speichervorrichtung gemäß dem vierzehnten Aspekt der Erfindung kann ein effektiver Basis-Strom, der zwischen dem ersten Stromknoten und dem Körper des zweiten Transistors fließt, wenn die Schreibwortleitung inaktiv ist, selbst dann unterdrückt werden, wenn der zweite Transistor auf dem SOI- Substrat ausgebildet ist, wodurch die sogenannte "Halbaus wahl-Schreibstörung" beseitigt wird.

Wenn in der Speichervorrichtung gemäß dem fünfzehnten oder sechzehnten Aspekt der Erfindung die Schreibwortleitung aktiv ist, wird der Schalter in Abhängigkeit vom Logikpegel auf der Schreibdaten-Bitleitung offen/geschlossen gesteuert, um die elektrische Leitung/Nichtleitung zwischen dem ersten Ablage knoten und dem ersten Potentialpunkt zu steuern. Es gibt kei nen Weg, über den elektrische Ladungen direkt zwischen dem ersten Ablageknoten und der Schreibdaten-Bitleitung laufen. Somit wird die Schreibdaten-Bitleitung in der zu beschreiben den Speicherzelle oder in den an die gleiche Schreibwortlei tung wie die zu beschreibende Speicherzelle angeschlossenen Speicherzellen durch die Ablagezelle weder geladen noch ent laden, wodurch der unerwünschte Leistungsverbrauch vermieden wird. Außerdem wird die Leseoperation aus den an die gleiche Schreibwortleitung wie die zu beschreibende Speicherzelle angeschlossenen Speicherzellen schnell ausgeführt.

Bei der Speichervorrichtung gemäß dem siebzehnten Aspekt der Erfindung kann eine genaue An/Aus-Steuerung des ersten Tran sistors erreicht werden.

In der Speichervorrichtung gemäß dem achtzehnten Aspekt der Erfindung gibt es keinen Weg, über den sich die elektrischen Ladungen zwischen dem Ablageknoten und der einen der Schreib datenbitleitungen bewegen. Somit wird die eine der Schreibda tenbitleitungen in einer zu beschreibenden Speicherzelle oder in jeder Speicherzelle, die die eine der Schreibwortleitungen mit der zu beschreibenden Speicherzelle gemeinsam nutzt, we der durch die Ablagezelle geladen noch entladen. Dies besei tigt den unerwünschten Leistungsverbrauch. Die Ablagezelle umfaßt den kreuzgekoppelten dritten und vierten Transistor, um im Vergleich zu einer Ablagezelle, die ein Paar kreuzge koppelter Inverter enthält, eine Flächenverringerung um die Fläche von zwei Transistoren pro Ablagezelle zu erreichen. Ferner kann die Ablagezelle in dem achtzehnten Aspekt eine schnelle Schreiboperation ausführen.

In der Speichervorrichtung gemäß dem neunzehnten Aspekt der Erfindung kann die Ablagezelle im Vergleich zu einer Ablage zelle, die ein Paar kreuzgekoppelter Inverter enthält, eine Flächenverringerung um die Fläche zweier Transistoren pro Ablagezelle erreichen.

In der Speichervorrichtung gemäß dem zwanzigsten Aspekt der Erfindung ist der ungünstigste Wert (Maximalwert) der zum Stabilisieren des Ablageknotens erforderlichen Zeit niedriger als in einer Konfiguration, in der der erste und der zweite Transistor vom gleichen Leitungstyp sind.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsformen der Erfindung anhand der Figuren. Von den Figuren zeigen:

Fig. 1 konzeptionell einen SRAM gemäß einer ersten bevorzugten Ausführungsform der Erfindung;

Fig. 2 einen Schaltplan einer einzelnen Speicherzelle gemäß der ersten bevorzugten Ausführungsform der Erfindung;

Fig. 3 einen Schaltplan eines Dreizustandsinverters;

Fig. 4-9 Schaltpläne von XOR-Schaltungen;

Fig. 10 einen Schaltplan einer Abwandlung der ersten bevorzugten Ausführungsform der Erfindung;

Fig. 11 schematisch die erste bevorzugte Ausführungsform der Erfindung;

Fig. 12 konzeptionell einen SRAM gemäß einer zweiten bevorzugten Ausführungsform der Erfindung;

Fig. 13 einen Schaltplan einer einzelnen Speicherzelle gemäß der zweiten bevorzugten Ausführungsform der Erfindung;

Fig. 14 einen Schaltplan einer Abwandlung der zweiten be vorzugten Ausführungsform der Erfindung;

Fig. 15 einen Schaltplan einer weiteren Abwandlung der zweiten bevorzugten Ausführungsform der Erfin dung;

Fig. 16 einen Schaltplan einer einzelnen Speicherzelle gemäß einer dritten bevorzugten Ausführungsform der Erfindung;

Fig. 17 einen Schaltplan einer Abwandlung der dritten be vorzugten Ausführungsform der Erfindung;

Fig. 18 einen Schaltplan einer einzelnen Speicherzelle gemäß einer vierten bevorzugten Ausführungsform der Erfindung;

Fig. 19 einen Schaltplan einer Abwandlung der vierten be vorzugten Ausführungsform der Erfindung;

Fig. 20 einen Schaltplan einer einzelnen Speicherzelle gemäß einer fünften bevorzugten Ausführungsform der Erfindung;

Fig. 21 einen Schaltplan einer Speicherzelle gemäß einer ersten Abwandlung der fünften bevorzugten Ausfüh rungsform der Erfindung;

Fig. 22 einen Schaltplan einer Speicherzelle gemäß einer zweiten Abwandlung der fünften bevorzugten Aus führungsform der Erfindung;

Fig. 23 einen Schaltplan einer Speicherzelle gemäß einer dritten Abwandlung der fünften bevorzugten Aus führungsform der Erfindung;

Fig. 24 einen Schaltplan einer Speicherzelle gemäß einer vierten Abwandlung der fünften bevorzugten Aus führungsform der Erfindung;

Fig. 25 einen Schaltplan einer Speicherzelle gemäß einer fünften Abwandlung der fünften bevorzugten Aus führungsform der Erfindung;

Fig. 26 einen Schaltplan einer Speicherzelle gemäß einer sechsten Abwandlung der fünften bevorzugten Aus führungsform der Erfindung;

Fig. 27 einen Schaltplan mehrerer Speicherzellen gemäß der sechsten Abwandlung der fünften bevorzugten Ausführungsform der Erfindung;

Fig. 28 eine Querschnittsansicht eines Zugriffstransi stors;

Fig. 29 einen Schaltplan einer Speicherzelle zur Verwen dung in einem Zweiport-SRAM;

Fig. 30 konzeptionell einen SRAM gemäß einer siebenten bevorzugten Ausführungsform der Erfindung;

Fig. 31 einen Schaltplan einer einzelnen Speicherzelle gemäß der siebenten bevorzugten Ausführungsform der Erfindung;

Fig. 32 einen Schaltplan einer Speicherzelle gemäß einer Abwandlung der siebenten bevorzugten Ausführungs form der Erfindung;

Fig. 33 einen Schaltplan einer Speicherzelle gemäß einer weiteren Abwandlung der siebenten bevorzugten Ausführungsform der Erfindung;

Fig. 34 einen Schaltplan einer einzelnen Speicherzelle gemäß einer achten bevorzugten Ausführungsform der Erfindung;

Fig. 35A-E Zeitablaufpläne des Betriebs der Speicherzelle gemäß der achten bevorzugten Ausführungsform der Erfindung;

Fig. 36 einen Schaltplan eines Teils einer Anordnung von Speicherzellen in einer Matrix gemäß der achten bevorzugten Ausführungsform der Erfindung;

Fig. 37 einen Schaltplan einer Speicherzelle gemäß einer ersten Abwandlung der achten bevorzugten Ausfüh rungsform der Erfindung;

Fig. 38 einen Schaltplan einer Speicherzelle gemäß einer zweiten Abwandlung der achten bevorzugten Ausfüh rungsform der Erfindung;

Fig. 39 einen Schaltplan einer Speicherzelle gemäß einer dritten Abwandlung der achten bevorzugten Ausfüh rungsform der Erfindung;

Fig. 40 einen Schaltplan einer Speicherzelle gemäß einer vierten Abwandlung der achten bevorzugten Ausfüh rungsform der Erfindung;

Fig. 41 einen Schaltplan einer Speicherzelle gemäß einer fünften Abwandlung der achten bevorzugten Ausfüh rungsform der Erfindung;

Fig. 42 einen Schaltplan einer Speicherzelle gemäß einer sechsten Abwandlung der achten bevorzugten Aus führungsform der Erfindung;

Fig. 43 einen Schaltplan einer Speicherzelle gemäß einer siebenten Abwandlung der achten bevorzugten Aus führungsform der Erfindung;

Fig. 44 einen Schaltplan mehrerer Speicherzellen gemäß einer sechsten Abwandlung der achten bevorzugten Ausführungsform der Erfindung;

Fig. 45 einen Schaltplan mehrerer Speicherzellen gemäß der siebenten Abwandlung der achten bevorzugten Ausführungsform der Erfindung;

Fig. 46 einen Schaltplan einer einzelnen Speicherzelle gemäß einer neunten bevorzugten Ausführungsform der Erfindung;

Fig. 47-49 Schaltpläne von Abwandlungen der neunten bevorzugten Ausführungsform der Erfindung;

Fig. 50 einen Schaltplan einer weiteren Anwandlung der neunten bevorzugten Ausführungsform der Erfin dung;

Fig. 51 die bereits erwähnte Konzeption eines SRAMs;

Fig. 52, 53 die bereits erwähnten Schaltpläne von Speicher zellen des Standes der Technik; und

Fig. 54 einen Blockschaltplan einer Verbindung zwischen einem Zweiport-SRAM und einer Vorrichtung zum Steuern von dessen Betrieb.

Es werden nun bevorzugte Ausführungsformen der Erfindung dis kutiert, wobei ein Logikpegel "hoch" und ein Logikpegel "tief", soweit nicht anders angegeben, als ein Zustand be schrieben werden, in dem eine Wortleitung aktiv oder ausge wählt bzw. inaktiv oder nicht ausgewählt ist. Falls erforder lichenfalls die Leitungstypen der zu verwendenden Transisto ren geändert werden, betrifft die folgende Beschreibung die inverse Beziehung zwischen diesen Zuständen.

Erste bevorzugte Ausführungsform

Fig. 1 zeigt konzeptionell einen SRAM gemäß einer ersten be vorzugten Ausführungsform der Erfindung mit einer Speicher zellenanordnung und mit seinen Peripheriekomponenten. Der SRAM aus Fig. 1 besitzt eine charakteristische Struktur da hingehend, daß zu jeder Bitleitungsgruppe 40 _j der SRAM-Konfi guration des Standes der Technik eine Schreibsteuerleitung 44 _j hinzugefügt ist. Der Bitleitungsdecodierer 4 legt außer dem ein Potential (oder einen Logikpegel) an die Schreibsteu erleitung 44 _j an. Genauer wird an die Schreibsteuerleitung 44 _j ein Logikpegel angelegt, der dem (im folgenden auch als "XOR" bezeichneten) Exklusiv-ODER des an die Schreibdaten-Bitlei tung 41 _j anzulegenden Logikpegels und des an die Schreibda tenkomplement-Bitleitung 42 _j anzulegenden Logikpegels ent spricht. Aus Einfachheitsgründen wird in der folgenden Be schreibung angenommen, daß während einer Vorladezeitdauer an die Schreibdaten-Bitleitung 41 _j und an die Schreibdatenkom plement-Bitleitung 42 _j eines der Potentiale V_DD und V_SS ange legt wird.

Fig. 2 ist ein Schaltplan einer Konfiguration einer in Fig. 1 gezeigten einzelnen Speicherzelle MC. Wie in der Einleitung sind die Indizes zur Bezeichnung der Lage der Zeile und der Spalte in Fig. 2 weggelassen. Die Speicherzelle MC umfaßt eine Ablagezelle SC, die Leseschaltung RK und die Transfer- Transistoren MN9, MN10, MN11 und MN12, bei denen es sich um NMOS-Transistoren handelt. Es sind eine Schreibdaten-Bitlei tung 41, eine Schreibdatenkomplement-Bitleitung 42, eine Le sedaten-Bitleitung 43, eine Schreibwortleitung 31, eine Lese komplement-Wortleitung 32 und eine Lesewortleitung 33 vorge sehen.

Die Ablagezelle SC enthält ein Paar kreuzgekoppelter Inverter L1 und L2. Die Knoten N1 und N2 dienen als Ausgänge der je weiligen Inverter L1 und L2. Der Inverter L1 enthält einen PMOS-Transistor QP1 mit einer Source, die das Potential V_DD empfängt, einem Drain, der an den Knoten N1 angeschlossen ist, und einem Gate, das an den Knoten N2 angeschlossen ist; und einen NMOS-Transistor QN1 mit einer Source, die das Po tential V_SS empfängt, einem Drain, der an den Knoten N1 ange schlossen ist, und einem Gate, das an den Knoten N2 ange schlossen ist. In ähnlicher Weise enthält der Inverter L2 einen PMOS-Transistor QP2 mit einer Source, die das Potential V_DD empfängt, einem Drain, der an den Knoten N2 angeschlossen ist, und einem Gate, das an den Knoten N1 angeschlossen ist; und einen NMOS-Transistor QN2 mit einer Source, die das Po tential V_SS empfängt, einem Drain, der an den Knoten N2 ange schlossen ist, und einem Gate, das an den Knoten N1 ange schlossen ist.

Die Leseschaltung RK ist ein Dreizustandsinverter mit: einem PMOS-Transistor QP3 mit einer Source, die das Potential V_DD empfängt, einem Gate, das an den Knoten N1 angeschlossen ist; einem PMOS-Transistor QP4 mit einem Drain, der an einen Kno ten N3 zu der Lesedaten-Bitleitung 43 angeschlossen ist, und einem Gate, das an die Lesekomplement-Wortleitung 32 ange schlossen ist; einem NMOS-Transistor QN6 mit einer Source, die das Potential V_SS empfängt, und einem Gate, das an den Knoten N1 angeschlossen ist; und einem NMOS-Transistor QN5 mit einem Drain, der an den Knoten N3 zu der Lesedaten-Bit leitung 43 angeschlossen ist, und einem Gate, das an die Le sewortleitung 33 angeschlossen ist. Der Drain des Transistors QP3 und die Source des Transistors QP4 sind miteinander ver bunden, und der Drain des Transistors QN6 und die Source des Transistors QN5 sind ebenfalls miteinander verbunden.

Fig. 3 ist ein Schaltplan einer Konfiguration des Dreizu standsinverters, der im wesentlichen die Konfiguration der Leseschaltung RK zeigt. An das Gate eines Paars von NMOS- Transistoren und an das Gate eines Paars von PMOS-Transisto ren wird gemeinsam ein Logikpegel A angelegt. An das Gate des andere Paars von NMOS-Transistoren wird ein Logikpegel B an gelegt, während an das Gate des anderen Paars von PMOS-Tran sistoren ein Logikpegel B (ein zu dem Logikpegel B komplementärer Logikpegel, der mit einem Strich über dem B bezeichnet ist; dies betrifft auch die anderen Logikpegel) angelegt wird. Wenn der Logikpegel B tief ist, ist der Aus gangslogikpegel Z durch den Dreizustandsinverter nicht be stimmt (in einem Tristate-Zustand). Wenn der Logikpegel B hoch ist, ist der Ausgangslogikpegel Z invers zu dem Logikpe gel A.

Wie wieder in Fig. 2 gezeigt ist, sind die Transfer-Transi storen MN9 und MN10 zwischen einem Knoten N4 an der Schreib daten-Bitleitung 41 und dem Knoten N1 der Ablagezelle SC in Serie geschaltet, wobei sie als Schalter wirken, der den Lo gikpegel auf der Schreibdaten-Bitleitung 41 an den Knoten N1 übergibt, wenn sowohl die Schreibsteuerleitung 44 als auch die Schreibwortleitung 31 hoch sind. Genauer ist ein Paar der Stromelektroden (das Source-Drain-Paar) des Transfer-Transi stors MN9 an den Knoten N1 angeschlossen, während ein Paar der Stromelektroden des Transfer-Transistors 10 an den Kno ten N4 angeschlossen ist. Das andere Paar der Stromelektroden des Transfer-Transistors MN9 und das andere Paar der Strom elektroden des Transfer-Transistors MN10 sind miteinander verbunden. Das Gate des Transfer-Transistors MN9 ist an den Knoten N6 zu der Schreibsteuerleitung 44 angeschlossen, wäh rend das Gate des Transfer-Transistors MN10 an den Knoten N4 zu der Schreibdaten-Bitleitung 41 angeschlossen ist.

Ähnlich sind die Transfer-Transistoren MN11 und MN12 zwischen einem Knoten N5 an der Schreibdatenkomplement-Bitleitung 42 und dem Knoten N2 der Ablagezelle SC in der Serie geschaltet, wobei sie als Schalter wirken, der den Logikpegel auf der Schreibdatenkomplement-Bitleitung 42 an den Knoten N2 über trägt, wenn sowohl die Schreibsteuerleitung 44 als auch die Schreibwortleitung 31 hoch sind. Genauer ist ein Paar der Stromelektroden des Transfer-Transistors MN11 an den Knoten N2 angeschlossen, während ein Paar der Stromelektroden des Transfer-Transistors MN12 an den Knoten N5 angeschlossen ist. Das andere Paar der Stromelektroden des Transfer-Transistors MN11 und das andere Paar der Stromelektroden des Transfer- Transistors MN12 sind miteinander verbunden. Das Gate des Transfer-Transistors MN11 ist an den Knoten N6 zu der Schreibsteuerleitung 44 angeschlossen, während das Gate des Transfer-Transistors MN12 an den Knoten N4 zu der Schreibda ten-Bitleitung 41 angeschlossen ist.

Die Transfer-Transistoren MN10 und MN12 sind dahingehend ähn lich zu den in Fig. 53 gezeigten Transistoren QN10 und QN12, daß ihr Betrieb vom Logikpegel auf der Schreibwortleitung 31 abhängt, während sie sich von ihnen aber dadurch unterschei den, daß ihre Sources nicht an den Potentialpunkt V_SS, sondern an die Schreibdaten-Bitleitung 41 bzw. an die Schreibdaten komplement-Bitleitung 42 angeschlossen sind. Die Transfer- Transistoren MN9 und MN11 sind dahingehend ähnlich zu den in Fig. 53 gezeigten Transistoren QN9 und QN11, daß sie zwischen den Transfer-Transistor MN10 und den Knoten N1 bzw. zwischen den Transistor MN12 und den Knoten N2 geschaltet sind, wobei sie sich von ihnen aber dadurch unterscheiden, daß ihre elek trische Leitung vom Logikpegel auf der Schreibsteuerleitung 44 abhängt.

Eine Schreiboperation in die Speicherzelle mit einer solchen Konfiguration wird unten beschrieben. Eine ausgewählte Schreibwortleitung 31 wird hoch, um die Transfer-Transistoren MN10 und N12 einzuschalten. Entweder die Schreibdaten-Bit leitung 41 oder die Schreibdatenkomplement-Bitleitung 42 des Schreibdaten-Bitleitungspaars wird hoch, während die andere tief wird. Als Reaktion auf diese Übergänge wird die Schreib steuerleitung 44 hoch, um die Transfer-Transistoren MN9 und MN11 einzuschalten.

Somit ist der Knoten N1 der Ablagezelle SC über die Transfer- Transistoren MN9 und MN10 an den Knoten N4 zu der Schreibda ten-Bitleitung 41 angeschlossen, während der Knoten N2 über die Transfer-Transistoren MN11 und MN12 an den Knoten N5 zu der Schreibdatenkomplement-Bitleitung 42 angeschlossen ist. Die an die Schreibdaten-Bitleitung 41 und an die Schreibda tenkomplement-Bitleitung 42 angelegten Logikpegel werden in die Knoten N1 bzw. N2 geschrieben. Somit benötigt die in Fig. 2 gezeigte Schaltung zum Invertieren der in der Ablage zelle SC gespeicherten Daten weniger Zeit als die in Fig. 53 gezeigte Schaltung.

Zur Betrachtung der Größe der Potentiale wird angenommen, daß die Schwellenspannung der Transfer-Transistoren MN9 und MN10 ein Potential V_thn ist, während das an die Schreibwdrtleitung 31 und an die Schreibdaten-Bitleitung 41 angelegte Potential V_DD ist. Wegen der Substratwirkung der zwei Transfer-Transi storen MN9 und MN10 zwischen den Knoten N4 und N1 wird an den Knoten N1 ein Potential (V_DD-2V_thn) angelegt.

Wenn die Potentialdifferenz (V_DD-V_SS) nicht größer als 1 V ist, erkennen die Inverter L1 und L2 der Ablagezelle SC das Potential (V_DD-2V_thn) wahrscheinlich nicht als hoch sondern als tief. Um eine solche Fehlerkennung zu verhindern, kann das als hoch an die Schreibwortleitung 31 anzulegende Poten tial z. B. auf (V_DD+2V_thn), d. h. höher als das Potential V_DD, eingestellt werden. Die an die Schreibwortleitung 31 und an die Schreibsteuerleitung 44 als hoch anzulegenden Poten tiale können auf (V_DD+V_thn) eingestellt werden, um eine ähn liche Wirkung zu erzielen.

Es wird der Betrieb jeder der Speicherzellen MC beschrieben, die in einer der ausgewählten Schreibwortleitung 31 entspre chenden Zeile und in den den nicht ausgewählten Schreibdaten- Bitleitungspaaren entsprechenden Spalten liegen. In einer solchen Speicherzelle MC wird sowohl die Schreibdaten-Bitlei tung 41 als auch die Schreibdatenkomplement-Bitleitung 42 entweder hoch oder tief vorgeladen. Als Reaktion auf den Vor ladungspegel wird die Schreibsteuerleitung 44 tief angesteu ert. Mit anderen Worten, die jeder nicht ausgewählten Spalte entsprechende Schreibsteuerleitung 44 ist tief. Selbst wenn die Schreibwortleitung 31 hoch ist, um die Transistoren MN10 und MN12 in einem eingeschalteten Zustand zu halten, sind so mit die Transistoren MN9 und MN11 ausgeschaltet, um zu ver hindern, daß die Ablagezelle SC die Potentiale auf der Schreibdaten-Bitleitung 41 und auf der Schreibdatenkomple ment-Bitleitung 42 beeinflußt. Somit kann bei der Speicher zelle MC der unerwünschte Leistungsverbrauch gesenkt werden, während sie eine Schreiboperation, die den in ihr gespeicher ten Inhalt invertiert, schnell ausführt.

Die Fig. 4 bis 9 sind Schaltpläne der XOR-Schaltungen für die Exklusiv-ODER-Verknüpfung der Logikpegel A und B zum Erzeugen des Logikpegels Z. Diese XOR-Schaltungen können verwendet werden, um die Exklusiv-ODER-Verknüpfung des Logikpegels auf der Schreibdaten-Bitleitung 41 und des Logikpegels auf der Schreibdatenkomplement-Bitleitung 42 an die Schreibsteuerlei tung 44 zu liefern. Obgleich die XOR-Schaltungen in der Kon figuration aus Fig. 1 in den Bitleitungsdecodierer 4 inte griert gezeigt sind, können sie getrennt von ihm vorgesehen sein.

Als Beispiel wird unten der Betrieb der in Fig. 7 gezeigten XOR-Schaltung beschrieben. Wenn der Logikpegel A hoch ist, liefert ein Inverter, der einen PMOS-Transistor TP1 und einen NMOS-Transistor TN1 enthält, einen Logikpegel "tief" für den Knoten J1. Andererseits wird der hohe Logikpegel A an den Knoten J2 geliefert. Zwischen den Knoten J2 und J1 sind ein PMOS-Transistor TP2 und ein NMOS-Transistor TN2 in Serie ge schaltet, die als Inverter dienen. Dieser Inverter empfängt den Logikpegel B zur Ausgabe des Logikpegels Z, d. h. des Logikpegels B, an einen Knoten J3. Da ein Transfer-Gatter, das einen PMOS-Transistor TP3 und einen NMOS-Transistor TN3 enthält, ausgeschaltet ist, entsteht zu diesem Zeitpunkt kein Konflikt zwischen dem Logikpegel B und dem Logikpegel B am Knoten J3.

Wenn der Logikpegel A tief ist, sind die Knoten J1 und J2 hoch bzw. tief. Somit sind die beiden Transistoren TP3 und TN3 eingeschaltet, um den Logikpegel B als den Logikpegel Z an den Knoten J3 anzulegen. Wenn andererseits der Logikpegel B hoch ist, überträgt der NMOS-Transistor TN2 den Logikpegel "hoch" am Knoten J1 an den Knoten J3. Wenn der Logikpegel B tief ist, überträgt der PMOS-Transistor TP2 den Logikpegel "tief" am Knoten J2 an den Knoten J3. In beiden Fällen wird der Logikpegel B als der Logikpegel Z an den Knoten J3 ange legt.

Die Schaltung aus Fig. 7, die die obenerwähnte Operation aus führt, liefert das XOR der Logikpegel A und B. Um einen zu der Exklusiv-ODER-Verknüpfung komplementären Wert (XNOR oder Exklusiv-NOR) zu erhalten, kann das Ausgangssignal von der XOR-Schaltung invertiert werden oder kann die XOR-Schaltung die Logikpegel A und B, von denen einer invertiert wird, emp fangen.

Fig. 10 ist ein Schaltplan, der eine Abwandlung der ersten bevorzugten Ausführungsform zeigt. Die Konfiguration aus Fig. 10 ist dahingehend ähnlich zu der in Fig. 2, daß der Transistor MN9, dessen Schalten durch den Logikpegel auf der Schreibsteuerleitung 44 gesteuert wird, und der Transistor MN10, dessen Schalten durch den Logikpegel auf der Schreib wortleitung 31 gesteuert wird, zwischen den Knoten N1 und N4 in Serie geschaltet sind, während sie sich von ihr dadurch unterscheidet, daß die Lagen der Transistor MN9 und MN10 ver tauscht sind. In ähnlicher Weise unterscheidet sich die Kon figuration von Fig. 10 weiterhin dadurch von der aus Fig. 2, daß die Lagen der Transistoren MN11 und MN12 zwischen den Knoten N2 und N5 vertauscht sind. Eine solche Konfiguration kann natürlich ähnliche Wirkungen wie die in Fig. 2 gezeigte Konfiguration liefern.

Fig. 11 zeigt schematisch eine Anordnung der Transfer-Transi storen MN9, MN10, MN11 und MN12. Die Inverter L1 und L2 der Ablagezelle SC sind zur Vereinfachung symbolisch gezeigt, während die Anordnung der Transfer-Transistoren MN9, MN10, MN11 und MN12 sowie der Schreibdaten-Bitleitung 41, der Schreibdatenkomplement-Bitleitung 42, der Schreibsteuerlei tung 44 und der Schreibwortleitung 31 in der Draufsicht ge zeigt sind. Die Bezugszeichen in runden Klammern in Fig. 11 entsprechen der in Fig. 10 gezeigten Konfiguration, während die Bezugszeichen links von den eingeklammerten Bezugszeichen der in Fig. 2 gezeigten Konfiguration entsprechen.

Die Anordnung nach Fig. 11 wird in Übereinstimmung mit der in Fig. 2 gezeigten Konfiguration beschrieben. Die Transfer- Transistoren MN9 und N10 sind in einem aktiven Gebiet R1 ausgebildet. Eine der beiden Stromelektroden des Transfer- Transistors MN9 ist an den Knoten N1 angeschlossen, während eine der beiden Stromelektroden des Transfer-Transistors MN10 an die Schreibdaten-Bitleitung 41 angeschlossen ist. Die an dere der beiden Stromelektroden des Transfer-Transistors MN9 und die andere der beiden Stromelektroden des Transfer-Tran sistors MN10 besitzen ein gemeinsames Source/Drain-Gebiet SD1. In ähnlicher Weise sind in einem aktiven Gebiet R2 die Transfer-Transistoren MN11 und MN12 ausgebildet. Eine der beiden Stromelektroden des Transfer-Transistors MN11 ist an den Knoten N2 angeschlossen, während eine der beiden Strom elektroden des Transfer-Transistors MN12 an die Schreibdaten komplement-Bitleitung 42 angeschlossen ist. Die andere der beiden Stromelektroden des Transfer-Transistors MN11 und die andere der beiden Stromelektroden des Transfer-Transistors 112 besitzen ein gemeinsames Source/Drain-Gebiet SD2.

Über den aktiven Gebieten R1 und R2 (auf der Seite des Be trachters in bezug auf die Figurenebene) sind eine Gate-Ver drahtungsleitung G1, die als die Gates der Transfer-Transi storen MN9 und MN11 dient, und eine Gate-Verdrahtungsleitung G2, die als die Gates der Transfer-Transistoren MN10 und MN12 dient, vorgesehen, wobei der Gate-Isolierfilm dazwischen nicht gezeigt ist. Über den Gate-Verdrahtungsleitungen G1 und G2 sind die Schreibsteuerleitung 44 und die Schreibwortlei tung 31 vorgesehen. Die Schreibsteuerleitung 44 und die Schreibwortleitung 31 sind über die Durchgangskontakte V1 bzw. V2 an die Gate-Verdrahtungsleitungen G1 und G2 ange schlossen.

Wie oben festgestellt wurde, besitzen die Transfer-Transisto ren MN9 und MN10 das gemeinsame Source/Drain-Gebiet SD1, wäh rend die Transfer-Transistoren MN11 und MN12 das gemeinsame Source/Drain-Gebiet SD2 besitzen. Dadurch wird die Fläche der Transfer-Transistoren MN9, MN10, MN11 und MN12 in der Anord nung verringert.

Während der Vorladezeitdauer kann an die Schreibdaten-Bitlei tung 41 _j und an die Schreibdatenkomplement-Bitleitung 42 _j ein Potential (V_DD+V_SS)/2 angelegt werden. In diesem Fall sollte in der vorausgehenden Stufe der XOR-Schaltung eine Schaltung zum nichtinvertierenden Verstärken der Potentiale auf der Schreibdaten-Bitleitung 41 _j und auf der Schreibdatenkomple ment-Bitleitung 42 _j vorgesehen sein. Wenn z. B. V_SS = 0 V und der Eingangsgrenzwert der XOR-Schaltung groß genug ist, um die Eingabe eines Potentials 2V_DD zu ermöglichen, sollte der Verstärkungsfaktor der nichtinvertierenden Verstärkungsschal tung verdoppelt werden. Dadurch können die beiden Eingangssi gnale in die XOR-Schaltung selbst dann beide hoch sein, wenn das Vorladungspotential entweder V_DD/2 oder V_DD ist. Ferner sind die beiden Eingangssignale in die XOR-Schaltung beide tief, wenn das Vorladungspotential V_SS ist. Somit nutzt die Schaltungskonfiguration die Wirkungen der ersten bevorzugten Ausführungsform.

Zweite bevorzugte Ausführungsform

Fig. 12 zeigt konzeptionell eine Konfiguration eines SRAMs mit einer Speicherzellenanordnung und ihren Peripheriekompo nenten gemäß einer zweiten bevorzugten Ausführungsform der Erfindung. Der SRAM nach Fig. 12 besitzt eine charakteristi sche Struktur dahingehend, daß zu jeder Bitleitungsgruppe 40 _j und zu jeder Wortleitungsgruppe 30 _i der SRAM-Konfiguration der ersten bevorzugten Ausführungsform eine Schreibkomple ment-Steuerleitung 45 _j bzw. eine Schreibkomplement-Wortlei tung 34 _i hinzugefügt ist.

Der Bitleitungsdecodierer 4 und der Wortleitungsdecodierer 3 legen Potentiale (bzw. Logikpegel) an die Schreibkomplement- Steuerleitung 45 _j bzw. an die Schreibkomplement-Wortleitung 34 _i an. Genauer werden an die Schreibkomplement-Steuerleitung 45 _j und an die Schreibkomplement-Wortleitung 34 _i Logikpegel angelegt, die zu den Logikpegeln auf der Schreibsteuerleitung 44 _j bzw. auf der Schreibwortleitung 31 _i komplementär sind.

Fig. 13 ist ein Schaltplan, der eine Konfiguration einer ein zelnen in Fig. 12 gezeigten Speicherzelle MC zeigt. Wie in der Einleitung sind die Indizes zur Bezeichnung der Lage der Zeile und der Spalte in Fig. 13 weggelassen. Außer den Kompo nenten der Speicherzelle MC aus Fig. 2 enthält die Speicher zelle MC aus Fig. 13 die Transfer-Transistoren MP9, MP10, MP11 und MP12, bei denen es sich um PMOS-Transistoren han delt. Die Schreibkomplement-Steuerleitung 45 und die Schreib komplement-Wortleitung 34 sind zusätzlich vorgesehen.

Die Transfer-Transistoren MP9, MP10, MP11 und MP12 sind je weils zu den Transfer-Transistoren MN9, MN10, MN11 und MN12 parallelgeschaltet. Die an die Gates der Transfer-Transisto ren MP9, MP10, MP11 und MP12 anzulegenden Logikpegel sind komplementär zu den an die Gates der jeweiligen Transfer- Transistoren MN9, MN10, MN11 und MN12 anzulegenden Logikpe geln. Das heißt, die Gates der Transfer-Transistoren MP9 und MP11 sind an einen Knoten N7 zur Schreibkomplement-Steuerlei tung 45 angeschlossen, während die Gates der Transfer-Transi storen MP10 und MP12 an die Schreibkomplement-Wortleitung 34 angeschlossen sind.

Somit bilden die Transfer-Transistoren MP9, MP10, MP11 und MP12 sowie die Transfer-Transistoren MN9, MN10, MN11 und MN12 jeweils Transfer-Gatter. Folglich tritt die mit Bezug auf Fig. 2 erwähnte Potentialverringerung um die Schwellenspan nung V_thn wegen der Substratwirkung beim Übertragen eines lo gischen "hoch" von der Schreibdaten-Bitleitung 41 zum Knoten N1 (oder des logischen "hoch" von der Schreibdatenkomplement- Bitleitung 42 zum Knoten N2) nicht auf. Dies ist vorteilhaft, da dadurch die Notwendigkeit einer Zusatzverstärkerschaltung zum Erhöhen des an die Schreibwortleitung 31 anzulegenden Potentials entfällt.

Fig. 14 ist ein Schaltplan einer Abwandlung der zweiten be vorzugten Ausführungsform der Erfindung, der dem in Fig. 10 gezeigten der ersten bevorzugten Ausführungsform entspricht. Die Konfiguration aus Fig. 14 unterscheidet sich dadurch von der aus Fig. 13, daß die Lagen des Transfer-Gatters, das die Transfer-Transistoren MN9 und MP9 enthält, und des Transfer- Gatters, das die Transfer-Transistoren MN10 und MP10 enthält, zwischen den Knoten N1 und N4 vertauscht sind, und daß die Lagen des Transfer-Gatters, das die Transfer-Transistoren MN11 und MP11 enthält, und des Transfer-Gatters, das die Transfer-Transistoren MN12 und MP12 enthält, zwischen den Knoten N2 und N5 vertauscht sind. Eine solche Konfiguration kann natürlich die gleichen Wirkungen wie die zweite bevor zugte Ausführungsform liefern.

Wie die Transfer-Transistoren MN9 und MN10 können die Trans fer-Transistoren MP9 und MF10 natürlich ein gemeinsames Source/Drain-Gebiet besitzen, um die von ihnen benötigte Flä che zu verringern. Dasselbe betrifft die Transfer-Transisto ren MP11 und MP12.

Um die Potentialabsenkung um die Schwellenspannung V_thn wegen der Substratwirkung zu vermeiden, können anstelle der Zu griffstransistoren Transfer-Gatter verwendet werden. Fig. 15 ist ein Schaltplan, in dem zu der Schaltung aus Fig. 52 die Schreibkomplement-Wortleitung 34 hinzugefügt ist; der Zu griffstransistor QN3 aus Fig. 52 ist durch ein Transfer- Gatter ersetzt ist, das den PMOS-Transistor MP10 und den NMOS-Transistor MN10 enthält; und der Zugriffstransistor QN4 aus Fig. 52 ist durch ein Transfer-Gatter ersetzt, das den PMOS-Transistor MP12 und den NMOS-Transistor MN12 enthält.

Wie in der Konfiguration aus Fig. 14 wird die elektrische Leitung der Transistoren MN10 und MN12 durch den Logikpegel auf der Schreibwortleitung 31 gesteuert, während die elektri sche Leitung der Transistoren MP10 und MP12 durch den Logik pegel auf der Schreibkomplement-Wortleitung 34 gesteuert wird. Dies vermeidet ebenfalls die Potentialabsenkung um die Schwellenspannung V_thn wegen der Substratwirkung, um die Not wendigkeit, das an die Schreibwortleitung 31 anzulegende Po tential zu erhöhen, zu beseitigen. Die Konfiguration aus Fig. 15 besitzt gegenüber jenen aus den Fig. 13 und 14 da durch Vorteile, daß durch die Verringerung der Anzahl der Transfer-Gatter in jedem Zweig, der Schreibdaten überträgt, um eins die zum Zugriff auf die Ablagezelle SC benötigte Zeit verkürzt wird, während dadurch, daß die Schreibsteuerleitung 44 und somit die XOR-Schaltung nicht vorgesehen zu werden brauchen, ein Flächenmehraufwand verringert wird. Im Unter schied zur zweiten bevorzugten Ausführungsform besitzt die in Fig. 15 gezeigte Abwandlung allerdings eine schlechtere Funk tion zum Vermeiden des Potentialkonflikts zwischen der Abla gezelle SC und dem Schreibdaten-Bitleitungspaar in jeder der Speicherzellen MC in nicht ausgewählten Spalten.

Dritte bevorzugte Ausführungsform

Fig. 16 ist ein Schaltplan einer Konfiguration einer einzel nen Speicherzelle MC gemäß einer dritten bevorzugten Ausfüh rungsform der Erfindung. Wie in der Einleitung sind die Indi zes zur Bezeichnung der Lage der Zeile und der Spalte in Fig. 16 weggelassen. Die in Fig. 16 gezeigte Speicherzelle MC kann als jede der in Fig. 1 gezeigten Speicherzellen MC_ij ver wendet werden.

Die Speicherzelle MC enthält anstelle der Zugriffstransisto ren QN3 und QN4 der Konfiguration aus Fig. 52 die Zugriffs transistoren MN2 und MN4 und die Steuertransistoren MN1 und MN3, bei denen es sich sämtlich um NMOS-Transistoren handelt.

Der Zugriffstransistor MN2 steuert wie der Zugriffstransistor QN3 die elektrische Leitung zwischen den Knoten N1 und N4. Der Zugriffstransistor MN2 ist dahingehend ähnlich zu dem Zugriffstransistor QN3, daß sein Gate an die Schreibwortlei tung 31 angeschlossen ist, wobei sie sich aber dadurch von ihm unterscheiden, daß zwischen die Schreibwortleitung 31 und den Zugriffstransistor MN2 der Steuertransistor MN1 geschal tet ist. In ähnlicher Weise steuert der Zugriffstransistor MN4 die elektrische Leitung zwischen den Knoten N2 und N5. Der Zugriffstransistor MN4 ist dahingehend ähnlich zu dem Zugriffstransistor QN4, daß sein Gate an die Schreibwortlei tung 31 angeschlossen ist, wobei aber ein Unterschied darin besteht, daß zwischen die Schreibwortleitung 31 und den Zugriffstransistor MN4 der Steuertransistor MN3 geschaltet ist.

Da die Gates der Steuertransistoren MN1 und MN3 über den Kno ten N6 an die Schreibsteuerleitung 44 angeschlossen sind, wird die elektrische Leitung zwischen den Knoten N1 und N4 und die elektrische Leitung zwischen den Knoten N2 und N5 wie in der ersten bevorzugten Ausführungsform nur beeinflußt, wenn sowohl die Schreibwortleitung 31 als auch die Schreib steuerleitung 44 hoch ist. Somit kann bei der Speicherzelle MC aus Fig. 16 ein unerwünschter Leistungsverbrauch gesenkt werden, während sie wie in der ersten bevorzugten Ausfüh rungsform schnell eine Schreiboperation ausführt, die den in ihr gespeicherten Inhalt invertiert.

Im Vergleich zur Konfiguration der ersten bevorzugten Ausfüh rungsform ist die obenerwähnte Konfiguration dahingehend nachteilig, daß kein gemeinsames Source/Drain-Gebiet zwischen dem Steuertransistor MN1 und dem Zugriffstransistor MN2 oder zwischen dem Steuertransistor MN3 und dem Zugriffstransistor MN4 verwendet werden kann.

Die Steuertransistoren MN1 und MN3 leiten aber in Abhängig keit vom Logikpegel auf der Schreibsteuerleitung 44, wodurch der Logikpegel auf der Schreibwortleitung 31 an die Gates der Zugriffstransistoren MN2 bzw. MN4 übertragen wird. Somit kann die Schaltungskonfiguration aus Fig. 16 in der Weise abgewan delt werden, daß der Steuertransistor MN3 wie in Fig. 17 ge zeigt mit dem Steuertransistor MN1 vereinigt wird, um die von ihnen benötigte Fläche zu verringern.

Vierte bevorzugte Ausführungsform

Fig. 18 ist ein Schaltplan einer Konfiguration einer einzel nen Speicherzelle MC gemäß einer vierten bevorzugten Ausfüh rungsform der Erfindung. Wie in der Einleitung sind die Indi zes zur Bezeichnung der Lagen der Zeile und der Spalte in Fig. 18 weggelassen. Die in Fig. 18 gezeigte Speicherzelle MC kann als jede der in Fig. 1 gezeigten Speicherzellen MC_ij ver wendet werden. Anstelle der Steuertransistoren MN1 und MN3 der Speicherzelle MC aus Fig. 16 enthält die Speicherzelle MC aus Fig. 18 die Steuertransistoren MN5 und MN6.

Die Gates der Steuertransistoren MN5 und MN6 sind gemeinsam an die Schreibwortleitung 31 angeschlossen. Der Steuertransi stor MN5 ist zwischen die Schreibdaten-Bitleitung 41 und das Gate des Zugriffstransistors MN2 geschaltet, während der Steuertransistor MN6 zwischen die Schreibdatenkomplement-Bit leitung 42 und das Gate des Zugriffstransistors MN4 geschal tet ist. Wie in der ersten bevorzugten Ausführungsform werden somit die elektrische Leitung zwischen den Knoten N1 und N4 und die elektrische Leitung zwischen den Knoten N2 und N5 nur beeinflußt, wenn sowohl die Schreibwortleitung 31 als auch die Schreibsteuerleitung 44 hoch sind. Somit kann bei der Speicherzelle MC aus Fig. 18 der unerwünschte Leistungsver brauch gesenkt werden, während sie gleichzeitig wie in der ersten bevorzugten Ausführungsform eine Schreiboperation, in der der in ihr gespeicherte Inhalt invertiert wird, schnell ausführen kann.

Die obenerwähnte Konfiguration ist dahingehend nachteilig, daß im Vergleich zur Konfiguration der ersten bevorzugten Ausführungsform kein gemeinsames Source/Drain-Gebiet zwischen dem Steuertransistor MN5 und dem Zugriffstransistor MN2 oder zwischen dem Steuertransistor MN6 und dem Zugriffstransistor MN4 verwendet werden kann.

Die Steuertransistoren MN5 und MN6 leiten aber in Abhängig keit vom Logikpegel auf der Schreibwortleitung 31, wodurch der Logikpegel auf der Schreibsteuerleitung 44 an die Gates der Zugriffstransistoren MN2 bzw. MN4 übertragen wird. Somit kann die Schaltungskonfiguration aus Fig. 18 in der Weise abgewandelt werden, daß der Steuertransistor MN6 wie in Fig. 19 gezeigt mit dem Steuertransistor MN5 vereinigt wird, um die von ihnen benötigte Fläche zu verringern.

Fünfte bevorzugte Ausführungsform

Fig. 20 ist ein Schaltplan einer Konfiguration einer einzel nen Speicherzelle MC gemäß einer fünften bevorzugten Ausfüh rungsform der Erfindung. Wie in der Einleitung sind die Indi zes zur Bezeichnung der Lagen der Zeile und der Spalte in Fig. 20 weggelassen. Die in Fig. 20 gezeigte Speicherzelle MC kann als jede der in Fig. 12 gezeigten Speicherzellen MC_ij verwendet werden, wobei sie aber nicht die Schreibkomplement- Steuerleitung 45 benötigt. Die Speicherzelle MC aus Fig. 20 besitzt gegenüber der aus Fig. 53 zwei Hauptunterschiede.

Ein erster Unterschied besteht darin, daß der Transistor QN9 nicht direkt an den Knoten N1 angeschlossen ist, wobei zwi schen den Transistor QN9 und den Knoten N1 der Transfer-Tran sistor MN9 geschaltet ist. Ähnlich ist der Transistor QN11 nicht direkt an den Knoten N2 angeschlossen, wobei zwischen den Transistor QN11 und den Knoten N2 der Transfer-Transistor MN11 geschaltet. Wie in der ersten bevorzugten Ausführungs form sind die Gates der Transfer-Transistoren MN9 und MN11 an den Knoten N6 zu der Schreibsteuerleitung 44 angeschlossen. Der Anschlußpunkt zwischen den Transistoren QN9 und MN9 ist als Knoten N8 bezeichnet, während der Anschlußpunkt zwischen den Transistoren QN11 und MN11 als Knoten N9 bezeichnet ist.

Ein zweiter Unterschied besteht darin, daß die PMOS-Transi storen MP3 und MP4 zwischen einem (im folgenden als "Potenti alpunkt V_DD" bezeichneten) Potentialpunkt, der das Potential V_DD liefert, und dem Knoten N8 in Serie geschaltet sind. In ähnlicher Weise sind die PMOS-Transistoren MP5 und MP6 zwi schen dem Potentialpunkt V_DD und dem Knoten N9 in Serie ge schaltet. Eine der beiden Stromelektroden jedes der Transi storen MP4 und MP6 empfängt das Potential V_DD, während das Gate jedes der Transistoren MP4 und MP6 an die Schreibkomple ment-Wortleitung 34 angeschlossen ist. Eine der beiden Strom elektroden des Transistors MP3 ist an den Knoten N8 ange schlossen, während eine der beiden Stromelektroden des Tran sistors MP5 an den Knoten N9 angeschlossen ist. Die andere der beiden Stromelektroden des Transistors MP3 und die andere der beiden Stromelektroden des Transistors MP4 sind miteinan der verbunden. Die andere der beiden Stromelektroden des Transistors MP5 und die andere der beiden Stromelektroden des Transistors MP6 sind miteinander verbunden. Die Gates der Transistoren MP3 und MP5 sind an die Schreibdaten-Bitleitung 41 bzw. an die Schreibdatenkomplement-Bitleitung 42 ange schlossen.

Bei dieser Anordnung ermöglicht die Bereitstellung der Tran sistoren MP3 und MP4, die den Knoten N1 von außerhalb der Ablagezelle SC hochziehen können, und der Transistoren MP5 und MP6, die den Knoten N2 hochziehen können, eine schnelle Schreiboperation, die den in der Speicherzelle MC gespeicher ten Inhalt invertiert. Außerdem wird durch die Transfer-Tran sistoren MN9 bzw. MN19 in Abhängigkeit vom Logikpegel auf der Schreibsteuerleitung 44 die elektrische Leitung zwischen den Knoten N1 und N8 und die elektrische Leitung zwischen den Knoten N2 und N9 beeinflußt. Dies senkt den von dem Potenti alkonflikt zwischen dem Knoten N1 und der Schreibdaten-Bit leitung 41 und zwischen dem Knoten N2 und der Schreibdaten komplement-Bitleitung 42 herrührenden unerwünschten Lei stungsverbrauch.

Die Transistoren MP3, MP4, QN9 und QN10 und die Transistoren MP5, MP6, QN11 und QN12 bilden ein Dreizustandsinverterpaar mit den Ausgängen an den Knoten N8 bzw. N9. Der Betrieb der Speicherzelle MC der fünften bevorzugten Ausführungsform wird vom Standpunkt des Betriebs dieser Dreizustandsinverter aus beschrieben.

Diese Dreizustandsinverter arbeiten nur dann als Inverter, wenn die Schreibwortleitung 31 hoch und dementsprechend die Schreibkomplement-Wortleitung 34 tief ist. Das heißt, am Kno ten N8 liegt der zum Logikpegel auf der Schreibdaten-Bitlei tung 41 komplementäre Logikpegel an, während am Knoten N9 der zum Logikpegel der Schreibdatenkomplement-Bitleitung 42 kom plementäre Logikpegel anliegt. Während die Schreibwortleitung 31 tief und dementsprechend die Schreibkomplement-Wortleitung 34 hoch gehalten wird, wird das Potential am Knoten N8 durch den entsprechenden Dreizustandsinverter (im Tristate-Zustand) selbst dann, wenn die Transistoren MP3 und QN9 eingeschaltet sind, nicht angelegt, während das Potential am Knoten N9 durch den entsprechenden Dreizustandsinverter selbst dann, wenn die Transistoren M5 und QN11 eingeschaltet sind, nicht angelegt wird.

In der Wortleitungsgruppe 30, die der Zeile entspricht, die die zu beschreibende Speicherzelle MC enthält, bzw. in der ausgewählten Wortleitungsgruppe 30 wird an die Schreibwort leitung 31 und an die Schreibkomplement-Wortleitung 34 ein hohes bzw. ein tiefes Potential angelegt, während an die Kno ten N8 und N9 die zu den Logikpegeln auf der Schreibdaten- Bitleitung 41 bzw. auf der Schreibdatenkomplement-Bitleitung 42 komplementären Log 65355 00070 552 001000280000000200012000285916524400040 0002010133281 00004 65236ikpegel angelegt werden. In der Bitlei tungsgruppe 40, die der Spalte entspricht, die die zu be schreibende Speicherzelle MC enthält, bzw. in der ausgewähl ten Bitleitungsgruppe 40 werden an die Schreibdaten-Bitlei tung 41 und an die Schreibdatenkomplement-Bitleitung 42 zu einander komplementäre Logikpegel angelegt. Daraufhin wird der Logikpegel auf der Schreibsteuerleitung 44 hoch, um die Transfer-Transistoren MN9 und MN11 einzuschalten. Somit wer den die zu den Logikpegeln auf der Schreibdaten-Bitleitung 41 und auf der Schreibdatenkomplement-Bitleitung 42 komplementä ren Logikpegel selbst dann schnell in den Knoten N1 bzw. N2 gespeichert, wenn der gespeicherte Inhalt der Ablagezelle SC invertiert wird.

In jeder der Speicherzellen MC, die in der der ausgewählten Wortleitungsgruppe 30 entsprechenden Zeile liegen, wirken die Dreizustandsinverter als Inverter. Da die Schreibdaten-Bit leitung 41 und die Schreibdatenkomplement-Bitleitung 42 auf etwa die gleichen Potential vorgeladen werden, ist anderer seits in jeder der Speicherzellen MC, die in den den nicht ausgewählten Bitleitungsgruppen 40 entsprechenden Zeilen lie gen, der Logikpegel auf der Schreibsteuerleitung 44 tief, was die Transfer-Transistoren MN9 und MN11 in einen nichtleiten den Zustand versetzt. Dies schafft eine Trennung zwischen dem Knoten N1 und der Schreibdaten-Bitleitung 41 und zwischen dem Knoten N2 und der Schreibdatenkomplement-Bitleitung 42, die den von dem Potentialkonflikt herrührenden unerwünschten Lei stungsverbrauch senkt.

Um die Spannungsverringerung um die Schwellenspannung der Transfer-Transistoren MN9 und MN10 wegen der Substratwirkung zu vermeiden, können die Transfer-Transistoren MN9 und MN10 durch Transfer-Gatter ersetzt werden. Alternativ kann das Potential auf der Schreibwortleitung 31 um die Schwellenspan nung erhöht werden, um die Substratwirkung der Transfer-Tran sistoren MN9 und MN10 zu kompensieren,

Fig. 21 ist ein Schaltplan einer Konfiguration einer Spei cherzelle MC gemäß einer ersten Abwandlung der fünften bevor zugten Ausführungsform der Erfindung. Die Speicherzellenkon figuration nach Fig. 21 ist so beschaffen, daß die Abfolge der in Serie geschalteten Transistoren QN9 und QN10 der Kon figuration aus Fig. 20 und die Abfolge der in Serie geschal teten Transistoren QN11 und QN12 der Konfiguration aus Fig. 20 geändert ist. Die erste Abwandlung kann natürlich die gleichen Wirkungen wie die fünfte bevorzugte Ausführungsform erzeugen.

Fig. 22 ist ein Schaltplan einer Konfiguration einer Spei cherzelle MC gemäß einer zweiten Abwandlung der fünften be vorzugten Ausführungsform der Erfindung. Die Speicherzellen konfiguration aus Fig. 22 ist so beschaffen, daß die Transi storen MP3, MP4, MP5 und MP6, die für die Ablagezelle SC den Logikpegel "hoch" liefern, aus der Konfiguration nach Fig. 21 weggelassen sind, während die Abfolge des mit dem Transistor QN10 in Serie geschalteten Transfer-Transistors MN9 aus der Konfiguration nach Fig. 21 sowie die Abfolge des mit dem Transistor QN12 in Serie geschalteten Transfer-Transistors MN11 aus der Konfiguration nach Fig. 21 geändert sind.

Im Vergleich zu der in Fig. 53 gezeigten Schaltung ist die Abfolge der in Serie geschalteten Transistoren QN9 und QN10 zwischen dem Knoten N1 und dem Potentialpunkt V_SS geändert, während zwischen die Transistoren QN9 und QN10 der Transfer- Transistor MN9 geschaltet ist, dessen elektrische Leitung durch den Logikpegel auf der Schreibsteuerleitung 44 gesteu ert wird. In ähnlicher Weise ist die Abfolge der in Serie geschalteten Transistoren QN11 und QN12 zwischen dem Knoten N2 und dem Potentialpunkt V_SS geändert, während zwischen die Transistoren QN11 und QN12 der Transfer-Transistor MN11 ge schaltet ist, dessen elektrische Leitung durch den Logikpegel auf der Schreibsteuerleitung 44 gesteuert wird.

Bei dieser Anordnung kann die Ablagezelle SC von außen hoch gezogen werden. Dies ist dadurch nachteilig, daß die Schreib operation zum Invertieren des in der Ablagezelle SC gespei cherten Inhalts nicht schnell ausgeführt werden kann. Die Konfiguration aus Fig. 22 besitzt jedoch gegenüber den in den Fig. 20 und 21 gezeigten Konfigurationen die Vorteile, daß die Notwendigkeit zum Bereitstellen der Schreibkomplement- Wortleitung 34 beseitigt wird, wobei sie als jede der in Fig. 1 gezeigten SRAM-Speicherzellen MC verwendet werden kann. Ferner besitzt die Konfiguration aus Fig. 22 gegenüber der in Fig. 53 gezeigten Konfiguration einen Vorteil dahinge hend, daß die Schreibdaten-Bitleitung 41 und die Schreibda tenkomplement-Bitleitung 42 in jeder der nicht ausgewählten Bitleitungsgruppen 40 entweder tief oder hoch vorgeladen wer den kann.

Natürlich gibt es sechs möglich Abfolgen, in denen die Tran sistoren QN10, MN9 und QN9 in Serie geschaltet sein können, wobei zum Erzielen der obenerwähnten Wirkungen jede von ihnen verwendet werden kann. Dasselbe trifft auf die Abfolgen zu, in der die Transistoren QN12, MN12 und QN11 in Serie geschal tet sind.

Fig. 23 ist ein Schaltplan einer statischen Zweischreibport- Speicherzelle gemäß einer dritten Abwandlung der fünften be vorzugten Ausführungsform der Erfindung. Die Speicherzelle aus Fig. 23 enthält (neben der Lesekomplement-Wortleitung 32 und der Lesewortleitung 33) zwei Wortleitungsgruppen, (neben der Lesedaten-Bitleitung 43) zwei Bitleitungsgruppen und zwei den beiden Bitleitungsgruppen entsprechende Dreizustandsin verter. Eine erste Wortleitungsgruppe, eine erste Bitlei tungsgruppe und ein erster Dreizustandsinverter sind durch die jeweiligen Bezugszeichen aus Fig. 21 mit dem hinzugefüg ten Buchstaben "a" bezeichnet, während eine zweite Wortlei tungsgruppe, eine zweite Bitleitungsgruppe und ein zweiter Dreizustandsinverter durch die jeweiligen Bezugszeichen aus Fig. 21 mit dem hinzugefügten Buchstaben "b" bezeichnet sind.

Bei einer solchen statischen Zweischreibport-Speicherzelle kann natürlich die Speicheroperation beim Invertieren des gespeicherten Inhalts der Ablagezelle SC schnell ausgeführt werden und der von dem Potentialkonflikt herrührende uner wünschte Leistungsverbrauch gesenkt werden.

Fig. 24 ist ein Schaltplan einer Konfiguration einer Spei cherzelle MC gemäß einer vierten Abwandlung der fünften be vorzugten Ausführungsform der Erfindung. Die Konfiguration aus Fig. 24 unterscheidet sich von der aus Fig. 21 dadurch, daß die Vorrichtungen zwischen dem Knoten N8, der als Ausgang eines Dreizustandsinverterpaars dient, und dem Transistor MP3, zwischen dem Knoten N8 und dem Transistor QN9 und zwi schen dem Knoten N8 und dem Knoten N1 geändert sind, und daß die Vorrichtungen zwischen dem Knoten N9, der als Ausgang des anderen Dreizustandsinverterpaars dient, und dem Transistor MP5, zwischen dem Knoten N9 und dem Transistor QN11 und zwi schen dem Knoten N9 und dem Knoten N2 geändert sind.

Der Knoten N8 ist über den Transistor MP9 mit dem Transistor MP3, über den NMOS-Transistor MN9 mit dem Transistor QN9 und über den NMOS-Transistor QN10 mit dem Ablageknoten N1 verbun den. Der Knoten N9 ist über den PMOS-Transistor MP11 mit dem Transistor MP5, über den NMOS-Transistor MNll mit dem Transi stor QN11 und über den NMOS-Transistor QN12 mit dem Ablage knoten N2 verbunden.

Die vierte Abwandlung der fünften bevorzugten Ausführungsform verwendet nicht die Schreibkomplement-Wortleitung 34, sondern statt dessen die Schreibkomplement-Steuerleitung 45. Die Ga tes der Transistoren MP9 und MP11 sind am Knoten N7 an die Schreibkomplement-Steuerleitung 45 angeschlossen, während die Gates der Transistoren MN9 und MN11 am Knoten N6 an die Schreibsteuerleitung 44 angeschlossen sind. Die Gates der Transistoren QN10 und QN12 sind an die Schreibwortleitung 31 angeschlossen.

Die der ausgewählten Zeile entsprechende Schreibwortleitung 31 wird aktiviert, um die Transistoren QN10 und QN12 einzu schalten. Dies schafft eine elektrische Leitung zwischen den Knoten N1 und N8 und zwischen den Knoten N2 und N9. Die Schreibsteuerleitung 44 und die Schreibkomplement-Steuerlei tung 45, die der ausgewählten Spalte entsprechen, werden je weils hoch bzw. tief, um die Transistoren MP9, MP11, MN9 und MN11 einzuschalten. Somit werden zu schreibende Daten, die invers zu den Logikpegeln auf der Schreibdaten-Bitleitung 41 und auf der Schreibdatenkomplement-Bitleitung 42 sind, über die Knoten N8 und N9 an die Knoten N1 bzw. N2 der zu be schreibenden Speicherzelle MC angelegt. Diese Operation wird selbst dann schnell ausgeführt, wenn die in der Ablagezelle SC zu speichernden Daten invertiert werden.

In jeder der Speicherzellen MC, die in der ausgewählten Zeile liegen, aber nicht zu beschreiben sind (bzw. die in nicht ausgewählten Spalten liegen), werden die Schreibsteuerleitung 44 und die Schreibkomplement-Steuerleitung 45 tief bzw. hoch, um die Transistoren MP9, MP11, MN9 und MN11 auszuschalten. Die Knoten N8 und N9 werden in den Tristate-Zustand versetzt. Somit werden die Knoten N1 und N2 nicht von außerhalb der Ablagezelle SC aus auf irgendeinen Logikpegel gezogen, wobei der von dem Potentialkonflikt herrührende unerwünschte Lei stungsverbrauch verhindert wird.

Fig. 25 ist ein Schaltplan einer Konfiguration einer Spei cherzelle MC gemäß einer fünften Abwandlung der fünften be vorzugten Ausführungsform der Erfindung. Die Konfiguration aus Fig. 25 unterscheidet sich von der aus Fig. 24 dadurch, daß die Abfolge der in Serie geschalteten Transistoren MP3 und MP9 zwischen dem Knoten N8 und dem Potentialpunkt V_DD ge ändert ist, daß die Abfolge der in Serie geschalteten Transi storen MN9 und QN9 zwischen dem Knoten N8 und dem Potential punkt V_SS geändert ist, daß die Abfolge der in Serie geschal teten Transistoren MP5 und MP11 zwischen dem Knoten N9 und dem Potentialpunkt V_DD geändert ist, und daß die Abfolge der in Serie geschalteten Transistoren MN11 und QN11 zwischen dem Knoten N9 und dem Potentialpunkt V_SS geändert ist. Somit er zeugt die in Fig. 25 gezeigte Konfiguration die Wirkungen, daß die Daten schnell geschrieben werden, während der uner wünschte Leistungsverbrauch gesenkt wird.

Fig. 26 ist ein Schaltplan einer Konfiguration einer Spei cherzelle MC gemäß einer sechsten Abwandlung der fünften be vorzugten Ausführungsform der Erfindung. Die Konfiguration aus Fig. 26 unterscheidet sich von der aus Fig. 21 dadurch, daß die Abfolge der in Serie geschalteten Transistoren MP3 und MP4 zwischen dem Knoten N8 und dem Potentialpunkt V_DD ge ändert ist, daß die Abfolge der in Serie geschalteten Transi storen MP5 und MP6 zwischen dem Knoten N9 und dem Potential punkt V_DD geändert ist, und daß die Transistoren MP4 und MP6 zu einem einzigen Transistor vereinigt sind. In ähnlicher Weise ist die Abfolge der in Serie geschalteten Transistoren QN9 und QN10 zwischen dem Knoten N8 und dem Potentialpunkt V_SS geändert; ist die Abfolge der in Serie geschalteten Tran sistoren QN11 und QN12 zwischen dem Knoten N9 und dem Poten tialpunkt. V_SS geändert; und sind die Transistoren QN10 und QN12 zu einem einzigen Transistor vereinigt. Somit kann mit der in Fig. 26 gezeigten Konfiguration die Anzahl der Transi storen verringert werden, um die zum Erzeugen der Wirkungen der fünften bevorzugten Ausführungsform erforderliche Fläche im Vergleich zu der in Fig. 21 gezeigten Schaltung zu verrin gern.

Die Knoten N8 und N9 sind in ähnlicher Anschlußbeziehung wie die Knoten N1 und N2 aus Fig. 53 an den Potentialpunkt V_SS angeschlossen. Jedoch wird die elektrische Leitung zwischen den Knoten N8 und N1 und die elektrische Leitung zwischen den Knoten N9 und N2 durch die Transistoren MN9 bzw. MN11 nur geliefert, wenn die Schreibsteuerleitung 44 hoch ist. Dies trifft zu, wenn die Schreibdaten-Bitleitung 41 und die Schreibdatenkomplement-Bitleitung 42 jeder nicht ausgewählten Bitleitungsgruppe 40 entweder tief oder hoch vorgeladen sind. Somit kann die Konfiguration aus Fig. 26 ähnliche Wirkungen wie jene aus Fig. 21 erzeugen.

Fig. 27 ist ein Schaltplan einer Anwendung der in Fig. 26 gezeigten Konfiguration auf die Speicherzellen MC_i1 bis MC_in in der i-ten Zeile. Die mehreren in der gleichen Zeile lie genden Speicherzellen MC_ij nutzen die Schreibwortleitung 31 und die Schreibkomplement-Wortleitung 34 gemeinsam. Die Tran sistoren MP4 (oder die Transistoren MP6) der n jeweiligen Speicherzellen MC_i1 bis MC_in können zu einem PMOS-Transistor MP400 zusammengefaßt sein, während ihre Transistoren QN10 (oder ihre Transistoren QN12) zu einem NMOS-Transistor QN100 zusammengefaßt sein können. Ein solches Zusammenfassen ver ringert die Anzahl der Transistoren weiter.

Sechste bevorzugte Ausführungsform

Eine sechste bevorzugte Ausführungsform der Erfindung besitzt in bezug auf den gezeigten Schaltplan eine ähnliche Konfigu ration wie die erste bis fünfte bevorzugte Ausführungsform. Ein Merkmal der sechsten bevorzugten Ausführungsform besteht darin, daß die MOSFETs, die die Speicherzelle MC bilden, auf einem SOI-Substrat (Halbleiter-auf-Isolator- bzw. Silicium- auf-Isolator-)Substrat ausgebildet sind.

Es wird zunächst ein Problem mit einem MOSFET beschrieben, der eine Speicherzelle MC bildet und auf dem SOI-Substrat ausgebildet ist. Fig. 28 ist eine Querschnittsansicht einer Konstruktion des als MOS-Transistor auf dem SOI-Substrat aus gebildeten Zugriffstransistors QN4 aus Fig. 52.

Ein Halbleitersubstrat 91, ein vergrabener Oxidfilm 92 und ein SOI-Substrat 93 sind in der erwähnten Reihenfolge verti kal gestapelt angeordnet. In dem SOI-Substrat 93 ist selektiv ein Isolationsisolator 94 vergraben. Das SOI-Substrat 93 ist in einen an den Knoten N2 angeschlossenen n-Drain 93a, eine an den Knoten N5 angeschlossene n-Source 93b und ein p-Kanal gebiet 93c zwischen dem Drain 93a und der Source 93b unter teilt. Zwischen der Source 93b und dem Kanalgebiet 93c ist ein pn-Übergang J11 ausgebildet, während zwischen dem Drain 93a und dem Kanalgebiet 93c ein pn-Übergang J12 ausgebildet ist. Dem Kanalgebiet 93c gegenüber liegt eine Gate-Elektrode 98, wobei ein Gate-Isolierfilm 95 dazwischenliegt, während weiter die Oberseite und die Seitenflächen der Gate-Elektrode 98 mit einem Isolierfilm 96 bedeckt sind. Die Seitenwände 97 liegen den Seitenflächen der Gate-Elektrode 98 gegenüber, wobei der Gate-Isolierfilm 96 dazwischenliegt. Die Gate-Elek trode 98 enthält dotiertes Polysilicium 98a, einen Wolframni tridfilm 98b und das Wolfram 98c, die in der erwähnten Rei henfolge von unten nach oben vertikal gestapelt angeordnet sind. Da in dieser Konstruktion der Isolationsisolator 94 das SOI-Substrat 93 gegenüber seiner Umgebung isoliert, ist der Zugriffstransistor QN4 normalerweise in einem sogenannten schwebenden Zustand, es sei denn, daß ein Mechanismus vorge sehen ist, der das Potential des Kanalgebiets 93c zusätzlich festlegt.

Es wird ein Speicherzellenpaar MC_xj und MC_yj in der j-ten Spalte mit der jeweils in Fig. 52 gezeigten Konfiguration angenommen. Dabei wird die sogenannte "Halbauswahl-Schreib störung" betrachtet, bei der in die Knoten N1 und N2 der Speicherzelle MC_yj "hoch" bzw. "tief" geschrieben wird, nach dem in die Knoten N1 und N2 der Speicherzelle MC_xj "tief" bzw. "hoch" geschrieben wurde.

Nach der Schreiboperation in die Speicherzelle MC_xj ist die Schreibwortleitung 31 _x tief, wobei sie während der Schreib operation in die Speicherzelle MC_yj tief bleibt. Somit bilden die Source 93b, das Kanalgebiet 93c und der Drain 93a in dem Zugriffstransistor QN4 einen querliegenden parasitären Bipo lartransistor, wobei sie als dessen Emitter, Basis bzw. Kol lektor wirken.

Nach der Schreiboperation in die Speicherzelle MC_xj werden die Schreibdaten-Bitleitung 41 _j und die Schreibdatenkomplement- Bitleitung 42 _j beide hoch vorgeladen. Daraufhin wird der Zugriffstransistor QN4 der Speicherzelle MC_xj nicht einge schaltet und die Source 93b und der Drain 93a des Transistors QN4 hoch gehalten. Da das p-Kanalgebiet 93c schwebend ist, sammeln sich die (in Fig. 28 schematisch mit "+" bezeichne ten) Löcher thermisch in dem Kanalgebiet 93c an.

Wenn in diesem Zustand die Schreibdaten-Bitleitung 41 _j für die Schreiboperation in die Speicherzelle MC_yj hoch vorgeladen wird, während die Schreibdatenkomplement-Bitleitung 42 _j tief vorgeladen wird, wird der pn-Übergang J11 des Zugriffstransi stors QN4 der Speicherzelle MC_xj in Durchlaßrichtung betrie ben. Von der Source 93b werden Elektroden in das Kanalgebiet 93c injiziert, die die in dem Kanalgebiet 93c angesammelten Löcher entladen. In diesem Prozeß wirkt der über den pn-Über gang J11 fließende Strom I1 als effektiver Basisstrom für den obenerwähnten parasitären Bipolartransistor. Dies erzeugt einen zackenartigen Strom 12, der vom Drain 93a in das Kanal gebiet 93c fließt. Insbesondere bewirkt eine längere Zeit dauer vor der Schreiboperation in die Speicherzelle MC_yj, daß sich mehr Löcher thermisch ansammeln, was zu dem größeren Strom I2 führt. In diesem Fall sinkt das Potential am Knoten N2 manchmal durch Entladen der am Knoten N2 aufgespeicherten elektrischen Ladungen von "hoch" auf "tief", wodurch der ge speicherte Inhalt der Speicherzelle MC_xj invertiert wird.

Die Verwendung der Schaltungskonfiguration gemäß der Erfin dung vermeidet jedoch das obenerwähnte Problem. Zum Beispiel wird in der in Fig. 2 gezeigten Konfiguration der Logikpegel auf der Schreibdatenkomplement-Bitleitung 42 über die Transi storen MN11 und MN12 in den Knoten N2 geschrieben. Im allge meinen ist eine Verdrahtungsleitung zwischen den Transistoren MN11 und MN12 wesentlich kürzer als die Schreibdatenkomple ment-Bitleitung 42. Somit ist an eine der beiden Stromelek troden des Transistors MN11, die näher bei der Schreibdaten komplement-Bitleitung 42 liegt (z. B. an die Source), insbe sondere dann, wenn wie in Fig. 11 gezeigt das gemeinsame Störstellengebiet verwendet wird, im Vergleich zu dem Zugriffstransistor QN4 der Speicherzelle MC mit der Struktur aus Fig. 52 eine niedrigere parasitäre Kapazität angeschlos sen. Im Ergebnis kann der parasitäre Bipolartransistor selbst dann, wenn der Transistor MN11 der in Fig. 28 gezeigte SOI- FET ist, kaum zur Wirkung kommen. Somit verringert die Ver wendung der Schaltungskonfiguration gemäß der sechsten bevor zugten Ausführungsform die Wahrscheinlichkeit des Auftretens einer Halbauswahl-Schreibstörung.

Es ist wünschenswert, daß das dem logischen "tief" auf den nicht ausgewählten Schreibwortleitungen 31 entsprechende Po tential tiefer als das dem logischen "tief" auf den Schreib datenkomplement-Bitleitungen 42 entsprechende Potential ist und z. B. zwischen etwa V_SS -0,3 Vb und etwa V_SS -Vb schwankt, wobei Vb die durch den Drain 93a und das Kanalge biet 93c entwickelte residente Spannung ist. Das Anlegen ei nes solchen Potentials an die nicht ausgewählten Schreibwort leitungen 31 mildert die Durchlaßspannung des pn-Übergangs J11, während das Ansammeln der Löcher in dem Kanalgebiet 93c vermieden wird. Eine solche Potentialeinstellung auf den Schreibwortleitungen 31 ist besonders wirksam in der in Fig. 16 gezeigten Schaltungskonfiguration, da der Transistor MN4 das an die Knoten N2 und N5 angeschlossene Stromelektro denpaar besitzt und in bezug auf die parasitäre Kapazität ähnlich zu dem in Fig. 52 gezeigten Transistor QN4 ist.

Natürlich kann der Transistor so beschaffen sein, daß das Potential des Kanalgebiets 93c festgesetzt wird, um die Halb auswahl-Schreibstörung zu vermeiden.

Obgleich in der ersten bis sechsten bevorzugten Ausführungs form die statische Zweiport-Speicherzelle als Beispiel ge wählt wurde, sind diese bevorzugten Ausführungsformen natür lich auch auf eine statische Mehrport-Speicherzelle anwend bar.

Siebente bevorzugte Ausführungsform

Die ersten sechs bevorzugten Ausführungsformen ermöglichen eine Schreiboperation dadurch, daß zum Erzeugen vorgegebener Wirkungen nicht nur die Schreibwortleitung 31, sondern auch die Schreibsteuerleitung 44 aktiviert wird. Die Bestimmung des Logikpegels auf der Schreibsteuerleitung 44 erfordert jedoch die Bestimmung des Potentials auf der Schreibdaten- Bitleitung 41 und auf der Schreibdatenkomplement-Bitleitung 42 durch Vorladen unabhängig davon, ob die Potentiale V_SS, V_DD oder (V_DD+V_SS)/2 sind. Mit anderen Worten, wenn die Schreib daten-Bitleitung 41 und die Schreibdatenkomplement-Bitleitung 42 schweben dürfen, ist zu befürchten, daß das Potential auf der Schreibsteuerleitung 44 unbestimmt ist. Wenn ferner die Schreibdaten-Bitleitung 41 und die Schreibdatenkomplement- Bitleitung 42 schwebend sind, entsteht ferner wahrscheinlich ein Leistungsverbrauch, der vom Laden und Entladen der Schreibdaten-Bitleitung 41 und der Schreibdatenkomplement- Bitleitung 42 über die Ablagezelle SC in jeder der Speicher zellen, die in der gleichen Zeile wie die zu beschreibende Speicherzelle, aber in verschiedenen Spalten als sie liegen, herrührt.

Insbesondere kann die Ablagezelle SC in einigen Mehrport- SRAMs, z. B. in Zweiport-SRAMs mit mehreren Lese- und Schreibwegen für jede Zelle, die Binärinformationen unabhän gig und asynchron lesen und schreiben können, nicht nur die Schreibdaten-Bitleitung 41 und die Schreibdatenkomplement- Bitleitung 42, sondern parallel auch die Lesedaten-Bitleitung 43 ansteuern.

Fig. 54 ist ein Blockschaltplan eines Zweiport-SRAMs 80 mit einem ersten und einem zweiten Port, von denen einer als Schreibport und der andere als Leseport dient, und mit Ver bindungen zu Vorrichtungen zum Steuern des Betriebs des Zwei port-SRAMs 80. Ein erster Mikroprozessor 81 führt mit dem ersten Port des Zweiport-SRAMs 80 über eine erste Lese/Schreib-Steuerschaltung 82 Lese- und Schreiboperationen aus. Ein zweiter Mikroprozessor 84 führt mit dem zweiten Port des Zweiport-SRAMs 80 über eine zweite Lese/Schreib-Steuer schaltung 83 Lese- und Schreiboperationen aus.

Fig. 29 ist ein Schaltplan einer Konfiguration einer Spei cherzelle MC, die in dem Zweiport-SRAM 80 verwendet werden kann. Anstelle der Leseschaltung RK mit der in Fig. 52 ge zeigten Konfiguration enthält die Speicherzelle MC aus Fig. 29 die Zugriffstransistoren QN13 und QN14, bei denen es sich um NMOS-Transistoren handelt. Der Zugriffstransistor QN13 ist zwischen den Knoten N1 und die Lesedatenbitleitung 43 geschaltet, wobei sein Gate an die Lesewortleitung 33 an geschlossen ist. Der Zugriffstransistor QN14 ist zwischen den Knoten N2 und die Lesedatenkomplement-Bitleitung 46 geschal tet, und sein Gate ist an die Lesewortleitung 33 angeschlos sen.

Die in Fig. 29 gezeigte Konfiguration besitzt gegenüber der aus Fig. 52 einen Vorteil dadurch, daß die Anzahl der Tran sistoren pro Speicherzelle MC um zwei verringert ist. Wenn die Transistoren QN13 und QN14 eingeschaltet werden, lädt und entlädt die Ablagezelle SC an den Knoten N3 und N10 aber die Lesedaten-Bitleitung 43 und die Lesedatenkomplement-Bitlei tung 46, die höhere elektrostatische Kapazitäten als die Ga tes der Transistoren QP3 bzw. QN6 der Leseschaltung RK haben. Wenn die Schreiboperation der ersten Lese/Schreib-Steuer schaltung 82 und die Leseoperation der zweiten Lese/Schreib- Steuerschaltung 83 parallel an den beiden in der i-ten Zeile liegenden Speicherzellen MC_ix und MC_iy (x ≠ y) ausgeführt wer den, führt dies zu einer Zeitdauer, während der sowohl die Schreibwortleitung 31 _i als auch die Lesewortleitung 33 _i hoch sind. Während dieser Zeitdauer steuert die Ablagezelle SC der Speicherzelle MC_iy nicht nur die Lesedaten-Bitleitung 43 und die Lesedatenkomplement-Bitleitung 46, sondern auch die Schreibdaten-Bitleitung 41 und die Schreibdatenkomplement- Bitleitung 42 an, was die Leseoperation verzögern könnte.

Fig. 30 zeigt konzeptionell einen SRAM mit einer Speicherzel lenanordnung und seine Peripheriekomponenten gemäß einer sie benten bevorzugten Ausführungsform der Erfindung. Der in Fig. 30 gezeigte SRAM ist so konstruiert, daß die Schreib steuerleitungen 44 der in Fig. 1 gezeigten Konfiguration durch die Lesedatenkomplement-Bitleitungen 46 ersetzt sind, wobei die Lesekomplement-Wortleitungen 32 der in Fig. 1 ge zeigten Konfiguration weggelassen sind.

Fig. 31 ist ein Schaltplan einer Konfiguration einer einzel nen in Fig. 30 gezeigten Speicherzelle MC. Wie in der Einlei tung sind die Indizes zur Bezeichnung der Lagen der Zeile und der Spalte in Fig. 31 weggelassen. Anstelle der Transistoren QN3 und QN4 der Speicherzelle MC aus Fig. 29 enthält die in Fig. 31 gezeigte Speicherzelle MC die NMOS-Transistoren QN15, QN16, QN17 und QN18. Natürlich kann auch die Lesekomplement- Wortleitung 32 verwendet werden, während anstelle der Transi storen QN13 und QN14 in der Speicherzelle MC die Leseschal tung RK verwendet werden kann. Besonders wirksam ist die sie bente bevorzugte Ausführungsform aber, wenn die Speicherzelle MC einen Lesemechanismus enthält, bei dem wie oben beschrie ben anstelle der Transistor-Gates die Knoten N1 und N2 die Lesedaten-Bitleitung 43 und die Lesedatenkomplement-Bitlei tung 46 laden und entladen.

An eine der beiden Stromelektroden, z. B. an die Source, des Transistors QN17 wird das Potential V_SS angelegt, während der Knoten N2 an die andere seiner beiden Stromelektroden, z. B. an den Drain, angeschlossen ist. An eine der beiden Strom elektroden, z. B. an die Source, des Transistors QN18 wird das Potential V_SS angelegt, während der Knoten N1 an die an dere seiner beiden Stromelektroden, z. B. an den Drain, an schlossen ist.

Die Schreibdatenbitleitung 41 ist am Knoten N4 an eine der beiden Stromelektroden, z. B. an die Source, des Transistors QN15 angeschlossen, während das Gate des Transistors QN17 an die andere seiner beiden Stromelektroden, z. B. an den Drain, angeschlossen ist. Die Schreibdatenkomplement-Bitleitung 42 ist an eine der beiden Stromelektroden, z. B. an die Source, des Transistors QN16 angeschlossen, während das Gate des Transistors QN18 an die andere seiner beiden Stromelektroden, z. B. an den Drain, angeschlossen ist. Die Gates der Transi storen QN15 und QN16 sind an die Schreibwortleitung 31 ange schlossen.

Bei dieser Anordnung wird eine Schreiboperation wie unten beschrieben ausgeführt. Die Schreibdaten-Bitleitung 41 und die Schreibdatenkomplement-Bitleitung 42 werden auf Poten tiale vorgeladen, die den an die Knoten N1 bzw. N2 anzulegen den Logikpegeln entsprechen. Zum Beispiel werden an die Schreibdaten-Bitleitung 41 bzw. an die Schreibdatenkomple ment-Bitleitung 42 die "hoch" und "tief" entsprechenden Po tentiale V_DD und V_SS angelegt. Anschließend wird die Schreib wortleitung 31 aktiviert, um die Transistoren QN15 und QN16 einzuschalten und dadurch an die Gates der Transistoren QN17 bzw. QN18 die Potentiale (V_DD-V_thn) und V_SS anzulegen (wobei die Schwellenspannung V_thn des Transistors QN15 größer 0 ist). Dies versetzt die Transistoren QN17 und QN18 in den ein- bzw. ausgeschalteten Zustand. Da der Transistor QN17 eingeschaltet ist, wird das Potential V_SS an den Knoten N2 übertragen. Dar aufhin arbeitet der Inverter L1 in der Weise, daß er logisch "hoch" im Knoten N1 speichert.

Anschließend wird sowohl an die Schreibdaten-Bitleitung 41 als auch an die Schreibdatenkomplement-Bitleitung 42 das Po tential V_SS angelegt, um die Gates der Transistoren QN17 und QN18 tief anzusteuern und dadurch die Transistoren QN17 und QN18 auszuschalten. Nachfolgend wird die Schreibwortleitung 31 deaktiviert, so daß sie tief wird. Dadurch werden die Transistoren QN15 und QN16 ausgeschaltet und die Gates der Transistoren QN17 und QN18 in einen schwebenden Zustand ge bracht.

In einer Leseoperation wird die Lesewortleitung 33 deakti viert, um die Transistoren QN13 und QN14 anzuschalten. Somit werden die in den Knoten N1 und N2 gespeicherten Logikpegel an die Knoten N3 und N10 zur Lesedaten-Bitleitung 43 bzw. zur Lesedatenkomplement-Bitleitung 46 übertragen. Um die Leserate zu erhöhen, ist es wünschenswert, daß die Lesewortleitung 33 vor ihrer Aktivierung vorgeladen wird.

Bei dieser Anordnung werden während der Schreiboperation keine elektrischen Ladungen von der Schreibdaten-Bitleitung 41 und von der Schreibdatenkomplement-Bitleitung 42 an die Ablagezelle SC geliefert, sondern es wird das Potential V_SS an einen der Knoten N1 und N2 angelegt. Mit anderen Worten, es gibt keinen Weg, über den sich die elektrischen Ladungen di rekt zwischen den Bitleitungen 41, 42 und den Knoten N1, N2 bewegen. Wenn die Schreibwortleitung 31 aktiv ist, während die Schreibdaten-Bitleitung 41 und die Schreibdatenkomple ment-Bitleitung 42 schwebend sind, werden diese Leitungen somit durch die Ablagezelle SC weder geladen noch entladen, so daß der unerwünschte Leistungsverbrauch vermieden wird. Somit wird die Leseoperation nicht verlangsamt, wenn es eine Zeitdauer gibt, während der sowohl die Schreibwortleitung 31 als auch die Lesewortleitung 33 hoch sind.

Zum Schluß der obenerwähnten Schreiboperation wird das Ver fahren erörtert, bei dem auf das Ausschalten der Transistoren QN17 und QN18 das Ausschalten der Transistoren QN15 und QN16 folgt. Das Verfahren kann umgekehrt werden, so daß auf das Ausschalten der Transistoren QN15 und QN16 das Ausschalten der Transistoren QN17 und QN18 folgt. Da die Gates der Tran sistoren QN17 und QN18 in den schwebenden Zustand versetzt werden, während einer der Transistoren QN17 und QN18 einge schaltet bleibt, bewirkt dies ein Sicherstellen der Informa tionen in der Ablagezelle SC. Möglicherweise gibt es einen von einfallender kosmischer Strahlung wie etwa von einem Neu tronenstrahl herrührenden weichen Fehler, durch den der in der Ablagezelle SC gespeicherte Inhalt z. B. invertiert wird. Das Sicherstellen der Informationen in der Ablagezelle SC erhöht die kritische Ladung, die erforderlich ist, um einen weichen Fehler hervorzurufen, so daß das Auftreten eines wei chen Fehlers erschwert wird.

Fig. 32 ist ein Schaltplan einer Abwandlung der siebenten bevorzugten Ausführungsform der Erfindung. Die Speicherzelle MC aus Fig. 32 enthält die für die Schreibwortleitung 31 er setzte Schreibkomplement-Wortleitung 34 und die für die Tran sistoren QN15 und QN16 ersetzten PMOS-Transistoren QP15 und QP16.

Die in Fig. 32 gezeigte Konfiguration erzeugt in bezug auf die Ausbreitung des Logikpegels ähnliche Wirkungen wie die in Fig. 31 gezeigte. Bei der in Fig. 32 gezeigten Konfiguration kann jedoch die Verringerung des Potentials um die Schwellen spannung V_thn (< 0) beim Anlegen von "hoch" an die Gates der Transistoren QN17 und QN18 vermieden werden.

Andererseits steigen beim Anlegen von "tief" an die Gates der Transistoren QN17 und QN18 deren Potentiale auf V_SS-V_thp, wobei V_thp die Schwellenspannung der PMOS-Transistoren QP15 und QP16 und kleiner als 0 ist. Somit besitzt die Konfigura tion aus Fig. 31 gegenüber der aus Fig. 32 den Vorteil, daß sichergestellt ist, daß die Transistoren QN17 und QN18 ausge schaltet werden, um den Leckstrom von den Knoten N1 und N2 zum Potentialpunkt V_SS zu unterdrücken.

Fig. 33 ist ein Schaltplan einer weiteren Abwandlung der sie benten bevorzugten Ausführungsform der Erfindung. Es werden sowohl die Schreibwortleitung 31 als auch die Schreibkomple ment-Wortleitung 34 verwendet. Zwischen den Knoten N4 und das Gate des Transistors QN17 ist ein Transfer-Gatter geschaltet, das die parallel geschalteten Transistoren QP15 und QN15 ent hält. Zwischen den Knoten N5 und das Gate des Transistors QN18 ist ein Transfer-Gatter geschaltet, das die parallel geschalteten Transistoren QP16 und QN16 enthält. Die Gates der PMOS-Transistoren QP15 und QP16 sind an die Schreibkom plement-Wortleitung 34 angeschlossen, während die Gates der NMOS-Transistoren QN15 und QN16 an die Schreibwortleitung 31 angeschlossen sind.

Eine solche Konstruktion ermöglicht die genaue Ein/Aus-Steue rung der Transistoren QN17 und QN18.

Achte bevorzugte Ausführungsform

Fig. 34 ist ein Schaltplan einer Konfiguration einer Spei cherzelle MC gemäß einer achten bevorzugten Ausführungsform der Erfindung. Wie im Stand der Technik sind die Indizes zur Bezeichnung der Lage der Zeile und der Spalte in Fig. 34 weg gelassen. Die in Fig. 34 gezeigte Speicherzelle MC kann als jede der in Fig. 30 gezeigten Speicherzellen MC_ij verwendet werden.

Die in Fig. 34 gezeigte Speicherzelle unterscheidet sich von der in Fig. 53 gezeigten Konfiguration charakteristisch in bezug auf die Konfiguration der Ablagezelle SC. Kurz gesagt, enthält die Ablagezelle SC nicht die Transistoren QN1 und QN2, sondern im wesentlichen die kreuzgekoppelten Transisto ren QP1 und QP2.

Genauer ist der Ablageknoten N2 nur über die in Serie ge schalteten Transistoren QN9 und QN10 an dem Potentialpunkt V_SS angeschlossen. Die Gates der Transistoren QN9 und QN10 sind an die Schreibdatenbitleitung 41 bzw. an die Schreibwortlei tung 31 angeschlossen. Die elektrische Leitung der Transisto ren QN9 und QN10 wird durch die Logikzustände auf der Schreibdatenbitleitung 41 und auf der Schreibwortleitung 31 gesteuert. Ähnlich ist der Ablageknoten N1 nur über die in Serie geschalteten Transistoren QN11 und QN12 an den Poten tialpunkt V_SS angeschlossen. Die Gates der Transistoren QN11 und QN12 sind an die Schreibdatenkomplement-Bitleitung 42 bzw. an die Schreibwortleitung 31 angeschlossen. Die elektri sche Leitung der Transistoren QN11 und QN12 wird durch die Logikzustände auf der Schreibdatenkomplement-Bitleitung 42 und auf der Schreibwortleitung 31 gesteuert.

Die in Fig. 34 gezeigte Konfiguration unterscheidet sich von der in Fig. 53 gezeigten in bezug auf eine Struktur zum Lesen von den Ablageknoten N1 und N2 der Ablagezelle SC. Genauer nutzt die in Fig. 34 gezeigte Konfiguration anstelle der Le seschaltung RK die in der siebenten bevorzugten Ausführungs form gezeigten Transistoren QN13 und QN14. Die Aktivierung der Lesewortleitung 33 schaltet die Transistoren QN13 und QN14 ein, wodurch die an den Knoten N1 und N2 gespeicherten Logikzustände an die Knoten N3 und N10 an der Lesedatenbit leitung 43 bzw. an der Lesedatenkomplement-Bitleitung 46 übertragen werden. Um die Leserate zu erhöhen, ist es wün schenswert, daß die Lesedatenbitleitung 43 und die Lesedaten komplement-Bitleitung 46 vor der Aktivierung der Lesewortlei tung 33 vorgeladen werden.

Die Fig. 35A bis 35E sind ein Zeitablaufplan des Betriebs der in Fig. 34 gezeigten Speicherzelle MC. Genauer zeigen die Fig. 35A bis 35E die Potentiale auf der Lesewortleitung 33, auf der Lesedatenkomplement-Bitleitung 46, auf der Schreib wortleitung 31, auf der Schreibdatenbitleitung 41 bzw. am Ablageknoten N2. In den Fig. 35A bis 35E ist die Operation gezeigt, bei der "tief" in den Ablageknoten N2, der zuvor hoch war, geschrieben wird.

Vor dem Zeitpunkt t₁ ist die Speicherzelle MC in einem Standby-Zustand, in dem die Lesedatenkomplement-Bitleitung 46 sowie die Lesedatenbitleitung 43 wie mit der durchgezogenen Linie gezeigt auf das Potential V_SS oder wie mit der Strichli nie gezeigt auf ein Potential (V_DD+V_SS)/2 vorgeladen blei ben. Zum Zeitpunkt t₁ werden die Lesedatenkomplement-Bitlei tung 46 sowie die Lesedatenbitleitung 43 auf das Potential (V_DD+V_SS)/2 vorgeladen. Danach beginnt die Lesewortleitung 33 zum Zeitpunkt t₂ mit einem Übergang auf das Potential V_DD. Bei diesem Übergang als Wendepunkt werden sowohl der Transi stor QN14 als auch der Transistor QN13 eingeschaltet. Somit beginnt zum Zeitpunkt t₃ das Potential auf der Lesedatenkom plement-Bitleitung 46 wegen des am Speicherknoten N2 gespei cherten Logikzustands "hoch" einen Übergang auf das Potential V_DD. Anschließend beginnt die Lesewortleitung 33 zum Zeitpunkt t₄ mit einem Übergang auf das Potential V_SS. Daraufhin beginnt die Schreibdatenbitleitung 41 zum Zeitpunkt t₅ mit einem Übergang auf das Potential V_DD. Bei diesem Übergang als Wende punkt wird der Transistor QN9 eingeschaltet. Daraufhin be ginnt die Schreibwortleitung 31 zum Zeitpunkt t₆ ebenfalls mit einem Übergang auf das Potential V_DD. Bei diesem Übergang als Wendepunkt wird der Transistor QN10 ebenfalls eingeschal tet. Somit ist der Ablageknoten N2 über die Transistoren QN9 und QN10 mit dem Potentialpunkt V_SS verbunden, wobei das Po tential am Ablageknoten N2 zum Zeitpunkt t₇ mit einem Über gang von dem Potential V_DD auf das Potential V_SS beginnt. An schließend geht die Schreibwortleitung 31 auf das Potential V_SS über und tritt in den Standby-Zustand ein, während die Schreibdatenbitleitung 41 ebenfalls auf das Potential V_SS übergeht.

Das Schreiben von "tief" in den Ablageknoten N2, der zuvor tief war, wird natürlich ähnlich dadurch bewirkt, daß der Ablageknoten N2 über die Transistoren QN9 und QN10 mit dem Potentialpunkt V_SS verbunden wird. Wenn "tief" in den Ablage knoten N2 geschrieben wird, wird der Transistor QP1 einge schaltet und der Ablageknoten N1 über den Transistor QP1 mit dem Potentialpunkt V_DD verbunden und dementsprechend mit "hoch" beschrieben.

In der achten bevorzugten Ausführungsform gibt es wie in der siebenten bevorzugten Ausführungsform keinen Weg, über den sich elektrische Ladungen direkt zwischen den Bitleitungen 41, 42 und den Knoten N1, N2 bewegen. Wenn die Schreibwort leitung 31 aktiv ist, während die Schreibdatenbitleitung 41 und die Schreibdatenkomplement-Bitleitung 42 schwebend sind, werden diese Leitungen somit durch die Ablagezelle SC weder geladen noch entladen, so daß der unerwünschte Stromverbrauch vermieden wird. Somit wird die Leseoperation nicht verlang samt, wenn es eine Zeitdauer gibt, während der sowohl die Schreibwortleitung 31 als auch die Lesewortleitung 33 gleich zeitig hoch sind.

Außerdem kann die in Fig. 34 gezeigte Konfiguration mit einer verringerten Anzahl von Transistoren im Vergleich zu der in Fig. 53 gezeigten Konfiguration eine Flächenverringerung um die Fläche von zwei Transistoren pro Ablagezelle erreichen. Ferner sind die Inverter L1 und L2 so beschaffen, daß sie einen hohen statischen Rauschgrenzwert besitzen, um Informa tionen stabil zu halten, wodurch das Invertieren des gespei cherten Inhalts eine Zeitdauer benötigt. In der Konfiguration der achten bevorzugten Ausführungsform halten dagegen die kreuzgekoppelten Transistoren die gespeicherten Informatio nen, so daß eine schnelle Schreiboperation ausgeführt wird.

Außerdem kann die Speicherzelle mit der Konfiguration der achten bevorzugten Ausführungsform die Halbauswahl-Schreib störung vermeiden. Fig. 36 ist ein Teilschaltplan einer Ma trixanordnung von Speicherzellen MC jeweils mit der in Fig. 34 gezeigten Struktur. Als Auswahl sind in Fig. 36 eine Speicherzelle MC_xj in der x-ten Zeile und j-ten Spalte, eine Speicherzelle MC_xz in der x-ten Zeile und z-ten Spalte und eine Speicherzelle MC_yj in der y-ten Zeile und j-ten Spalte gezeigt.

Zunächst wird angenommen, daß Informationen in den Ablagekno ten N1 der Speicherzelle MC_xj geschrieben werden sollen. Wenn die Schreibwortleitung 31 _x hoch wird, während die Schreibda tenbitleitung 41 _j und die Schreibdatenkomplement-Bitleitung 42 _j hoch bzw. tief sind, wird das Potential V_SS über die Tran sistoren QN9 und QN10 der Speicherzelle MC_xj an den Ablagekno ten N2 angelegt. Zu diesem Zeitpunkt ist der Transistor QN11 der Speicherzelle MC_xj ausgeschaltet. Da das Potential V_SS an den Ablageknoten N2 angelegt wird, wird der Transistor QP1 der Speicherzelle MC_xj eingeschaltet und das Potential V_DD an den Ablageknoten N1 angelegt.

Daraufhin werden die Transistoren QN10 und QN12 der Speicher zelle MC_xz eingeschaltet, da die Schreibwortleitung 31 _x hoch angesteuert wird. Dadurch, daß die Schreibdatenbitleitung 41 _z und die Schreibdatenkomplement-Bitleitung 42 _z im Standby-Zu stand auf das Potential V_SS vorgeladen werden, werden die Transistoren QN9 und QN11 der Speicherzelle MC_xz ausgeschaltet gehalten. Somit wird der gespeicherte Inhalt der Speicher zelle MC_xz nicht erneut geschrieben.

Ferner wird der Transistor QN9 der Speicherzelle MC_yj einge schaltet, da die Schreibdatenbitleitung 41 _j hoch angesteuert wird. Die Schreibwortleitung 31 _y ist aber nicht ausgewählt und dementsprechend tief, so daß die Transistoren QN10 und QN12 der Speicherzelle MC_yj ausgeschaltet gehalten werden kön nen. Somit wird der gespeicherte Inhalt der Speicherzelle MC_yj nicht erneut geschrieben. Aus den vorstehenden Gründen wird die Halbauswahl-Schreibstörung vermieden.

Fig. 37 ist ein Schaltplan einer Konfiguration einer Spei cherzelle gemäß einer ersten Abwandlung der achten bevorzug ten Ausführungsform. Die in Fig. 37 gezeigte Speicherzelle verwendet anstelle der Schreibwortleitung 31 in der in Fig. 34 gezeigten Konfiguration die Schreibkomplementwortlei tung 34. Außerdem sind die NMOS-Transistoren QN10 und QN12 durch die PMOS-Transistoren QP10 bzw. QP12 ersetzt. Da in der Schreiboperation auf der Schreibkomplementwortleitung 34 ein zu dem Logikzustand auf der Schreibwortleitung 31 komplemen tärer Logikzustand angeordnet wird, führen die PMOS-Transi storen QP10 und QP12 als Antwort auf die auf der Schreibwort leitung 31 und auf der Schreibkomplementwortleitung 34 ange ordneten Logikzustände ähnliche Operationen wie die NMOS- Transistoren QN10 und QN12 aus. Somit erzeugt die in Fig. 37 gezeigte Konfiguration ähnliche Wirkungen wie die in Fig. 34 gezeigte Konfiguration.

Fig. 38 ist ein Schaltplan einer Konfiguration einer Spei cherzelle gemäß einer zweiten Abwandlung der achten bevorzug ten Ausführungsform. Die in Fig. 38 gezeigte Speicherzelle ist so beschaffen, daß die NMOS-Transistoren QN9 und QN11 in der in Fig. 34 gezeigten Konfiguration durch die PMOS-Transi storen QP11 bzw. QP9 ersetzt sind. Die Schreibdatenbitleitung 41 und die Schreibdatenkomplement-Bitleitung 42 sind an die Gates der PMOS-Transistoren QP9 bzw. QP11 angeschlossen. Da in der Schreiboperation auf der Schreibdatenbitleitung 41 und auf der Schreibdatenkomplement-Bitleitung 42 zueinander kom plementäre Logikzustände angeordnet werden, führen die PMOS- Transistoren QP9 und QP11 als Antwort auf die auf der Schreibdatenbitleitung 41 und auf der Schreibdatenkomplement- Bitleitung 42 angeordneten Logikzustände ähnliche Operationen wie die NMOS-Transistoren QN11 und QN9 aus. Somit erzeugt die in Fig. 38 gezeigte Konfiguration ähnliche Wirkungen wie die in Fig. 34 gezeigte Konfiguration.

Fig. 39 ist ein Schaltplan einer Konfiguration einer Spei cherzelle gemäß einer dritten Abwandlung der achten bevorzug ten Ausführungsform. Die in Fig. 39 gezeigte Speicherzelle ist so beschaffen, daß eine Seite des hohen Potentials und eine Seite des tiefen Potentials in der in Fig. 34 gezeigten Konfiguration miteinander vertauscht sind. Genauer ist der Ablageknoten N2 nur über die in Serie geschalteten Transisto ren QP11 und QP10 an den Potentialpunkt V_DD angeschlossen. Die Gates der Transistoren QP11 und QP10 sind an die Schreibda tenbitleitung 41 bzw. an die Schreibkomplementwortleitung 34 angeschlossen. Die elektrische Leitung der Transistoren QP11 und QP10 wird durch die Logikzustände auf der Schreibdaten bitleitung 41 und auf der Schreibkomplementwortleitung 34 gesteuert. Ähnlich ist der Ablageknoten N1 nur über die in Serie geschalteten Transistoren QP9 und QP12 an den Poten tialpunkt V_DD angeschlossen. Die Gates der Transistoren QP9 und QP12 sind an die Schreibdatenkomplement-Bitleitung 42 bzw. an die Schreibkomplementwortleitung 34 angeschlossen. Die elektrische Leitung der Transistoren QP9 und QP12 wird durch die Logikzustände auf der Schreibdatenkomplement-Bit leitung 42 und auf der Schreibkomplementwortleitung 34 ge steuert. Offensichtlich erzeugt eine solche Konfiguration ähnliche Wirkungen wie die in Fig. 34 gezeigte Konfiguration.

Fig. 40 ist ein Schaltplan einer Konfiguration einer Spei cherzelle gemäß einer vierten Abwandlung der achten bevorzug ten Ausführungsform. Die in Fig. 40 gezeigte Speicherzelle verwendet anstelle der Schreibkomplementwortleitung 34 in der in Fig. 39 gezeigten Konfiguration die Schreibwortleitung 31. Die PMOS-Transistoren QP10 und QP12 sind durch die NMOS-Tran sistoren QN10 bzw. QN12 ersetzt. Da in der Schreiboperation auf der Schreibkomplementwortleitung 34 ein zu dem Logikzu stand auf der Schreibwortleitung 31 komplementärer Logikzu stand angeordnet wird, führen die NMOS-Transistoren QN10 und QN12 als Antwort auf die auf der Schreibwortleitung 31 und auf der Schreibkomplementwortleitung 34 angeordneten Logikzu stände ähnliche Operationen wie die PMOS-Transistoren QP10 und QP12 aus. Somit erzeugt die in Fig. 40 gezeigte Konfigu ration ähnliche Wirkungen wie die in Fig. 39 gezeigte Konfi guration.

Fig. 41 ist ein Schaltplan einer Konfiguration einer Spei cherzelle gemäß einer fünften Abwandlung der achten bevorzug ten Ausführungsform. Die in Fig. 41 gezeigte Speicherzelle ist so beschaffen, daß die PMOS-Transistoren QP9 und QP11 in der in Fig. 39 gezeigten Konfiguration durch die NMOS-Transi storen QN11 bzw. QN9 ersetzt sind. Die Schreibdatenbitleitung 41 und die Schreibdatenkomplement-Bitleitung 42 sind an die Gates der NMOS-Transistoren QN11 bzw. QN9 angeschlossen. Da in der Schreiboperation an die Schreibdatenbitleitung 41 und an die Schreibdatenkomplement-Bitleitung 42 zueinander kom plementäre Logikzustände angelegt werden, führen die NMOS- Transistoren QN9 und QN11 als Antwort auf die auf der Schreibdatenbitleitung 41 und auf der schreibdatenkomplement- Bitleitung 42 angeordneten Logikzustände ähnliche Operationen wie die PMOS-Transistoren QP11 und QP9 aus. Somit erzeugt die in Fig. 41 gezeigte Konfiguration ähnliche Wirkungen wie die in Fig. 39 gezeigte Konfiguration.

Fig. 42 ist ein Schaltplan einer Konfiguration einer Spei cherzelle gemäß einer sechsten Abwandlung der achten bevor zugten Ausführungsform. Die in Fig. 42 gezeigte Speicherzelle ist so beschaffen, daß der Transistor QN10 gleichzeitig als der Transistor QN12 in der in Fig. 34 gezeigten Konfiguration dient. Fig. 43 ist ein Schaltplan einer Konfiguration einer Speicherzelle gemäß einer siebenten Abwandlung der achten bevorzugten Ausführungsform. Die in Fig. 43 gezeigte Spei cherzelle ist so beschaffen, daß der Transistor QP10 gleich zeitig als der Transistor QP12 in der in Fig. 39 gezeigten Konfiguration dient. In der sechsten und in der siebenten Abwandlung sind zwei Transistoren vereinigt, um die Anzahl der Transistoren pro Speicherzelle um eins zu verringern. Dies erzeugt die Wirkungen der achten bevorzugten Ausfüh rungsform, während gleichzeitig die von der Speicherzelle eingenommene Fläche verringert wird.

Fig. 44 ist einer Schaltplan einer Konfiguration von Spei cherzellen MC_i1 bis MC_in in der i-ten Zeile, auf die die in Fig. 42 gezeigte Konfiguration angewendet wird. Die mehreren Speicherzellen MC_ij in der gleichen Zeile nutzen die Schreib wortleitung 31 gemeinsam. Somit können die Transistoren QN10 (oder QN12) von beispielsweise jeweils n Speicherzellen MC_i1 bis MCin zu einem einzigen NMOS-Transistor QN100 vereinigt sein. Fig. 45 ist ein Schaltplan einer Konfiguration von Speicherzellen MC_i1 bis MC_in in der i-ten Zeile, auf die die in Fig. 43 gezeigte Konfiguration angewendet wird. Die mehre ren Speicherzellen MC_i1 in der gleichen Zeile nutzen die Schreibkomplementwortleitung 34 gemeinsam. Somit können die Transistoren QP10 (oder QP12) beispielsweise der n Speicher zellen MC_i1 bis MC_in zu einem einzigen PMOS-Transistor QP100 vereinigt sein. Eine solche Vereinigung verringert die Anzahl der Transistoren weiter.

Die in der achten bevorzugten Ausführungsform gezeigten Tran sistoren können unter Verwendung eines Siliciumsubstrats, eines bekannten SOI-Substrats oder eines SON-Substrats (Sili cium-auf-nichts-Substrats) ausgebildet sein.

Neunte bevorzugte Ausführungsform Fig. 46 ist ein Schaltplan einer Konfiguration einer Spei cherzelle MC gemäß einer neunten bevorzugten Ausführungsform der Erfindung. Wie im Stand der Technik sind die Indizes zur Bezeichnung der Lage der Zeilen und Spalten in Fig. 46 wegge lassen. Die in Fig. 46 gezeigte Speicherzelle MC kann als jede der in Fig. 1 gezeigten Speicherzellen MC_ij verwendet werden. Die Leseschaltung ist in Fig. 46 nicht gezeigt. Die in Fig. 46 gezeigte Speicherzelle unterscheidet sich von der in Fig. 10 gezeigten Konfiguration charakteristisch da durch, daß die Ablagezelle SC im wesentlichen ein Paar kreuz gekoppelter Transistoren enthält. Genauer sind der Drain des Transistors QN1 und das Gate des Transistors QN2 gemeinsam an den Ablageknoten N1 angeschlossen, während das Gate des Tran sistors QN1 und der Drain des Transistors QN2 gemeinsam an den Ablageknoten N2 angeschlossen sind. Die Sources der Tran sistoren QN1 und QN2 sind gemeinsam an den Potentialpunkt V_SS angeschlossen.

Durch die Verwendung des Paars der kreuzgekoppelten Transi storen anstelle eines Paars kreuzgekoppelter Inverter zur Bildung der Ablagezelle SC wird eine Flächenverringerung um die Fläche von zwei Transistoren pro Ablagezelle erreicht. Außerdem besitzt das Paar der kreuzgekoppelten Transistoren anders als die Inverter L1 und L2 keinen hohen statischen Rauschgrenzwert, so daß eine schnelle Schreiboperation ausge führt wird.

Die Transistoren MN9 und MNIQ sind zwischen dem Ablageknoten N1 und der Schreibdatenbitleitung 41 in Serie geschaltet, während die Transistoren MN11 und MN12 zwischen dem Ablage knoten N2 und der Schreibdatenkomplement-Bitleitung 42 in Serie geschaltet sind. Die Transistoren MN9 und MN11 sind NMOS-Transistoren, deren Gates jeweils gemeinsam an die Schreibsteuerleitung 44 angeschlossen sind. Die Transistoren MN10 und MN12 sind NMOS-Transistoren, deren Gates jeweils gemeinsam an die Schreibwortleitung 31 angeschlossen sind.

Somit leiten die Transistoren MN10 und MN12 in jeder Spei cherzelle, die die Schreibwortleitung 31 in einer ausgewähl ten Zeile gemeinsam nutzen, während die Transistoren MN9 und MN11 in jeder Speicherzelle in einer nicht ausgewählten Spalte nicht leiten. Andererseits leiten die Transistoren MN9 und MN11 in jeder Speicherzelle, die die Schreibsteuerleitung 44 in einer ausgewählten Spalte gemeinsam nutzen, während die Transistoren MN10 und MN12 in jeder Speicherzelle in einer nicht ausgewählten Zeile nicht leiten. Folglich wird die Halbauswahl-Schreibstörung vermieden.

Die Fig. 47 bis 49 sind Schaltpläne von Abwandlungen der neunten bevorzugten Ausführungsform. Die in Fig. 47 gezeigte Konfiguration ist so konstruiert, daß die Schreibsteuerlei tung 44 und die NMOS-Transistoren MN9 und MN11 in der in Fig. 46 gezeigten Konfiguration durch die Schreibkomplement- Steuerleitung 45 und durch die PMOS-Transistoren MP9 bzw. MP11 ersetzt sind. Da auf der Schreibkomplement-Steuerleitung 45 ein zu dem Logikzustand auf der Schreibsteuerleitung 44 komplementärer Logikzustand angeordnet wird, führt die in Fig. 47 gezeigte Konfiguration offensichtlich ähnliche Opera tionen wie die in Fig. 46 gezeigte Konfiguration aus.

Die in Fig. 48 gezeigte Konfiguration ist so konstruiert, daß die Schreibwortleitung 31 und die NMOS-Transistoren MN10 und MN12 in der in Fig. 46 gezeigten Konfiguration durch die Schreibkomplementwortleitung 34 und durch die PMOS-Transisto ren MP10 bzw. MP12 ersetzt sind. Da in der Schreiboperation auf der Schreibkomplementwortleitung 34 ein zu dem Logikzu stand auf der Schreibwortleitung 31 komplementärer Logikzu stand angeordnet wird, führen die PMOS-Transistoren MP10 und MP12 als Antwort auf die auf der Schreibwortleitung 31 und auf der Schreibkomplementwortleitung 34 angeordneten Logikzu stände ähnliche Operationen wie die NMOS-Transistoren MN10 und MN12 aus. Somit erzeugt die in Fig. 48 gezeigte Konfigu ration ähnliche Wirkungen wie die in Fig. 46 gezeigte Konfi guration.

Die in Fig. 49 gezeigte Konfiguration ist so konstruiert, daß die Schreibsteuerleitung 44 und die NMOS-Transistoren MN9 und MN11 in der in Fig. 48 gezeigten Konfiguration durch die Schreibkomplementsteuerleitung 45 und durch die PMOS-Transi storen MP9 bzw. MP11 ersetzt sind. Offensichtlich führt die in Fig. 49 gezeigte Konfiguration ähnliche Operationen wie die in Fig. 46 gezeigte Konfiguration aus.

Fig. 50 ist ein Schaltplan einer weiteren Abwandlung der neunten bevorzugten Ausführungsform. Die in Fig. 50 gezeigte Konfiguration unterscheidet sich von der in Fig. 49 gezeigten Konfiguration lediglich in bezug auf die Konfiguration der Ablagezelle SC. Das Paar der kreuzgekoppelten Transistoren in Fig. 50 sind die PMOS-Transistoren QP1 und QP2. Genauer sind der Drain des Transistors QP1 und das Gate des Transistors QP2 gemeinsam an den Ablageknoten N1 angeschlossen, während das Gate des Transistors QP1 und der Drain des Transistors QP2 gemeinsam an den Ablageknoten N2 angeschlossen sind. Die Sources der Transistoren QP1 und QP2 sind gemeinsam an den Potentialpunkt V_DD angeschlossen. Offensichtlich führt die in Fig. 50 gezeigte Konfiguration ähnliche Operationen wie die in Fig. 46 gezeigte Konfiguration aus.

Die in Fig. 46 gezeigte Konfiguration, in der die Speicher zelle MC nur die NMOS-Transistoren umfaßt, beseitigt die Not wendigkeit, zwischen den PMOS- und NMOS-Transistoren ein Iso lationsgebiet vorzusehen, und verringert so die von der Spei cherzelle MC eingenommene Fläche. Ähnlich kann die in Fig. 50 gezeigte Konfiguration, in der die Speicherzelle MC nur die PMOS-Transistoren umfaßt, die von der Speicherzelle MC einge nommene Fläche verringern.

Wenn in der in Fig. 46 gezeigten Konfiguration die Schreibda tenbitleitung 41 tief angesteuert wird und dementsprechend das Potential V_SS empfängt, stellt der Schwellenwert der NMOS- Transistoren MN9 und MN10 kein Problem dar, wobei das Poten tial V_SS an den Ablageknoten N1 angelegt wird. Wenn anderer seits die Schreibdatenbitleitung 41 hoch angesteuert wird und dementsprechend das Potential V_DD empfängt, wird an den Abla geknoten N1 ein Potential (V_DD-2V_thn) angelegt, wobei V_thn (< 0) die Schwellenspannung der NMOS-Transistoren MN9 und MN10 ist. Aus diesem Grund wird die Ablagezelle SC beim Schreiben von "hoch" in den Ablageknoten N1 langsamer stabilisiert, als wenn sie "tief" in ihn schreibt.

Wenn in den in den Fig. 49 und 50 gezeigten Konfigurationen das Potential V_DD an die Schreibdatenbitleitung 41 angelegt wird, stellt der Schwellenwert der PMOS-Transistoren MP9 und MP10 kein Problem dar, wobei das Potential V_DD an den Ablage knoten N1 angelegt wird. Wenn andererseits an die Schreibda tenbitleitung 41 das Potential V_SS angelegt wird, wird an den Ablageknoten N1 ein Potential (V_SS-2V_thp) angelegt, wobei V_thp (< 0) die Schwellenspannung der PMOS-Transistoren MP9 und MP10 ist. Aus diesem Grund wird die Ablagezelle SC beim Schreiben von "tief" in den Ablageknoten N1 langsamer stabi lisiert, als wenn sie "hoch" in ihn schreibt.

Wenn andererseits in der in Fig. 47 gezeigten Konfiguration an die Schreibdatenbitleitung 41 das Potential V_DD angelegt wird, gibt es keine Verringerung um den Betrag der Schwellen spannung in dem PMOS-Transistor MP9, wobei an den Ablagekno ten N1 ein Potential (V_DD-V_thn) angelegt wird. Wenn an die Schreibdatenbitleitung 41 das Potential V_SS angelegt wird, gibt es keine Verringerung um den Betrag der Schwellenspan nung in dem NMOS-Transistor MN10, wobei an den Ablageknoten N1 ein Potential (V_SS-V_thp) angelegt wird. Somit ist der ungünstigste Wert (der Maximalwert) der zum Stabilisieren der Ablagezelle SC in der in Fig. 47 gezeigten Konfiguration er forderlichen Zeit kleiner als in den in den Fig. 49 und 50 gezeigten Konfigurationen. Das gleiche betrifft die in Fig. 48 gezeigte Konfiguration.

Obgleich in der neunten bevorzugten Ausführungsform nur die Schreibschaltung beschrieben wurde, können die obenerwähnten Konfigurationen offensichtlich auch für eine Leseschaltung verwendet werden, wobei in diesem Fall die Schreibwortleitung 31, die Schreibkomplementwortleitung 34, die Schreibdatenbit leitung 41 und die Schreibdatenkomplement-Bitleitung 42 in die Lesewortleitung 33, in die Lesekomplementwortleitung 32, in die Lesedatenbitleitung 43 bzw. in die Lesedatenkomple ment-Bitleitung 46 zu ändern sind. Außerdem sind die Schreib steuerleitung 44 und die Schreibkomplementsteuerleitung 45 in die Lesesteuerleitung bzw. in die Lesekomplementsteuerleitung zu ändern.

Die Lesesteuerleitung empfängt ein Signal, das während der Leseoperation aktiv (z. B. hoch) ist, während es im Standby- Zustand inaktiv (z. B. tief) ist, während die Lesekomple mentsteuerleitung ein Signal empfängt, das während der Lese operation einen zum Logikzustand auf der Lesesteuerleitung komplementären Logikzustand besitzt. Ein Beispiel des an die Lesesteuerleitung anzulegenden Signals umfaßt ein Exklusiv- ODER des auf der Lesewortleitung 33 anzuordnenden Logikzu stands und des auf der Lesekomplementwortleitung 32 anzuord nenden Logikzustands.

Natürlich können das Wortleitungspaar und das Bitleitungspaar sowohl für Lese- als auch für Schreiboperationen verwendet werden. Die neunte bevorzugte Ausführungsform ist sowohl auf eine Mehrporttyp-Speicherzelle als auch auf eine Einport- Speicherzelle anwendbar.

Die in der neunten bevorzugten Ausführungsform gezeigten Transistoren können unter Verwendung eines Siliciumsubstrats, eines bekannten SOI-Substrats oder eines SON-Substrats (Sili cium-auf-nichts-Substrats) ausgebildet sein.

Obgleich die Erfindung ausführlich beschrieben wurde, ist die vorstehende Beschreibung in sämtlichen Aspekten erläuternd und nicht einschränkend. Selbstverständlich können zahlreiche weitere Abwandlungen und Abweichungen konstruiert werden, ohne vom Umfang der Erfindung abzuweichen.

Claims

1. Speichervorrichtung, mit:

a) mehreren Wortleitungsgruppen (30), die jeweils
- 1. (a-1) eine Schreibwortleitung (31) enthalten;
b) mehreren Bitleitungsgruppen (40), die jeweils
- 1. (b-1) eine Schreibdaten-Bitleitung (41) und
- 2. (b-2) eine Schreibsteuerleitung (44) enthalten, die in entsprechender Beziehung zu der Schreibdaten-Bitleitung (41) vorgesehen ist; und
c) mehreren Speicherzellen (MC), wovon jede in einer ent sprechenden Beziehung zu einer der Wortleitungsgruppen (30) und zu einer der Bitleitungsgruppen (40) vorgesehen ist, wo bei jede der Speicherzellen (MC) enthält:
- 1. (c-1) eine Ablagezelle (SC) mit einem ersten Ablagekno ten (N1) und
- 2. (c-2) einen ersten Schalter (MN9, MN10), der zwischen die Schreibdaten-Bitleitung (41) der einen ihr entsprechenden Bitleitungsgruppe der Bitleitungsgruppen (40) und den ersten Ablageknoten (N1) geschaltet ist, wobei der erste Schalter (MN9, MN10) nur dann leitend ist, wenn sowohl die Schreib wortleitung (31) der einen ihr entsprechenden Wortleitungs gruppe der Wortleitungsgruppen (30) als auch die Schreibsteu erleitung (44) aktiv sind,
wobei die Schreibsteuerleitung (44) aktiv ist, wenn eine zugeordnete Bitleitungsgruppe der Bitleitungsgruppen (40), die die Schreibsteuerleitung (44) enthält, ausgewählt ist, während sie inaktiv ist, wenn die zugeordnete eine Bitlei tungsgruppe der Bitleitungsgruppen (40) nicht ausgewählt ist.

2. Speichervorrichtung nach Anspruch 1, dadurch gekennzeich net, daß jede der Bitleitungsgruppen (40) enthält:

1. (b-3) eine Schreibdatenkomplement-Bitleitung (42), die in entsprechender Beziehung zu der Schreibdaten-Bitleitung (41) vorgesehen ist,
wobei die Ablagezelle (SC) jeweils enthält:
2. (c-1-1) einen zweiten Ablageknoten (N2), der einen zu ei nem Logikpegel an dem ersten Ablageknoten (N1) komplementären Logikpegel empfängt,
wobei jede der Speicherzellen (MC) enthält:
3. (c-3) einen zweiten Schalter (MN11, MN12), der zwischen die Schreibdatenkomplement-Bitleitung (42) der einen ihr ent sprechenden Bitleitungsgruppe der Bitleitungsgruppen (40) und den zweiten Ablageknoten (N2) geschaltet ist, wobei der zweite Schalter (MN11, MN12) nur dann leitend ist, wenn so wohl die Schreibwortleitung (31) der einen ihr entsprechenden Wortleitungsgruppe der Wortleitungsgruppen (30) als auch die Schreibsteuerleitung (44) aktiv ist,
wobei die Schreibdaten-Bitleitung (41) und die Schreibda tenkomplement-Bitleitung (42) zueinander komplementäre Logik pegel haben, wenn eine zugeordnete Bitleitungsgruppe der Bit leitungsgruppen (40), die die Schreibdaten-Bitleitung (41) und die Schreibdatenkomplement-Bitleitung (42) enthält, aus gewählt ist, während sie den gleichen Logikpegel haben, wenn die zugeordnete eine Bitleitungsgruppe der Bitleitungsgruppen (40) nicht ausgewählt ist, und
wobei die Schreibsteuerleitung (44) das Exklusiv-ODER der Schreibdaten-Bitleitung (41) und der Schreibdatenkomplement- Bitleitung (42) in der einen Bitleitungsgruppe der Bitlei tungsgruppen (40) enthält.

3. Speichervorrichtung nach Anspruch 2, dadurch gekennzeich net, daß die Potentiale auf der Schreibdaten-Bitleitung (41) und auf der Schreibdatenkomplement-Bitleitung (42) nicht in vertierend verstärkt und daraufhin Exklusiv-ODER-verknüpft werden.

4. Speichervorrichtung nach einem vorangehenden Anspruch, dadurch gekennzeichnet, daß der erste Schalter enthält:

1. (c-2-1) einen ersten Transistor (MN9) mit einer Steuerelektrode, die an die Schreibsteuerleitung (44) ange schlossen ist, sowie mit einer ersten und einer zweiten Stromelektrode; und
2. (c-2-2) einen zweiten Transistor (MN10) mit einer Steuer elektrode, die an die Schreibwortleitung (31) angeschlossen ist, sowie mit einer ersten und einer zweiten Stromelektrode; und
wobei die erste und die zweite Stromelektrode des ersten Transistors und die erste und die zweite Stromelektrode des zweiten Transistors zwischen dem ersten Ablageknoten (N1) und der Schreibdaten-Bitleitung (41) in Serie geschaltet sind.

5. Speichervorrichtung nach Anspruch 4, dadurch gekennzeich net, daß der erste Schalter enthält:

1. (c-2-3) einen dritten Transistor (MP9) mit einer Steuer elektrode, die einen zu einem Logikpegel auf der Schreibsteu erleitung (44) komplementären Logikpegel empfängt, einer er sten Stromelektrode, die an die zweite Stromelektrode des ersten Transistors angeschlossen ist, und einer zweiten Stromelektrode, die an die erste Stromelektrode des ersten Transistors angeschlossen ist, wobei sich der Leitungstyp des dritten Transistors (MP9) von dem des ersten Transistors (MN9) unterscheidet; und
2. (c-2-4) einen vierten Transistor (MP10) mit einer Steuer elektrode, die einen zu einem Logikpegel auf der Schreibwort leitung (31) komplementären Logikpegel empfängt, einer ersten Stromelektrode, die an die zweite Stromelektrode des zweiten Transistors angeschlossen ist, und einer zweiten Stromelek trode, die an die erste Stromelektrode des zweiten Transi stors angeschlossen ist, wobei sich der Leitungstyp des vier ten Transistors (MP10) von dem des zweiten Transistors (MN10) unterscheidet.

6. Speichervorrichtung nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß die erste Stromelektrode des ersten Tran sistors und die zweite Stromelektrode des zweiten Transistors ein gemeinsames Gebiet (SD1) besitzen.

7. Speichervorrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der erste Schalter enthält:

1. (c-2-1) einen ersten Transistor (MN2) mit einer Steuerelektrode, einer ersten Stromelektrode, die an die Schreibdaten-Bitleitung (41) angeschlossen ist, und einer zweiten Stromelektrode, die an den ersten Ablageknoten (N1) angeschlossen ist; und
2. (c-2-2) einen zweiten Transistor (MN1) mit einer Steuer elektrode, die an die Schreibsteuerleitung (44) angeschlossen ist, einer ersten Stromelektrode, die an die Steuerelektrode des ersten Transistors angeschlossen ist, und einer zweiten Stromelektrode, die an die Schreibwortleitung (31) ange schlossen ist.

8. Speichervorrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der erste Schalter enthält:

1. (c-2-1) einen ersten Transistor (MN5) mit einer Steuerelektrode, die an die Schreibwortleitung (31) ange schlossen ist, einer ersten Stromelektrode und einer zweiten Stromelektrode, die an die Schreibsteuerleitung (44) ange schlossen ist; und
2. (c-2-2) einen zweiten Transistor (MN2) mit einer Steuer elektrode, die an die erste Stromelektrode des ersten Transi stors (MN5) angeschlossen ist, einer ersten Stromelektrode, die an die Schreibdaten-Bitleitung (41) angeschlossen ist, und einer zweiten Stromelektrode, die an den ersten Ablage knoten (N1) angeschlossen ist.

9. Speichervorrichtung, mit:

a) mehreren Wortleitungsgruppen (30), die jeweils
- 1. (a-1) eine Schreibwortleitung (31) enthalten;
b) mehreren Bitleitungsgruppen (40), die jeweils
- 1. (b-1) eine Schreibdaten-Bitleitung (41) und
- 2. (b-2) eine Schreibsteuerleitung (44), die in entsprechender Beziehung zu der Schreibdaten-Bitleitung (41) vorgesehen ist, enthalten; und
c) mehreren Speicherzellen (MC), die jeweils in entsprechen der Beziehung zu einer der Wortleitungsgruppen (30) und zu einer der Bitleitungsgruppen (40) vorgesehen sind, wobei jede der Speicherzellen (MC) enthält:
- 1. (c-1) eine Ablagezelle (SC) mit einem ersten Ablagekno ten (N1) und
- 2. (c-2) einen ersten Potentialeinstellabschnitt (MN9, QN9, QN10), der nur dann, wenn sowohl die Schreibwortleitung (31) der einen ihr entsprechenden Wortleitungsgruppe der Wortleitungsgruppen (30) als auch die Schreibsteuerleitung (44) aktiv ist, einen zu einem Logikzustand auf der Schreib daten-Bitleitung (41) der einen ihr entsprechenden Bitlei tungsgruppe der Bitleitungsgruppen (40) komplementären Logik zustand an den ersten Ablageknoten (N1) liefert,
wobei die Schreibsteuerleitung (44) aktiv ist, wenn eine zugeordnete Bitleitungsgruppe der Bitleitungsgruppen (40), die die Schreibsteuerleitung (44) enthält, ausgewählt ist, während sie inaktiv ist, wenn die zugeordnete eine Bitlei tungsgruppe der Bitleitungsgruppen (40) nicht ausgewählt ist.

10. Speichervorrichtung nach Anspruch 9, dadurch gekennzeich net, daß der erste Potentialeinstellabschnitt enthält:

1. (c-2-1) einen ersten Potentialpunkt (V_SS) zum Anlegen ei nes Potentials, das einem ersten Logikpegel ("tief") ent spricht;
2. (c-2-2) einen ersten Schalter (MN9) zum Steuern der elek trischen Leitung zwischen dem ersten Ablageknoten (N1) und einem ersten Anschlußpunkt (N8) in Abhängigkeit von einem Logikpegel auf der Schreibsteuerleitung (44); und
3. (c-2-3) einen zweiten Schalter (QN9, QN10) zum Steuern der elektrischen Leitung zwischen dem ersten Anschlußpunkt (N8) und dem ersten Potentialpunkt (V_SS) sowohl in Abhängig keit vom Logikpegel auf der Schreibdaten-Bitleitung (41) als auch von einem Logikpegel auf der Schreibwortleitung (31).

11. Speichervorrichtung nach Anspruch 10, dadurch gekennzeichnet, daß der erste Potentialeinstellabschnitt ent hält:

1. (c-2-4) einen zweiten Potentialpunkt (V_DD) zum Anlegen eines Potentials, das einem zu dem ersten Logikpegel komple mentären zweiten Logikpegel ("hoch") entspricht; und
2. (c-2-5) einen dritten Schalter (MP3, MP4) zum Steuern der elektrischen Leitung zwischen dem ersten Anschlußpunkt (N8) und dem zweiten Potentialpunkt (V_DD) sowohl in Abhängigkeit vom Logikpegel auf der Schreibdaten-Bitleitung (41) als auch von einem zu dem Logikpegel auf der Schreibwortleitung (31) komplementären Logikpegel.

12. Speichervorrichtung nach Anspruch 9, dadurch gekennzeich net, daß der erste Potentialeinstellabschnitt enthält:

1. (c-2-1) einen ersten Potentialpunkt (V_SS) zum Anlegen ei nes einem ersten Logikpegel ("tief") entsprechenden Potenti als;
2. (c-2-2) einen ersten Schalter (QN10) zum Steuern der elektrischen Leitung zwischen dem ersten Ablageknoten (N1) und einem ersten Anschlußpunkt (N8) in Abhängigkeit von einem Logikpegel auf der Schreibwortleitung (31); und
3. (c-2-3) einen zweiten Schalter (QN9, MN9) zum Steuern der elektrischen Leitung zwischen dem ersten Anschlußpunkt (N8) und dem ersten Potentialpunkt (V_SS) sowohl in Abhängigkeit vom Logikpegel auf der Schreibsteuerleitung (44) als auch vom Logikpegel auf der Schreibdaten-Bitleitung (41).

13. Speichervorrichtung nach Anspruch 12, dadurch gekennzeichnet, daß der erste Potentialeinstellabschnitt ent hält:

1. (c-2-4) einen zweiten Potentialpunkt (V_DD) zum Anlegen eines Potentials, das einem zu dem ersten Logikpegel ("tief") komplementären zweiten Logikpegel entspricht; und
2. (c-2-5) einen dritten Schalter (MP3, MP9) zum Steuern der elektrischen Leitung zwischen dem ersten Anschlußpunkt (N8) und dem zweiten Potentialpunkt (V_DD) sowohl in Abhängigkeit von einem zu dem Logikpegel auf der Schreibsteuerleitung (44) komplementären Logikpegel als auch vom Logikpegel auf der Schreibdaten-Bitleitung (41).

14. Speichervorrichtung nach einem der Ansprüche 4 oder 7, dadurch gekennzeichnet, daß
der erste Transistor (MN2) ein auf einem SOI-Substrat ausgebildeter NMOS-Transistor ist; und
an die inaktive Schreibwortleitung ein Potential angelegt wird, das eine Durchlaßspannung an der ersten Stromelektrode des ersten Transistors und am Körper mildert.

15. Speichervorrichtung, mit:

a) mehreren Wortleitungsgruppen (30), die jeweils
- 1. (a-1) eine Schreibwortleitung (31) enthalten;
b) mehreren Bitleitungsgruppen (40), die jeweils
- 1. (b-1) eine Schreibdaten-Bitleitung (41) enthalten; und
c) mehreren Speicherzellen (MC), die jeweils in entsprechen der Beziehung zu einer der Wortleitungsgruppen (30) und zu einer der Bitleitungsgruppen (40) vorgesehen sind, wobei jede der Speicherzellen (MC) enthält:
- 1. (c-1) eine Ablagezelle (SC) mit einem ersten Ablagekno ten (N2),
- 2. (c-2) einen Schalter (QN17), der zwischen den ersten Ablageknoten (N2) und einen ersten Potentialpunkt (V_SS) ge schaltet ist und ein einem ersten Logikzustand ("tief") ent sprechendes erstes Potential (V_SS) anlegt, und
- 3. (c-3) eine Steuervorrichtung, die eine Of fen/Geschlossen-Steuerung des Schalters in Abhängigkeit von einem Logikzustand auf der Schreibdaten-Bitleitung (41) der einen ihr entsprechenden Bitleitungsgruppe der Bitleitungs gruppen (40) ermöglicht, wenn die Schreibwortleitung (31) der einen ihr entsprechenden Wortleitungsgruppe der Wortleitungs gruppen (30) aktiv ist.

16. Speichervorrichtung nach Anspruch 15, dadurch gekenn zeichnet, daß der Schalter enthält:

1. (c-2-1) einen ersten Transistor (QN17) mit einer ersten Stromelektrode, die an den ersten Ablageknoten angeschlossen ist, mit einer zweiten Stromelektrode, die an den ersten Po tentialpunkt angeschlossen ist, und mit einer Steuerelektrode und

wobei die Steuervorrichtung enthält:

1. (c-3-1) einen zweiten Transistor (QN15) mit einer ersten Stromelektrode, die an die Steuerelektrode des ersten Transi stors angeschlossen ist, einer zweiten Stromelektrode, die an die Schreibdaten-Bitleitung angeschlossen ist, und einer Steuerelektrode, die an die Schreibwortleitung angeschlossen ist.

17. Speichervorrichtung nach Anspruch 16, dadurch gekenn zeichnet, daß die Steuervorrichtung enthält:

1. (c-3-2) einen dritten Transistor mit einer ersten Strom elektrode, die an die zweite Stromelektrode des zweiten Tran sistors angeschlossen ist, einer zweiten Stromelektrode, die an die erste Stromelektrode des zweiten Transistors ange schlossen ist, und einer Steuerelektrode, die ein Potential empfängt, das einem zu einem Logikpegel auf der Schreibwort leitung komplementären Logikpegel entspricht.

18. Speichervorrichtung, mit:

a) mehreren Schreibwortleitungen (31);
b) mehreren Schreibdatenbitleitungen (41); und
c) mehreren Speicherzellen (MC), die jeweils in entsprechen der Beziehung zu einer der Schreibwortleitungen (31) und zu einer der Schreibdatenbitleitungen (41) vorgesehen sind, wo bei jede der Speicherzellen (MC) enthält:
- 1. (c-1) eine Ablagezelle (SC) mit einem Ablageknoten (N2),
- 2. (c-2) einen ersten Transistor (QN9), dessen elektrische Leitung durch einen auf der einen der Schreibdatenbitleitun gen (41) angeordneten Logikzustand gesteuert wird, und
- 3. (c-3) einen zweiten Transistor (QN10), dessen elektrische Leitung durch einen auf der einen der Schreibwortleitungen (31) angeordneten Logikzustand gesteuert wird,

wobei der Ablageknoten (N2) lediglich durch eine Serien schaltung des ersten Transistors (QN9) und des zweiten Tran sistors (QN10) an einen ersten Potentialpunkt (V_SS) ange schlossen ist, der ein erstes Potential liefert, das einem ersten Logikzustand entspricht, wobei
die Ablagezelle (SC) ferner enthält:
einen dritten Transistor (QP2) mit einer ersten Strom elektrode, die an den Ablageknoten (N2) angeschlossen ist, einer zweiten Stromelektrode, die ein zweites Potential (V_DD) empfängt, das einem zu dem ersten Logikzustand komplementären Logikzustand entspricht, und einer Steuerelektrode, und
einen vierten Transistor (QP1) mit einer ersten Stromelektrode, die an die Steuerelektrode des dritten Tran sistors (QP2) angeschlossen ist, einer zweiten Stromelek trode, die das zweite Potential empfängt, und einer Steuer elektrode, der an den Ablageknoten (N2) angeschlossen ist.

19. Speichervorrichtung nach Anspruch 4, dadurch gekennzeich net, daß die Ablagezelle (SC) ein Paar kreuzgekoppelter Tran sistoren umfaßt.

20. Speichervorrichtung nach Anspruch 4, dadurch gekennzeich net, daß sich der Leitungstyp des ersten Transistors und der Leitungstyp des zweiten Transistors voneinander unterschei den.