DE19843657A1 - Integrierte Halbleiterschaltung - Google Patents

Description

Die Erfindung betrifft eine integrierte Halbleiterschaltung, wie etwa einen statischen CMOS-RAM, und insbesondere eine in­ tegrierte Halbleiterschaltung, die imstande ist, den Energie­ verbrauch zu senken.

Fig. 9 ist ein Schaltbild, das eine integrierte Halbleiter­ schaltung nach dem Stand der Technik erläutert. Die JP-OS 5-325566 beschreibt im einzelnen die in Fig. 9 gezeigten Zusam­ menhänge. In Fig. 9 bezeichnen BL1 und BL2 Bitleitungen, MC0 bezeichnet eine Speicherzelle, die mit den Bitleitungen BL1 und BL2 verbunden ist, PCCO bezeichnet eine mit den Bitleitun­ gen BL1 und BL2 verbundene Voraufladeschaltung, um die Bitlei­ tungen BL1 und BL2 in Abhängigkeit von einem Modussignal PCB voraufzuladen, und SA0 bezeichnet eine Potentialwandlerschal­ tung (einen Abtastverstärker), die mit den Bitleitungen BL1 und BL2 verbunden ist, um elektrische Potentiale der Bitlei­ tungen BL1 und BL2 zu verstärken, umzuwandeln und abzugeben.

Die Voraufladeschaltung PCCO umfaßt PMOS-Transistoren T1 und T2. V1 bezeichnet ein Voraufladepotential.

Die Speicherzelle MCO umfaßt NMOS-Transistoren T10 und T11. Elektrische Potentiale der Verbindungspunkte N1 und N2 be­ zeichnen Daten bzw. Information, von denen die eine einen "H"-Pegel und die andere einen "L"-Pegel hat.

Die Potentialwandlerschaltung SAO umfaßt PMOS-Transistoren T4 und T5 sowie NMOS-Transistoren T6 bis T9, T31 und T32. GND be­ zeichnet ein Massepotential, und V2 bezeichnet ein Potential, das höher als das Massepotential GND ist.

Modussignale PC und PCB sind zueinander komplementär.

Fig. 10 ist ein Zeitdiagramm, das den Betrieb der Schaltung gemäß Fig. 9 zeigt. Zu einem Zeitpunkt t10 haben das Modussi­ gnal PC, das Modussignal PCB, ein elektrisches Potential einer Wortleitung WL, das elektrische Potential des Verbindungs­ punkts N1 bzw. das elektrische Potential des Verbindungspunkts N2 den Pegel "H", "L", "L", "L" bzw. "H". Zu einem Zeitpunkt t11 fällt das Modussignal PC, und das Modussignal PCB steigt an. Zu einem Zeitpunkt t12 steigt das elektrische Potential der Wortleitung WL an. Zu einem Zeitpunkt t13 steigt das Mo­ dussignal PC an, das Modussignal PCB fällt, und das elektri­ sche Potential der Wortleitung WL fällt. Eine Periode, in der das Modussignal PC fällt, beispielsweise zwischen den Zeit­ punkten t11 und t13, wird nachstehend als ein Lesemodus be­ zeichnet, und andere Perioden werden nachstehend als Voraufla­ demodus bezeichnet.

Bei einer Schaltungskonstruktion, wie sie in Fig. 9 gezeigt ist, sind die Transistoren T4, T6, T31 und T7 unmittelbar vor dem Zeitpunkt t13, zu dem der Vorauflademodus beginnt, EIN, AUS, AUS und AUS. In einem Übergangszustand von dem Lesemodus zu dem Vorauflademodus steigt das Modussignal PC zuerst an, so daß der Transistor T6 vom AUS- in den EIN-Zustand geht. Gleichzeitig geht der Transistor T1 von dem AUS- in den EIN- Zustand, so daß die Bitleitung BL1 voraufgeladen wird. Das elektrische Potential der Bitleitung BL1 wird erhöht. Eine Ka­ pazität der Bitleitung BL1 (einschließlich einer Kapazität der Speicherzelle MCO) ist jedoch besonders groß. Daher wird das elektrische Potential der Bitleitung BL1 langsam erhöht.

Zu einem Zeitpunkt t14 wird das elektrische Potential der Bit­ leitung BL1 auf eine Schwellenspannung des Transistors T31 ge­ setzt, so daß der Transistor T31 vom AUS- in den EIN-Zustand schaltet. Zu einem Zeitpunkt t15 wird das elektrische Poten­ tial der Bitleitung BL1 auf eine Schwellenspannung des Transi­ stors T4 gesetzt, so daß der Transistor T4 vom EIN- in den AUS-Zustand schaltet. Daher werden die Transistoren T4, T6 und T31 zwischen den Zeitpunkten t14 und t15 gleichzeitig in den EIN-Zustand geschaltet. Somit fließt ein Strom von dem hohen Potential V2 zu dem Massepotential GND durch diese Transisto­ ren.

In der in Fig. 9 gezeigten Schaltung wird daher ein Zeitraum, in dem der Strom in die Potentialwandlerschaltung fließt, in Abhängigkeit von einer Änderung des elektrischen Potentials der Bitleitung lang. Infolgedessen wird der Energieverbrauch erhöht.

Weiterhin beschreibt die JP-OS 6-12879 eine Technologie, die sich auf die Potentialwandlerschaltung bezieht. Dabei sind zwei Leseverstärker vorgesehen, und die Anzahl von Elementen ist größer als bei der in Fig. 9 gezeigten Potentialwandler­ schaltung. Aus diesem Grund wird leicht ein Verluststrom oder dergleichen erzeugt, und der Energieverbrauch steigt.

Wie oben beschrieben wird, besteht beim Stand der Technik das Problem, daß der Energieverbrauch in der Potentialwandler­ schaltung erhöht wird.

In Anbetracht der oben erläuterten Probleme liegt der Erfin­ dung die Aufgabe zugrunde, eine integrierte Halbleiterschal­ tung anzugeben, mit der es möglich ist, den Energieverbrauch in einer Potentialwandlerschaltung zum Umwandeln eines elek­ trischen Potentials einer Bitleitung zu verringern.

Ein erster Aspekt der Erfindung richtet sich auf eine inte­ grierte Halbleiterschaltung, die folgendes aufweist: wenig­ stens eine Bitleitung, wenigstens eine mit der Bitleitung ver­ bundene Speicherzelle, wenigstens eine Voraufladeschaltung, die mit der Bitleitung verbunden ist, um die Bitleitung vor­ aufzuladen, und eine Potentialwandlerschaltung, die mit der Bitleitung verbunden ist, um ein elektrisches Potential der Bitleitung umzuwandeln, wobei die Potentialwandlerschaltung erste bis dritte Transistoren aufweist, die zwischen einem er­ sten und einem zweiten Potential sequentiell in Reihe geschal­ tet sind, ein Ausgang der Potentialwandlerschaltung ein Ver­ bindungspunkt zwischen dem zweiten und dritten Transistor ist, der erste Transistor ein Modussignal an einer Steuerelektrode empfängt und in Abhängigkeit davon, ob das Modussignal einen vorbestimmten Modus bezeichnet, AUS- oder EIN-geschaltet wird, eine Steuerelektrode des zweiten Transistors mit der Bitlei­ tung verbunden ist, der dritte Transistor das Modussignal an einer Steuerelektrode empfängt und in Abhängigkeit davon, ob das Modussignal den vorbestimmten Modus bezeichnet, EIN- oder AUS-geschaltet wird, und die Voraufladeschaltung das Modussi­ gnal empfängt und die Bitleitung auf ein elektrisches Poten­ tial vorauflädt, mit dem der zweite Transistor nur dann AUS-geschaltet wird, wenn das Modussignal den vorbestimmten Modus bezeichnet.

Gemäß dem ersten Aspekt der Erfindung können die folgende Funktionsweise und Wirkung erhalten werden. Der zweite Transi­ stor reagiert aufgrund des Einflusses der Bitleitung und der Speicherzelle auf das Modussignal weniger rasch als der erste und dritte Transistor. Das elektrische Potential der Bitlei­ tung wird von der Voraufladeschaltung auf das elektrische Po­ tential voraufgeladen, mit dem der zweite Transistor AUS-ge­ schaltet wird, wenn das Modussignal einen vorbestimmten Modus bezeichnet, und hängt von der Speicherzelle ab, wenn das Mo­ dussignal einen anderen als den vorbestimmten Modus bezeich­ net.

Wenn das Modussignal den vorbestimmten Modus bezeichnet, wird der Ausgang der Potentialwandlerschaltung auf das zweite Po­ tential voraufgeladen, weil der zweite und der dritte Transi­ stor AUS bzw. EIN sind. Infolgedessen fließt kein Strom zwi­ schen dem ersten und dem zweiten Potential. In einem Über­ gangszustand, in dem das Modussignal einen Modus bezeichnet, der von dem vorbestimmten Modus verschieden ist, reagieren zu­ erst der erste und der dritte Transistor sofort auf das Modus­ signal, um einen EIN/AUS-Schaltvorgang auszuführen. In diesem Fall reagiert der zweite Transistor nicht sofort auf das Mo­ dussignal. Daher wird der zweite Transistor im AUS-Zustand ge­ halten. Somit fließt kein Strom zwischen dem ersten und dem zweiten Potential in dem Übergangszustand. Wenn das Modussi­ gnal den von dem vorbestimmten Modus verschiedenen Modus be­ zeichnet, sind der erste und der dritte Transistor EIN bzw. AUS. Der zweite Transistor wird in Abhängigkeit von der Speicherzelle EIN- oder AUS-geschaltet. Während der Ausgang der Potentialwandlerschaltung das zweite Potential hält, wenn der zweite Transistor AUS ist, wird er auf das erste Potential gesetzt, wenn der zweite Transistor EIN ist. In dem Übergangs­ zustand von dem anderen Modus zu dem vorbestimmten Modus, der durch das Modussignal bezeichnet ist, reagieren zuerst der er­ ste und der dritte Transistor sofort auf das Modussignal, um jeweils den EIN/AUS-Schaltvorgang auszuführen. Wenn in diesem Fall der zweite Transistor AUS gehalten wird, fließt kein Strom zwischen dem ersten und dem zweiten Potential. Wenn der zweite Transistor EIN ist, fließt der Strom zwischen dem er­ sten und dem zweiten Potential. Die Zeitdauer, während der der Strom fließt, ist kurz, weil sie nicht von einer Änderung des elektrischen Potentials der Bitleitung, sondern von einer Än­ derung des Modussignals abhängig ist.

Wie oben beschrieben, kann ein kurzer Zeitraum für einen Stromfluß zwischen dem ersten und dem zweiten Potential und die Funktion der Potentialwandlerschaltung zur Umwandlung des elektrischen Potentials der Bitleitung durch Verwendung von wenigstens dem ersten bis dritten Transistor aufrechterhalten werden. Daher kann die Anzahl der Elemente und der Energiever­ brauch verringert werden. Diese Wirkung ist also deutlich bes­ ser als bei der Technologie gemäß der JP-OS 6-12879, bei der die Anzahl der Elemente groß ist.

Ein zweiter Aspekt der Erfindung richtet sich auf die inte­ grierte Halbleiterschaltung, bei der die Voraufladeschaltung einen vierten Transistor aufweist, der eine Steuerelektrode zum Empfang des Modussignals, eine erste Stromelektrode zum Empfang eines Voraufladepotentials und eine zweite Stromelek­ trode hat, die mit der Bitleitung verbunden ist.

Gemäß dem zweiten Aspekt der Erfindung kann die folgende Wir­ kung erzielt werden. Der Strom fließt zwischen dem ersten und dem zweiten Potential im Übergangszustand von dem anderen Mo­ dus zu dem vorbestimmten Modus, der durch das Modussignal be­ zeichnet ist. Wenn die Bitleitung durch den das Modussignal empfangenden vierten Transistor voraufgeladen ist, kann die Betriebsgeschwindigkeit der Voraufladeschaltung erhöht werden, so daß ein Zeitraum, in dem der erste bis dritte Transistor gemeinsam im EIN-Zustand sind, verkürzt werden kann. Infolge­ dessen kann der Energieverbrauch weiter verringert werden.

Ein dritter Aspekt der Erfindung richtet sich auf die inte­ grierte Halbleiterschaltung, wobei die Voraufladeschaltung weiterhin einen fünften Transistor aufweist, der in Dioden­ schaltung zwischen die erste Stromelektrode und das Voraufla­ depotential geschaltet ist.

Gemäß dem dritten Aspekt der Erfindung kann die folgende Wir­ kung erzielt werden. Der fünfte Transistor ist vorgesehen, da­ mit das elektrische Potential der voraufgeladenen Bitleitung an eine Schwellenspannung des zweiten Transistors angenähert wird. Infolgedessen kann eine Betriebsgeschwindigkeit der in­ tegrierten Halbleiterschaltung erhöht werden.

Bevorzugt umfaßt gemäß einem vierten Aspekt der Erfindung bei der integrierten Halbleiterschaltung nach dem ersten Aspekt die Bitleitung eine erste und eine zweite Bitleitung; die Speicherzelle umfaßt eine erste Speicherzelle, die mit der er­ sten Bitleitung verbunden ist, und eine zweite Speicherzelle, die mit der zweiten Bitleitung verbunden ist; der zweite Tran­ sistor umfaßt einen sechsten Transistor für die erste Bitlei­ tung und einen siebten Transistor für die zweite Bitleitung, wobei der sechste und der siebte Transistor zwischen dem er­ sten und dem dritten Transistor parallelgeschaltet sind, der sechste Transistor eine mit der ersten Bitleitung verbundene Steuerelektrode hat und der siebte Transistor eine mit der zweite Bitleitung verbundene Steuerelektrode hat; der vorbe­ stimmte Modus ist einer von einem ersten und einem zweiten vorbestimmten Modus; die Voraufladeschaltung umfaßt eine erste Voraufladeschaltung, die mit der ersten Bitleitung verbunden ist, und eine zweite Voraufladeschaltung, die mit der zweiten Bitleitung verbunden ist; die erste Voraufladeschaltung führt die Voraufladung der ersten Bitleitung auf ein Potential aus, bei dem der sechste Transistor nur dann AUS-geschaltet wird, wenn er in dem ersten vorbestimmten Modus ist; und die zweite Voraufladeschaltung führt die Voraufladung der zweiten Bitlei­ tung auf ein Potential aus, bei dem der siebte Transistor nur dann AUS-geschaltet wird, wenn er in dem zweiten vorbestimmten Modus ist.

Die integrierte Halbleiterschaltung gemäß dem vierten Aspekt der Erfindung ist insofern wirksam, als die Trennung der Bit­ leitungen einen schnelleren Betrieb und einen geringeren Ener­ gieverbrauch erreicht.

Gemäß einem fünften Aspekt der Erfindung umfaßt der erste Transistor in der integrierten Halbleiterschaltung nach dem vierten Aspekt bevorzugt einen achten Transistor für die erste Bitleitung, wobei der achte Transistor zwischen das erste Po­ tential und den sechsten Transistor geschaltet ist, und einen neunten Transistor für die zweite Bitleitung, wobei der neunte Transistor zwischen das erste Potential und den siebten Tran­ sistor geschaltet ist, und wobei der achte Transistor in Ab­ hängigkeit davon, ob das Modussignal den ersten vorbestimmten Modus bezeichnet, EIN/AUS-geschaltet wird, und wobei der neunte Transistor in Abhängigkeit davon, ob das Modussignal den zweiten vorbestimmten Modus bezeichnet, EIN/AUS-geschaltet wird.

Die integrierte Halbleiterschaltung gemäß dem fünften Aspekt der Erfindung hat die nachstehenden beschriebenen Auswirkun­ gen. Da der erste Transistor den achten Transistor für die er­ ste Bitleitung und den neunten Transistor für die zweite Bit­ leitung umfaßt, wird die Verringerung des Energieverbrauchs erreicht, wenn beispielsweise die Wortleitungen, die mit der ersten und der zweiten Speicherzelle verbunden sind, zusammen­ geschaltet werden.

Bevorzugt umfaßt gemäß einem sechsten Aspekt der Erfindung in der integrierten Halbleiterschaltung nach dem fünften Aspekt der dritte Transistor einen zehnten Transistor für die erste Bitleitung und einen elften Transistor für die zweite Bitlei­ tung, wobei der zehnte und der elfte Transistor in Reihe zwi­ schen den zweiten Transistor und das zweite Potential geschal­ tet sind, der zehnte Transistor in Abhängigkeit davon, ob das Modussignal den ersten vorbestimmten Modus bezeichnet, EIN/AUS-geschaltet wird, und der elfte Transistor in Abhängig­ keit davon, ob das Modussignal den zweiten vorbestimmten Modus bezeichnet, EIN/AUS-geschaltet wird.

Die integrierte Halbleiterschaltung gemäß dem sechsten Aspekt der Erfindung hat die nachstehend erläuterten Wirkungen. Wäh­ rend Daten aus einer von der ersten und der zweiten Speicher­ zelle ausgelesen werden, ist einer von dem zehnten Transistor für die erste Bitleitung und dem elften Transistor für die zweite Bitleitung im AUS-Zustand. Somit kann die Potential­ wandlerschaltung richtige Daten abgeben, die gelesen werden.

Gemäß einem siebten Aspekt der Erfindung hält die Speicher­ zelle in der integrierten Halbleiterschaltung nach dem ersten Aspekt bevorzugt Daten, die an die Bitleitung abzugeben sind, und die integrierte Halbleiterschaltung weist ferner folgendes auf: eine Bitleitungspotential-Speicherschaltung zum selekti­ ven Verbinden der Bitleitung mit einem Potential, bei dem der zweite Transistor in Abhängigkeit davon AUS-geschaltet wird, ob die Daten auf dem Potential sind, bei dem der zweite Tran­ sistor AUS-geschaltet wird, wenn das Modussignal einen von dem vorbestimmten Modus verschiedenen Modus bezeichnet, und wobei die Potentialwandlerschaltung ferner einen zwölften Transistor aufweist, der zwischen einen Verbindungspunkt des zweiten und des dritten Transistors und das zweite Potential geschaltet ist, wobei der zwölfte Transistor in Abhängigkeit davon, ob die Daten auf dem Potential sind, bei dem der zweite Transi­ stor AUS-geschaltet wird, EIN/AUS-geschaltet wird, wenn das Modussignal einen von dem vorbestimmten Modus verschiedenen Modus bezeichnet.

Die integrierte Halbleiterschaltung gemäß dem siebten Aspekt der Erfindung hat die nachstehend beschriebenen Auswirkungen. Das Vorsehen der Bitleitungspotential-Speicherschaltung er­ laubt es in dem von dem vorbestimmten Modus verschiedenen Mo­ dus, daß der zweite Transistor zuverlässiger in den AUS-Zu­ stand gebracht wird, wenn die Daten in der Speicherzelle auf dem Potential sind, bei dem der zweite Transistor im AUS-Zu­ stand ist, so daß verhindert wird, daß der erste, zweite und zwölfte Transistor gleichzeitig in den EIN-Zustand gebracht werden, wodurch der Energieverbrauch der Potentialwandler­ schaltung verringert wird.

Die Erfindung wird nachstehend, auch hinsichtlich weiterer Merkmale und Vorteile, anhand der Beschreibung von Ausfüh­ rungsbeispielen und unter Bezugnahme auf die beiliegenden Zeichnungen näher erläutert. Die Zeichnungen zeigen in:

Fig. 1 ein Schaltbild zur Erläuterung einer integrierten Halbleiterschaltung gemäß einer ersten bevorzugten Ausführungsform der Erfindung;

Fig. 2 ein Zeitdiagramm, das den Betrieb der integrierten Halbleiterschaltung gemäß der ersten bevorzugten Aus­ führungsform zeigt;

Fig. 3 ein Zeitdiagramm, das den Betrieb der integrierten Halbleiterschaltung gemäß der ersten bevorzugten Aus­ führungsform zeigt;

Fig. 4 ein Schaltbild zur Erläuterung der integrierten Halb­ leiterschaltung gemäß einer zweiten bevorzugten Aus­ führungsform der Erfindung;

Fig. 5 ein Zeitdiagramm, das den Betrieb der integrierten Halbleiterschaltung gemäß der zweiten bevorzugten Ausführungsform zeigt;

Fig. 6 ein Zeitdiagramm, das den Betrieb der integrierten Halbleiterschaltung gemäß der zweiten bevorzugten Ausführungsform zeigt;

Fig. 7 ein Schaltbild, das eine Variante der integrierten Halbleiterschaltung gemäß der ersten bevorzugten Aus­ führungsform zeigt;

Fig. 8 ein Schaltbild, das eine Variante der integrierten Halbleiterschaltung gemäß der zweiten bevorzugten Ausführungsform zeigt;

Fig. 9 ein Schaltbild, das Hauptteile einer bekannten inte­ grierten Halbleiterschaltung zeigt;

Fig. 10 ein Zeitdiagramm, das den Betrieb der bekannten inte­ grierten Halbleiterschaltung zeigt;

Fig. 11 ein Schaltbild, das eine integrierte Halbleiterschal­ tung gemäß einer dritten bevorzugten Ausführungsform verdeutlicht;

Fig. 12 und 13 Schaltbilder, die eine integrierte Halbleiter­ schaltung gemäß einer vierten bevorzugten Ausfüh­ rungsform zeigen;

Fig. 14 ein Schaltbild einer Schaltung zum Erzeugen von Vor­ aufladesignalen gemäß der vierten bevorzugten Ausfüh­ rungsform der Erfindung;

Fig. 15 ein Schaltbild zur Verdeutlichung einer integrierten Halbleiterschaltung gemäß einer fünften bevorzugten Ausführungsform der Erfindung; und

Fig. 16 und 17 Schaltbilder zur Veranschaulichung einer inte­ grierten Halbleiterschaltung gemäß einer sechsten be­ vorzugten Ausführungsform der Erfindung.

Erste bevorzugte Ausführungsform

Fig. 1 ist ein Schaltbild zur Erläuterung der ersten bevorzug­ ten Ausführungsform der integrierten Halbleiterschaltung gemäß der Erfindung. In Fig. 1 bezeichnen BL1 und BL2 Bitleitungen, MC ist eine mit den Bitleitungen BL1 und BL2 verbundene Speicherzelle, PCC bezeichnet eine Voraufladeschaltung, die mit den Bitleitungen BL1 und BL2 verbunden ist, um diese in Abhängigkeit von einem Modussignal (Voraufladesignal (CB) vor­ aufzuladen, und SA bezeichnet eine Potentialwandlerschaltung (einen Abtast- oder Leseverstärker), die mit den Bitleitungen BL1 und BL2 verbunden ist, um elektrische Potentiale der Bit­ leitungen BL1 und BL2 zu verstärken, umzuwandeln und abzuge­ ben.

Die Voraufladeschaltung PCC umfaßt Transistoren T1 und T2. In dem Transistor T1 empfängt eine Sourceelektrode (eine erste Stromelektrode) ein Voraufladepotential V1, eine Gateelektrode (eine Steuerelektrode) empfängt das Modussignal PCB, und eine Drainelektrode (eine zweite Stromelektrode) ist mit der Bit­ leitung BL1 verbunden. In dem Transistor T2 empfängt eine Sourceelektrode das Voraufladepotential V1, eine Gateelektrode empfängt das Modussignal CB, und eine Drainelektrode ist mit der Bitleitung BL2 verbunden.

Die Speicherzelle MC umfaßt NMOS-Transistoren T10 und T11. Elektrische Potentiale von Verbindungsstellen. N1 und N2 reprä­ sentieren Information, von denen die eine einen "H"-Pegel und die andere einen "L"-Pegel hat.

Die Potentialwandlerschaltung SA umfaßt Transistoren T3 bis T9. In dem Transistor T3 empfängt eine Sourceelektrode ein ho­ hes Potential V2, eine Gateelektrode empfängt ein Modussignal PC, und eine Drainelektrode ist mit den jeweiligen Sourceelek­ troden der Transistoren T4 und T5 verbunden. Mit einer Aus­ gangsleitung OUT1 sind jeweilige Drainelektroden der Transi­ storen T4, T6 und T7 und eine Gateelektrode des Transistors T8 verbunden. Mit einer Ausgangsleitung OUT2 sind jeweilige Drainelektroden der Transistoren T5, T8 und T9 und eine Gate­ elektrode des Transistors T7 verbunden. Jeweilige Sourceelek­ troden der Transistoren T6 bis T9 sind mit einem Massepoten­ tial GND verbunden. Die Bitleitung BL1 ist mit der Gateelek­ trode des Transistors T4 verbunden. Die Bitleitung BL2 ist mit der Gateelektrode des Transistors T5 verbunden. Jeweilige Gateelektroden der Transistoren T6 und T9 empfangen das Modus­ signal PC. Die Modussignale PC und PCB sind zueinander komple­ mentär.

Bei der ersten bevorzugten Ausführungsform sind die Transisto­ ren T1 bis T5 PMOS-Transistoren, und die Transistoren T6 bis T11 sind NMOS-Transistoren. Der Transistor T3 wirkt als erster Transistor, die Transistoren T4 und T5 wirken als zweite Tran­ sistoren, die Transistoren T6 und T9 wirken als dritte Transi­ storen, die Transistoren T1 und T2 wirken als vierte Transi­ storen, das hohe Potential V2 wirkt als erstes Potential, und das Massepotential GND wirkt als zweites Potential.

Das hohe Potential V2 kann gleich dem Voraufladepotential V1 sein, oder sie können auf ein Versorgungs- bzw. VDD-Potential der integrierten Halbleiterschaltung eingestellt sein.

Die Fig. 2 und 3 sind Zeitdiagramme, die den Betrieb der Schaltung von Fig. 1 zeigen. Ein Zeitraum, über den das Modus­ signal PC abfällt, beispielsweise zwischen den Zeitpunkten t1 und t5, wird nachstehend als Lesemodus bezeichnet, und andere Zeiträume werden nachstehend als Vorauflademodus bezeichnet.

Zuerst wird der Fall beschrieben, in dem das Modussignal PC, das Modussignal PCB, ein elektrisches Potential einer Wortlei­ tung WL, das elektrische Potential des Verbindungspunkts N1 und das elektrische Potential des Verbindungspunkts N2 zu einem Zeitpunkt t0 in einem Anfangszustand die Pegel "H", "L", "L", "L" und "H" haben.

Zum Zeitpunkt t0 sind die Transistoren T1 und T2 EIN, weil das Modussignal PCB den "L"-Pegel hat. Da das Modussignal PC den "H"-Pegel hat, ist der Transistor T3 AUS, und die Transistoren T6 und T9 sind EIN. Die Transistoren T10 und T11 sind AUS, weil das elektrische Potential der Wortleitung WL "L"-Pegel hat. Da der Transistor T1 EIN und der Transistor T10 AUS ist, ist das elektrische Potential der Bitleitung BL1 auf den "H"-Pegel voraufgeladen. Da der Transistor T2 EIN und der Transi­ stor T11 AUS ist, ist das elektrische Potential der Bitleitung BL2 auf den "H"-Pegel voraufgeladen.

Die Transistoren T4 und T5 sind AUS, weil die elektrischen Po­ tentiale der Bitleitungen BL1 und BL2 den "H"-Pegel haben. Da die Transistoren T6 und T9 EIN sind, sind elektrische Poten­ tiale der Ausgangsleitungen OUT1 und OUT2 auf den "L"-Pegel voraufgeladen. Die Transistoren T7 und T8 sind AUS, weil die elektrischen Potentiale der Ausgangsleitungen OUT2 und OUT1 den "L"-Pegel haben.

In dem oben angegebenen Vorauflademodus ist der Transistor T3 im AUS-Zustand. Daher fließt kein Strom zwischen dem Vorauf­ ladepotential V1 und dem Massepotential GND.

Der Lesemodus wird nachstehend beschrieben. Der Lesemodus be­ ginnt zu einem Zeitpunkt t1. Zum Zeitpunkt t1 fällt das Modus­ signal PC gleichzeitig mit einem Anstieg des Modussignals PCB. Dann werden die Transistoren T1 und T2 in den AUS-Zustand ge­ bracht, wenn das Modussignal PCB auf den "H"-Pegel gesetzt wird. Die Transistoren T3, T6 und T9 werden EIN, AUS bzw. AUS, wenn das Modussignal PC auf den "L"-Pegel gesetzt wird.

Die Bitleitungen BL1 und BL2 werden zwar von dem Vorauflade­ potential V1 abgetrennt, indem die Transistoren T1 und T2 in den AUS-Zustand gelangen, sie halten aber elektrische Poten­ tiale auf dem "H"-Pegel. Daher werden die Transistoren T4 bzw. T5 im AUS-Zustand gehalten.

Zu einem Zeitpunkt t2 steigt das elektrische Potential der Wortleitung WL an. Dann werden die Transistoren T10 bzw. T11 in den EIN-Zustand gebracht, wenn das elektrische Potential der Wortleitung WL auf den "H"-Pegel gesetzt wird. Da das elektrische Potential des Verbindungspunkts N1 den "L"-Pegel hat, fällt das elektrische Potential der Bitleitung BL1 all­ mählich ab. Da das elektrische Potential des Verbindungspunkts N2 den "H"-Pegel hat, wird andererseits das elektrische Poten­ tial der Bitleitung BL2 auf dem "H"-Pegel gehalten.

Zu einem Zeitpunkt t3 wird das elektrische Potential der Bit­ leitung BL1 auf eine Schwellenspannung des Transistors T4 ge­ setzt, so daß der Transistor T4 in den EIN-Zustand gelangt. Da die Transistoren T3, T4, T6 und T7 EIN, EIN, AUS und AUS sind, wird das elektrische Potential der Ausgangsleitung OUT1 auf den "H"-Pegel erhöht.

Zu einem Zeitpunkt t4 wird das elektrische Potential der Aus­ gangsleitung OUT1 auf eine Schwellenspannung des Transistors T8 gesetzt, so daß der Transistor T8 in den EIN-Zustand ge­ langt. Da die Transistoren T5 und T8 AUS bzw. EIN sind, wird das elektrische Potential der Ausgangsleitung OUT2 auf dem "L"-Pegel gehalten.

In einem Übergangszustand von dem Vorauflademodus zum Lese­ modus sprechen daher die Transistoren T3, T6 und T9 sofort auf das Modussignal PC an und führen einen EIN/AUS-Schaltbetrieb durch, und einer der Transistoren T4 und T5 wird dann vom AUS- in den EIN-Zustand gebracht. Selbst wenn daher die Transisto­ ren T3, T6 und T9 übergangsweise momentan gleichzeitig in den EIN-Zustand gelangen, fließt kein Strom zwischen dem Vorauf­ ladepotential V1 und dem Massepotential GND, weil die Transi­ storen T4 und T5 im AUS-Zustand gehalten werden.

Anschließend wird das elektrische Potential der Ausgangslei­ tung OUT1 vollständig in einen stationären Zustand auf den "H"-Pegel gesetzt. Eine Schaltung (nicht gezeigt), die mit den Ausgangsleitungen OUT1 und OUT2 verbunden ist, ruft als Daten den "H"-Pegel des elektrischen Potentials der Ausgangsleitung OUT1 und den "L"-Pegel des elektrischen Potentials der Aus­ gangsleitung OUT2 ab.

Als nächstes wird der Vorauflademodus erneut durchgeführt. Der Vorauflademodus beginnt zum Zeitpunkt t5. Zum Zeitpunkt t5 steigt das Modussignal PC gleichzeitig mit einem Abfall des Modussignals PCB. Dann werden die Transistoren T1 und T2 ge­ meinsam in den EIN-Zustand gebracht, wenn das Modussignal PCB auf den "L"-Pegel gesetzt ist. Die Transistoren T3, T6 und T9 werden AUS, EIN bzw. EIN geschaltet, wenn das Modussignal PC auf den "H"-Pegel gesetzt ist. Zur gleichen Zeit, zu der die Modussignale PC und PCB geändert werden, fällt das elektrische Potential der Wortleitung WL ab. Wenn das elektrische Poten­ tial der Wortleitung WL auf den "L"-Pegel gesetzt ist, werden die Transistoren T10 und T11 gemeinsam AUS-geschaltet. Da der Transistor T1 EIN und der Transistor T10 AUS ist, wird die Bitleitung BL1 voraufgeladen, so daß das elektrische Potential der Bitleitung BL1 allmählich auf den "H"-Pegel ansteigt. An­ dererseits wird das elektrische Potential der Bitleitung BL2 auf dem "H"-Pegel gehalten.

Zu einem Zeitpunkt t6 wird das elektrische Potential der Bit­ leitung BL1 auf eine Schwellenspannung des Transistors T4 ge­ setzt, so daß der Transistor T4 in den AUS-Zustand gelangt. Da die Transistoren T4 bzw. T6 AUS bzw. EIN sind, fällt das elek­ trische Potential der Ausgangsleitung OUT1 auf den "L"-Pegel. Zum Zeitpunkt t7 wird das elektrische Potential der Ausgangs­ leitung OUT1 auf eine Schwellenspannung des Transistors T8 ge­ setzt, so daß der Transistor T8 AUS-geschaltet wird. Die Tran­ sistoren T5 bzw. T9 sind AUS bzw. EIN, und das elektrische Potential der Ausgangsleitung OUT2 wird auf dem "L"-Pegel ge­ halten.

In einem Übergangszustand vom Lesemodus zum Vorauflademodus sprechen daher die Transistoren T3, T6 und T9 sofort auf das Modussignal PC an und führen den EIN/AUS-Schaltvorgang durch, und der Transistor T4 wird dann vom EIN- in den AUS-Zustand gebracht. Der Transistor T5 wird im AUS-Zustand gehalten. Daher werden die Transistoren T3 und T6 übergangsweise momen­ tan gleichzeitig in den EIN-Zustand gebracht, der Transistor T4 wird in den EIN-Zustand gebracht, und der Transistor T5 wird im AUS-Zustand gehalten. Daher fließt momentan ein Strom zwischen dem hohen Potential V2 und dem Massepotential GND nur durch die Transistoren T3, T4 und T6. Ein Zeitraum, in dem der Strom fließt, hängt von einer Änderung des Modussignals PC und nicht von einer Änderung des elektrischen Potentials der Bit­ leitung BL1 ab.

Da der durchzuführende Betrieb in dem Fall, in dem die elek­ trischen Potentiale der Verbindungspunkte N1 und N2 den "H"- bzw. den "L"-Pegel haben, wegen der Symmetrie der in Fig. 1 gezeigten Schaltung auf die gleiche Weise wie in der obigen Beschreibung anzusehen ist, entfällt diese Erläuterung.

Somit wandelt die Potentialwandlerschaltung SA die elektri­ schen Potentiale der Bitleitungen BL1 und BL2 in das hohe Potential V2 oder das Massepotential GND um, wonach sie an den Ausgangsleitungen OUT1 und OUT2 abgegeben werden.

Nur im Übergangszustand vom Lesemodus zum Vorauflademodus fließt der Strom von dem hohen Potential V2 zu dem Massepoten­ tial GND. Da dieser Zeitraum nicht von den elektrischen Poten­ tialen der Bitleitungen BL1 und BL2 abhängig ist, ist er kür­ zer als beim Stand der Technik.

Weiterhin bewirken die Transistoren T7 und T8 ein Fixieren der elektrischen Potentiale der Ausgangsleitungen OUT1 und OUT2. Obwohl beispielsweise die Ausgangsleitung OUT2 dadurch, daß die Transistoren T5 und T9 zwischen den Zeitpunkten t4 und t5 in Fig. 3 im AUS-Zustand sind, in einen Floating-Zustand ge­ setzt sein sollte, ist sie durch die Wirkung des Transistors T8 auf Massepotential BND festgelegt. Daher sind die Transi­ storen T7 und T8 nicht immer erforderlich für die Funktion der Potentialwandlerschaltung SA, d. h. die Funktion, das elektri­ sche Potential der Bitleitung in das hohe Potential V2 oder das Massepotential GND umzuwandeln.

Die Wirkungen der ersten bevorzugten Ausführungsform sind die folgenden. Der Zeitraum, in dem der Strom von dem hohen Poten­ tial V2 und dem Massepotential GND in der Potentialwandler­ schaltung SA fließt, ist kürzer als beim Stand der Technik. Daher kann der Energieverbrauch der Potentialwandlerschaltung SA verringert werden.

Bei der ersten bevorzugten Ausführungsform ist die Anzahl von Elementen geringer, und die Layoutfläche kann stärker als bei der Schaltung gemäß Fig. 9 und der Technologie gemäß der JP-OS 6-12879 verkleinert werden.

Die Potentialwandlerschaltung SA weist einen Pfad auf für einen Strom, der von dem hohen Potential V2 zu Massepotential GND fließt, d. h. einen Pfad, der von den Transistoren T3, T4 und T7, die sequentiell in Reihe geschaltet sind, gebildet ist, und einen Pfad, der von den Transistoren T3, T5 und T9, die sequentiell in Reihe geschaltet sind, gebildet ist. Der Strom fließt nicht gleichzeitig in diesen beiden Pfade. Der Grund dafür ist, daß die Transistoren T4 und T5 nicht gleich­ zeitig in den EIN-Zustand gelangen. Daher fließt der Strom von dem hohen Potential V2 zu dem Massepotential GND durch nur einen Pfad. Somit fließt eine kleine Strommenge. Der Energie­ verbrauch der Potentialwandlerschaltung SA kann somit verrin­ gert werden.

Wie oben beschrieben, fließt der Strom in die Potentialwand­ lerschaltung SA, wenn die Transistoren T3, T6 und T9 jeweils den EIN/AUS-Schaltbetrieb durchführen (zum Zeitpunkt t5 in den Fig. 3 und 6) und der Transistor T4 oder T5 dann den EIN/AUS-Schalt­ betrieb (zum Zeitpunkt t6) im Übergangszustand vom Lese­ modus zum Vorauflademodus durchführt. Ein Zeitraum zwischen dem EIN/AUS-Schaltpunkt der Transistoren T3, T6 und T9 und dem EIN/AUS-Schaltpunkt des Transistors T4 oder T5 wird in Abhän­ gigkeit von einer Änderung eines Herstellungsverfahrens, einer in der Konstruktionsphase bestimmten Kapazität des Transistors und dergleichen größer oder kleiner.

Wenn die Betriebsgeschwindigkeit der Voraufladeschaltung PCC so weit wie möglich erhöht wird, dann wird bewirkt, daß sich der EIN/AUS-Schaltpunkt des Transistors T4 oder T5 dem EIN/AUS-Schaltpunkt der Transistoren T3, T6 und T9 annähert. Es ist infolgedessen möglich, eine integrierte Halbleiter­ schaltung zu fertigen, in der der Transistor T4 oder T5 in den AUS-Zustand gebracht wird, so daß der Stromfluß in die Poten­ tialwandlerschaltung SA in der Mitte des EIN/AUS-Schaltbe­ triebs der Transistoren T3, T6 und T9 unterbrochen wird. Wäh­ rend also die Voraufladeschaltung PCC eine interne Struktur haben kann, die nicht gezeigt ist, ist es somit vorteilhaft, daß die Betriebsgeschwindigkeit erhöht wird, indem eine einfa­ che Konstruktion verwendet wird, die nur die Transistoren T1 und T2 hat.

Zweite bevorzugte Ausführungsform

Fig. 4 ist ein Schaltbild zur Erläuterung einer zweiten bevor­ zugten Ausführungsform der integrierten Halbleiterschaltung. Die in Fig. 4 gezeigte Schaltung gleicht zwar in den Haupt­ zügen der in Fig. 1 gezeigten Schaltung, aber sie hat eine umgekehrte Polarität. In Fig. 4 bezeichnen T1 bis T5 NMOS-Transistoren, T6 bis T11 bezeichnen PMOS-Transistoren, jewei­ lige Sourcepotentiale der Transistoren T1, T2 und T3 sind auf ein Massepotential GND gesetzt, und jeweilige Sourcepotentiale der Transistoren T6, T7, T8 und T9 sind auf ein hohes Poten­ tial V2 gesetzt.

Bei der zweiten bevorzugten Ausführungsform wirkt der Transi­ stor T3 als erster Transistor, die Transistoren T4 und T5 wir­ ken als zweite Transistoren, die Transistoren T6 und T9 wirken als dritte Transistoren, die Transistoren T1 und T2 wirken als vierte Transistoren, das hohe Potential V2 wirkt als zweites Potential, und das Massepotential GND wirkt als erstes Poten­ tial.

Da der Betrieb der in Fig. 4 gezeigten Schaltung in den Fig. 5 und 6 erläutert ist und wegen der umgekehrten Polarität auf die gleiche Weise wie bei der Beschreibung der ersten Ausfüh­ rungsform betrachtet werden kann, entfällt eine detaillierte Erläuterung.

Die Wirkungen der zweiten bevorzugten Ausführungsform sind die gleichen wie bei der ersten bevorzugten Ausführungsform.

Es ist zu beachten, daß bei der ersten und der zweiten bevor­ zugten Ausführungsform der Zeitpunkt t2, zu dem das elektri­ sche Potential der Wortleitung WL geändert wird, identisch mit dem Zeitpunkt t1 sein kann, zu dem die Modussignale PC und PCB geändert werden. In diesem Fall gibt es keine Zeitspanne zwi­ schen dem Zeitpunkt t1 und dem Zeitpunkt t2. Daher kann die Betriebsgeschwindigkeit der integrierten Halbleiterschaltung erhöht werden.

Die Fig. 7 und 8 sind Schaltbilder, die Modifikationen der integrierten Halbleiterschaltungen gemäß der ersten bzw. der zweiten bevorzugten Ausführungsform zeigen. In den Schaltungen der Fig. 7 und 8 sind Transistoren T12 und T13, die als fünfte Transistoren wirken, zwischen einem Voraufladepotential V1 und Transistoren T1 und T2 in Diodenschaltung angeordnet. Da die Transistoren T12 und T13 vorgesehen sind, wird dafür gesorgt, daß elektrische Potentiale der Bitleitungen BL1 und BL2 sich Schwellenspannungen der Transistoren T4 und T5 zum Zeitpunkt t2, zu dem das elektrische Potential der Wortleitung WL geän­ dert wird, annähern. Infolgedessen wird ein Zeitraum zwischen dem Zeitpunkt t2 und dem Zeitpunkt t3, zu dem der Transistor T4 oder T5 in den EIN-Zustand gelangt, kurz. Somit kann die Betriebsgeschwindigkeit der integrierten Halbleiterschaltung erhöht werden.

Dritte bevorzugte Ausführungsform

Fig. 11 ist ein Schaltbild, das die integrierte Halbleiter­ schaltung gemäß einer dritten bevorzugten Ausführungsform zeigt. In Fig. 11 bezeichnet PL eine Bitleitungspotential- Speicherschaltung. Die übrigen Elemente von Fig. 11 gleichen denen von Fig. 1.

Die Bitleitungspotential-Speicherschaltung PL umfaßt PMOS-Transistoren T14 und T15, wie Fig. 11 zeigt. Der Transistor T14 hat eine Sourceelektrode, die das Voraufladepotential V1 empfängt, eine Gateelektrode, die mit der Bitleitung BL2 ver­ bunden ist, und eine mit der Bitleitung BL1 verbundene Drain­ elektrode. Der Transistor T15 hat eine Sourceelektrode, die das Voraufladepotential V1 empfängt, eine mit der Bitleitung BL1 verbundene Gateelektrode und eine mit der Bitleitung BL2 verbundene Drainelektrode. Die Transistoren T7 und T8 dienen als zwölfter Transistor.

Der Betrieb wird unter Bezugnahme auf die Fig. 2 und 3 be­ schrieben. Zum Zeitpunkt t0 sind die Potentiale der Bitleitun­ gen BL1 und BL2 beide auf dem "H"-Pegel, wie bei der ersten bevorzugten Ausführungsform beschrieben wurde. Dann sind beide Transistoren T14 und T15 im AUS-Zustand.

Danach wird zum Zeitpunkt t1 der Lesemodus initiiert, und beide Transistoren T1 und T2 werden in den AUS-Zustand ge­ bracht. Zum Zeitpunkt t2 steigt das Potential der Wortleitung WL an, und beide Transistoren T10 und T11 schalten EIN. Dann wird die Bitleitung BL1 mit dem Verbindungspunkt N1, der den "L"-Pegel hat, verbunden, und die Bitleitung BL2 wird mit dem Verbindungspunkt N2, der den "H"-Pegel hat, verbunden. Das Po­ tential der Bitleitung BL1 fällt allmählich, und wenn das Po­ tential der Bitleitung BL1 die Schwellenspannung des Transi­ stors T15 erreicht, wird der Transistor T15 zum Zeitpunkt t3 auf die gleiche Weise wie der Transistor T4 in den EIN-Zustand gebracht. Dadurch wird die Bitleitung BL2 mit dem Vorauflade­ potential V1 durch den Transistor T15 verbunden. Anschließend wird der Transistor T15 zum Zeitpunkt t6 auf die gleiche Weise wie der Transistor T4 in den AUS-Zustand gebracht.

Vorstehend wird der Betrieb in dem Fall beschrieben, daß die Information am Verbindungspunkt N2 den "H"-Pegel hat oder ein Potential ist, bei dem der Transistor T5 im Lesemodus AUS-schaltet. Wenn umgekehrt die Information am Verbindungspunkt N2 den "L"-Pegel oder ein Potential hat, bei dem der Transi­ stor T5 EIN-schaltet, verbindet die Bitleitungspotential-Spei­ cherschaltung PS die Bitleitung BL2 nicht durch den Transistor T15 mit dem Voraufladepotential V1.

Im Lesemodus ist der Transistor T8 im EIN-Zustand, so daß das Potential der Ausgangsleitung OUT2 auf dem "L"-Pegel festge­ legt wird, wenn die Information am Verbindungspunkt N2 auf dem Potential (dem "H"-Pegel) ist, bei dem der Transistor T5 in den AUS-Zustand geht, und wird AUS-geschaltet, wenn das nicht der Fall ist. Im Lesemodus wird der Transistor T7 ebenfalls EIN-geschaltet, so daß das Potential der Ausgangsleitung OUT1 auf dem "L"-Pegel festgelegt wird, wenn die Information am Verbindungspunkt N1 auf einem Potential (auf dem "H"-Pegel) ist, bei dem der Transistor T4 AUS-schaltet, und wird AUS-ge­ schaltet, wenn das nicht der Fall ist.

Die dritte bevorzugte Ausführungsform hat die nachstehend be­ schriebenen Wirkungen. In der Schaltung der ersten bevorzugten Ausführungsform gemäß Fig. 1 wird die Bitleitung BL2 ungefähr zwischen dem Zeitpunkt t2 und dem Zeitpunkt t5 von dem Vorauf­ ladepotential V1 abgetrennt und durch den Transistor T11 mit dem Verbindungspunkt N2 auf dem "H"-Pegel verbunden. Es be­ steht aber eine Wahrscheinlichkeit, daß das Potential der Bit­ leitung BL2 auf den "L"-Pegel fällt, so daß der Transistor T5 in den EIN-Zustand gelangt. Wenn beispielsweise der Backgate- Effekt des Transistors T11 es schwierig macht, das "H"-Pegel- Potential am Verbindungspunkt N2 zu der Bitleitung BL2 zu übertragen, verringert ein aus der Bitleitung BL2 fließender Verluststrom das Potential der Bitleitung BL2, so daß der Transistor T5 veranlaßt wird, geringfügig zu leiten. Da außer­ dem in der in Fig. 7 gezeigten Schaltung das Potential der Bitleitung BL2 bereits nahe der Schwellenspannung des Transi­ stors T5 zum Zeitpunkt t2 ist, ist es leicht, den Transistor T5 leitend zu machen. In manchen Fällen werden daher die Tran­ sistoren T3, T5 und T8 zwischen dem Zeitpunkt t4 und ungefähr dem Zeitpunkt t5 gleichzeitig in den EIN-Zustand gebracht, um zu bewirken, daß Strom durch die Transistoren T3, T5 und T8 von dem hohen Potential V2 zu dem Massepotential GND fließt.

In der in Fig. 11 gezeigten Schaltung dagegen ist die Bitlei­ tung BL2 durch den Transistor T15 mit dem Voraufladepotential V1 zwischen den Zeitpunkten t3 und t6 verbunden, um den Tran­ sistor T5 im AUS-Zustand zu halten. Zwischen dem Zeitpunkt t4 und etwa dem Zeitpunkt t5 werden somit die Transistoren T3, T5 und T8 daran gehindert, gleichzeitig im EIN-Zustand zu sein, und es fließt kein Strom von dem hohen Potential V2 zu dem Massepotential GND. Das erlaubt bei der erfindungsgemäßen Schaltung eine weitere Verringerung des Energieverbrauchs der Potentialwandlerschaltung SA.

Auf diese Weise sollte die Bitleitungspotential-Speicherschal­ tung PL, obwohl sie nicht auf die in Fig. 11 gezeigte Schal­ tung beschränkt ist, so ausgebildet sein, daß die Entschei­ dung, ob die Bitleitung BL1, BL2 mit dem Potential V1 verbun­ den wird, bei dem der zweite Transistor T4, T5 in den AUS-Zu­ stand gelangt, im Lesemodus davon abhängt, ob die Information in der Speicherzelle MC den "H"-Pegel oder das Potential hat, bei dem der zweite Transistor in den AUS-Zustand geht. Eine solche Anordnung ermöglicht es, daß der zweite Transistor zu­ verlässiger in den AUS-Zustand gebracht wird, wenn die Infor­ mation in der Speicherzelle MC auf dem Potential ist, bei dem der zweite Transistor im Lesemodus in den AUS-Zustand geht, um zu verhindern, daß der erste, der zweite und der zwölfte Tran­ sistor gleichzeitig in den EIN-Zustand gelangen, so daß der Energieverbrauch der Potentialwandlerschaltung SA verringert wird.

Die Bitleitungspotential-Speicherschaltung PL kann unter Ver­ wendung der in Fig. 11 gezeigten Anordnung leicht implemen­ tiert werden.

Ferner wird zwar die in Fig. 11 gezeigte dritte bevorzugte Ausführungsform unter Anwendung auf die in Fig. 1 gezeigte Schaltung veranschaulicht, aber die dritte bevorzugte Ausfüh­ rungsform kann auf andere Inhalte angewandt werden, die in der ersten und der zweiten bevorzugten Ausführungsform beschrieben sind.

Vierte bevorzugte Ausführungsform

Die Schaltbilder der Fig. 12 und 13 zeigen die integrierte Halbleiterschaltung gemäß einer vierten bevorzugten Ausfüh­ rungsform. Fig. 13 zeigt die innere Konstruktion einer Schal­ tung 100, die in Fig. 12 zu sehen ist. In den Fig. 12 und 13 bezeichnen BL1a und BL2a Bitleitungen, die jeweils von den Bitleitungen BL1 und BL2 getrennt sind; MCa bezeichnet eine Speicherzelle, die mit den Bitleitungen BL1a und BL2a verbun­ den ist; und PCCa bezeichnet eine Voraufladeschaltung, die mit den Bitleitungen BL1a und BL2a verbunden ist, um diese in Ab­ hängigkeit von einem Modussignal PCBa voraufzuladen. Die übri­ gen Elemente der Fig. 12 und 13 gleichen denen der ersten be­ vorzugten Ausführungsform.

Die Voraufladeschaltung PCCa ist ähnlich wie die Vorauflade­ schaltung PCC aufgebaut. Dabei umfaßt die Voraufladeschaltung PCCa einen Transistor T1 mit einer Sourceelektrode, die das Voraufladepotential V1 empfängt, einer Gateelektrode, die das Modussignal PCBa empfängt, und einer Drainelektrode, die mit der Bitleitung BL1a verbunden ist, und einen Transistor T2 mit einer Sourceelektrode, die das Voraufladepotential V1 emp­ fängt, einer Gateelektrode, die das Modussignal PCBa empfängt, und einer Drainelektrode, die mit der Bitleitung BL2a verbun­ den ist.

Die Speicherzelle MCa ist gleichartig wie die Speicherzelle MC aufgebaut. Dabei umfaßt die Speicherzelle MCa NMOS-Transisto­ ren T10 und T11 und Verbindungspunkte N1 und N2. Die Poten­ tiale an den Verbindungspunkten N1 und N2 repräsentieren In­ formationen, von denen die eine den "H"-Pegel und die andere den "L"-Pegel hat.

Die Potentialwandlerschaltung SA weist ferner Transistoren T3a, T4a, T5a, T6a und T9a auf. Der Transistor T3a hat eine Sourceelektrode, die das hohe Potential V2 empfängt, eine Gateelektrode, die ein Modussignal PCa empfängt, und eine Drainelektrode, die mit den Sourceelektroden der Transistoren T4a und T5a verbunden ist. Die Drainelektrode des Transistors T4a ist außerdem mit der Ausgangsleitung OUT1 verbunden. Die Drainelektrode des Transistors T5a ist außerdem mit der Aus­ gangsleitung OUT2 verbunden. Der Transistor T4a hat eine Gate­ elektrode, die mit der Bitleitung BL1a verbunden ist. Der Transistor T5a hat eine Gateelektrode, die mit der Bitleitung BL2a verbunden ist. Der Transistor T6a ist zwischen den Tran­ sistor T6 und das Massepotential GND geschaltet. Der Transi­ stor T6a hat eine Sourceelektrode, die mit dem Massepotential GND verbunden ist, eine Drainelektrode, die mit der Source­ elektrode des Transistors T6 verbunden ist, und eine Gateelek­ trode, die das Modussignal PCa empfängt. Der Transistor T9a ist zwischen den Transistor T9 und das Massepotential GND ge­ schaltet. Der Transistor T9a hat eine Sourceelektrode, die mit dem Massepotential GND verbunden ist, eine Drainelektrode, die mit der Sourceelektrode des Transistors T9 verbunden ist, und eine Gateelektrode, die das Modussignal PCa empfängt.

Die übrigen Anordnungen der Schaltung nach den Fig. 12 und 13 gleichen denen von Fig. 1.

In den Fig. 12 und 13 dienen die Bitleitungen BL1 und BL2 als erste Bitleitung, und die Bitleitungen BL1a und BL2a dienen als zweite Bitleitung. Die Speicherzelle MC dient als erste Speicherzelle, und die Speicherzelle MCa dient als zweite Speicherzelle. Die Transistoren T3 und T3a dienen als erster Transistor. Die Transistoren T4 und T4a sind parallel zwischen den ersten Transistor und den dritten Transistor T6 geschal­ tet. Der Transistor T4 dient als sechster Transistor für die erste Bitleitung, und der Transistor T4a dient als siebter Transistor für die zweite Bitleitung. Die Transistoren T5 und T5a sind zwischen den ersten Transistor und den dritten Tran­ sistor T9 parallelgeschaltet. Der Transistor T5 dient als sechster Transistor für die erste Bitleitung, und der Transi­ stor T5a dient als siebter Transistor für die zweite Bitlei­ tung.

Die Voraufladeschaltung PCC dient als erste Voraufladeschal­ tung, und die Voraufladeschaltung PCCa dient als zweite Vor­ aufladeschaltung. Der Modus, in dem die Bitleitungen BL1 und BL2 auf die Potentiale voraufgeladen werden, bei denen die Transistoren T4 und T5 in den AUS-Zustand gehen, ist ein er­ ster vorbestimmter Modus. Der Modus, in dem die Bitleitungen BL1a und BL2a auf die Potentiale voraufgeladen werden, bei denen die Transistoren T4a und T5a in den AUS-Zustand gehen, ist ein zweiter vorbestimmter Modus.

Ferner dient in den Fig. 12 und 13 der Transistor T3 als ach­ ter Transistor für die erste Bitleitung, und der Transistor T3a dient als neunter Transistor für die zweite Bitleitung. Die Transistoren T6 und T9 dienen als zehnter Transistor für die erste Bitleitung, und die Transistoren T6a und T9a dienen als elfter Transistor für die zweite Bitleitung.

Der Betrieb wird nachstehend beschrieben. Für den Vorgang des Auslesens von Daten aus der Speicherzelle MC zu den Ausgangs­ leitungen OUT1 und OUT2 wird das Modussignal PCa anfangs auf den "H"-Pegel gesetzt, um zu verhindern, daß das hohe Poten­ tial V2 die Ausgangsleitungen OUT1 und OUT2 durch die Transi­ storen T3a, T4a und T5a beeinflußt. Das heißt, daß die Transi­ storen T3a, T4a und T5a aktiviert sind. Das macht die Poten­ tialwandlerschaltung SA von Fig. 12 äquivalent zu derjenigen von Fig. 1. In diesem Zustand werden die Modussignale PC und PCB in den Lesemodus gebracht, d. h. auf den "L"- bzw. den "H"-Pegel gesetzt, und danach wird das Potential der Wortleitung WL auf den "H"-Pegel gesetzt, so daß die Transistoren T3, T4, T5, T7 und T8 Daten aus der Speicherzelle MC zu den Ausgangs­ leitungen OUT1 und OUT2 wie bei der ersten bevorzugten Ausfüh­ rungsform auslesen können.

Für den Vorgang des Auslesens von Daten aus der Speicherzelle MCa zu den Ausgangsleitungen OUT1 und OUT2 wird das Modus­ signal PC anfangs auf den "H"-Pegel gesetzt, um zu verhindern, daß das hohe Potential V2 die Ausgangsleitungen OUT1 und OUT2 durch die Transistoren T3, T4 und T5 beeinflußt. Das heißt, daß die Transistoren T3, T4 und T5 aktiviert sind. In diesem Zustand werden die Modussignale PCa und PCBa in den Lesemodus gebracht, d. h. auf den "L"- bzw. den "H"-Pegel gesetzt, und danach wird das Potential einer Wortleitung WLa auf den "H"-Pegel gesetzt, so daß die Transistoren T3a, T4a, T5a, T7 und T8 Daten aus der Speicherzelle MCa zu den Ausgangsleitungen OUT1 und OUT2 auslesen können.

In dem Vorauflademodus, in dem keine Daten aus den Speicher­ zellen MC und MCa ausgelesen werden, werden die beiden Modus­ signale PCB und PCBa auf den "L"-Pegel gesetzt, und beide Mo­ dussignale PC und PCa werden auf den "H"-Pegel gesetzt, so daß kein Strom von dem hohen Potential V2 zu dem Massepotential GND in der Potentialwandlerschaltung SA fließt.

Während des Auslesens von Daten aus einer der Speicherzellen MC und MCa hat eines der Modussignale PC und PCa den "L"-Pe­ gel, und einer der Transistoren T6 und T6a und einer der Tran­ sistoren T9 und T9a ist im AUS-Zustand. Dann setzen die Tran­ sistoren T6, T6a, T9 und T9a die Potentiale der Ausgangslei­ tungen OUT1 und OUT2 nicht auf den "L"-Pegel zurück. Somit werden korrekte Daten, die ausgelesen werden, an den Ausgangs­ leitungen OUT1 und OUT2 zwischengespeichert.

Es ist zwar in den Fig. 12 und 13 gezeigt, daß die Wortleitung WLa nicht mit der Wortleitung WL verbunden ist, aber die Wort­ leitung WLa kann auch mit der Wortleitung WL verbunden sein. Ferner ist zwar in den Fig. 12 und 13 gezeigt, daß die Lei­ tung, die das Voraufladesignal PCB durchläuft, nicht mit der Leitung verbunden ist, die das Voraufladesignal PCB durch­ läuft, aber die erstgenannte Leitung kann auch mit der letzt­ genannten Leitung verbunden sein.

Die Anzahl von Spalten ist zwei, wenn die Wortleitung WLa mit der Wortleitung WL verbunden ist und die Leitung, die das Vor­ aufladesignal PCBa durchläuft, mit der Leitung verbunden ist, die das Voraufladesignal PCB durchläuft. In diesem Fall können beispielsweise, wie Fig. 14 zeigt, ein Spaltenwählsignal CS zur Auswahl einer der beiden Spalten, das Voraufladesignal PCB, NAND-Glieder G1 und G2 und ein Inverter G3 verwendet wer­ den, um die Voraufladesignale PC und PCa zu erzeugen.

Die vierte bevorzugte Ausführungsform ist zwar in den Fig. 12 und 13 unter Anwendung auf die Schaltung von Fig. 1 gezeigt, sie kann aber auch auf andere Konstellationen angewandt wer­ den, die in der ersten und der zweiten bevorzugten Ausfüh­ rungsform beschrieben sind. Ferner sind zwar in den Fig. 12 und 13 zwei Paare von Bitleitungen, d. h. das Paar von Bitlei­ tungen BL1 und BL2 sowie das Paar von Bitleitungen BL1a und BL2a, mit der einzigen Potentialwandlerschaltung SA verbunden dargestellt, aber es können auch drei oder mehr Paare von Bit­ leitungen mit der einzigen Potentialwandlerschaltung SA ver­ bunden sein.

Die Transistoren T6 und T6a müssen in Reihe zwischen den Ver­ bindungspunkt der Transistoren T4a und T4 und das Massepoten­ tial GND geschaltet sein und können untereinander ausgetauscht werden. Die Transistoren T9 und T9a können ebenfalls unterein­ ander ausgetauscht werden.

Die vierte bevorzugte Ausführungsform hat Effekte, die denen der ersten bevorzugten Ausführungsform ähnlich sind: ein kür­ zerer Zeitraum, in dem Strom von dem hohen Potential V2 in der Potentialwandlerschaltung SA zu dem Massepotential GND fließt, ergibt einen verringerten Energieverbrauch der Potentialwand­ lerschaltung SA.

Außerdem werden durch die Trennung der Bitleitungen BL1a und BL2a von den Bitleitungen BL1 und BL2 die Kapazitäten der Bit­ leitungen BL1, BL2, BL1a und BL2a verringert, so daß eine hö­ here Betriebsgeschwindigkeit und ein geringerer Energiever­ brauch erreicht werden.

Weiterhin wird durch die Verwendung der einzigen Potential­ wandlerschaltung SA zum Auslesen von Daten aus beiden Speicherzellen MC und MCa die Layoutfläche verkleinert.

Fünfte bevorzugte Ausführungsform

Fig. 15 ist ein Schaltbild, das eine fünfte bevorzugte Ausfüh­ rungsform der integrierten Halbleiterschaltung zeigt. Die Schaltung von Fig. 15 ist gebildet, indem die Tran­ sistoren T3a, T6a und T9a aus der in den Fig. 12 und 13 gezeigten Schaltung entfernt sind.

In der in Fig. 15 gezeigten Potentialwandlerschaltung SA ist die Drainelektrode des Transistors T3 mit den Sourceelektroden der Transistoren T4, T4a, T5 und T5a verbunden. Die Source­ elektrode des Transistors T6 ist mit dem Massepotential GND verbunden. Die Sourceelektrode des Transistors T9 ist mit dem Massepotential GND verbunden. Die übrigen Elemente von Fig. 15 gleichen denen der Schaltung von Fig. 12 und 13.

Nachstehend wird der Betrieb erläutert. Im Vorauflademodus, in dem keine Daten aus den Speicherzellen MC und MCa ausgelesen werden, sind beide Modussignale PCB und PCBa auf den "L"-Pegel gesetzt, das Modussignal PC ist auf den "H"-Pegel gesetzt, und beide Wortleitungen WL und WLa sind auf den "L"-Pegel gesetzt. Das bewirkt, daß die Potentiale sämtlicher Bitleitungen BL1, BL2, BL1a und BL2a auf den "H"-Pegel voraufgeladen werden, und daß sämtliche Transistoren T3, T4, T4a, T5 und T5a im AUS-Zu­ stand sind. Dann fließt kein Strom von dem hohen Potential V2 zu dem Massepotential GND in der Potentialwandlerschaltung SA.

Als nächstes werden für den Auslesevorgang von Daten aus der Speicherzelle MC zu den Ausgangsleitungen OUT1 und OUT2 das Voraufladesignal PCBa und das Potential der Wortleitung WLa beide auf dem "L"-Pegel gehalten, um die Transistoren T4a und T5a im AUS-Zustand zu halten. Das heißt, daß die Transistoren T4a und T5a aktiviert gehalten werden. Dadurch wird die Poten­ tialwandlerschaltung SA von Fig. 15 äquivalent zu derjenigen von Fig. 1. Unter Beibehaltung dieses Zustands werden die Mo­ dussignale PC und PCB in den Lesemodus gebracht, d. h. sie wer­ den auf den "L"- bzw. den "H"-Pegel gesetzt, und danach wird das Potential der Wortleitung WL auf den "H"-Pegel gesetzt, so daß die Transistoren T3, T4, T5, T7 und T8 ebenso wie bei der ersten bevorzugten Ausführungsform Daten aus der Speicherzelle MC zu den Ausgangsleitungen OUT1 und OUT2 auslesen können.

Für den Vorgang des Auslesens von Daten aus der Speicherzelle MCa zu den Ausgangsleitungen OUT1 und OUT2 werden sowohl das Voraufladesignal PCB als auch das Potential der Wortleitung WL auf dem "L"-Pegel gehalten, um die Transistoren T4 und T5 im AUS-Zustand zu halten. Das heißt, daß die Transistoren T4 und T5 aktiviert gehalten werden. Unter Beibehaltung dieses Zu­ stands werden die Modussignale PC und PCBa in den Lesemodus gebracht, d. h. sie werden auf den "L"- bzw. den "H"-Pegel ge­ setzt, und danach wird das Potential der Wortleitung WLa auf den "H"-Pegel gesetzt, so daß die Transistoren T3, T4a, T5a, T7 und T8 Daten aus der Speicherzelle MCa zu den Ausgangslei­ tungen OUT1 und OUT2 auslesen können.

Die Effekte der fünften bevorzugten Ausführungsform liegen in einer Verkleinerung der Layoutfläche aufgrund der Eliminierung von Transistoren zusätzlich zu den Wirkungen der vierten be­ vorzugten Ausführungsform.

In Fig. 15 ist die fünfte bevorzugte Ausführungsform zwar bei Anwendung auf die Schaltung der Fig. 12 und 13 gezeigt, sie kann aber auch auf andere Konfigurationen, die in der vierten bevorzugten Ausführungsform beschrieben sind, angewandt wer­ den.

Sechste bevorzugte Ausführungsform

Eine sechste bevorzugte Ausführungsform der Erfindung ist eine Kombination aus der vierten oder fünften bevorzugten Ausfüh­ rungsform mit der dritten bevorzugten Ausführungsform. Fig. 16 ist ein Schaltbild, das die integrierte Halbleiterschaltung gemäß der sechsten bevorzugten Ausführungsform zeigt. Fig. 17 zeigt die innere Konstruktion einer in Fig. 16 gezeigten Schaltung 200. Die Schaltung nach den Fig. 16 und 17 entsteht durch Hinzufügen der Bitleitungspotential-Speicherschaltung PL gemäß Fig. 11 und einer Bitleitungspotential-Speicherschaltung PLa mit gleicher innerer Konstruktion wie die Bitleitungspo­ tential-Speicherschaltung PL der Schaltungen nach den Fig. 15 und 13. Die Bitleitungspotential-Speicherschaltung PLa weist PMOS-Transistoren T14 und T15 auf. Der Transistor T14 der Bit­ leitungspotential-Speicherschaltung PLa hat eine Sourceelek­ trode, die das Voraufladepotential V1 empfängt, eine Gateelek­ trode, die mit der Bitleitung BL2a verbunden ist, und eine Drainelektrode, die mit der Bitleitung BL1a verbunden ist. Der Transistor T15 der Bitleitungspotential-Speicherschaltung PLa hat eine Sourceelektrode, die das Voraufladepotential V1 emp­ fängt, eine Gateelektrode, die mit der Bitleitung BL1a verbun­ den ist, und eine Drainelektrode, die mit der Bitleitung BL2a verbunden ist.

Die sechste bevorzugte Ausführungsform ist zwar in den Fig. 16 und 17 als eine Kombination von Teilen der Fig. 15 und 13 und von Teilen von Fig. 11 dargestellt, sie kann aber auch eine Kombination aus anderen Teilen und Einheiten, die in der fünf­ ten oder vierten bevorzugten Ausführungsform beschrieben sind, und der in der dritten bevorzugten Ausführungsform beschriebe­ nen Teile und Einheiten sein.

Abwandlungen

Die in den Fig. 7 und 8 gezeigten Abwandlungen können auch bei der dritten bis sechsten bevorzugten Ausführungsform angewandt werden.

Außerdem kann eine Speicherzelle MC eine andere Struktur als die in den Zeichnungen gezeigte haben.

Claims (7)

1. Integrierte Halbleiterschaltung, gekennzeichnet durch

• - wenigstens eine Bitleitung (BL1)
• - wenigstens eine mit der Bitleitung verbundene Speicherzelle (MC)
• - wenigstens eine Voraufladeschaltung (PCC), die mit der Bitleitung verbunden ist, um diese voraufzula­ den; und
• - eine Potentialwandlerschaltung (SA), die mit der Bitleitung verbunden ist, um ein elektrisches Poten­ tial der Bitleitung umzuwandeln,
• - wobei die Potentialwandlerschaltung (SA) einen er­ sten bis dritten Transistor (T3, T4, T6) aufweist, die sequentiell in Reihe zwischen ein erstes und ein zweites Potential (V2, GND) geschaltet sind,
• - wobei ein Ausgang der Potentialwandlerschaltung (SA) ein Verbindungspunkt zwischen dem zweiten und dem dritten Transistor ist,
• - wobei der erste Transistor (T3) an einer Steuerelek­ trode ein Modussignal (PC, PCB) empfängt und in Ab­ hängigkeit davon, ob das Modussignal einen vorbestimmten Modus bezeichnet, EIN- oder AUS-ge­ schaltet wird,
• - wobei eine Steuerelektrode des zweiten Transistors (T4) mit der Bitleitung (BL1) verbunden ist,
• - wobei der dritte Transistor (T6) das Modussignal (PC, PCB) an einer Steuerelektrode empfängt und in Abhängigkeit davon, ob das Modussignal (PC) den vor­ bestimmten Modus bezeichnet, EIN- oder AUS-geschal­ tet wird, und
• - wobei die Voraufladeschaltung (PCC) ein Modussignal (PCB, PC) empfängt und die Bitleitung nur dann, wenn das Modussignal (PCB, PC) den vorbestimmten Modus bezeichnet, auf ein elektrisches Potential vorauflädt, mit dem der zweite Transistor (T4) AUS-geschaltet wird.

2. Integrierte Halbleiterschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Voraufladeschaltung (PCC) einen vierten Transi­ stor (T1) aufweist, der eine Steuerelektrode zum Empfang des Modussignals (PC, PCB), eine erste Stromelektrode zum Empfang eines Voraufladepotentials (V1, GND) und eine zweite Stromelektrode hat, die mit der Bitleitung (BL1) verbunden ist.

3. Integrierte Halbleiterschaltung nach Anspruch 2, dadurch gekennzeichnet, daß die Voraufladeschaltung (PCC) ferner einen fünften Transistor (T12) aufweist, der in Diodenschaltung zwi­ schen der ersten Stromelektrode und dem Voraufladepoten­ tial (V1, GND) angeordnet ist.

4. Integrierte Halbleiterschaltung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet,
daß die Bitleitung eine erste und eine zweite Bitleitung (BL1, BL2) aufweist;
daß die Speicherzelle eine mit der ersten Bitleitung ver­ bundene erste Speicherzelle (MC) und eine mit der zweiten Bitleitung verbundene zweite Speicherzelle (MCa) auf­ weist;
daß der zweite Transistor einen sechsten Transistor für die erste Bitleitung und einen siebten Transistor für die zweite Bitleitung aufweist, wobei der sechste und der siebte Transistor zwischen den ersten und den dritten Transistor parallelgeschaltet sind, der sechste Transi­ stor eine mit der ersten Bitleitung verbundene Steuer­ elektrode hat und der siebte Transistor eine mit der zweiten Bitleitung verbundene Steuerelektrode hat;
daß der vorbestimmte Modus einer von einem ersten und einem zweiten vorbestimmten Modus ist;
daß die Voraufladeschaltung eine mit der ersten Bitlei­ tung verbundene erste Voraufladeschaltung (PCC) und eine mit der zweiten Bitleitung verbundene zweite Vorauflade­ schaltung (PCCa) aufweist;
daß die erste Voraufladeschaltung (PCC) die erste Bitlei­ tung (BL1) nur in dem ersten vorbestimmten Modus auf ein Potential vorauflädt, bei dem der sechste Transistor AUS-geschaltet wird; und
daß die zweite Voraufladeschaltung (PCCa) die zweite Bit­ leitung nur in dem zweiten vorbestimmten Modus auf ein Potential vorauflädt, bei dem der siebte Transistor AUS-geschaltet wird.

5. Integrierte Halbleiterschaltung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß der erste Transistor folgendes aufweist:
einen achten Transistor (T3) für die erste Bitleitung (BL1), der zwischen das erste Potential und den sechsten Transistor geschaltet ist, und
einen neunten Transistor (T3a) für die zweite Bitleitung (BL2), der zwischen das erste Potential und den siebten Transistor geschaltet ist,
wobei der achte Transistor in Abhängigkeit davon EIN/AUS-geschaltet wird, ob das Modussignal den ersten vorbe­ stimmten Modus bezeichnet, und
wobei der neunte Transistor in Abhängigkeit davon EIN/AUS-geschaltet wird, ob das Modussignal den zweiten vorbestimmten Modus bezeichnet.

6. Integrierte Halbleiterschaltung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß der dritte Transistor folgendes aufweist:
einen zehnten Transistor (T6) für die erste Bitleitung (BL1) und einen elften Transistor (T6a) für die zweite Bitleitung (BL2), wobei der zehnte und der elfte Transi­ stor in Reihe zwischen den zweiten Transistor und das zweite Potential geschaltet sind,
wobei der zehnte Transistor in Abhängigkeit davon EIN/AUS-geschaltet wird, ob das Modussignal den ersten vorbestimmten Modus bezeichnet, und
wobei der elfte Transistor in Abhängigkeit davon EIN/AUS-geschaltet wird, ob das Modussignal den zweiten vorbe­ stimmten Modus bezeichnet.

7. Integrierte Halbleiterschaltung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet,
daß die Speicherzelle (MC, MCa) Daten hält, die an die Bitleitung abzugeben sind,
wobei die integrierte Halbleiterschaltung ferner folgen­ des aufweist:
eine Bitleitungspotential-Speicherschaltung (PL), um die Bitleitung (BL1) selektiv mit einem Potential zu verbin­ den, bei dem der zweite Transistor (T4) AUS-geschaltet wird, und zwar in Abhängigkeit davon, ob die Daten auf dem Potential sind, bei dem der zweite Transistor (T4) AUS-geschaltet wird, wenn das Modussignal einen von dem vorbestimmten Modus verschiedenen Modus bezeichnet,
wobei die Potentialwandlerschaltung (SA) weiterhin einen zwölften Transistor (T7) aufweist, der zwischen einen Verbindungspunkt zwischen dem zweiten und dem dritten Transistor (T4, T6) und das zweite Potential geschaltet ist, wobei der zwölfte Transistor (T7) in Abhängigkeit davon EIN/AUS-geschaltet wird, ob die Daten auf dem Po­ tential sind, bei dem der zweite Transistor (T4) AUS-ge­ schaltet wird, wenn das Modussignal einen von dem vorbe­ stimmten Modus verschiedenen Modus bezeichnet.