DE19632087A1

DE19632087A1 - Halbleiterspeichervorrichtung

Info

Publication number: DE19632087A1
Application number: DE19632087A
Authority: DE
Inventors: Hideshi Maeno
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1995-08-22
Filing date: 1996-08-08
Publication date: 1997-02-27
Also published as: KR100201166B1; JPH09120693A; US5787033A; CN1071489C; KR970012778A; CN1156324A

Description

Die vorliegende Erfindung betrifft eine Halbleiterspei chervorrichtung und insbesondere einen ROM bzw. Nur-Lese- Speicher, der für einen Betrieb mit einer niedrigen Lei stungsaufnahme und einem Hochgeschwindigkeitszugriff auf Speicherzellen geplant ist.

Nachstehend erfolgt die Beschreibung eines ersten Stan des der Technik.

Fig. 25 zeigt einen Stromlaufplan, der einen ROM 100 für acht Worte und zwei Bit darstellt. In dem ROM 100 in Fig. 25 sind vier Wortleitungen WL0, WL1, WL2 und WL3 und zwei Paare von Bitleitungen, ein Paar von Bitleitungen BL0 und BL1 und ein anderes Paar von Bitleitungen BL2 und BL3, gekreuzt.

Die vier Wortleitungen WL0, WL1, WL2 und WL3 sind an vier Ausgänge X0, X1, X2 bzw. X3 eines X-Decodierers 1 an geschlossen, welcher eine X-Adresse bezeichnet.

Die Bitleitungen BL0 und BL1 sind an Sourceelektroden von NMOS-Transistoren C0 bzw. C1 angeschlossen. Die Drain elektroden der NMOS-Transistoren C0 und C1 sind gemeinsam an einen Eingang eines invertierenden Leseverstärkers SA1 angeschlossen. Die NMOS-Transistoren C0 und C1 dienen als eine Spaltenauswahleinrichtung CS1. Der Eingang des inver tierenden Leseverstärkers SA1 ist durch einen Endwiderstand R1 auf ein Energieversorgungspotential VDD gelegt.

Auf eine ähnliche Weise sind die Bitleitungen BL2 und BL3 an Sourceelektroden von NMOS-Transistoren C2 bzw. C3 angeschlossen und sind die Drainelektroden der NMOS-Transi storen C2 und C3 gemeinsam an einen Eingang eines invertie renden Leseverstärkers SA2 angeschlossen. Die NMOS-Transi storen C2 und C3 dienen als eine Spaltenauswahleinrichtung CS2. Der Eingang des invertierenden Leseverstärkers SA2 ist durch einen Endwiderstand R2 auf das Energieversorgungspo tential VDD gelegt.

Die Gateelektroden der NMOS-Transistoren C0 und C2 sind an einen Ausgang Y0 eines Y-Decodierers 2 angeschlossen, welcher eine Y-Adresse bezeichnet, und die NMOS-Transisto ren C0 und C2 arbeiten gemeinsam in Übereinstimmung mit ei nem Signal, das aus dem Ausgang Y0 des Y-Decodierers 2 aus gegeben wird. Deshalb arbeiten die Bitleitungen BL0 und BL2 ebenso gemeinsam. Die Gateelektroden der NMOS-Transistoren C1 und C3 sind an einen Ausgang Y1 des Y-Decodierers 2 an geschlossen und die NMOS-Transistoren C1 und C3 arbeiten gemeinsam in Übereinstimmung mit einem Signal, das aus dem Ausgang Y1 des Y-Decodierers 2 ausgegeben wird. Deshalb ar beiten die Bitleitungen BL1 und BL3 ebenso gemeinsam.

Demgemäß können in dem ROM 100 mit vier Wortleitungen WL0, WL1, WL2 und WL3 und Bitleitungen BL0, BL1, BL2 und BL3 acht Adressen bezeichnet werden und zwei Speicherzellen sind an jeder Adresse vorgesehen und können einzeln pro grammiert werden.

Wenn es zum Beispiel angenommen wird, daß das Bezugs zeichen M00 eine Adresse der Speicherzelle darstellt, wel che ausgewählt ist, wenn der Ausgang X0 des X-Decodierers 1 und der Ausgang Y0 des Y-Decodierers 2 betätigt sind, sind in einem Speicherblock UB (als "oberer Block" bezeichnet), der aus den Wortleitungen WL0 bis WL3 und den Bitleitungen BL0 und BL1 besteht, Adressen der jeweiligen Speicherzellen in der oberen Spalte, die aus den Wortleitungen WL0 bis WL3 und der Bitleitung BL0 besteht, von links durch Bezugszei chen M00, M10, M20 und M30 dargestellt und sind Adressen der jeweiligen Speicherzellen in der unteren Spalte, die aus den Wortleitungen WL0 bis WL3 und der Bitleitung BL1 besteht, ebenso von links durch Bezugszeichen M01, M11, M21 und M31 dargestellt. Die gleiche Regel gilt entsprechend einem Speicherblock DB (als "unterer Block" bezeichnet), der aus den Wortleitungen WL0 bis WL3 und den Bitleitungen BL2 und BL3 besteht. Zur Vereinfachung der Beschreibung ist die Speicherzelle, die sich an der Adresse M00 befindet, als eine Speicherzelle M00 bezeichnet.

In dem ROM 100 in Fig. 25 sind Speicherzellen, von de nen jede einen NMOS-Transistor beinhaltet, von welchem die Drainelektrode an eine der Bitleitungen angeschlossen ist, die Sourceelektrode auf ein Massepotential GND gelegt ist und die Gateelektrode an eine der Wortleitungen angeschlos sen ist und welche durch einen Ein/Ausschaltvorgang der Gateelektrode im Ein/Ausschalten eines Hauptstroms steuer bar sind (hier im weiteren Verlauf als "ein/ausschaltbar steuerbare Speicherzellen" bezeichnet), und Speicherzellen, von denen jede unberücksichtigt des Potentials der Wortlei tung keinen Hauptstrom- bzw. Gleichstrompfad zwischen der Bitleitung und dem Massepotential GND aufweist (hier im weiteren Verlauf als "Speicherzellen eines ausgeschalteten Zustands" bezeichnet) gemischt. Eine Programmierung des ROM 100 wird durch eine Kombination der ein/ausschaltbar steu erbaren Speicherzellen und der Speicherzellen eines ausge schalteten Zustands durchgeführt.

In dem ROM 100 in Fig. 25 sind die Speicherzellen M00 und M11 des oberen Blocks UB und die Speicherzellen M00, M10, M30, M01, M11 und M21 des unteren Blocks DB die Spei cherzellen eines ausgeschalteten Zustands.

Nun wird die Speicherzelle eines aus geschalteten Zu stands unter Bezugnahme auf die Fig. 26 und 27 beschrie ben. Eine Speicherzelle beinhaltet einen NMOS-Transistor, welcher ausgestaltet ist, wie es in Fig. 26 gezeigt ist, bei dem die Gateelektrode an eine Wortleitung WL ange schlossen ist, die Sourceelektrode auf das Massepotential GND gelegt ist und die Drainelektrode nicht an irgendeine Bitleitung BL angeschlossen ist, wobei sie sich in einem offenen Zustand befindet. Eine andere Speicherzelle bein haltet einen NMOS-Transistor, welcher ausgestaltet ist, wie es in Fig. 27 gezeigt ist, bei dem die Gateelektrode an die Wortleitung WL angeschlossen ist, die Drainelektrode an die Bitleitung BL angeschlossen ist und die Sourceelektrode nicht auf das Massepotential GND gelegt ist, wobei sie sich in einem offenen Zustand befindet.

Jeder der zwei Typen von Speicherzellen, die die vor hergehenden unterschiedlichen Ausgestaltungen einer Spei cherzelle eines ausgeschalteten Zustands aufweisen, kann in dem ROM 100 verwendet werden. Ein spezifisches Beispiel ei ner Programmierung des ROM 100 wird nachstehend unter Be zugnahme auf Fig. 28 beschrieben, wobei der Fall der Ausge staltung in Fig. 26 genommen wird.

In der oberen Spalte des oberen Blocks UB in Fig. 28 weist ein NMOS-Transistor N1 der Speicherzelle M00 eine Drainelektrode auf, welche nicht an die Bitleitung BL0 an geschlossen ist, und NMOS-Transistoren N2, N3 und N4 der Speicherzellen M10, M20 bzw. M30 weisen Drainelektroden auf, welche an die Bitleitung BL0 angeschlossen sind.

In der unteren Spalte des oberen Blocks UB in Fig. 28 weist ein NMOS-Transistor N6 der Speicherzelle M11 eine Drainelektrode auf, welche nicht an die Bitleitung BL1 an geschlossen ist, und NMOS-Transistoren von anderen Spei cherzellen weisen Drainelektroden auf, welche an die Bit leitung BL1 angeschlossen sind.

Andererseits weist in der oberen Spalte des unteren Blocks DB ein NMOS-Transistor N11 eine Drainelektrode auf, welche an die Bitleitung BL2 angeschlossen ist, und NMOS- Transistoren von anderen Speicherzellen weisen Drainelek troden auf, welche nicht an die Bitleitung BL2 angeschlos sen sind.

In der unteren Spalte des unteren Blocks DB weist ein NMOS-Transistor 16 der Speicherzelle M31 eine Drainelektro de auf, welche an die Bitleitung BL3 angeschlossen ist, und NMOS-Transistoren von anderen Speicherzellen weisen Drain elektroden auf, welche nicht an die Bitleitung BL3 ange schlossen sind.

Als nächstes wird eine Funktionsweise des ROM 100 be schrieben. Wenn zum Beispiel der Ausgang X0 des X-Decodie rers 1 und der Ausgang Y0 des Y-Decodierers 2 betätigt sind und die Speicherzelle M00 ausgewählt ist, fließt kein Strom zwischen der Source und dem Drain des NMOS-Transistors N1, da die Drainelektrode des NMOS-Transistors N1 nicht an die Bitleitung BL0 angeschlossen ist, und folglich wird der Eingang des invertierenden Leseverstärkers SA1 durch den Endwiderstand R1 "1" (ein hoher Pegel). Demgemäß wird der Ausgang des invertierenden Leseverstärkers SA1 "0" (ein niedriger Pegel). Da die Drainelektrode des NMOS-Transi stors N9 nicht an die Bitleitung BL2 angeschlossen ist, wird der Eingang des invertierenden Leseverstärkers SA2 durch den Endwiderstand R2 "1" (ein hoher Pegel), und dem gemäß wird der Ausgang des invertierenden Leseverstärkers SA2 "0" (ein niedriger Pegel).

Wenn andererseits die Speicherzelle M10 ausgewählt ist, fließt ein Strom zwischen der Source und dem Drain des NMOS-Transistors N2, da die Drainelektrode des NMOS-Transi stors N2 an die Bitleitung BL0 angeschlossen ist, und folg lich wird der Eingang des invertierenden Leseverstärkers SA1 "0". Demgemäß wird der Ausgang des invertierenden Lese verstärkers SA1 "1". Da die Drainelektrode des NMOS-Transi stors N10 nicht an die Bitleitung BL2 angeschlossen ist, wird der Eingang des invertierenden Leseverstärkers SA2 durch den Endwiderstand R2 "1", und demgemäß wird der Aus gang des invertierenden Leseverstärkers SA2 "0".

Somit hängt die Programmierung des ROM 100 davon ab, ob die Drainelektrode eines NMOS-Transistors an die Bitleitung angeschlossen ist oder nicht, und wenn erforderlich ist, daß die Ausgangsdaten "1" sind, muß die Drainelektrode an die Bitleitung angeschlossen sein.

Die Programmierung des ROM wird im allgemeinen in Über einstimmung mit den Bedürfnissen des Bedieners bestimmt. Zum Beispiel wird die vorhergehende Programmierung des ROM so durchgeführt, daß sie das Bedürfnis des Bedieners wie dergibt, daß, wenn die Speicherzelle M00 in der oberen Spalte des oberen Blocks UB des ROM 100 ausgewählt ist, das Ausgangssignal des ROM "0" wird und wenn eine der Speicher zellen M10, M20 und M30 ausgewählt ist, das Ausgangssignal des ROM "1" wird.

In der Ausgestaltung des ROM 100, wie sie in Fig. 26 gezeigt ist, fließt ein Gleichstrom durch ein Einschalten des NMOS-Transistors, wenn ein Zugriff auf die Speicher zelle durchgeführt wird, welche so programmiert ist, daß sie ein Ausgangssignal von "1" erzeugt. Deshalb führt eine hohe Wahrscheinlichkeit eines Zugriffs auf die Speicherzel len, welche so programmiert sind, daß sie ein Ausgangssi gnal von "1" erzeugen, zu einer hohen Leistungsaufnahme.

Zum Beispiel gibt es in dem oberen Block UB des ROM 100 in Fig. 28 sechs Speicherzellen, welche so programmiert sind, daß sie ein Ausgangssignal von "1" erzeugen, das heißt, M10, M20, M30, M01, M21 und M31. Wenn ein Zugriff auf jede Speicherzelle mit einer gleichen Wahrscheinlich keit durchgeführt wird, beträgt die Wahrscheinlichkeit ei nes Zugriffs auf die Speicherzelle, welche so programmiert ist, daß sie ein Ausgangssignal von "1" erzeugt 6/8 (75%). Die Wahrscheinlichkeit, daß ein Gleichstrom fließt, beträgt 75%.

Andererseits gibt es in dem unteren Block DB zwei Spei cherzellen, welche so programmiert sind, daß sie ein Aus gangssignal von "1" erzeugen, das heißt, M21 und M31, und die Wahrscheinlichkeit eines Zugriffs auf die Speicher zelle, welche so programmiert ist, daß sie ein Ausgangssi gnal von "1" erzeugt, beträgt 2/8 (25%). Die Wahrschein lichkeit, daß ein Gleichstrom fließt, beträgt 25%. Es ist demgemäß festzustellen, daß der untere Block DB eine nied rigere Leistungsaufnahme als der obere Block UB benötigt.

Wie es zuvor beschrieben worden ist, entsteht in einem Fall eines Programms, das die Bedürfnisse des Bedieners wiedergibt, wenn ein Zugriff auf jede Speicherzelle mit ei ner gleichen Wahrscheinlichkeit durchgeführt wird, ein Pro blem bei dem ROM 100 im Stand der Technik, daß die Lei stungsaufnahme mit einer Erhöhung der Anzahl von Speicher zellen, deren NMOS-Transistoren sich einschalten, wenn sie ausgewählt ist, höher wird.

Das gleiche Problem entsteht in einem Fall, in dem die Programmierung des ROM davon abhängt, ob die Sourceelektro de eines NMOS-Transistors auf das Massepotential GND gelegt ist oder nicht, anders ausgedrückt, einem Fall einer Spei cherzelle eines ausgeschalteten Zustands, die den NMOS- Transistor in Fig. 27 beinhaltet, bei welchem die Source elektrode nicht auf das Massepotential GND gelegt ist, wo bei sie sich in einem offenen Zustand befindet.

Weiterhin entsteht das gleiche Problem in einem Fall, in dem die Programmierung des ROM davon abhängt, ob die Gateelektrode eines NMOS-Transistors an eine der Wortlei tungen WL0, WL1, WL2 und WL3 angeschlossen ist oder auf das Massepotential GND gelegt ist. Eine Speicherzelle eines ausgeschalteten Zustands, die einen NMOS-Transistor bein haltet, bei welchem die Gateelektrode nicht an die Wortlei tung angeschlossen ist, sondern auf das Massepotential GND gelegt ist, um auf einen ausgeschalteten Zustand festgelegt zu sein, wird nachstehend beschrieben.

Fig. 29 zeigt einen Stromlaufplan eines ROM 200, bei welchem der vorhergehende auf einen aus geschalteten Zustand festgelegte NMOS-Transistor in der Speicherzelle eines aus geschalteten Zustands in Fig. 25 verwendet wird. In Fig. 29 sind gleiche Elemente mit den gleichen Bezugszeichen wie jenen in Fig. 25 bezeichnet und eine doppelte Beschreibung wird weggelassen.

In der oberen Spalte des oberen Blocks UB in Fig. 29 ist die Gateelektrode des NMOS-Transistors N1 der Speicher zelle M00 nicht an die Wortleitung WL0 angeschlossen, son dern auf das Massepotential GND gelegt, und sind die Gate elektroden von NMOS-Transistoren anderer Speicherzellen an die Wortleitungen angeschlossen.

In der unteren Spalte des oberen Blocks UB ist die Gateelektrode des NMOS-Transistors N6 der Speicherzelle M11 nicht an die Wortleitung WL1 angeschlossen, sondern auf das Massepotential GND gelegt, und sind die Gateelektroden von NMOS-Transistoren anderer Speicherzellen an die Wortleitun gen angeschlossen.

In der oberen Spalte des unteren Blocks DB ist die Gateelektrode des NMOS-Transistors N11 der Speicherzelle M20 an die Wortleitung WL2 angeschlossen und sind die Gate elektroden von NMOS-Transistoren anderer Speicherzellen nicht an die Wortleitungen angeschlossen, sondern auf das Massepotential GND gelegt.

In der unteren Spalte des unteren Blocks DB ist die Gateelektrode des NMOS-Transistors N16 der Speicherzelle M31 an die Wortleitung WL3 angeschlossen und sind die Gate elektroden von NMOS-Transistoren anderer Speicherzellen nicht an die Wortleitungen angeschlossen, sondern auf das Massepotential GND gelegt.

Als nächstes wird eine Funktionsweise des ROM 200 be schrieben. Wenn zum Beispiel der Ausgang X0 des X-Decodie rers 1 und der Ausgang Y0 des Y-Decodierers 2 betätigt sind und die Speicherzelle M00 ausgewählt ist, fließt kein Strom zwischen der Source und dem Drain des NMOS-Transistors N1, da die Gateelektrode des NMOS-Transistors N1 nicht an die Wortleitung WL0 angeschlossen ist, und folglich wird das Eingangssignal des invertierenden Leseverstärkers SA1 durch den Endwiderstand R1 "1" (ein hoher Pegel). Demgemäß wird das Ausgangssignal des invertierenden Leseverstärkers SA1 "0" (ein niedriger Pegel). Somit ist eine Funktionsweise der Speicherzelle, bei welcher die Gateelektrode eines NMOS-Transistors nicht an die Wortleitung angeschlossen ist, sondern auf das Massepotential GND gelegt ist, um auf den ausgeschalteten Zustand festgelegt zu sein, die gleiche wie die der Speicherzelle, bei welcher die Drainelektrode eines NMOS-Transistors nicht an die Bitleitung angeschlos sen ist, wie es in Fig. 28 gezeigt ist. Wenn ein Zugriff auf jede Speicherzelle mit einer gleichen Wahrscheinlich keit durchgeführt wird, entsteht deshalb bei dem ROM 200 ebenso ein Problem, daß die Leistungsaufnahme mit einer Er höhung der Anzahl von Speicherzellen, deren NMOS-Transisto ren sich einschalten, wenn sie ausgewählt ist, höher wird.

Weiterhin entsteht, obgleich die ROMs 100 und 200 in den Fig. 25 und 29 die Endwiderstände R1 und R2 beinhal ten, auch wenn Transistoren zur Vorladung anstelle der End widerstände verwendet werden, ebenso das Problem, daß sich die Wahrscheinlichkeit, daß ein Entladungsstrom fließt, er höht, was einen Betrieb mit einer hohen Leitungsaufnahme verursacht.

Nachstehend erfolgt die Beschreibung eines zweiten Standes der Technik.

Fig. 30 zeigt einen Stromlaufplan, der einen ROM 300 mit acht Worten und zwei Bit darstellt. In Fig. 30 sind gleiche Elemente mit den gleichen Bezugszeichen wie jenen des ROM 100, wie er in Fig. 25 gezeigt ist, bezeichnet und eine doppelte Beschreibung wird weggelassen.

Fig. 31 zeigt einen Stromlaufplan des ROM 300, bei wel chem der vorhergehende auf einen aus geschalteten Zustand festgelegte NMOS-Transistor in der Speicherzelle eines aus geschalteten Zustands in Fig. 30 verwendet wird.

In der oberen Spalte des oberen Blocks UB in Fig. 31 ist die Gateelektrode des NMOS-Transistors N1 der Speicher zelle M00 an die Wortleitung WL0 angeschlossen und sind die Gateelektroden von NMOS-Transistoren anderer Speicherzellen nicht an die Wortleitungen angeschlossen, sondern auf das Massepotential GND gelegt.

In der unteren Spalte des oberen Blocks UB ist die Gateelektrode des NMOS-Transistors N6 der Speicherzelle M11 an die Wortleitung WL1 angeschlossen und sind die Gateelek troden von NMOS-Transistoren anderer Speicherzellen nicht an die Wortleitungen angeschlossen, sondern auf das Masse potential GND gelegt.

In der unteren Spalte des unteren Blocks DB ist die Gateelektrode des NMOS-Transistors N16 der Speicherzelle M31 an die Wortleitung WL2 angeschlossen und sind die Gate elektroden von NMOS-Transistoren anderer Speicherzellen nicht an die Wortleitungen angeschlossen, sondern auf das Massepotential GND gelegt.

Die Speicherzelle, bei welcher die Gateelektrode eines NMOS-Transistors nicht an die Wortleitung angeschlossen ist, und die Speicherzelle, bei welcher die Gateelektrode eines NMOS-Transistors an die Wortleitung angeschlossen ist, arbeiten auf die gleiche Weise wie jene des ROM 200, der in Fig. 29 gezeigt ist. Da es in der oberen Spalte des oberen Blocks UB lediglich eine einzige Speicherzelle gibt, welche so programmiert ist, daß sie ein Ausgangssignal von "1" erzeugt, das heißt, M00, beträgt, wenn ein Zugriff auf jede Speicherzelle mit einer gleichen Wahrscheinlichkeit durchgeführt wird, die Wahrscheinlichkeit eines Zugriffs auf die Speicherzelle, welche so programmiert ist, daß sie ein Ausgangssignal "1" erzeugt, deshalb 1/4 (25%) und die Wahrscheinlichkeit, daß ein Gleichstrom fließt, beträgt 25%.

Andererseits beträgt, da es in der unteren Spalte des oberen Blocks UB drei Speicherzellen gibt, welche so pro grammiert sind, daß sie ein Ausgangssignal von "1" erzeu gen, das heißt, M01, M21 und M31, wenn ein Zugriff auf jede Speicherzelle mit einer gleichen Wahrscheinlichkeit durch geführt wird, die Wahrscheinlichkeit eines Zugriffs auf die Speicherzellen, welche so programmiert sind, daß sie ein Ausgangssignal von "1" erzeugen, 3/4 (75%) und die Wahr scheinlichkeit, daß ein Gleichstrom fließt, beträgt 75%. Demgemäß beträgt in dem oberen Block UB, der die oberen und unteren Spalten kombiniert, die Wahrscheinlichkeit, daß ein Gleichstrom fließt, 50%.

In dem unteren Block DB beträgt die Wahrscheinlichkeit eines Zugriffs auf die Speicherzelle, welche so program miert ist, daß sie ein Ausgangssignal von "1" erzeugt, 1/4 (25%) in beiden Fällen der oberen und unteren Spalten und die Wahrscheinlichkeit, daß ein Gleichstrom fließt, beträgt in dem unteren Block DB, der die oberen und unteren Spalten kombiniert, 25%.

Deshalb entsteht, wenn ein Zugriff auf jede Speicher zelle mit einer gleichen Wahrscheinlichkeit durchgeführt wird, in dem ROM 300 ebenso ein Problem, daß die Leistungs aufnahme mit einer Erhöhung der Anzahl von Speicherzellen, deren NMOS-Transistoren sich einschalten, wenn sie ausge wählt sind, höher wird.

Nachstehend erfolgt die Beschreibung eines dritten Standes der Technik.

Unter Bezugnahme auf Fig. 32 wird nun ein ROM 400 mit 16 Worten, welcher vier Spalten für Datenausgangssignale mit 1 Bit verwendet, beschrieben, während die ROMs 100 bis 300 im Stand der Technik, die vorhergehend beschrieben wor den sind, alle ROMs mit acht Worten und zwei Bits sind.

In dem ROM 400 in Fig. 32 sind vier Wortleitungen WL0, WL1, WL2 und WL3 und vier Bitleitungen BL0, BL1, BL2 und BL3 gekreuzt. Die vier Wortleitungen WL0, WL1, WL2 und WL3 sind an vier Ausgänge X0, X1, X2 bzw. X3 des X-Decodierers 1 angeschlossen, welcher eine X-Adresse bezeichnet.

Die Bitleitungen BL0, BL1, BL2 und BL3 sind an Source elektroden von NMOS-Transistoren C0, C1, C2 bzw. C3 ange schlossen. Die Drainelektroden der NMOS-Transistoren C0, C1, C2 und C3 sind gemeinsam an einen Eingang eines inver tierenden Leseverstärkers SA angeschlossen. Die NMOS-Tran sistoren C0, C1, C2 und C3 dienen als eine Spaltenauswahl einrichtung CS. Der Eingang des invertierenden Leseverstär kers SA ist durch einen Endwiderstand R auf ein Energiever sorgungspotential VDD gelegt.

Die Gateelektroden der NMOS-Transistoren C0, C1, C2 und C3 sind an Ausgänge Y0, Y1, Y2 bzw. Y3 eines Y-Decodierers 3 angeschlossen, welcher eine Y-Adresse bezeichnet.

Eine Speicherzellenreihe, die aus den Wortleitungen WL0, WL1, WL2 und WL3 und der Bitleitung BL0 besteht, wird als die "erste Spalte" bezeichnet und Speicherzellen darin werden von links durch die Bezugszeichen M00, M10, M20 und M30 bezeichnet. Auf eine ähnliche Weise wird eine Speicher zellenreihe, die aus den Wortleitungen WL0, WL1, WL2 und WL3 und der Bitleitung BL1 besteht, als die "zweite Spalte" bezeichnet und Speicherzellen darin werden von links durch die Bezugszeichen M01, M11, M21 und M31 bezeichnet. Eine Speicherzellenreihe, die aus den Wortleitungen WL0, WL1, WL2 und WL3 und der Bitleitung BL2 besteht, wird als die "dritte Spalte" bezeichnet und Speicherzellen darin werden von links durch die Bezugszeichen M02, M12, M22 und M32 be zeichnet. Eine Speicherzellenreihe, die aus den Wortleitun gen WL0, WL1, WL2 und WL3 und der Bitleitung BL3 besteht, wird als die "vierte Spalte " bezeichnet und Speicherzellen darin werden von links durch die Bezugszeichen M03, M13, M23 und M33 bezeichnet. Weiterhin sind in einem ROM 400, der in Fig. 32 gezeigt ist, die Speicherzellen M10, M20, M30, M11, M22 und M33 die Speicherzellen eines ausgeschal teten Zustands.

Fig. 33 zeigt einen Stromlaufplan des ROM 400, bei wel chem der vorhergehende auf einen aus geschalteten Zustand festgelegte NMOS-Transistor in der Speicherzelle des ausge schalteten Zustands in Fig. 32 verwendet wird.

Wie es in Fig. 33 gezeigt ist, ist in der ersten Spalte die Gateelektrode des NMOS-Transistors N1 der Speicherzelle M00 an die Wortleitung WL0 angeschlossen und sind die Gate elektroden von NMOS-Transistoren anderer Speicherzellen auf das Massepotential GND gelegt.

In der zweiten Spalte ist die Gateelektrode des NMOS- Transistors N6 der Speicherzelle M11 auf das Massepotential GND gelegt und sind die Gateelektroden von NMOS-Transisto ren anderer Speicherzellen an die Wortleitungen angeschlos sen.

In der dritten Spalte ist die Gateelektrode des NMOS- Transistors N11 der Speicherzelle M22 auf das Massepoten tial GND gelegt und sind die Gateelektroden von NMOS-Tran sistoren anderer Speicherzellen an die Wortleitungen ange schlossen.

In der vierten Spalte ist die Gateelektrode des NMOS- Transistors N16 der Speicherzelle M33 auf das Massepoten tial GND gelegt und sind die Gateelektroden von NMOS-Tran sistoren anderer Speicherzellen an die Wortleitungen ange schlossen.

Die Speicherzelle, bei welcher die Gateelektrode eines NMOS-Transistors nicht an die Wortleitung angeschlossen ist, und die Speicherzelle, bei welcher die Gateelektrode eines NMOS-Transistors an die Wortleitung angeschlossen ist, arbeiten auf die gleiche Weise wie jene des ROM 200, der in Fig. 29 gezeigt ist. Da es in der ersten Spalte le diglich eine einzige Speicherzelle gibt, welche so program miert ist, daß sie ein Ausgangssignal von "1" erzeugt, das heißt, M00, beträgt deshalb, wenn ein Zugriff auf jede Speicherzelle mit einer gleichen Wahrscheinlichkeit durch geführt wird, die Wahrscheinlichkeit eines Zugriffs auf die Speicherzelle, welche so programmiert ist, daß sie ein Aus gangssignal von "1" erzeugt, 1/4 (25%) und die Wahrschein lichkeit, daß ein Gleichstrom fließt, beträgt 25%.

Da es in der zweiten Spalte drei Speicherzellen gibt, welche so programmiert sind, daß sie ein Ausgangssignal von "1" erzeugen, das heißt, M01, M21 und M31, beträgt, wenn ein Zugriff auf jede Speicherzelle mit einer gleichen Wahr scheinlichkeit durchgeführt wird, die Wahrscheinlichkeit eines Zugriffs auf die Speicherzellen, welche so program miert sind, daß sie ein Ausgangssignal von "1" erzeugen 3/4 (75%) und die Wahrscheinlichkeit, daß ein Gleichstrom fließt, beträgt 75%.

Da es in der dritten Spalte drei Speicherzellen gibt, welche so programmiert sind, daß sie ein Ausgangssignal von "1" erzeugen, das heißt, M01, M21 und M32, beträgt, wenn ein Zugriff auf jede Speicherzelle mit einer gleichen Wahr scheinlichkeit durchgeführt wird, die Wahrscheinlichkeit eines Zugriffs auf die Speicherzellen, welche so program miert sind, daß sie ein Ausgangssignal von "1" erzeugen 3/4 (75%) und die Wahrscheinlichkeit, daß ein Gleichstrom fließt, beträgt 75%.

Da es in der vierten Spalte drei Speicherzellen gibt, welche so programmiert sind, daß sie ein Ausgangssignal von "1" erzeugen, das heißt, M03, M13 und M23, beträgt, wenn ein Zugriff auf jede Speicherzelle mit einer gleichen Wahr scheinlichkeit durchgeführt wird, die Wahrscheinlichkeit eines Zugriffs auf die Speicherzellen, welche so program miert sind, daß sie ein Ausgangssignal von "1" erzeugen, 3/4 (75%) und die Wahrscheinlichkeit, daß ein Gleichstrom fließt, beträgt 75%.

In dem ROM 400 als ganzes wird eine einzige Speicher zelle aus den sechzehn Speicherzellen ausgewählt und des halb beträgt die Wahrscheinlichkeit, daß ein Gleichstrom fließt, 62.5% (10/16).

Deshalb entsteht, wenn ein Zugriff auf jede Speicher zelle mit einer gleichen Wahrscheinlichkeit durchgeführt wird, in dem ROM 400 ebenso ein Problem, daß die Leistungs aufnahme mit einer Erhöhung der Anzahl von Speicherzellen, deren NMOS-Transistoren sich einschalten, wenn sie ausge wählt sind, höher wird.

In den Halbleiterspeichervorrichtungen im Stand der Technik, wie sie vorhergehend beschrieben worden sind, ent steht das Problem, daß die Leistungsaufnahme mit einer Er höhung der Anzahl von ein/ausschaltbar steuerbaren Spei cherzellen höher wird. Ebenso entsteht das andere Problem, daß, da die Speicherzellen eines ausgeschalteten Zustands die Transistoren aufweisen, welche auch dann an die Bitlei tungen und Wortleitungen angeschlossen sind, wenn sie sich nicht einschalten, wenn sie ausgewählt sind, eine Erhöhung der Last- bzw. Ladungskapazität der Bitleitungen und Wort leitungen ein Beschleunigen eines Zugriffs auf die Spei cherzellen behindert.

Demgemäß besteht die Aufgabe der vorliegenden Erfindung darin, eine Halbleiterspeichervorrichtung, welche eine Ver ringerung der Leistungsaufnahme durch ein Herabsetzen der Anzahl von ein/ausschaltbar steuerbaren Speicherzellen zu läßt und eine Halbleiterspeichervorrichtung zu schaffen, welche durch ein soweit mögliches Unterdrücken eines Anle gens einer Last- bzw. Ladungskapazität an die Bitleitungen und Wortleitungen der Speicherzellen eines aus geschalteten Zustands einen Hochgeschwindigkeitszugriff auf die Spei cherzellen sicherstellt.

Diese Aufgabe wird erfindungsgemäß mittels eines Halb leiterspeichervorrichtung nach Anspruch 1 oder 15 gelöst.

Weitere vorteilhafte Ausgestaltungen der vorliegenden Erfindung sind Gegenstand der Unteransprüche.

Die vorliegende Erfindung betrifft eine Halbleiterspei chervorrichtung.

Gemäß einem ersten Aspekt der vorliegenden Erfindung weist die Halbleiterspeichervorrichtung auf: eine Mehrzahl von Spalten, von denen jede eine Gruppe einer Mehrzahl von Speicherzellen beinhaltet; und ein Ausgangsteil, das an die Mehrzahl von Spalten angeschlossen ist, bei welcher die Mehrzahl von Speicherzellen mindestens eine ein/ausschaltbar steuerbare Speicherzelle und mindestens eine Speicherzelle eines aus geschalteten Zustands beinhal tet und die Mehrzahl von Speicherzellen durch selektives Vorsehen mindestens einer ein/ausschaltbar steuerbaren Speicherzelle und mindestens einer Speicherzelle eines aus geschalteten Zustands mit Solldaten programmiert sind, und wobei die Halbleiterspeichervorrichtung weiterhin minde stens eine an einige Spalten der Mehrzahl von Spalten ange schlossene Dateninvertierungseinrichtung aufweist, die Da ten, die aus dem Ausgangsteil ausgegeben werden, inver tiert.

Gemäß einem zweiten Aspekt der vorliegenden Erfindung beinhalten in der Halbleiterspeichervorrichtung des ersten Aspekts die Solldaten Daten derart, daß, wenn die vorherge henden einigen Spalten der Mehrzahl von Spalten mit den Solldaten selbst programmiert sind, mehr als die Hälfte der Mehrzahl von Speicherzellen in jeder der vorhergehenden ei nigen Spalten die ein/ausschaltbar steuerbaren Speicherzel len werden, und wenn die vorhergehenden einigen Spalten der Mehrzahl von Spalten mit invertierten Daten der Solldaten programmiert sind, mehr als die Hälfte der Mehrzahl von Speicherzellen in jeder der vorhergehenden einigen Spalten die Speicherzellen eines ausgeschalteten Zustands werden.

Gemäß einem dritten Aspekt der vorliegenden Erfindung beinhalten in der Halbleiterspeichervorrichtung des ersten Aspekts die Solldaten Daten derart, daß, wenn die vorherge henden einigen Spalten der Mehrzahl von Spalten mit den Solldaten selbst programmiert sind, ein Zugriff auf die ein/ausschaltbar steuerbaren Speicherzellen in jeder der vorhergehenden einigen Spalten mit einer Wahrscheinlichkeit von mehr als 50% durchgeführt wird, und wenn die vorherge henden einigen Spalten der Mehrzahl von Spalten mit inver tierten Daten der Solldaten programmiert sind, ein Zugriff auf die Speicherzellen eines aus geschalteten Zustands in jeder der vorhergehenden einigen Spalten mit einer Wahr scheinlichkeit von mehr als 50% durchgeführt wird.

Gemäß einem vierten Aspekt der vorliegenden Erfindung ist in der Halbleiterspeichervorrichtung des ersten Aspekts die Dateninvertierungseinrichtung eine Inverterschaltung.

Gemäß einem fünften Aspekt der vorliegenden Erfindung weist die Halbleiterspeichervorrichtung des ersten Aspekts weiterhin eine Mehrzahl von Spaltenauswahleinrichtungen auf, die zwischen dem Ausgangsteil und jeweiliger der Mehr zahl von Spalten vorgesehen sind und in Übereinstimmung mit einem Spaltenauswahlsignal, das extern angelegt wird, be stimmen, ob die jeweiligen Spalten ausgewählt sind oder nicht, bei welcher die Dateninvertierungseinrichtung die Daten, die aus dem Ausgangsteil ausgegeben werden, ledig lich invertiert, wenn die vorhergehenden einigen Spalten ausgewählt sind.

Gemäß einem sechsten Aspekt der vorliegenden Erfindung ist in der Halbleiterspeichervorrichtung des fünften Aspekts die Dateninvertierungseinrichtung eine zweieingän gige Exklusiv-ODER-Schaltung, bei welcher ein Eingang an das Ausgangsteil angeschlossen ist und der andere Eingang das Spaltenauswahlsignal aufnimmt.

Gemäß einem siebten Aspekt der vorliegenden Erfindung beinhaltet in der Halbleiterspeichervorrichtung des fünften Aspekts die Dateninvertierungseinrichtung eine Spaltenun terscheidungseinrichtung zum Bewerten in Übereinstimmung mit dem Spaltenauswahlsignal, ob die vorhergehenden einigen Spalten ausgewählt sind oder nicht, wobei die Spaltenunter scheidungseinrichtung eine kombinatorische Logikschaltung ist, die so viele Eingänge wie die vorhergehenden einigen Spalten aufweist, wobei das Spaltenauswahlsignal, das an die Spaltenauswahleinrichtung der vorhergehenden einigen Spalten angelegt wird, an einen der Eingänge der kombinato rischen Logikschaltung angelegt wird und wobei ein Steuer signal zum Steuern der Dateninvertierungseinrichtung ausge geben wird, um die Daten, die aus dem Ausgangsteil ausgege ben werden, zu invertieren, wenn die vorhergehenden einigen Spalten ausgewählt sind.

Gemäß einem achten Aspekt der vorliegenden Erfindung ist in der Halbleiterspeichervorrichtung des siebten Aspekts die kombinatorische Logikschaltung eine ODER-Schal tung, die so viele Eingänge wie die vorhergehenden einigen Spalten aufweist.

Gemäß dem neunten Aspekt der vorliegenden Erfindung be inhaltet in der Halbleiterspeichervorrichtung des fünften Aspekts die Dateninvertierungseinrichtung eine Spaltenun terscheidungseinrichtung zum Bewerten in Übereinstimmung mit dem Spaltenauswahlsignal, ob die vorhergehenden einigen Spalten ausgewählt sind oder nicht, wobei die Spaltenunter scheidungseinrichtung eine kombinatorische Logikschaltung ist, die so viele Eingänge wie die Mehrzahl von Spalten aufweist, wobei das Spaltenauswahlsignal, das an die Spal tenauswahleinrichtung der vorhergehenden einigen Spalten angelegt wird, an einen der Eingänge der kombinatorischen Logikschaltung angelegt wird, wobei andere Eingänge der kombinatorischen Logikschaltung, welche das Spaltenauswahl signal nicht aufnehmen, auf eine vorgeschriebene Logik festgelegt sind, und wobei ein Steuersignal zum Steuern der Dateninvertierungseinrichtung ausgegeben wird, um die Da ten, die aus dem Ausgangsteil ausgegeben werden, zu inver tieren, wenn die vorhergehenden einigen Spalten ausgewählt sind.

Gemäß einem zehnten Aspekt der vorliegenden Erfindung ist in der Halbleiterspeichervorrichtung des neunten Aspekts die kombinatorische Logikschaltung eine ODER-Schal tung, die so viele Eingänge wie die Mehrzahl von Spalten aufweist.

Gemäß einem elften Aspekt der vorliegenden Erfindung beinhaltet in der Halbleiterspeichervorrichtung des fünften Aspekts die Dateninvertierungseinrichtung eine Spaltenun terscheidungseinrichtung zum Bewerten in Übereinstimmung mit dem Spaltenauswahlsignal, ob die vorhergehenden einigen Spalten ausgewählt sind oder nicht, wobei die Spaltenunter scheidungseinrichtung eine kombinatorische Logikschaltung ist, die halb so viele Eingänge wie die Mehrzahl von Spal ten aufweist, wobei ein Steuersignal zum Steuern der Daten invertierungseinrichtung ausgegeben wird, um die Daten, die aus dem Ausgangsteil ausgegeben werden, zu invertieren, wenn die vorhergehenden einigen Spalten mittels dessen aus gewählt sind, daß das Spaltenauswahlsignal, das an die Spaltenauswahleinrichtung der anderen der Mehrzahl von Spalten als den vorhergehenden einigen Spalten angelegt wird, an die Eingänge der kombinatorischen Logikschaltung angelegt wird, und andere Eingänge der kombinatorischen Lo gikschaltung, welche das Spaltenauswahlsignal nicht aufneh men, auf eine vorgeschriebene Logik festgelegt sind, oder das Spaltenauswahlsignal, das an die Spaltenauswahleinrich tung der vorhergehenden einigen Spalten angelegt wird, an die Eingänge der kombinatorischen Logikschaltung angelegt wird und andere Eingänge der kombinatorischen Logikschal tung, welche das Spaltenauswahlsignal nicht aufnehmen, auf eine vorgeschriebene Logik festgelegt sind.

Gemäß einem zwölften Aspekt der vorliegenden Erfindung beinhaltet in der Halbleiterspeichervorrichtung des elften Aspekts die kombinatorische Logikschaltung eine ODER-Schal tung, die halb so viele Eingänge wie die Mehrzahl von Spal ten aufweist, und eine zweieingängige Exklusiv-ODER-Schal tung, bei welcher ein Eingang an einen Ausgang der ODER- Schaltung angeschlossen ist und der andere Eingang auf eine vorgeschriebene Logik festgelegt ist.

Gemäß einem dreizehnten Aspekt der vorliegenden Erfin dung weist in der Halbleiterspeichervorrichtung des ersten Aspekts die mindestens eine Speicherzelle eines ausgeschal teten Zustands und die mindestens eine Speicherzelle eines ein/ausschaltbar steuerbaren Zustands Transistoren auf wo bei die Transistoren den gleichen Leitfähigkeitstyp aufwei sen.

Gemäß einem vierzehnten Aspekt der vorliegenden Erfin dung weisen in der Halbleiterspeichervorrichtung des fünf ten Aspekts die mindestens eine Speicherzelle eines ausge schalteten Zustands und die mindestens eine Speicherzelle eines ein/ausschaltbar steuerbaren Zustands Transistoren auf und beinhalten die Transistoren N-Kanal-Transistoren und P-Kanal-Transistoren und beinhaltet jede der Mehrzahl von Spalten die Transistoren des gleichen Leitfähigkeits typs.

Gemäß einem fünfzehnten Aspekt der vorliegenden Erfin dung weist eine Halbleiterspeichervorrichtung auf: minde stens ein Spaltenpaar, das aus einer ersten Spalte, die ei ne Gruppe einer Mehrzahl von Speicherzellen beinhaltet, von denen jede einen N-Kanal-Transistor aufweist, und einer zweiten Spalte besteht, die eine Gruppe einer Mehrzahl von Speicherzellen beinhaltet, von denen jede einen P-Kanal- Transistor aufweist; und ein Ausgangsteil, das an das Spal tenpaar angeschlossen ist, bei welcher die erste Spalte und die zweite Spalte verschränkt ausgewählt werden und die Mehrzahl von Speicherzellen in der ersten Spalte und der zweiten Spalte durch ein Herstellen einer Verbindung des N- Kanal-Transistors und des P-Kanal-Transistors in den Spei cherzellen der gleichen X-Adresse in der ersten Spalte und der zweiten Spalte derart mit Solldaten programmiert wer den, daß einer dieser Transistoren ein/ausschaltbar steuer bar sein kann und der andere auf einen aus geschalteten Zu stand festgelegt sein kann, und bei welcher, wenn mehr als die Hälfte der P-Kanal-Transistoren in der zweiten Spalte ein/ausschaltbar steuerbar ist, wenn sie mit den Solldaten programmiert sind, die Mehrzahl von Speicherzellen mit in vertierten Daten programmiert werden, welche zu den Sollda ten entgegengesetzt sind, so daß mehr als die Hälfte der N- Kanal-Transistoren in der ersten Spalte ein/ausschaltbar steuerbar sein kann, und wobei die Halbleiterspeichervor richtung weiterhin eine Dateninvertierungseinrichtung zum Invertieren der invertierten Daten aufweist, die aus dem Ausgangsteil ausgegeben werden.

Gemäß einem sechzehnten Aspekt der vorliegenden Erfin dung beinhaltet in der Halbleiterspeichervorrichtung des fünfzehnten Aspekts das mindestens eine Spaltenpaar eine Mehrzahl von Spaltenpaaren, wobei jedes Spaltenpaar mit entweder den Solldaten oder den invertierten Daten program miert ist und die Dateninvertierungseinrichtung die inver tierten Daten lediglich invertiert, wenn ein Spaltenpaar, das mit den invertierten Daten programmiert ist, ausgewählt ist.

Gemäß einem siebzehnten Aspekt der vorliegenden Erfin dung weisen in der Halbleiterspeichervorrichtung des fünf zehnten Aspekts alle Transistoren, welche auf einen ausge schalteten Zustand festgelegt sind, eine Steuerelektrode auf, welche nicht an eine Wortleitung angeschlossen ist, sondern auf ein vorgeschriebenes Potential gelegt ist, um die Transistoren immer in einem aus geschalteten Zustand zu halten.

Gemäß einem achtzehnten Aspekt der vorliegenden Erfin dung weisen in der Halbleiterspeichervorrichtung des fünf zehnten Aspekts alle Transistoren, welche auf einen ausge schalteten Zustand festgelegt sind, eine Steuerelektrode, welche nicht an eine Wortleitung angeschlossen ist, sondern auf ein vorgeschriebenes Potential gelegt ist, um die Tran sistoren immer in einem ausgeschalteten Zustand zu halten, und zwei Hauptelektroden auf, von denen keine an eine Bit leitung angeschlossen ist.

Gemäß einem neunzehnten Aspekt der vorliegenden Erfin dung sind in der Halbleiterspeichervorrichtung des achtzehn ten Aspekts die N-Kanal-Transistoren NMOS- bzw. N-Kanal-Me talloxidhalbleitertransistoren, die als Basiszelleneinhei ten eines bzw. einer CMOS- bzw. Komplementärmetalloxidhalb leiter-Gatearray bzw. Logikanordnung ausgebildet sind, und sind die P-Kanal-Transistoren PMOS- bzw. P-Kanal-Metall oxidhalbleitertransistoren, die als Basiszelleneinheiten eines CMOS-Gatearrays ausgebildet sind.

Gemäß einem zwanzigsten Aspekt der vorliegenden Erfin dung weist eine Halbleitervorrichtung auf: eine Bitleitung; eine Wortleitung; und einen Transistor, bei welcher der Transistor eine Steuerelektrode aufweist, welche nicht an die Wortleitung angeschlossen ist, sondern auf ein vorge schriebenes Potential gelegt ist, um den Transistor immer in einem ausgeschalteten Zustand zu halten, und wobei der Transistor zwei Hauptelektroden aufweist, von denen keine an die Bitleitung angeschlossen ist.

Die Halbleiterspeichervorrichtung des ersten Aspekts der vorliegenden Erfindung stellt eine Verringerung einer Leistungsaufnahme in einem Fall sicher, in dem mehr als die Hälfte der Speicherzellen in einer Spalte die ein/ausschaltbar steuerbaren Speicherzellen sind oder ein Zugriff auf die ein/ausschaltbar steuerbaren Speicherzellen mit einer Wahrscheinlichkeit von mehr als 50% durchgeführt wird, um dadurch eine Leistungsaufnahme zu erhöhen, wenn die Spalte mit den Solldaten ohne Invertierung programmiert ist.

In der Halbleiterspeichervorrichtung des zweiten Aspekts der vorliegenden Erfindung sind die vorhergehenden einigen Spalten mit Daten derart programmiert, daß mehr als die Hälfte der Speicherzellen Speicherzellen eines ausge schalteten Zustands sind, und weiterhin werden die ausgege benen invertierten Daten durch die Dateninvertierungsein richtung invertiert, um die Solldaten zu erzielen. Somit stellt die Halbleiterspeichervorrichtung des zweiten Aspekts eine Verringerung einer Leistungsaufnahme in einem Fall sicher, in dem mehr als die Hälfte der Speicherzellen in einer Spalte die ein/ausschaltbar steuerbaren Speicher zellen sind, um dadurch eine Leistungsaufnahme zu erhöhen, wenn die Spalte mit den Solldaten ohne Invertierung bzw. Umkehr programmiert ist.

In der Halbleiterspeichervorrichtung des dritten Aspekts der vorliegenden Erfindung sind die vorhergehenden einigen Spalten mit Daten derart programmiert, daß ein Zu griff auf die Speicherzellen eines aus geschalteten Zustands in jeder der vorhergehenden einigen Spalten mit einer Wahr scheinlichkeit von mehr als 50% durchgeführt wird, und werden die aus gegebenen invertierten Daten durch die Daten invertierungseinrichtung weiter invertiert, um die Sollda ten zu erzielen. Somit stellt die Halbleiterspeichervor richtung des dritten Aspekts eine Verringerung einer Lei stungsaufnahme in einem Fall sicher, in dem ein Zugriff auf die ein/ausschaltbar steuerbaren Speicherzellen in jeder der vorhergehenden einigen Spalten mit einer Wahrschein lichkeit von mehr als 50% durchgeführt wird, um dadurch eine Leistungsaufnahme zu erhöhen, wenn die Spalte mit den Solldaten ohne Invertierung programmiert ist.

Der vierte Aspekt der vorliegenden Erfindung wird ge eignet an der Halbleiterspeichervorrichtung angewendet, bei welcher die Ausgangssingale aus allen Spalten invertiert werden müssen, da die Inverterschaltung als die Dateninver tierungseinrichtung verwendet wird.

Der fünfte Aspekt der vorliegenden Erfindung wird ge eignet an der Halbleiterspeichervorrichtung angewendet, welche sowohl die Spalten, die mit den Solldaten program miert sind, als auch die vorhergehenden einigen Spalten be inhaltet, die mit der Dateninvertierungseinrichtung verse hen sind, da die Dateninvertierungseinrichtung die inver tierten Daten lediglich invertiert, wenn die vorhergehenden einigen Spalten ausgewählt sind.

Der sechste Aspekt der vorliegenden Erfindung wird ge eignet an der Halbleiterspeichervorrichtung angewendet, bei welcher die Daten, die aus dem Ausgangsteil ausgegeben wer den, lediglich invertiert werden, wenn die vorhergehenden einigen Spalten ausgewählt sind, da die zweieingängige Ex klusiv-ODER-Schaltung als eine Inverterschaltung dient, um die Daten, die aus dem Ausgangsteil ausgegeben werden, le diglich zu invertieren, wenn das Spaltenauswahlsignal, das an den Eingang davon angelegt wird, ein hoher Pegel wird.

In der Halbleitervorrichtung des siebten Aspekts der vorliegenden Erfindung wird die kombinatorische Logikschal tung verwendet, die so viele Eingänge wie die vorhergehen den einigen Spalten aufweist. Wenn die Anzahl der vorherge henden einigen Spalten klein ist, kann deshalb die Größe der kombinatorischen Logikschaltung verringert werden und demgemäß kann eine Halbleiterspeichervorrichtung einer kleinen Größe geschaffen werden.

In der Halbleiterspeichervorrichtung des achten Aspekts der vorliegenden Erfindung wird, da die ODER-Schaltung, die so viele Eingänge wie die vorhergehenden einigen Spalten aufweist, als eine kombinatorische Logikschaltung verwendet wird, ein Ausgangssignal eines hohen Pegels an die Datenin vertierungseinrichtung angelegt, wenn mindestens eines der Spaltenauswahlsignale, die an die Eingänge der ODER-Schal tung angelegt werden, ein hoher Pegel wird.

Der neunte Aspekt der vorliegenden Erfindung ist an ei ner Vielfachheit von Halbleiterspeichervorrichtungen an wendbar, welche durch ein Ändern einer Verbindung ohne ein Ändern der Gestaltung der kombinatorischen Logikschaltung in der Anzahl der vorhergehenden einigen Spalten verschie den sind, da die kombinatorische Logikschaltung, die so viele Eingänge wie die Mehrzahl von Spalten aufweist, als die Spaltenunterscheidungseinrichtung verwendet wird. Des halb kann eine Halbleiterspeichervorrichtung mit einer ho hen Flexibilität geschaffen werden.

In der Halbleiterspeichervorrichtung des zehnten Aspekts der vorliegenden Erfindung wird die ODER-Schaltung, die so viele Eingänge wie die Mehrzahl von Spalten auf weist, als die kombinatorische Logikschaltung verwendet. Wenn es eine Spalte gibt, die mit den Solldaten program miert ist, wird durch ein Verbinden des Eingangs der ODER- Schaltung, welcher das Spaltenauswahlsignal für diese Spal te aufnimmt, das auf einen niedrigen Pegel festzulegen ist, der Dateninvertierungseinrichtung ein Ausgangssignal eines hohen Pegels angelegt, wenn mindestens eines der Spalten auswahlsignale, die an andere Eingänge angelegt werden, ein hoher Pegel wird.

In der Halbleiterspeichervorrichtung des elften Aspekts der vorliegenden Erfindung wird, da die kombinatorische Lo gikschaltung, die halb so viele Eingänge wie die Mehrzahl von Spalten aufweist, als Spaltenunterscheidungseinrichtung verwendet wird, die Anzahl von Leitern, um an die Eingänge der kombinatorischen Logikschaltung jeweilige Spaltenaus wahlsignale anzulegen, auf die Hälfte verringert, wodurch eine Gestaltung vereinfacht und Zeit und Arbeit gespart wird, welche bei einem Verdrahtungsverfahren benötigt wer den können, wenn eine große Anzahl von Spalten verwendet werden.

Die Halbleiterspeichervorrichtung des zwölften Aspekts der vorliegenden Erfindung ist durch ein Ändern einer Ver bindung zwischen den Eingängen der ODER-Schaltung und den Spaltenauswahlsignalen und ein Ändern der vorgeschriebenen Logik des Eingangs der zweieingängigen Exklusiv-ODER-Schal tung an einer Vielfachheit von Auswahlmustern anwendbar, da die kombinatorische Logikschaltung eine ODER-Schaltung, die halb so viele Eingänge wie die Mehrzahl von Spalten auf weist, und eine zweieingängige Exklusiv-ODER-Schaltung be inhaltet, bei welcher ein Eingang an einen Ausgang der ODER-Schaltung angeschlossen ist und der andere Eingang auf eine vorgeschriebene Logik festgelegt ist.

In der Halbleiterspeichervorrichtung des dreizehnten Aspekts der vorliegenden Erfindung kann eine einfachere Ge staltung als die, die Transistoren unterschiedlicher Leit fähigkeitstypen beinhaltet, erzielt werden, da die Transi storen in der Speicherzelle eines aus geschalteten Zustands und der Speicherzelle des ein/ausschaltbar steuerbaren Zu stands den gleichen Leitfähigkeitstyp aufweisen.

In der Halbleiterspeichervorrichtung des vierzehnten Aspekts der vorliegenden Erfindung kann, da die Transisto ren in der Speicherzelle eines aus geschalteten Zustands und der Speicherzelle des ein/ausschaltbar steuerbaren Zustands N-Kanal-Transistoren und P-Kanal-Transistoren beinhalten und jede der Spalten die Transistoren des gleichen Leitfä higkeitstyps beinhaltet, sie unter Verwendung eines Substrats hergestellt werden, bei welchem N-Kanal-Transi storen und P-Kanal-Transistoren im voraus ausgebildet wer den.

In der Halbleiterspeichervorrichtung des fünfzehnten Aspekts der vorliegenden Erfindung sind eine Mehrzahl von Speicherzellen in den ersten und zweiten Spalten mit inver tierten Daten programmiert, welche zu den Solldaten entge gengesetzt sind, so daß mehr als die Hälfte der N-Kanal- Transistoren in der ersten Spalte ein/ausschaltbar steuer bar sind, und weiterhin werden die ausgegebenen invertier ten Daten durch die Dateninvertierungseinrichtung inver tiert, um die Solldaten zu erzielen. Da die elektrische Leistung zum Einschalten der Transistoren verringert ist, kann eine Halbleiterspeichervorrichtung geschaffen werden, welche in der Lage ist, die Solldaten mit einer niedrigen Leistungsaufnahme zu erzielen. Weiterhin kann auch dann, wenn sich die Source-Drain-Kapazität des P-Kanal-Transi stors derart erhöht, daß der P-Kanal-Transistor einer nied rigen Strombelastbarkeit eine so hohe Strombelastbarkeit wie der N-Kanal-Transistor aufweisen kann, ein Stromfluß in dem P-Kanal-Transistor verhindert werden. Deshalb ist es möglich, eine Halbleiterspeichervorrichtung zu schaffen, welche eine Geschwindigkeitsverringerung eines Zugriffs auf die Speicherzellen aufgrund einer großen Kapazität des P- Kanal-Transistors, die als Lastkapazität betrachtet wird, verhindert.

Der sechzehnte Aspekt der vorliegenden Erfindung wird geeignet an einer Halbleiterspeichervorrichtung angewendet, welche sowohl das Spaltenpaar, das mit den Solldaten pro grammiert ist, als auch das Spaltenpaar beinhaltet, das mit den invertierten Daten programmiert ist, da die Dateninver tierungseinrichtung die invertierten Daten lediglich inver tiert, wenn das Spaltenpaar, das mit den invertierten Daten programmiert ist, ausgewählt ist.

In der Halbleiterspeichervorrichtung des siebzehnten Aspekts der vorliegenden Erfindung wird, da jeder Transi stor in den auf einen aus geschalteten Zustand festgelegten Speicherzellen die Steuerelektrode aufweist, welche nicht an die Wortleitung angeschlossen ist, sondern auf das vor geschriebene Potential gelegt ist, um den Transistor immer in einem ausgeschalteten Zustand zu halten, die Lastkapazi tät über der Wortleitung verringert und dadurch wird ein Hochgeschwindigkeitszugriff auf die Speicherzelle erzielt.

In der Halbleiterspeichervorrichtung des achtzehnten Aspekts der vorliegenden Erfindung werden, da jeder Transi stor in den auf einen aus geschalteten Zustand festgelegten Speicherzellen die Steuerelektrode, welche nicht an die Wortleitung angeschlossen ist, sondern auf das vorgeschrie bene Potential gelegt ist, um den Transistor immer in einem ausgeschalteten Zustand zu halten, und zwei Hauptstromelek troden aufweist, von denen keine an eine Bitleitung ange schlossen ist, die Lastkapazität über der Wortleitung und der Bitleitung verringert werden und dadurch wird ein Hoch geschwindigkeitszugriff auf die Speicherzelle erzielt.

In der Halbleiterspeichervorrichtung des neunzehnten Aspekts der vorliegenden Erfindung wird, da die N-Kanal- Transistoren NMOS-Transistoren sind, die als Basiszellen einheiten eines CMOS-Gatearrays ausgebildet sind, und die P-Kanal-Transistoren PMOS-Transistoren sind, die als Basis zelleneinheiten eines CMOS-Gatearrays ausgebildet sind, ei ne Halbleiterspeichervorrichtung einer hohen Integration erzielt.

In der Halbleiterspeichervorrichtung des zwanzigsten Aspekts der vorliegenden Erfindung kann, da der Transistor die Steuerelektrode, welche nicht an die Wortleitung ange schlossen ist, sondern auf das vorgeschriebene Potential gelegt ist, um den Transistor immer in einem ausgeschalte ten Zustand zu halten und zwei Hauptstromelektroden auf weist, von denen keine an die Bitleitung angeschlossen ist, eine Speicherzelle erzielt werden, welche eine niedrigere Lastkapazität über der Wortleitung und der Bitleitung auf weist und immer in einem aus geschalteten Zustand behalten wird.

Die vorliegenden Erfindung wird nachstehend anhand der Beschreibung von Ausführungsbeispielen unter Bezugnahme auf die Zeichnung näher erläutert.

Es zeigen:

Fig. 1 einen Stromlaufplan einer Halbleiter speichervorrichtung gemäß einem ersten bevorzugten Ausführungsbeispiel der vorliegenden Erfindung;

Fig. 2 bis 7 Diagramme von Beispielen einer Gestal tung von Speicherzellen eines ausge schalteten Zustands;

Fig. 8 einen Stromlaufplan der Halbleiterspei chervorrichtung gemäß dem ersten bevor zugten Ausführungsbeispiel der vorlie genden Erfindung;

Fig. 9 und 10 Stromlaufpläne einer Halbleiterspei chervorrichtung gemäß einem zweiten be vorzugten Ausführungsbeispiel der vor liegenden Erfindung;

Fig. 11 und 12 Stromlaufpläne einer Halbleiterspei chervorrichtung gemäß einem dritten be vorzugten Ausführungsbeispiel der vor liegenden Erfindung;

Fig. 13 einen Stromlaufplan einer Halbleiter speichervorrichtung gemäß einem vierten bevorzugten Ausführungsbeispiel der vorliegenden Erfindung;

Fig. 14 bis 16 Stromlaufpläne einer Halbleiterspei chervorrichtung gemäß einem fünften be vorzugten Ausführungsbeispiel der vor liegenden Erfindung;

Fig. 17 einen Stromlaufplan einer Halbleiter speichervorrichtung gemäß einem sech sten bevorzugten Ausführungsbeispiel der vorliegenden Erfindung;

Fig. 18 eine Funktionsweise eines Decodierers;

Fig. 19A und 19B Diagramme einer Gestaltung der Halblei terspeichervorrichtung gemäß dem sech sten bevorzugten Ausführungsbeispiel der vorliegenden Erfindung;

Fig. 20 und 21 Stromlaufpläne der Halbleiterspeicher vorrichtungen gemäß dem sechsten bevor zugten Ausführungsbeispiel der vorlie genden Erfindung;

Fig. 22A und 22B Diagramme einer Gestaltung einer Halb leiterspeichervorrichtung gemäß einem siebten bevorzugten Ausführungsbeispiel der vorliegenden Erfindung;

Fig. 23 einen Stromlaufplan einer Halbleiter speichervorrichtung gemäß einem achten bevorzugten Ausführungsbeispiel der vorliegenden Erfindung;

Fig. 24A und 24B ein Diagramm einer Gestaltung der Halb leiterspeichervorrichtung gemäß dem achten bevorzugten Ausführungsbeispiel der vorliegenden Erfindung;

Fig. 25 einen Stromlaufplan einer Halbleiter speichervorrichtung gemäß einem ersten Stand der Technik;

Fig. 26 und 27 Diagramme von Beispielen einer Gestal tung von Speicherzellen eines ausge schalteten Zustands;

Fig. 28 und 29 Stromlaufpläne der Halbleiterspeicher vorrichtungen gemäß dem ersten Stand der Technik;

Fig. 30 und 31 Stromlaufpläne von Halbleiterspeicher vorrichtungen gemäß einem zweiten Stand der Technik; und

Fig. 32 und 33 Stromlaufpläne von Halbleiterspeicher vorrichtungen gemäß einem dritten Stand der Technik.

Im weiteren Verlauf werden bevorzugte Ausführungsbei spiele der vorliegenden Erfindung unter Bezugnahme auf die beiliegende Zeichnung beschrieben.

Es folgt eine Beschreibung eines ersten bevorzugten Ausführungsbeispiels der vorliegenden Erfindung.

Es folgt eine Beschreibung einer Ausgestaltung eines ROM bzw. Nur-Lese-Speichers 1000.

Fig. 1 zeigt einen Stromlaufplan eines ROM bzw. Nur-Le se-Speichers 1000, welcher eine Halbleiterspeichervorrich tung gemäß dem ersten bevorzugten Ausführungsbeispiel der vorliegenden Erfindung ist. Der ROM 1000 weist entsprechend dem ersten Stand der Technik, wie er in den Fig. 25 bis 29 gezeigt ist, eine verbesserte Ausgestaltung auf.

In dem ROM 1000 in Fig. 1 sind vier Wortleitungen WL0, WL1, WL2 und WL3 und zwei Paare von Bitleitungen, ein Paar von Bitleitungen BL0 und BL1 und ein anderes Paar von Bit leitungen BL2 und BL3, gekreuzt.

Die Bitleitungen BL0 und BL1 sind an Sourceelektroden von NMOS-Transistoren C0 bzw. C1 angeschlossen. Die Drain elektroden der NMOS-Transistoren C0 und C1 sind gemeinsam an einen Eingang eines invertierenden Leseverstärkers SA1 angeschlossen. Ein Ausgang des invertierenden Leseverstär kers SA1 ist an einen Eingang einer Inverterschaltung IV angeschlossen.

Die NMOS-Transistoren C0 und C1 dienen als eine Spal tenauswahleinrichtung CS1. Der Eingang des invertierenden Leseverstärkers SA1 ist durch einen Endwiderstand R1 auf ein Energieversorgungspotential VDD gelegt.

Die Gateelektroden der NMOS-Transistoren C0 und C2 sind an einen Ausgang Y0 eines Y-Decodierers 2 angeschlossen, welcher eine Y-Adresse bezeichnet, und die NMOS-Transisto ren C0 und C2 arbeiten gemeinsam in Übereinstimmung mit ei nem Signal, das aus dem Ausgang Y0 des Y-Decodierers 2 aus gegeben wird, und deshalb arbeiten die Bitleitungen BL0 und BL2 ebenso gemeinsam. Die Gateelektroden der NMOS-Transi storen C1 und C3 sind an einen Ausgang Y1 des Y-Decodierers 2 angeschlossen, welcher eine Y-Adresse bezeichnet, und die NMOS-Transistoren C1 und C3 arbeiten gemeinsam in Überein stimmung mit einem Signal, das aus dem Ausgang Y1 des Y-De codierers 2 ausgegeben wird, und deshalb arbeiten die Bit leitungen BL1 und BL3 ebenso gemeinsam.

Demgemäß können acht Adressen mit den Wortleitungen WL0, WL1, WL2 und WL3 und den Bitleitungen BL0, BL1, BL2 und BL3 bezeichnet werden und zwei Speicherzellen sind an jeder Adresse vorgesehen und einzeln programmiert.

Wenn es zum Beispiel angenommen wird, daß das Bezugs zeichen M00 eine Adresse der Speicherzelle darstellt, wel che ausgewählt ist, wenn der Ausgang X0 des X-Decodierers 1 und der Ausgang Y0 des Y-Decodierers 2 betätigt sind, sind in einem Speicherblock UB (als "oberer Block" bezeichnet), der aus den Wortleitungen WL0 bis WL3 und den Bitleitungen BL0 und BL1 besteht, Adressen der Speicherzellen in der oberen Spalte, die aus den Wortleitungen WL0 bis WL3 und der Bitleitung BL0 besteht, von links durch Bezugszeichen M00, M10, M20 und M30 dargestellt und sind Adressen der Speicherzellen in der unteren Spalte, die aus den Wortlei tungen WL0 bis WL3 und der Bitleitung BL1 besteht, ebenso von links durch Bezugszeichen M01, M11, M21 und M31 darge stellt. Die gleiche Regel gilt entsprechend einem Speicher block DB (als "unterer Block" bezeichnet), der aus den Wortleitungen WL0 bis WL3 und den Bitleitungen BL2 und BL3 besteht. Zur Vereinfachung einer Beschreibung ist die Spei cherzelle, die sich an der Adresse M00 befindet, als eine Speicherzelle M00 bezeichnet.

Es folgt eine Beschreibung einer Programmierung.

In dem ROM 1000 in Fig. 1 sind Speicherzellen, von de nen jede einen NMOS-Transistor beinhaltet, von welchem die Drainelektrode an eine der Bitleitungen angeschlossen ist, die Sourceelektrode auf ein Massepotential GND gelegt ist und die Gateelektrode an eine der Wortleitungen angeschlos sen ist und welcher durch einen Ein/Ausschaltvorgang der Gateelektrode im Ein/Ausschalten eines Hauptstroms steuer bar ist (hier im weiteren Verlauf als "Speicherzellen eines ein/ausschaltbar steuerbaren Zustands" bezeichnet) und Speicherzellen gemischt, von denen jede keinen Hauptstrom- bzw. Gleichstrompfad zwischen der Bitleitung und dem Masse potential GND unberücksichtigt des Potentials der Wortlei tung aufweist (hier im weiteren Verlauf als "Speicherzellen eines ausgeschalteten Zustands" bezeichnet). Eine Program mierung des ROM 1000 wird durch eine Kombination der ein/ausschaltbar steuerbaren Speicherzellen und der Spei cherzellen eines ausgeschalteten Zustands durchgeführt.

In dem ROM 1000 in Fig. 1 sind die Speicherzellen M10, M20, M30, M01, M21 und M31 des oberen Blocks UB und die Speicherzellen M00, M10, M30, M01, M11 und M21 des unteren Blocks DB- die Speicherzellen eines ausgeschalteten Zu stands.

Nun wird die Speicherzelle eines aus geschalteten Zu stands unter Bezugnahme auf die Fig. 2 bis 7 beschrie ben. Die erste Ausgestaltung der Speicherzelle eines ausge schalteten Zustands, die in Fig. 2 gezeigt ist, beinhaltet einen NMOS-Transistor, bei welchem die Gateelektrode nicht an die Wortleitung WL angeschlossen ist, sondern auf das Massepotential GND gelegt ist, wobei sie auf einen ausge schalteten Zustand festgelegt wird. Diese Ausgestaltung er möglicht eine Verringerung einer Last- bzw. Ladungskapazi tät der Gateelektrode, die an die Wortleitung WL angelegt wird, und stellt demgemäß ein Beschleunigen einer Signal übertragung der Wortleitung WL sicher.

Die zweite Ausgestaltung der Speicherzelle eines ausge schalteten Zustands, die in Fig. 3 gezeigt ist, beinhaltet einen NMOS-Transistor, bei welchem die Gateelektrode an die Wortleitung WL angeschlossen ist, die Drainelektrode nicht an die Bitleitung BL angeschlossen ist, wobei sie sich in einem offenen Zustand befindet, und die Sourceelektrode nicht auf das Massepotential GND gelegt ist, wobei sie sich in dem offenen Zustand befindet. Diese Ausgestaltung ermög licht eine Verringerung einer Last-bzw. Ladungskapazität der Drainelektrode, die an die Bitleitung BL angelegt wird, und stellt demgemäß ein Beschleunigen einer Signalübertra gung der Bitleitung BL sicher.

Die dritte Ausgestaltung der Speicherzelle eines ausge schalteten Zustands, die in Fig. 4 gezeigt ist, beinhaltet einen NMOS-Transistor, bei welchem die Sourceelektrode auf das Massepotential GND gelegt ist, die Gateelektrode nicht an die Wortleitung WL angeschlossen ist, wobei sie sich in dem offenen Zustand befindet, und die Drainelektrode nicht an die Bitleitung BL angeschlossen ist, wobei sie sich in dem offenen Zustand befindet. Diese Ausgestaltung ermög licht eine Verringerung einer Last- bzw. Ladungskapazität der Gateelektrode, die an die Wortleitung WL angelegt wird, und die der Drainelektrode, die an die Bitleitung BL ange legt wird, und stellt demgemäß ein Beschleunigen einer Si gnalübertragung der Wortleitung WL und der Bitleitung BL sicher.

Die vierte Ausgestaltung der Speicherzelle eines ausge schalteten Zustands, die in Fig. 5 gezeigt ist, beinhaltet keinen NMOS-Transistor. Diese Ausgestaltung, in der weder eine Gateelektrode noch eine Drainelektrode vorgesehen ist, ermöglicht eine weitere Verringerung einer Last- bzw. La dungskapazität der Gateelektrode, die an die Wortleitung WL angelegt wird, und die der Drainelektrode, die an die Bit leitung BL angelegt wird, und stellt demgemäß ein weiteres Beschleunigen einer Signalübertragung der Wortleitung WL und der Bitleitung BL sicher.

Die fünfte Ausgestaltung der Speicherzelle eines ausge schalteten Zustands, die in Fig. 6 gezeigt ist, beinhaltet einen NMOS-Transistor, bei welchem die Gateelektrode nicht an die Wortleitung WL angeschlossen ist, sondern auf das Massepotential GND gelegt ist, wobei sie sich in dem ausge schalteten Zustand befindet, und die Drainelektrode nicht an die Bitleitung BL angeschlossen ist, wobei sie sich in dem offenen Zustand befindet. Diese Ausgestaltung ermög licht eine Verringerung einer Last- bzw. Ladungskapazität, die an die Wortleitung WL und die Bitleitung BL angelegt wird, und stellt demgemäß ein Beschleunigen einer Signal übertragung der Wortleitung WL und der Bitleitung BL si cher.

Die sechste Ausgestaltung der Speicherzelle eines aus geschalteten Zustands, die in Fig. 7 gezeigt ist, beinhal tet einen NMOS-Transistor, bei welchem die Gateelektrode nicht an die Wortleitung WL angeschlossen ist, sondern auf das Massepotential GND gelegt ist, wobei sie auf den ausge schalteten Zustand festgelegt ist, und die Drainelektrode nicht an die Bitleitung BL angeschlossen ist, wobei sie sich in dem offenen Zustand befindet, und die Sourceelek trode nicht auf das Massepotential GND gelegt ist, wobei sie sich in dem offenen Zustand befindet. Diese Ausgestal tung ermöglicht eine Verringerung einer Last- bzw. Ladungs kapazität, die an die Wortleitung WL und die Bitleitung BL angelegt wird, und stellt demgemäß ein Beschleunigen einer Signalübertragung der Wortleitung WL und der Bitleitung BL sicher.

Obgleich die vorhergehende Beschreibung bezüglich der Speicherzelle durchgeführt worden ist, die den NMOS-Transi stor beinhaltet, ist es weiterhin selbstverständlich, daß die Speicherzelle einen PMOS-Transistor beinhalten kann. Wenn der PMOS-Transistor in entsprechenden Ausgestaltungen in den Fig. 2, 6 und 7 verwendet wird, ist die Steuer elektrode des PMOS-Transistors nicht auf das Massepotential GND sondern auf das Energieversorgungspotential VDD gelegt, wobei sie auf den ausgeschalteten Zustand festgelegt ist.

Jede der ersten bis sechsten Ausgestaltungen der Spei cherzelle eines ausgeschalteten Zustands oder die Ausge staltungen in den Fig. 26 und 27 können in dem ROM 1000 verwendet werden. Ein spezifisches Beispiel einer Program mierung des ROM 1000 wird hier im weiteren Verlauf unter Bezugnahme auf Fig. 8 beschrieben, wobei der Fall der er sten Ausgestaltung in Fig. 2 genommen wird.

In der oberen Spalte des oberen Blocks UB in Fig. 8 ist die Gateelektrode eines NMOS-Transistors N1 der Speicher zelle M00 an die Wortleitung WL0 angeschlossen und sind die Gateelektroden von NMOS-Transistoren anderer Speicherzellen nicht an die Wortleitung angeschlossen, sondern auf das Massepotential GND gelegt.

In der unteren Spalte des oberen Blocks UB ist die Gateelektrode eines NMOS-Transistors N6 der Speicherzelle M11 an die Wortleitung WL1 angeschlossen und sind die Gate elektroden von NMOS-Transistoren anderer Speicherzellen nicht an die Wortleitung angeschlossen, sondern auf das Massepotential GND gelegt.

In der oberen Spalte des unteren Blocks DB ist die Gateelektrode eines NMOS-Transistors N11 der Speicherzelle M20 an die Wortleitung WL2 angeschlossen und sind die Gate elektroden von NMOS-Transistoren anderer Speicherzellen nicht an die Wortleitungen angeschlossen, sondern auf das Massepotential GND gelegt.

In der unteren Spalte des unteren Blocks DB ist die Gateelektrode eines NMOS-Transistors N16 der Speicherzelle M31 an die Wortleitung WL3 angeschlossen und sind die Gate elektroden von NMOS-Transistoren anderer Speicherzellen nicht an die Wortleitungen angeschlossen, sondern auf das Massepotential GND gelegt.

Es folgt die Beschreibung einer Funktionsweise des ROM 1000.

Als nächstes wird die Funktionsweise des ROM 1000 be schrieben. Wenn zum Beispiel der Ausgang X0 des X-Decodie rers 1 und der Ausgang Y0 des Y-Decodierers 2 betätigt sind und die Speicherzelle M00 ausgewählt ist, fließt ein Gleichstrom zwischen der Source und dem Drain des NMOS- Transistors N1, da die Gateelektrode des NMOS-Transistors N1 an die Wortleitung WL0 angeschlossen ist (so angeschlos sen, daß sie ein/ausschaltbar steuerbar ist), und folglich wird der Eingang des invertierenden Leseverstärkers SA1 "0" (ein niedriger Pegel). Demgemäß wird der Ausgang des inver tierenden Leseverstärkers SA1 "1" (ein hoher Pegel) und wird ein Ausgang der Inverterschaltung IV "0" (ein niedri ger Pegel).

Zu diesem Zeitpunkt fließt kein Gleichstrom zwischen der Source und dem Drain eines NMOS-Transistors N9, da die Gateelektrode des NMOS-Transistors N9 auf das Massepoten tial GND gelegt (auf den ausgeschalteten Zustand festge legt) ist und folglich wird der Eingang des invertierenden Leseverstärkers SA2 durch den Endwiderstand R2 "1" (ein ho her Pegel). Demgemäß wird der Ausgang des invertierenden Leseverstärkers SA2 "0" (ein niedriger Pegel).

Wenn andererseits der Ausgang X1 des X-Decodierers 1 und der Ausgang Y0 des Y-Decodierers 2 betätigt sind und die Speicherzelle M10 ausgewählt ist, fließt kein Gleich strom zwischen der Source und dem Drain eines NMOS-Transi stors N2, da die Gateelektrode des NMOS-Transistors N2 auf das Massepotential GND gelegt ist, und folglich wird der Eingang des invertierenden Leseverstärkers SA1 durch den Endwiderstand R1 "1". Demgemäß wird der Ausgang des inver tierenden Leseverstärkers SA1 "0" und wird der Ausgang der Inverterschaltung IV "1".

Zu diesem Zeitpunkt fließt kein Gleichstrom zwischen der Source und dem Drain eines NMOS-Transistors N10, da die Gateelektrode des NMOS-Transistors N10 auf das Massepoten tial GND gelegt ist, und folglich wird der Eingang des in vertierenden Leseverstärkers SA2 durch den Endwiderstand R2 "1". Demgemäß wird der Ausgang des invertierenden Lesever stärkers SA2 "0".

Somit wird in dem oberen Block UB des ROM 1000 ein Aus gangssignal von "1" zu dem Zeitpunkt einer Auswahl der Speicherzellen erzielt, bei welchen die Gateelektrode eines NMOS-Transistors auf das Massepotential GND gelegt ist. Dies ist zu dem Fall des ROM 200 unterschiedlich.

In dem oberen Block UB des ROM 1000 in Fig. 1 gibt es sechs Speicherzellen, die so programmiert sind, daß sie ein Ausgangssignal von "1" erzeugen, das heißt, M10, M20, M30, M01, M21 und M31. Wenn ein Zugriff auf jede Speicherzelle mit einer gleichen Wahrscheinlichkeit durchgeführt wird, beträgt die Wahrscheinlichkeit eines Zugriffs auf die Spei cherzelle, die so programmiert ist, daß sie ein Ausgangssi gnal von "1" erzeugt, 6/8 (75%). Es fließt jedoch kein Gleichstrom, wenn auf eine dieser Speicherzellen zugegrif fen wird. Andererseits gibt es zwei Speicherzellen, die so programmiert sind, daß sie ein Ausgangssignal von "0" er zeugen, das heißt, M00 und M11. Wenn auf eine dieser zwei Speicherzellen zugegriffen wird, fließt ein Gleichstrom, aber die Wahrscheinlichkeit eines Zugriffs auf diese Spei cherzellen beträgt 2/8 (25%). Die Wahrscheinlichkeit, daß ein Gleichstrom fließt, beträgt 25%.

Somit sind in dem oberen Block UB des ROM 1000 die Speicherzellen M10, M20, M30, M01, M21 und M31 so program miert, daß sie ein Ausgangssignal von "1" erzeugen. Dies ist gleich zu dem Fall des ROM 200 im Stand der Technik. Die Wahrscheinlichkeit, daß ein Gleichstrom fließt, ist je doch um ein Drittel zu der des ROM 200 im Stand der Technik verringert und dadurch wird ein Betrieb mit einer niedrige ren Leistungsaufnahme sichergestellt.

Da es andererseits in dem unteren Block DB, der die oberen und unteren Spalten kombiniert, zwei Speicherzellen gibt, die so programmiert sind, daß sie ein Ausgangssignal von "1" erzeugen, das heißt, M20 und M31, beträgt die Wahr scheinlichkeit eines Zugriffs auf diese Speicherzellen 2/8 (25%) und die Wahrscheinlichkeit, daß ein Gleichstrom fließt beträgt 25%, welche zu der des ROM 200 gleich ist.

Weiterhin ist der obere Block UB des ROM 1000, der zu vor beschrieben worden ist, auf die Weise programmiert, die zu dem ROM 200 im Stand der Technik unterschiedlich ist. Wenn der obere Block UB des ROM 1000 auf die gleiche Weise wie der ROM 200 programmiert wäre, würde die Wahrschein lichkeit, daß ein Gleichstrom fließt, 75% betragen, wenn angenommen wird, daß ein Zugriff auf jede Speicherzelle mit einer gleichen Wahrscheinlichkeit durchgeführt wird. Aus diesem Grund wird die vorliegende Erfindung an dem oberen Block UB angewendet, um die Wahrscheinlichkeit, daß ein Gleichstrom fließt, zu verringern. Da andererseits in dem unteren Block DB die Wahrscheinlichkeit, daß ein Gleich strom fließt, wenn er auf die gleiche Weise wie der ROM 200 programmiert ist, 25% beträgt, besteht kein Bedarf zum An wenden der vorliegenden Erfindung an dem unteren Block DB.

Zum Beispiel ist der untere Block DB des ROM 1000 auf die gleiche Weise wie der obere Block UB des ROM 200 pro grammiert, was der Fall ist, in dem die vorliegende Erfin dung nicht angewendet wird. Die vorliegende Erfindung muß in einem Fall, in dem die Wahrscheinlichkeit, daß ein Gleichstrom fließt, 50% nicht überschreitet, da ein Zu griff auf jede Speicherzelle nicht notwendigerweise mit ei ner gleichen Wahrscheinlichkeit durchgeführt wird, oder in einem Fall nicht angewendet werden, in dem der Verlustgrad der Leistungsaufnahme auch dann vernachlässigbar ist, wenn die Wahrscheinlichkeit, daß ein Gleichstrom fließt, 50% überschreitet.

Deshalb ist es auch dann, wenn ROM eine Mehrzahl von Spalten beinhaltet, von denen jede derart programmiert ist, daß mehr als die Hälfte der Speicherzellen ein/ausschaltbar steuerbare Speicherzellen sein können, nicht notwendig, die vorliegende Erfindung an allen Spalten anzuwenden.

Es folgt eine Beschreibung der charakteristischen Wir kung.

Wie es zuvor beschrieben worden ist, wird in dem ersten bevorzugten Ausführungsbeispiel die Programmierung der Speicherzellen in dem oberen Block UB invertiert bzw. umge kehrt durchgeführt und deshalb werden die invertierten Da ten, das heißt, die invertiert äquivalenten der Solldaten, erzielt, wenn eine der Speicherzellen in dem oberen Block UB ausgewählt ist. Mit der Inverterschaltung IV, die zu sätzlich an dem Ausgang des invertierenden Leseverstärkers SA1 vorgesehen ist, werden die invertierten Daten weiterhin invertiert, womit schließlich die Solldaten erzielt werden. Weiterhin läßt diese Ausgestaltung eine Verringerung der Wahrscheinlichkeit zu, daß ein Gleichstrom in einem Transi stor fließt, der eine Speicherzelle bildet, und stellt ei nen Betrieb mit einer niedrigen Leistungsaufnahme sicher.

Nachstehend erfolgt die Beschreibung eines zweiten be vorzugten Ausführungsbeispiels der vorliegenden Erfindung.

Es folgt eine Beschreibung einer Ausgestaltung eines ROM 2000.

In der oberen Spalte des oberen Blocks UB des ROM 300 im Stand der Technik, der in Fig. 30 gezeigt ist, beträgt, wenn ein Zugriff auf jede Speicherzelle mit einer gleichen Wahrscheinlichkeit durchgeführt wird, die Wahrscheinlich keit eines Zugriffs auf die Speicherzellen, die so program miert sind, daß sie ein Ausgangssignal von "1" erzeugen, 1/4 (25%) und die Wahrscheinlichkeit, daß ein Gleichstrom fließt, beträgt 25%. In der unteren Spalte des oberen Blocks UB gibt es drei Speicherzellen, die so programmiert sind, daß sie ein Ausgangssignal von "1" erzeugen, das heißt, M01, M21 und M31. Wenn ein Zugriff auf jede Spei cherzelle mit einer gleichen Wahrscheinlichkeit durchge führt wird, beträgt die Wahrscheinlichkeit eines Zugriffs auf die Speicherzellen, die so programmiert sind, daß sie ein Ausgangssignal von "1" erzeugen 3/4 (75%) und die Wahrscheinlichkeit, daß ein Gleichstrom fließt, beträgt 75%. Deshalb beträgt in dem oberen Block UB als ganzes, der die oberen und unteren Spalten kombiniert, die Wahr scheinlichkeit, daß ein Gleichstrom fließt, 50%.

In diesem Fall bleibt die Wahrscheinlichkeit, daß ein Gleichstrom fließt, auch dann 50%, wenn die Programmierung der Speicherzellen in dem oberen Block UB invertiert durch geführt wird, und die Inverterschaltung ist zusätzlich an dem Ausgang eines invertierenden Leseverstärkers SA1 auf die gleiche Weise wie bei dem ROM 1000 in Fig. 1 vorgesehen und demgemäß wird keine Wirkung eines Verringerns einer Leistungsaufnahme erzeugt.

Fig. 9 zeigt einen Stromlaufplan des ROM 2000, welcher ein Halbleiterspeichervorrichtung gemäß dem zweiten bevor zugten Ausführungsbeispiel der vorliegenden Erfindung ist. In dem ROM 2000 in Fig. 9 sind die gleichen Elemente wie in dem ROM 1000 in Fig. 1 mit den gleichen Bezugszeichen be zeichnet und eine doppelte Beschreibung wird weggelassen.

Fig. 9 zeigt, daß der Ausgang des invertierenden Lese verstärkers SA1 an einen von zwei Eingängen einer Exklusiv- ODER-Schaltung EX1 angeschlossen ist und der andere Eingang der Exklusiv-ODER-Schaltung EX1 an den Ausgang Y1 des Y-De codierers 2 angeschlossen ist, an den ein Steuersignal ei ner Inversion/keiner Inversion angelegt wird.

Es folgt eine Beschreibung einer Programmierung.

Jede der ersten bis vierten Ausgestaltungen einer Spei cherzelle eines aus geschalteten Zustands kann in dem ROM 2000 verwendet werden. Ein spezifisches Beispiel einer Pro grammierung des ROM 2000 wird hier im weiteren Verlauf un ter Bezugnahme auf Fig. 10 beschrieben, wobei der Fall der ersten Ausgestaltung in Fig. 2 genommen wird.

In der oberen Spalte des oberen Blocks in Fig. 31, in der Gateelektroden anderer NMOS-Transistoren als des NMOS- Transistors N1 in der Speicherzelle M00 alle auf das Masse potential GND gelegt (auf den ausgeschalteten Zustand fest gelegt) sind, beträgt die Wahrscheinlichkeit, daß ein Gleichstrom fließt, wenn die Speicherzellen in der Spalte ausgewählt sind, 25%. Daher wird die Spalte in dem ROM 2000 in Fig. 10 ebenso verwendet.

Andererseits ist in der unteren Spalte des oberen Blocks UB in Fig. 31 die Gateelektrode des NMOS-Transistors N6 der Speicherzelle M11 auf das Massepotential GND gelegt und sind die Gateelektroden von NMOS-Transistoren anderer Speicherzellen an die Wortleitungen angeschlossen (um ein/ausschaltbar steuerbar zu sein). In dieser Spalte be trägt die Wahrscheinlichkeit, daß ein Gleichstrom fließt, 75%. In dem ROM 2000 in Fig. 10 ist die Gateelektrode des NMOS-Transistors N6 der Speicherzelle M11 an die Wortlei tung angeschlossen und sind die Gateelektroden von NMOS- Transistoren anderer Speicherzellen auf das Massepotential GND gelegt (auf den ausgeschalteten Zustand festgelegt), um dadurch die Wahrscheinlichkeit, daß ein Gleichstrom fließt, umzukehren, wenn die Speicherzellen ausgewählt sind.

Weiterhin wird in dem unteren Block DB in Fig. 31, da die Wahrscheinlichkeit, daß ein Gleichstrom fließt, in so wohl der oberen als auch unteren Spalte 25% beträgt, der untere Block DB in Fig. 31 ebenso in Fig. 10 verwendet.

Es folgt eine Beschreibung einer Funktionsweise des ROM 2000.

Als nächstes wird die Funktionsweise des ROM 2000 be schrieben. Wenn das Ausgangssignal Y0 des Y-Decodierers 2 betätigt ist und die Bitleitung BL0 ausgewählt ist, anders ausgedrückt, die obere Spalte des oberen Blocks UB ausge wählt ist, dient die Exklusiv-ODER-Schaltung EX1 nicht als ein Inverter und gibt das Ausgangssignal des invertierenden Leseverstärkers SA1 ohne Inversion aus.

Wenn andererseits der Ausgang Y1 des Y-Decodierers 2 betätigt ist und die Bitleitung BL1 ausgewählt ist, anders ausgedrückt, die untere Spalte des oberen Blocks UB ausge wählt ist, dient die Exklusiv-ODER-Schaltung EX1 als ein Inverter, um das Ausgangssignal des invertierenden Lesever stärkers SA1, das auszugeben ist, zu invertieren.

Deshalb fließt in der unteren Spalte des oberen Blocks UB, wenn zum Beispiel die Speicherzelle M01 ausgewählt ist, kein Strom zwischen ihrer Source und ihrem Drain und der Eingang des invertierenden Leseverstärkers SA1 wird durch den Endwiderstand R1 "1". Der Ausgang des invertierenden Leseverstärkers SA1 wird demgemäß "0" und die Exklusiv- ODER-Schaltung EX1, die es aufnimmt, dient als ein Inver ter, um ein Ausgangssignal von "1" zu erzielen.

Wenn die Speicherzelle M11 ausgewählt ist, fließt ein Strom zwischen ihrer Source und ihrem Drain und das Ein gangssignal des invertierenden Leseverstärkers SA1 wird "0". Das Ausgangssignal des invertierenden Leseverstärkers SA1 wird demgemäß "1" und die Exklusiv-ODER-Schaltung EX1, die es aufnimmt, dient als ein Inverter, um ein Ausgangssi gnal von "0" zu erzielen.

Es folgt eine Beschreibung einer charakteristischen Wirkung.

Wie es zuvor beschrieben worden ist wird in der Halb leiterspeichervorrichtung des zweiten bevorzugten Ausfüh rungsbeispiels die Programmierung der Speicherzellen in ei ner Spalte invertiert durchgeführt, in der die Wahrschein lichkeit, daß ein Gleichstrom fließt, mehr als 50% be trägt, wenn die Speicherzellen ausgewählt sind, und das Ausgangssignal des invertierenden Leseverstärkers SA1 wird durch die Exklusiv-ODER-Schaltung EX1, welche daran ange schlossen ist, lediglich invertiert wenn diese Spalte aus gewählt ist. Dies verhindert ein Übel aufgrund einer keinen Unterschied machenden Programmumkehr bzw. -inversion für die Speicherzellen in einer Spalte, in der die Wahrschein lichkeit, daß ein Gleichstrom fließt, weniger als 50% be trägt, wenn die Speicherzellen ausgewählt sind. Die vorher gehende Ausgestaltung aufweisend läßt das zweite bevorzugte Ausführungsbeispiel eine Verringerung der Wahrscheinlich keit zu, daß ein Gleichstrom in den Transistoren fließt, die die Speicherzellen bilden, und stellt dadurch einen Be trieb mit einer niedrigen Leistungsaufnahme sicher.

Nachstehend erfolgt die Beschreibung eines dritten be vorzugten Ausführungsbeispiels der vorliegenden Erfindung.

Nun wird ein ROM 3000 mit sechzehn Worten, welcher vier Spalten für Datenausgangssignale mit 1 Bit verwendet, unter Bezugnahme auf Fig. 11 beschrieben.

In dem ROM 400 in Fig. 32 beträgt, wenn ein Zugriff auf jede Speicherzelle in der ersten Spalte mit einer gleichen Wahrscheinlichkeit durchgeführt wird, die Wahrscheinlich keit eines Zugriffs auf die Speicherzelle, die so program miert ist, daß sie ein Ausgangssignal von "1" erzeugt, 1/4 (25%) und die Wahrscheinlichkeit, daß ein Gleichstrom fließt, beträgt 25%. In der zweiten Spalte beträgt, wenn ein Zugriff auf jede Speicherzelle mit einer gleichen Wahr scheinlichkeit durchgeführt wird, die Wahrscheinlichkeit eines Zugriffs auf die Speicherzellen, die so programmiert sind, daß sie ein Ausgangssignal von "1" erzeugen, 3/4 (75%), da es drei Speicherzellen gibt, die so programmiert sind, daß sie ein Ausgangssignal von "1" erzeugen, das heißt, M01, M21 und M31, und die Wahrscheinlichkeit, daß ein Gleichstrom fließt, beträgt 75%.

In der dritten Spalte beträgt, wenn ein Zugriff auf je de Speicherzelle mit einer gleichen Wahrscheinlichkeit durchgeführt wird, die Wahrscheinlichkeit eines Zugriffs auf die Speicherzellen, die so programmiert sind, daß sie ein Ausgangssignal von "1" erzeugen, 3/4 (75%), da es drei Speicherzellen gibt, die so programmiert sind, daß sie ein Ausgangssignal von "1" erzeugen, das heißt, M02, M12 und M32, und die Wahrscheinlichkeit, daß ein Gleichstrom fließt, beträgt 75%. In der vierten Spalte beträgt, wenn ein Zugriff auf jede Speicherzelle mit einer gleichen Wahr scheinlichkeit durchgeführt wird, die Wahrscheinlichkeit eines Zugriffs auf die Speicherzellen, die so programmiert sind, daß sie ein Ausgangssignal von "1" erzeugen, 3/4 (75%), da es drei Speicherzellen gibt, die so programmiert sind, daß sie ein Ausgangssignal von "1" erzeugen, das heißt, M03, M13 und M23, und die Wahrscheinlichkeit, daß ein Gleichstrom fließt, beträgt 75%.

In diesem Fall wird, wenn die Programmierungen für alle Speicherzellen in den ersten und vierten Spalten invertiert durchgeführt werden und die Inverterschaltung zusätzlich an dem Ausgang des invertierenden Leseverstärkers SA1 auf die gleiche Weise wie bei dem ROM 1000 in Fig. 1 vorgesehen ist, die Wahrscheinlichkeit, daß ein Gleichstrom fließt, in der ersten Spalte 75% und die der zweiten bis vierten Spalten werden alle 75%. Die Wahrscheinlichkeit, daß ein Gleichstrom fließt, von 16 Speicherzellen als ganzes be trägt 37.5% (6/16), wobei eine Menge Raum bleibt, um ver ringert zu werden.

Fig. 11 zeigt einen Stromlaufplan des ROM 3000, welcher eine Halbleiterspeichervorrichtung gemäß dem dritten bevor zugten Ausführungsbeispiel der vorliegenden Erfindung ist. In dem ROM 3000 in Fig. 11 sind vier Wortleitungen WL0, WL1, WL2 und WL3 und vier Bitleitungen BL0, BL1, BL2 und BL3 gekreuzt. Die vier Wortleitungen WL0, WL1, WL2 und WL3 sind an vier Ausgänge X0, X1, X2 bzw. X3 des X-De 69115 00070 552 001000280000000200012000285916900400040 0002019632087 00004 68996codierers 1 angeschlossen, welcher eine X-Adresse bezeichnet.

Die Bitleitungen BL0, BL1, BL2 und BL3 sind an Source elektroden von NMOS-Transistoren C0, C1, C2 bzw. C3 ange schlossen. Die Drainelektroden der NMOS-Transistoren C0, C1, C2 und C3 sind gemeinsam an einen Eingang des invertie renden Leseverstärkers SA angeschlossen. Die NMOS-Transi storen C0, C1, C2 und C3 dienen als eine Spaltenauswahlein richtung CS. Der Eingang des invertierenden Leseverstärkers SA ist durch einen Endwiderstand R auf ein Energieversor gungspotential VDD gelegt.

Eine Speicherzellenleitung, die aus den Wortleitungen WL0, WL1, WL2 und WL3 und der Bitleitung BL0 besteht, wird als die "erste Spalte" bezeichnet und Speicherzellen darin sind von links durch die Bezugszeichen M00, M10, M20 und M30 dargestellt. Auf eine ähnliche Weise wird eine Spei cherzellenleitung, die aus den Wortleitungen WL0, WL1, WL2 und WL3 und der Bitleitung BL1 besteht, als die "zweite Spalte" bezeichnet und Speicherzellen darin sind von links durch die Bezugszeichen M01, M11, M21 und M31 dargestellt.

Eine Speicherzellenleitung, die aus den Wortleitungen WL0, WL1, WL2 und WL3 und der Bitleitung BL2 besteht, wird als die "dritte Spalte" bezeichnet und Speicherzellen darin sind von links durch die Bezugszeichen M02, M12, M22 und M32 dargestellt. Eine Speicherzellenleitung, die aus den Wortleitungen WL0, WL1, WL2 und WL3 und der Bitleitung BL3 besteht, wird als die "vierte Spalte" bezeichnet und Spei cherzellen darin sind von links durch die Bezugszeichen M03, M13, M23 und M33 dargestellt.

In dem ROM 3000 in Fig. 11 ist der Ausgang des inver tierenden Leseverstärkers SA an einen der zwei Eingänge der Exklusiv-ODER-Schaltung EX1 angeschlossen und ist der ande re Eingang der Exklusiv-ODER-Schaltung EX1 an eine dreiein gängige ODER-Schaltung OR1 angeschlossen.

Die drei Eingänge der ODER-Schaltung OR1 sind an die Ausgänge Y1, Y2 bzw. Y3 des Y-Decodierers 3 angeschlossen, um ein Steuersignal einer Inversion/keiner Inversion anzu legen.

Es folgt eine Beschreibung eines Programmierung.

In dem ROM 3000, der in Fig. 11 gezeigt ist, sind die Speicherzellen M10, M20, M30, M01, M21, M31, M02, M12, M32, M03, M13 und M23 die Speicherzellen eines ausgeschalteten Zustands.

Irgendeine der ersten bis vierten Ausgestaltungen der Speicherzelle eines aus geschalteten Zustands kann in dem ROM 3000 verwendet werden. Ein spezifisches Beispiel einer Programmierung des ROM 3000 wird hier im weiteren Verlauf unter Bezugnahme auf Fig. 12 beschrieben, wobei der Fall der ersten Ausgestaltung in Fig. 2 genommen wird.

Ähnlich der ersten Spalte des ROM 400 im Stand der Technik in Fig. 31 ist in der ersten Spalte des ROM 3000 in Fig. 12 die Gateelektrode eines NMOS-Transistors N1 der Speicherzelle M00 an die Wortleitung WL0 angeschlossen (um ein/ausschaltbar steuerbar zu sein) und sind die Gateelek troden von NMOS-Transistoren anderer Speicherzellen auf das Massepotential GND gelegt (auf den ausgeschalteten Zustand festgelegt).

Andererseits ist in der zweiten Spalte die Gateelek trode eines NMOS-Transistors N6 der Speicherzelle M11 an die Wortleitung WL1 angeschlossen (um ein/ausschaltbar steuerbar zu sein) und sind die Gateelektroden von NMOS- Transistoren anderer Speicherzellen auf das Massepotential GND gelegt (auf den ausgeschalteten Zustand festgelegt). Die Programmierung der Speicherzellen in der zweiten Spalte wird zu der der zweiten Spalte des ROM 400 im Stand der Technik invertiert durchgeführt.

In der dritten Spalte ist die Gateelektrode eines NMOS- Transistors 11 der Speicherzelle M22 an die Wortleitung WL2 angeschlossen (um ein/ausschaltbar steuerbar zu sein) und sind die Gateelektroden von NMOS-Transistoren anderer Spei cherzellen auf das Massepotential GND gelegt (auf den aus geschalteten Zustand festgelegt). Die Programmierung der Speicherzellen der dritten Spalte wird zu der der dritten Spalte des ROM 400 im Stand der Technik invertiert durchge führt. In der vierten Spalte ist die Gateelektrode eines NMOS-Transistors N16 der Speicherzelle M33 an die Wortlei tung WL3 angeschlossen (um ein/ausschaltbar steuerbar zu sein) und sind die Gateelektroden von NMOS-Transistoren an derer Speicherzellen auf das Massepotential GND gelegt (auf den ausgeschalteten Zustand festgelegt). Die Programmierung der Speicherzellen in der vierten Spalte wird zu der der vierten Spalte des ROM 400 im Stand der Technik invertiert durchgeführt.

Es folgt eine Beschreibung einer Funktionsweise des ROM 3000.

Als nächstes wird die Funktionsweise des ROM 3000 be schrieben. Wenn der Ausgang Y0 des Y-Decodierers 3 betätigt ist, um den Transistor C0 einzuschalten, der als eine Spal tenauswahleinrichtung CS dient, und die Bitleitung BL0 aus gewählt ist, anders ausgedrückt, die erste Spalte ausge wählt ist, ist das Ausgangssignal der ODER-Schaltung OR1 "0", da die Ausgänge Y0 bis Y3 des Y-Decodierers 3 alle "0" sind, und demgemäß dient die Exklusiv-ODER-Schaltung EX1 nicht als ein Inverter, um das Ausgangssignal des invertie renden Leseverstärkers SA ohne Inversion auszugeben.

Wenn andererseits einer der Ausgänge Y1, Y2 und Y3 des Y-Decodierers 3 betätigt ist und eine der Bitleitungen BL0, BL2 und BL3 ausgewählt ist, ist das Ausgangssignal der ODER-Schaltung OR1 "1", und demgemäß dient die Exklusiv- ODER-Schaltung EX1 als ein Inverter, um das Ausgangssignal des invertierenden Leseverstärkers SA1, das auszugeben ist, zu invertieren.

Wenn zum Beispiel die Speicherzelle M01 in der zweiten Spalte ausgewählt ist, fließt kein Strom zwischen ihrer Source und ihrem Drain und das Eingangssignal des invertie renden Leseverstärkers SA wird durch den Endwiderstand R "1". Das Ausgangssignal des invertierenden Leseverstärkers SA wird demgemäß "0", aber da das Ausgangssignal der ODER- Schaltung OR1 "1" ist, dient die Exklusiv-ODER-Schaltung EX1 als ein Inverter, um ein Ausgangssignal von "1" zu er zielen.

Wenn die Speicherzelle M11 in der zweiten Spalte ausge wählt ist, fließt ein Strom zwischen ihrer Source und ihrem Drain und der Eingang des invertierenden Leseverstärkers SA wird "0". Der Ausgang des invertierenden Leseverstärkers SA wird demgemäß "1", aber da das Ausgangssignal der ODER- Schaltung OR1 "1" ist, dient die Exklusiv-ODER-Schaltung EX1 als ein Inverter, um ein Ausgangssignal von "0" zu er zielen. Weiterhin beträgt die Wahrscheinlichkeit, daß ein Gleichstrom fließt, in der zweiten Spalte 25%.

Das gleiche gilt für die dritten und vierten Spalten und deshalb beträgt die Wahrscheinlichkeit der dritten und vierten Spalten jeweils 25%. Als Ergebnis wird die Wahr scheinlichkeit, daß ein Gleichstrom fließt, der sechzehn Speicherzellen als Ganzes 25%, wodurch ein Betrieb mit ei ner viel niedrigeren Leistungsaufnahme sichergestellt wird.

Obgleich es in dem ROM 3000 in Fig. 12 gezeigt ist, daß die Exklusiv-ODER-Schaltung EX1 als ein Inverter dient, wenn eine der Bitleitungen BL1, BL2 und BL3 ausgewählt ist, welcher durch die dreieingängige ODER-Schaltung OR1 gesteu ert wird, kann die Kombination von drei Bitleitungen aus den vier Bitleitungen nach Belieben geändert werden. Wei terhin kann es eine Ausgestaltung geben, in der eine zwei eingängige ODER-Schaltung anstelle der dreieingängigen ODER-Schaltung OR1 verwendet wird, um durchzuführen, daß die Exklusiv-ODER-Schaltung EX1 als ein Inverter dient, wenn irgendwelche zwei der vier Bitleitungen ausgewählt sind.

Weiterhin sind die zweiten, dritten und vierten Spalten des ROM 3000, wie er zuvor beschrieben worden ist, auf die zu dem ROM 400 im Stand der Technik entgegengesetzte Weise programmiert. Wenn diese Spalten des ROM 3000 auf die glei che Weise wie bei dem ROM 400 programmiert wären, würde die Wahrscheinlichkeit, daß ein Gleichstrom fließt, 75% betra gen, wenn es angenommen wird, daß ein Zugriff auf jede Speicherzelle mit einer gleichen Wahrscheinlichkeit durch geführt wird. Aus diesem Grund wird die vorliegende Erfin dung an diesen Spalten angewendet, um die Wahrscheinlich keit, daß ein Gleichstrom fließt, zu verringern. Da ande rerseits die Wahrscheinlichkeit, daß ein Gleichstrom fließt, in der ersten Spalte, wenn sie auf die gleiche Weise wie bei dem ROM 400 programmiert ist, 25% beträgt, besteht kein Bedarf zum Anwenden der vorliegenden Erfindung an der ersten Spalte.

Zum Beispiel ist die erste Spalte des ROM 3000 auf die gleiche Weise wie die erste Spalte des ROM 400 program miert, was der Fall ist, in dem die vorliegende Erfindung nicht angewendet wird. Die vorliegende Erfindung muß in ei nem Fall, in dem die Wahrscheinlichkeit, daß ein Gleich strom fließt, 50% nicht überschreitet, da ein Zugriff auf jede Speicherzelle nicht notwendigerweise mit einer glei chen Wahrscheinlichkeit durchgeführt wird, oder einem Fall nicht angewendet werden, in dem der Verlustgrad einer Lei stungsaufnahme auch dann vernachlässigbar klein ist, wenn die Wahrscheinlichkeit, daß ein Gleichstrom fließt, 50% überschreitet.

Deshalb ist es auch dann nicht notwendig, wenn ein ROM eine Mehrzahl von Spalten beinhaltet, von denen jede derart programmiert ist, daß mehr als die Hälfte der Speicherzel len ein/ausschaltbar steuerbare Speicherzellen sind, die vorliegende Erfindung an allen Spalten anzuwenden.

Es folgt eine Beschreibung einer charakteristischen Wirkung.

Wie es zuvor beschrieben worden ist, wird in dem ROM 3000, welcher vier Spalten für Datenausgangssignale mit 1 Bit verwendet, als die Halbleiterspeichervorrichtung des dritten bevorzugten Ausführungsbeispiels, die Programmie rung der Speicherzellen in der ersten Spalte mit der Wahr scheinlichkeit, daß ein Gleichstrom fließt, von 25% nicht invertiert, und werden die Programmierungen der Speicher zellen in den zweiten bis vierten Spalten, die alle die Wahrscheinlichkeit, daß ein Gleichstrom fließt, von mehr als 50% aufweisen, invertiert durchgeführt. Demgemäß wer den, wenn eine der Speicherzellen in den zweiten bis vier ten Spalten ausgewählt ist, invertierte Daten, das heißt, invertiert äquivalente der Solldaten, erzielt. Dann inver tiert die Exklusiv-ODER-Schaltung EX1, welche an den Aus gang des invertierenden Leseverstärkers SA angeschlossen ist, das Ausgangssignal aus dem invertierenden Leseverstär ker SA, wodurch die Solldaten erzielt werden. Die vorherge hende Ausgestaltung aufweisend läßt das dritte bevorzugte Ausführungsbeispiel eine Verringerung der Wahrscheinlich keit zu, daß ein Gleichstrom in den Transistoren der Spei cherzellen fließt, und stellt dadurch einen Betrieb mit ei ner niedrigeren Leistungsaufnahme sicher.

Nachstehend erfolgt die Beschreibung eines vierten be vorzugten Ausführungsbeispiels der vorliegenden Erfindung.

Es folgt eine Beschreibung einer Ausgestaltung eines ROM 4000.

Es ist in dem dritten bevorzugten Ausführungsbeispiel beschrieben worden, daß der ROM 3000 die dreieingängige ODER-Schaltung OR1 beinhaltet, deren drei Eingänge an die Ausgänge Y1, Y2 bzw. Y3 des Y-Decodierers 3 angeschlossen sind, um ein Steuersignal einer Inversion/keiner Inversion durch ein Durchführen einer logischen Verknüpfung zu erzeu gen, und deren Ausgang an den Eingang der Exklusiv-ODER- Schaltung EX1 angeschlossen ist. Unter jetziger Bezugnahme auf Fig. 13 wird der ROM 4000 als das vierte bevorzugte Ausführungsbeispiel, das anstelle der dreieingängigen ODER- Schaltung OR1 eine viereingängige ODER-Schaltung OR2 bein haltet, beschrieben. In dem ROM 4000 in Fig. 13 sind die gleichen Elemente wie bei dem ROM 3000 in Fig. 11 mit den gleichen Bezugszeichen bezeichnet und eine doppelte Be schreibung wird weggelassen.

Irgendeine der ersten bis vierten Ausgestaltungen einer Speicherzelle eines aus geschalteten Zustands kann in dem ROM 4000 verwendet werden. Wenn die erste Ausgestaltung in dem ROM 4000 verwendet wird, ist ein spezifisches Beispiel einer Programmierung des ROM 4000 das gleiche wie das des ROM 3000 in Fig. 12, somit ist es nicht gezeigt.

In dem ROM 4000 in Fig. 13 sind drei Eingänge der vier eingängigen ODER-Schaltung OR2 an die Ausgänge Y1, Y2 bzw. Y3 des Y-Decodierers 3 angeschlossen und der verbleibende eine Eingang ist auf das Massepotential GND gelegt. Demge mäß ist der Eingang, der auf das Massepotential GND gelegt ist, immer "0". In dieser Figur bezeichnen gefüllte Quadra te eine Verbindung zwischen Leitern bzw. Drähten und be zeichnen leere Quadrate eine Nichtverbindung zwischen Lei tern, welche auf die folgenden Figuren angewendet werden sollten.

Es folgt eine Beschreibung einer Funktionsweise des ROM 4000.

Als nächstes wird die Funktionsweise des ROM 4000 be schrieben. Wenn der Ausgang Y0 des Y-Decodierers 3 betätigt ist, um den Transistor C0 einzuschalten, der als eine Spal tenauswahleinrichtung CS dient, und die Bitleitung BL0 aus gewählt ist, anders ausgedrückt, die erste Spalte ausge wählt ist, ist das Ausgangssignal der ODER-Schaltung OR2 "0", und demgemäß dient die Exklusiv-ODER-Schaltung EX1 nicht als ein Inverter, um das Ausgangssignal des invertie renden Leseverstärkers SA ohne Inversion aus zugeben.

Wenn andererseits einer der Ausgänge Y1, Y2 und Y3 des Y-Decodierers 3 betätigt ist und eine der Bitleitungen BL1, BL2 und BL3 ausgewählt ist, ist das Ausgangssignal der ODER-Schaltung OR2 "0", und demgemäß dient die Exklusiv- ODER-Schaltung EX1 als ein Inverter, um das Ausgangssignal des invertierenden Leseverstärkers SA, das aus zugeben ist, zu invertieren.

Es folgt eine Beschreibung einer charakteristischen Wirkung.

Da die Programmierung des ROM 4000 die gleiche wie die des ROM 3000 in Fig. 11 ist, wie sie zuvor beschrieben wor den ist, wird die gleiche Wirkung eines Verringerns der Wahrscheinlichkeit, daß ein Gleichstrom fließt, erzeugt, um dadurch einen Betrieb mit einer niedrigen Leistungsaufnahme sicherzustellen. Die Verbindung der Eingänge der ODER- Schaltung OR1 mit den Ausgängen Y1, Y2 und Y3 des Y-Deco dierers 3 in dem ROM 3000 wird in einer früheren Stufe des Herstellungsverfahrens durchgeführt, zum Beispiel in einem Schritt eines Verbindens von Leitern einer ersten Leiter schicht (eines ersten Aluminiumleiters) mit Transistoren. Andererseits wird die Verbindung der Eingänge der ODER- Schaltung OR2 mit den Ausgängen Y1, Y2 und Y3 des Y-Deco dierers 3 in dem ROM 4000 in einer späteren Stufe durchge führt, zum Beispiel in einem Programmierungsschritt.

Zum Beispiel werden ein Leiter, der sich von den Aus gängen Y0, Y1, Y2 und Y3 des Y-Decodierers 3 ausdehnt, und ein Leiter, der auf das Massepotential GND gelegt ist, auf der ersten Leiterschicht (dem ersten Aluminiumleiter) aus gebildet und darauf wird ein Leiter, der sich von den vier Eingängen der ODER-Schaltung OR2 ausdehnt, auf einer zwei ten Leiterschicht (einem zweiten Aluminiumleiter) mit einer sich dazwischen befindenden Isolationsschicht ausgebildet. Die Verbindung der vier Eingänge der ODER-Schaltung OR2 mit den Ausgängen Y0 bis Y3 des Y-Decodierers 3 wird in Über einstimmung mit der Programmierung der Speicherzellen in den ersten bis vierten Spalten bestimmt. In diesem Fall ist ein Durchgangsloch TH in der Isolationsschicht zwischen den Leiterschichten zur Verbindung vorgesehen und das Durch gangsloch TH ist mit einem Leitermaterial gefüllt, um eine Leitung sicherzustellen.

Somit ist es möglich, eine Verbindung der vier Eingänge der ODER-Schaltung OR2 durch den gleichen Programmierungs schritt wie dem im Stand der Technik zu bilden. Deshalb wird eine Erhöhung der Anzahl von Schritten und der Her stellungskosten, um die vorliegende Erfindung zu schaffen, verhindert.

Weiterhin ist es sicher, daß die Verbindung der Eingän ge der ODER-Schaltung OR2 einfach einer Vielfachheit von Programmen für Speicherzellen entsprechen kann. Zum Bei spiel können die zwei Eingänge an zwei Spalten angeschlos sen sein oder können an vier Spalten angeschlossen sein.

Nachfolgend erfolgt die Beschreibung eines fünften be vorzugten Ausführungsbeispiels der vorliegenden Erfindung.

Es folgt eine Beschreibung einer Ausgestaltung eines ROM 5000.

Es ist in dem vierten bevorzugten Ausführungsbeispiel beschrieben worden, daß der ROM 4000 die viereingängige ODER-Schaltung OR2 beinhaltet, deren vier Eingänge an die Ausgänge Y0 bis Y3 des Y-Decodierers 3 angeschlossen sind, um das Steuersignal einer Inversion/keiner Inversion durch ein Durchführen einer logischen Verknüpfung zu erzeugen, und deren Ausgang an den Eingang der Exklusiv-ODER-Schal tung EX1 angeschlossen ist. Unter jetziger Bezugnahme auf Fig. 14 wird der ROM 5000, der eine zweieingängige ODER- Schaltung OR3 anstelle der viereingängigen ODER-Schaltung OR2 verwendet, als das fünfte bevorzugte Ausführungsbei spiel beschrieben. In den ROM 5000 in Fig. 14 sind die gleichen Elemente wie bei dem ROM 3000 in Fig. 11 mit den gleichen Bezugszeichen bezeichnet und eine doppelte Be schreibung wird weggelassen.

In dem ROM 5000 in Fig. 14 ist einer der zwei Eingänge der ODER-Schaltung OR3 an den Ausgang Y0 des Y-Decodierers 3 angeschlossen und ist der andere Eingang auf das Massepo tential GND gelegt. Ein Ausgang der ODER-Schaltung OR3 ist an einen von zwei Eingängen einer Exklusiv-ODER-Schaltung EX2 angeschlossen und der andere Eingang ist auf das Ener gieversorgungspotential VDD gelegt. Ein Ausgang der Exklu siv-ODER-Schaltung EX2 ist an den Eingang der Exklusiv- ODER-Schaltung EX1 angeschlossen.

Es folgt eine Beschreibung einer Funktionsweise des ROM 5000.

Als nächstes wird eine Funktionsweise des ROM 5000 in Fig. 14 beschrieben. Wenn der Ausgang Y0 des Y-Decodierers 3 betätigt ist, um den Transistor C0 einzuschalten, der als eine Spaltenauswahleinrichtung CS dient, und die Bitleitung BL0 ausgewählt ist, anders ausgedrückt, die erste Spalte ausgewählt ist, ist das Ausgangssignal der ODER-Schaltung OR3 "1". Durch Aufnehmen des Ausgangssignals der ODER- Schaltung OR3 wird das Ausgangssignal der Exklusiv-ODER- Schaltung EX2 "0" und demgemäß dient die Exklusiv-ODER- Schaltung EX1 nicht als ein Inverter, um das Ausgangssignal des invertierenden Leseverstärkers SA ohne Inversion auszu geben.

Wenn andererseits einer der Ausgänge Y1, Y2 und Y3 des Y-Decodierers 3 betätigt ist und eine der Bitleitungen BL1, BL2 und BL3 ausgewählt ist, ist der Ausgang Y0 des Y-Deco dierers 3 "0" und demgemäß ist das Ausgangssignal der ODER- Schaltung OR3 "0". Durch Aufnehmen des Ausgangssignals der ODER-Schaltung OR3 wird das Ausgangssignal der Exklusiv- ODER-Schaltung EX2 "1" und demgemäß dient die Exklusiv- ODER-Schaltung EX1 als ein Inverter, um das Ausgangssignal des invertierenden Leseverstärkers SA, das auszugeben ist, zu invertieren.

Während Fig. 14 eine Ausgestaltung zeigt, in der die Exklusiv-ODER-Schaltung EX1 als ein Inverter dient, wenn irgendeine andere Spalte als die erste Spalte ausgewählt ist, zeigt Fig. 15 eine Ausgestaltung, in der die Exklusiv- ODER-Schaltung EX1 als ein Inverter dient, wenn irgendeine andere Spalte als die ersten und zweiten Spalten ausgewählt ist.

In dem ROM 5000 in Fig. 15 sind die zwei Eingänge der ODER-Schaltung OR3 an die Ausgänge Y0 bzw. Y1 des Y-Deco dierers 3 angeschlossen. Andere gestalterische Merkmale sind die gleichen wie die in Fig. 14 und eine doppelte Be schreibung wird weggelassen. Die Programmierung der Spei cherzellen in Fig. 15 ist zu der in Fig. 14 unterschied lich, ist aber nicht gezeigt.

Als nächstes wird eine Funktionsweise des ROM 5000 in Fig. 15 beschrieben. Wenn der Ausgang Y0 des Y-Decodierers 3 betätigt ist, um den Transistor C0 einzuschalten, der als eine Spaltenauswahleinrichtung CS dient, und die Bitleitung BL0 ausgewählt ist, anders ausgedrückt, die erste Spalte ausgewählt ist, ist das Ausgangssignal der ODER-Schaltung OR3 "1". Durch Aufnehmen des Ausgangssignals der ODER- Schaltung OR3 wird das Ausgangssignal der Exklusiv-ODER- Schaltung EX2 "0" und demgemäß dient die Exklusiv-ODER- Schaltung EX1 nicht als ein Inverter, um das Ausgangssignal des invertierenden Leseverstärkers SA ohne Inversion aus zu geben.

Auf eine ähnliche Weise ist, wenn der Ausgang Y1 des Y- Decodierers 3 betätigt ist, um den Transistor C1 einzu schalten, der als eine Spaltenauswahleinrichtung CS dient, und die Bitleitung BL1 ausgewählt ist, anders ausgedrückt, die zweite Spalte ausgewählt ist, das Ausgangssignal der ODER-Schaltung OR3 "1". Durch Aufnehmen des Ausgangssignals der ODER-Schaltung OR3 wird das Ausgangssignal der Exklu siv-ODER-Schaltung EX2 "0" und demgemäß dient die Exklusiv- ODER-Schaltung EX1 nicht als ein Inverter, um das Ausgangs signal des invertierenden Leseverstärkers SA ohne Inversion auszugeben.

Wenn andererseits entweder der Ausgang Y2 oder Y3 des Y-Decodierers 3 betätigt ist und entweder die Bitleitung BL2 oder BL3 ausgewählt ist, zeigen die Ausgänge Y0 und Y1 des Y-Decodierers 3 jeweils "0" an, und demgemäß ist das Ausgangssignal der ODER-Schaltung OR3 "0". Durch Aufnehmen des Ausgangssignals der ODER-Schaltung OR3 wird das Aus gangssignal der Exklusiv-ODER-Schaltung EX2 "1" und demge mäß dient die Exklusiv-ODER-Schaltung EX1 als ein Inverter, um das Ausgangssignal des invertierenden Leseverstärkers SA, das aus zugeben ist, zu invertieren.

Während Fig. 15 eine Ausgestaltung zeigt, in der die Exklusiv-ODER-Schaltung EX1 als ein Inverter dient, wenn irgendeine andere Spalte als die ersten und zweiten Spalten ausgewählt ist, zeigt Fig. 16 eine Ausgestaltung, in der die Exklusiv-ODER-Schaltung EX1 lediglich als ein Inverter dient, wenn die erste Spalte ausgewählt ist.

In dem ROM 5000 in Fig. 16 ist einer der zwei Eingänge der ODER-Schaltung OR3 an den Ausgang Y0 des Y-Decodierers 3 angeschlossen und ist der andere Eingang auf das Massepo tential GND gelegt. Andere gestalterische Merkmale sind die gleichen wie die in Fig. 14 und eine doppelte Beschreibung wird weggelassen. Die Programmierung der Speicherzellen in Fig. 16 ist zu der in Fig. 14 unterschiedlich, ist aber nicht gezeigt.

Als nächstes wird eine Funktionsweise des ROM 5000 in Fig. 16 beschrieben. Wenn der Ausgang Y0 des Y-Decodierers 3 betätigt ist, um den Transistor C0 einzuschalten, der als eine Spaltenauswahleinrichtung CS dient, und die Bitleitung BL0 ausgewählt ist, anders ausgedrückt, die erste Spalte ausgewählt ist, ist das Ausgangssignal der ODER-Schaltung OR3 "1". Durch Aufnehmen des Ausgangssignals der ODER- Schaltung OR3 wird das Ausgangssignal der Exklusiv-ODER- Schaltung EX2 "1" und demgemäß dient die Exklusiv-ODER- Schaltung EX1 als ein Inverter, um das Ausgangssignal des invertierenden Leseverstärkers SA, das auszugeben ist, zu invertieren.

Wenn andererseits einer der Ausgänge Y1 bis Y3 des Y- Decodierers 3 betätigt ist und eine der Bitleitungen BL1 bis BL3 ausgewählt ist, zeigt der Ausgang Y0 des Y-Decodie rers 3 "0" an, und demgemäß ist das Ausgangssignal der ODER-Schaltung OR3 "0". Durch Aufnehmen des Ausgangssignals der ODER-Schaltung OR3 wird das Ausgangssignal der Exklu siv-ODER-Schaltung EX2 "0" und demgemäß dient die Exklusiv- ODER-Schaltung EX1 nicht als ein Inverter, um das Aus gangssignal des invertierenden Leseverstärkers SA ohne In version auszugeben.

Es folgt eine Beschreibung einer charakteristischen Wirkung.

Der ROM 5000 erzielt die gleich Wirkung eines Verrin gerns der Wahrscheinlichkeit, daß ein Gleichstrom fließt, wie der ROM 4000, um einen Betrieb mit einer niedrigen Lei stungsaufnahme sicherzustellen. Da das Steuersignal einer Inversion/keiner Inversion durch ein Durchführen einer lo gischen Verknüpfung mit der zweieingängigen ODER-Schaltung OR3 und der Exklusiv-ODER-Schaltung EX2 in dem ROM 5000 auch dann durchgeführt wird, wenn die Auswahl der vier Spalten unter Verwendung der vier Ausgänge Y0 bis Y3 des Y- Decodierers 3 durchgeführt wird, können die ODER-Schaltung OR3 und der Y-Decodierer 3 mit zwei Leitern verbunden sein, wobei die Anzahl von ihnen die Hälfte der Anzahl der Spal ten ist.

Diese Ausgestaltung ist in einem Fall einer Erhöhung der Anzahl von Spalten vorteilhaft. Zum Beispiel können acht Spalten unter Verwendung einer viereingängigen ODER- Schaltung mit vier Leitern verbunden sein.

Mit einer hohen Integration eines Speichers verringert sich im allgemeinen der Abstand der Speicherzellen und ver ringert sich der Abstand der Spalten ebenso und demgemäß wird die Anordnung von Leitern zum Verbinden der ODER- Schaltung mit dem Y-Decodierer schwieriger. In einem sol chen Fall weist dieses bevorzugte Ausführungsbeispiel, wel ches eine Verringerung der Anzahl von Leitern zum Verbinden der ODER-Schaltung mit dem Y-Decodierer zuläßt, einen gro ßen Vorteil auf.

Obgleich die Speicherzelle, die den NMOS-Transistor be inhaltet, in den ersten bis fünften bevorzugten Ausfüh rungsbeispielen beschrieben worden ist, ist es weiterhin sicher, daß die Speicherzelle einen PMOS-Transistor bein halten kann.

Nachstehend erfolgt die Beschreibung eines sechsten be vorzugten Ausführungsbeispiels der vorliegenden Erfindung.

Es folgt eine Beschreibung einer Ausgestaltung eines ROM 6000.

Fig. 17 zeigt einen Stromlaufplan eines ROM 6000, wel cher eine Halbleiterspeichervorrichtung gemäß dem sechsten bevorzugten Ausführungsbeispiel der vorliegenden Erfindung ist. Der ROM 6000 in Fig. 17 ist ein Beispiel eines ROM, der ein CMOS-Gatearray eines Isolierschicht- bzw. Gateiso lationstyps verwendet, und die Speicherzellen des ROM 6000 sind in NMOS-Speicherzellen (Speicherzellen, die alle einen NMOS-Transistor beinhalten) und PMOS-Speicherzellen (Speicherzellen, die alle einen PMOS-Transistor beinhalten) unterteilt.

Ein Adressensignal wird durch die Wortleitungen WLN0 bis WLN3, die an die Ausgänge X0, X1, X2 bzw. X3 des X-De codierers 1 angeschlossen sind, an die NMOS-Speicherzellen angelegt. Andererseits wird das Adressensignal durch die Wortleitungen WLP0 bis WLP3, welche durch die Inverter schaltungen IV1, IV2, IV3 bzw. IV4 an die Ausgänge X0, X1, X2 bzw. X3 des X-Decodierers 1 angeschlossen sind, an die PMOS-Speicherzellen angelegt, da es notwendig ist, das Adressensignal (die Wortleitungslogik) zu invertieren.

Eine Speicherzellenleitung, die aus den Wortleitungen WLN0 bis WLN3, der Bitleitung BL0 und NMOS-Transistoren be steht, wird als die "erste Spalte" bezeichnet, und eine Speicherzellenleitung, die aus den Wortleitungen WLN0 bis WLN3, der Bitleitung BL2 und NMOS-Transistoren besteht, wird als die "zweite Spalte" bezeichnet. Eine Speicherzel lenleitung, die aus den Wortleitungen WLP0 bis WLP3, der Bitleitung BL1 und PMOS-Transistoren besteht, wird als die "dritte Spalte" bezeichnet, und eine Speicherzellenleitung, die aus den Wortleitungen WLP0 bis WLP3, der Bitleitung BL3 und PMOS-Transistoren besteht, wird als die "vierte Spalte" bezeichnet.

Die Bitleitungen BL0 und BL2 sind und die Sourceelek troden von NMOS-Transistoren C0 bzw. C2 angeschlossen und die Drainelektroden der Transistoren C0 und C2 sind gemein sam an einen Eingang eines invertierenden Leseverstärkers SA3 angeschlossen.

Die Bitleitungen BL1 und BL3 sind an die Drainelektro den von PMOS-Transistoren C1 bzw. C3 angeschlossen und die Sourceelektroden der Transistoren C1 und C3 sind gemeinsam an einen Eingang eines invertierenden Leseverstärkers SA4 angeschlossen.

Die NMOS-Transistoren C0 und C2 und die PMOS-Transisto ren C1 und C3 dienen als eine Spaltenauswahleinrichtung CS. Der Eingang des invertierenden Leseverstärkers SA3 ist durch einen Endwiderstand R3 auf das Energieversorgungspo tential VDD gelegt und der Eingang des invertierenden Lese verstärkers SA4 ist durch einen Endwiderstand R4 auf das Massepotential GND gelegt.

Die Gateelektroden der NMOS-Transistoren C0 und C2 sind an die Ausgänge Y0 bzw. Y2 des Y-Decodierers 3 angeschlos sen, welcher eine Y-Adresse bezeichnet, und die Gateelek troden der PMOS-Transistoren C1 und C3 sind durch Inverter schaltungen IV5 bzw. IV6 an die Ausgänge Y1 bzw. Y3 des Y- Decodierers 3 angeschlossen.

Die Speicherzellen in der ersten Spalte sind von links durch die Bezugszeichen M00, M10, M20 und M30 dargestellt. Die Speicherzellen in der zweiten Spalte sind von links durch die Bezugszeichen M02, M12, M22 und M32 dargestellt. Die Speicherzellen in der dritten Spalte sind von links durch die Bezugszeichen M01, M11, M21 und M31 dargestellt. Die Speicherzellen in der vierten Spalte sind von links durch-die Bezugszeichen M03, M13, M23 und M33 dargestellt.

In Fig. 17 sind ein Ausgang des invertierenden Lesever stärkers SA3 und ein Ausgang des invertierenden Lesever stärkers A4 an eine Auswahleinrichtung SL angeschlossen und ist ein Ausgang der Auswahleinrichtung SL an einen der zwei Eingänge einer Exklusiv-ODER-Schaltung EX1 angeschlossen.

Die Auswahleinrichtung SL dient als ein Schaltelement, um lediglich eines der Ausgangssignale der invertierenden Leseverstärker SA3 und SA4 durchzulassen, und ein -Schalt vorgang der Auswahleinrichtung SL wird durch ein Adressen signal YA0 gesteuert, das an den Y-Decodierer 3 angelegt wird.

In diesem Fall sind die NMOS-Speicherzellen an den in vertierenden Leseverstärker SA3 angeschlossen und sind die PMOS-Speicherzellen an den invertierenden Leseverstärker SA4 angeschlossen, da NMOS- und PMOS-Transistoren unter schiedliche Eigenschaften der Leseverstärker benötigen.

Eine Funktionsweise des Y-Decodierers 3 und der Schalt vorgang der Auswahleinrichtung SL wird nun beschrieben. Der Y-Decodierer 3 ist eine Vorrichtung zum Aufnehmen von zwei Adressensignalen YA0 und YA1 und zum Ausgeben eines Signals zu den Ausgängen Y0 bis Y3 des Y-Decodierers 3. Fig. 18 zeigt eine Wahrheitstabelle, die eine Beziehung zwischen den Adressensignalen YA0 und YA1 und den Ausgangssignalen Y0 bis Y3 des Y-Decodierers 3 darstellt.

Wie es aus Fig. 18 zu sehen ist, zeigt der Ausgang Y0 "1" an und zeigen die anderen "0" an, wenn beide Adressen signale YA0 und YA1 "0" anzeigen. Wenn das Adressensignal YA0 "1" anzeigt und das Adressensignal YA1 "0" anzeigt, zeigt der Ausgang Y1 "1" an und zeigen die anderen "0" an. Wenn das Adressensignal YA0 "0" anzeigt und das Adressensi gnal YA1 "1" anzeigt, zeigt der Ausgang Y2 "1" an und zei gen die anderen "0" an. Wenn beide Adressensignale YA0 und YA1 "1" anzeigen, zeigt der Ausgang Y3 "1" an und zeigen die anderen "0" an.

Demgemäß zeigt, wenn die erste Spalte ausgewählt ist, das heißt, wenn der Ausgang Y0 "1" anzeigt, das Adressensi gnal YA0 "0" an. Da es notwendig ist, daß das Ausgangssi gnal des invertierenden Leseverstärkers SA3 durch die Aus wahleinrichtung SL geht, wenn die erste Spalte ausgewählt ist, führt die Auswahleinrichtung SL ein Umschalten ihres Signalpfads derart durch, daß das Ausgangssignal des inver tierenden Leseverstärkers SA3 dadurch hindurchgehen kann. Der gleiche Vorgang wird durchgeführt, wenn die zweite Spalte ausgewählt ist.

Wenn andererseits die dritte Spalte ausgewählt ist, das heißt, der Ausgang Y1 "1" anzeigt, zeigt das Adressensignal YA0 "1" an. Da es notwendig ist, daß das Ausgangssignal des invertierenden Leseverstärkers SA4 durch die Auswahlein richtung SL geht, wenn die dritte Spalte ausgewählt ist, führt die Auswahleinrichtung SL ein Umschalten ihres Si gnalpfads derart durch, daß das Ausgangssignal des inver tierenden Leseverstärkers SA4 dadurch hindurchgehen kann. Der gleiche Vorgang wird durchgeführt, wenn die vierte Spalte ausgewählt ist.

Der andere Eingang der Exklusiv-ODER-Schaltung EX1 ist an einen Ausgang einer dreieingängigen negierten UND-Schal tung NA angeschlossen und ihre drei Eingänge sind an Gate signalleitungen der PMOS-Transistoren C1 bzw. C3 bzw. einen Ausgang einer zweieingängigen negierten ODER-Schaltung NR angeschlossen.

Einer der zwei Eingänge einer negierten ODER-Schaltung NR ist an die Gatesignalleitung des NMOS-Transistors C0 an geschlossen und der andere Eingang ist auf das Massepoten tial GND gelegt.

Es folgt eine Beschreibung einer Programmierung.

Als nächstes wird die Programmierung des ROM 6000 be schrieben. In der ersten Spalte des ROM 6000 in Fig. 17 ist die Gateelektrode eines NMOS-Transistors N1 der Speicher zelle M00 an die Wortleitung WLN0 angeschlossen (um ein/ausschaltbar steuerbar zu sein) und sind die Gateelek troden von NMOS-Transistoren anderer Speicherzellen auf das Massepotential GND gelegt (auf einen ausgeschalteten Zu stand festgelegt).

Auf eine ähnliche Weise ist in der zweiten Spalte die Gateelektrode eines NMOS-Transistors N6 der Speicherzelle M12 an die Wortleitung WLN1 angeschlossen (um ein/ausschaltbar steuerbar zu sein) und sind die Gatelek troden von NMOS-Transistoren anderer Speicherzellen auf das Massepotential GND gelegt (auf den ausgeschalteten Zustand festgelegt).

In der dritten Spalte ist die Gateelektrode eines PMOS- Transistors P3 der Speicherzelle M21 an die Wortleitung WLP2 angeschlossen (um ein/ausschaltbar steuerbar zu sein) und sind die Gateelektroden von PMOS-Transistoren anderer Speicherzellen auf das Energieversorgungspotential VDD ge legt (auf den ausgeschalteten Zustand festgelegt).

Auf eine ähnliche Weise ist in der vierten Spalte die Gateelektrode eines PMOS-Transistors P8 der Speicherzelle M33 an die Wortleitung WLP3 angeschlossen (um ein/ausschaltbar steuerbar zu sein) und sind die Gateelek troden von PMOS-Transistoren anderer Speicherzellen auf das Energieversorgungspotential VDD gelegt (auf den ausgeschal teten Zustand festgelegt).

Die Sourceelektroden der NMOS-Transistoren N1 bis N8 sind gemeinsam auf das Massepotential GND gelegt. Die Drainelektroden der NMOS-Transistoren N2 und N3 sind ge meinsam an die Bitleitung BL0 angeschlossen und die Drain elektroden der NMOS-Transistoren N5 und N6 und jene der NMOS-Transistoren N7 und N8 sind gemeinsam an die Bitlei tung BL2 angeschlossen.

Die Sourceelektroden der PMOS-Transistoren P1 bis P8 sind gemeinsam auf das Energieversorgungspotential VDD ge legt. Die Drainelektroden der PMOS-Transistoren P2 und P3 sind gemeinsam an die Bitleitung BL1 angeschlossen und die Drainelektroden der PMOS-Transistoren P5 und P6 und jene der PMOS-Transistoren P7 und P8 sind gemeinsam an die Bit leitung BL3 angeschlossen.

Diese Verbindung nutzt den vollen Vorteil des ROM, der Basiszelleneinheiten eines CMOS-Gatearrays eines Isolier schichttyps beinhaltet.

Fig. 19A zeigt einen Stromlaufplan der Speicherzellen des ROM 6000 und Fig. 19B zeigt eine Schaltungsgestaltungs ansicht der Speicherzellen in Fig. 19A, welche Basiszellen einheiten eines CMOS-Gatearray eines Isolierschichttyps be inhalten. In Fig. 19B sind die Gateelektroden der NMOS- Transistoren N1 bis N8 in einer oberen Stufe angeordnet und sind die Gateelektroden der PMOS-Transistoren P1 bis P8 in einer unteren Stufe angeordnet.

Der Source-Drain-Bereich ist außerhalb einer Schicht unter der Gateelektrode entlang der Richtung ihrer Länge ausgebildet. Eine Schicht, die den Source-Drain-Bereich be inhaltet, ist unter der Gateelektrode ausgebildet. Auf den Source-Drain-Bereichen sind die Source- und Drainelektroden ausgebildet, aber zur Vereinfachung nicht gezeigt.

Wenn in dieser Figur der Drainbereich auf einer linken Seite einer Schicht unter der Gateelektrode des NMOS-Tran sistors N1 ausgebildet ist, ist der Sourcebereich auf der rechten Seite der Schicht ausgebildet, wobei der Sourcebe reich des NMOS-Transistors N5 ebenso beinhaltet ist. Wenn die Sourceelektrode des NMOS-Transistors N1 und die Source elektrode des NMOS-Transistors N5 gemeinsam auf das Masse potential GND gelegt werden und die Gateelektrode des NMOS- Transistors N5 auf das Massepotential GND gelegt wird, wie es in Fig. 19A gezeigt ist, ist demgemäß der gemeinsame Sourcebereich der NMOS-Transistoren N1 und N5 mit einem Kontaktloch CH versehen und ist die Gateelektrode des NMOS- Transistors N5 ebenso mit einem Kontaktloch CH versehen, und dann wird ein Masse- bzw. GND-Leiter, welcher ein Lei ter einer ersten Leiterschicht (eines ersten Aluminiumlei ters) ist, auf beiden Kontaktlöchern ausgebildet.

In Fig. 19B ist der Drainbereich des NMOS-Transistors N1 durch das Kontaktloch CH an die Bitleitung BL0 ange schlossen, ist die Gateelektrode des NMOS-Transistors N1 an den Leiter der ersten Leiterschicht (des ersten Aluminium leiters) angeschlossen und ist der Leiter der ersten Lei terschicht durch das Kontaktloch TH an die Wortleitung WLN0 angeschlossen, welche ein Leiter einer zweiten Leiter schicht ist. Weiterhin sind andere Verbindungen ebenso un ter Verwendung der Kontaktlöcher CH und der Durchgangslö cher TH durchgeführt, werden aber nicht beschrieben.

Das Kontaktloch CH ist eine Öffnung, die auf einer Iso lationsschicht ausgebildet ist, um die Elektrode und den Halbleiterbereich an den Leiter anzuschließen. Das Durch gangsloch TH ist eine Öffnung, die auf der Isolations schicht ausgebildet ist, um eine Verbindung zwischen den Leitern, zum Beispiel dem Leiter der ersten Leiterschicht (dem ersten Aluminiumleiter) und dem Leiter der zweiten Leiterschicht (dem zweiten Aluminiumleiter), zu bilden. In Fig. 19B stellen leere Quadrate die Kontaktlöcher CH dar und stellen Quadrate, die ein Kreuz (×) enthalten, die Durchgangslöcher TH dar.

Die vorhergehende Verbindung, die gemeinsame Leiter in tegriert, nutzt den vollen Vorteil des ROM, der Basiszel leneinheiten eines CMOS-Gatearray eines Isolierschichttyps beinhaltet.

Da die Verbindung der Elektrode und des Halbleiterbe reichs mit den Leitern durch die Kontaktlöcher CH gebildet ist, kann weiterhin die Verbindung durch ledigliches Ändern einer Anordnung der Kontaktlöcher CH ohne ein Ändern der Gestaltung der Leiter geändert werden. Dies ist ebenso ein charakteristisches Merkmal des ROM, der die Basiszellenein heiten des CMOS-Gatearray eines Isolierschichttyps beinhal tet.

Es folgt eine Beschreibung einer Funktionsweise des ROM 6000.

Als nächstes wird die Funktionsweise des ROM 6000 in Fig. 17 beschrieben. Wenn der Ausgang Y0 des Y-Decodierers 3 betätigt ist, um den NMOS-Transistor C0 einzuschalten, der als eine Spaltenauswahleinrichtung CS dient, und die Bitleitung BL0 ausgewählt ist, anders ausgedrückt, die er ste Spalte ausgewählt ist, geht das Ausgangssignal des in vertierenden Leseverstärkers SA3 durch die Auswahleinrich tung SL, wie es vorhergehend beschrieben worden ist, und wird an einen der zwei Eingänge der Exklusiv-ODER-Schaltung EX1 angelegt. Der gleiche Vorgang wird durchgeführt, wenn der Ausgang Y2 das Y-Decodierers 3 betätigt ist und die zweite Spalte ausgewählt ist.

Wenn die erste Spalte ausgewählt ist, zeigt der Ausgang Y0 des Y-Decodierers 3 "1" an und demgemäß wird das Aus gangssignal der negierten ODER-Schaltung NR "0". Anderer seits zeigen die Gatesignale von den PMOS-Transistoren C1 und C3 jeweils "1" an und demgemäß wird das Ausgangssignal der negierten UND-Schaltung NA "1".

Durch Aufnehmen des Ausgangssignals der negierten UND- Schaltung NA dient die Exlusiv-ODER-Schaltung EX1 als ein Inverter, um das Ausgangssignal des invertierenden Lesever stärkers SA3, das auszugeben ist, zu invertieren.

Wenn die zweite Spalte ausgewählt ist, zeigt der Aus gang Y0 des Y-Decodierers 3 "0" an und demgemäß wird das Ausgangssignal der negierten ODER-Schaltung NR "1". Die Gatesignale von den PMOS-Transistoren C1 und C3 zeigen je weils "1" an und demgemäß wird das Ausgangssignal der ne gierten UND-Schaltung NA "0". Durch Aufnehmen des Ausgangs signals der negierten UND-Schaltung NA dient die Exklusiv- ODER-Schaltung EX1 nicht als ein Inverter, um das Ausgangs signal des invertierenden Leseverstärkers SA3 ohne Inver sion auszugeben.

Wenn der Ausgang Y1 des Y-Decodierers 3 betätigt ist, um den PMOS-Transistor C1 einzuschalten, der als eine Spal tenauswahleinrichtung CS dient, und die Bitleitung BL1 aus gewählt ist, anders ausgedrückt, die dritte Spalte ausge wählt ist, geht das Ausgangssignal des invertierenden Lese verstärkers SA4 durch die Auswahleinrichtung SL, wie es zu vor beschrieben worden ist, und wird an einen der zwei Ein gänge der Exklusiv-ODER-Schaltung EX1 angelegt. Der gleiche Vorgang wird durchgeführt, wenn der Ausgang Y3 des Y-Deco dierers 3 betätigt ist und die vierte Spalte ausgewählt ist.

Wenn die dritte Spalte ausgewählt ist, zeigt der Aus gang Y0 des Y-Decodierers 3 "0" an und demgemäß wird das Ausgangssignal der negierten ODER-Schaltung NR "1". Das Gatesignal von dem PMOS-Transistor C1 zeigt "0" an und das Gatesignal von dem PMOS-Transistor C3 zeigt "1" an und dem gemäß wird das Ausgangssignal der negierten UND-Schaltung NA "1". Durch Aufnehmen des Ausgangssignals der negierten UND-Schaltung NA dient die Exklusiv-ODER-Schaltung EX1 als ein Inverter, um das Ausgangssignal des invertierenden Le severstärker SA4, das auszugeben ist, zu invertieren.

Wenn die vierte Spalte ausgewählt ist, zeigt der Aus gang Y0 des Y-Decodierers 3 "0" an und demgemäß wird das Ausgangssignal der negierten ODER-Schaltung NR "1". Das Gatesignal von dem PMOS-Transistor C1 zeigt "1" an und das Gatesignal von dem PMOS-Transistor C3 zeigt "0" an und dem gemäß wird das Ausgangssignal der negierten UND-Schaltung NA "1". Durch Aufnehmen des Ausgangssignals der negierten UND-Schaltung NA dient die Exklusiv-ODER-Schaltung EX1 als ein Inverter, um das Ausgangssignal des invertierenden Le severstärkers SA4, das auszugeben ist, zu invertieren.

Während Fig. 17 eine Ausgestaltung zeigt, in der die Exklusiv-ODER-Schaltung EX1 nicht als ein Inverter dient, wenn die zweite Spalte aus gewählt ist, zeigt Fig. 20 nun eine Ausgestaltung, in der die Exklusiv-ODER-Schaltung EX1 nicht als ein Inverter dient, wenn die vierte Spalte ausge wählt ist.

In dem ROM 6000 in Fig. 20 ist an die drei Eingänge der negierten UND-Schaltung NA die Gatesignalleitung des PMOS- Transistors C1 angeschlossen, das Energieversorgungspoten tial VDD angelegt bzw. der Ausgang der negierten ODER- Schaltung NR angeschlossen.

Die zwei Eingänge der negierten ODER-Schaltung NR sind an die Gatesignalleitungen der NMOS-Transistoren C0 und C2 angeschlossen. Andere gestalterische Merkmale sind die gleichen wie jene in Fig. 17 und eine doppelte Beschreibung wird weggelassen. Weiterhin ist die Programmierung der Speicherzellen unterschiedlich zu der in Fig. 17, aber nicht gezeigt.

Als nächstes wird eine Funktionsweise des ROM 6000 in Fig. 20 beschrieben. Wenn der Ausgang Y3 des Y-Decodierers 3 betätigt ist, um den PMOS-Transistor C3 einzuschalten, der als eine Spaltenauswahleinrichtung CS dient, und die Bitleitung BL3 betätigt ist, anders ausgedrückt, die vierte Spalte ausgewählt ist, wird das Ausgangssignal der negier ten NOR-Schaltung NR "1". Demgemäß zeigen alle Eingänge der negierten UND-Schaltung NA "1" an und das Ausgangssignal der negierten UND-Schaltung NA wird "0". Durch Aufnehmen des Ausgangssignals der negierten UND-Schaltung NA dient die Exklusiv-ODER-Schaltung EX1 nicht als ein Inverter, um das Ausgangssignal des invertierten Leseverstärkers SA4 oh ne Inversion auszugeben.

Wenn andererseits einer der Ausgänge Y0 bis Y2 des Y- Decodierers 3 betätigt ist und eine der Bitleitungen BL0 bis BL2 ausgewählt ist, wird das Ausgangssignal der negier ten UND-Schaltung NA "1". Durch Aufnehmen des Ausgangssi gnals der negierten UND-Schaltung NA dient die Exklusiv- ODER-Schaltung EX1 als ein Inverter, um das Ausgangssignal des invertierenden Leseverstärkers SA3 oder SA4, das auszu geben ist, zu invertieren.

Während Fig. 20 eine Ausgestaltung zeigt, in der die Exklusiv-ODER-Schaltung EX1 nicht als ein Inverter dient, wenn die vierte Spalte ausgewählt ist, zeigt Fig. 21 nun eine Ausgestaltung, in der die Exklusiv-ODER-Schaltung EX1 nicht als ein Inverter dient, wenn die ersten und dritten Spalten ausgewählt sind.

In dem ROM 6000 in Fig. 21 sind die drei Eingänge der negierten UND-Schaltung NA auf das Energieversorgungspoten tial VDD gelegt, an die Gatesignalleitung des PMOS-Transi stors C3 angeschlossen bzw. an den Ausgang der negierten ODER-Schaltung NR angeschlossen.

Einer der zwei Eingänge der negierten UND-Schaltung NR ist auf das Massepotential GND gelegt und der andere Ein gang ist an die Gatesignalleitung des NMOS-Transistors C2 angeschlossen. Andere gestalterische Merkmale sind die gleichen wie jene in Fig. 17 und eine doppelte Beschreibung wird weggelassen. Weiterhin ist die Programmierung der Speicherzellen unterschiedlich zu der in Fig. 17, aber nicht gezeigt.

Als nächstes wird eine Funktionsweise des ROM 6000 in Fig. 21 beschrieben. Wenn der Ausgang Y0 des Y-Decodierers 3 betätigt ist, um den NMOS-Transistor C0 einzuschalten, der als eine Spaltenauswahleinrichtung CS dient, und die Bitleitung BL0 ausgewählt ist, anders ausgedrückt, die er ste Spalte ausgewählt ist, wird das Ausgangssignal der ne gierten ODER-Schaltung NR "1". Demgemäß zeigen alle Eingän ge der negierten UND-Schaltung NA "1" an und der Ausgang der negierten UND-Schaltung NA wird "0". Durch Aufnehmen des Ausgangssignals der negierten UND-Schaltung NA dient die Exklusiv-ODER-Schaltung EX1 nicht als ein Inverter, um das Ausgangssignal des invertierenden Leseverstärkers SA3 ohne Inversion auszugeben.

Wenn der Ausgang Y1 des Y-Decodierers 3 betätigt ist, um den PMOS-Transistor C1 einzuschalten, der als eine Spal tenauswahleinrichtung CS dient, und die Bitleitung BL1 aus gewählt ist, anders ausgedrückt die dritte Spalte ausge wählt ist, wird das Ausgangssignal der negierten ODER- Schaltung NR "1". Demgemäß zeigen alle Eingänge der negier ten UND-Schaltung NA "1" an und das Ausgangssignal der ne gierten UND-Schaltung NA wird "0". Durch Aufnehmen des Aus gangssignals der negierten UND-Schaltung NA dient die Ex klusiv-ODER-Schaltung EX1 nicht als ein Inverter, um das Ausgangssignal des invertierenden Leseverstärkers SA4 ohne Inversion auszugeben.

Wenn andererseits entweder der Ausgang Y2 oder Y3 des Y-Decodierers 3 betätigt ist und entweder die Bitleitung BL2 oder BL3 ausgewählt ist, wird das Ausgangssignal der negierten UND-Schaltung NA "1". Durch Aufnehmen des Aus gangssignals der negierten UND-Schaltung NA dient die Ex klusiv-ODER-Schaltung EX1 als ein Inverter, um das Aus gangssignal des invertierenden Leseverstärkers SA3 oder SA4, das auszugeben ist, zu invertieren.

Es folgt eine Beschreibung einer charakteristischen Wirkung.

Der ROM, der ein CMOS-Gatearray eines Isolierschicht typs beinhaltet, erzielt sowohl eine Verringerung der Wahr scheinlichkeit, daß ein Gleichstrom fließt, um einen Be trieb mit einer niedrigen Leistungsaufnahme sicherzustel len, als auch eine hohe Integration.

Nachstehend erfolgt die Beschreibung eines siebten be vorzugten Ausführungsbeispiels der vorliegenden Erfindung.

Es folgt eine Beschreibung einer Ausgestaltung eines ROM 7000.

In den NMOS-Speicherzellen des ROM 6000 des sechsten bevorzugten Ausführungsbeispiels, das in den Fig. 17 bis 21 gezeigt ist, sind die Drainelektroden der NMOS-Transi storen N2 und N3 gemeinsam an die Bitleitung BL0 ange schlossen und sind die Drainelektroden der NMOS-Transisto ren N5 und N6 und jene der NMOS-Transistoren N7 und N8 ge meinsam an die Bitleitung BL2 angeschlossen. In den PMOS- Speicherzellen sind die Drainelektroden der PMOS-Transisto ren P2 und P3 gemeinsam an die Bitleitung BL1 angeschlossen und sind die Drainelektroden der PMOS-Transistoren P5 und P6 und jene der NMOS-Transistoren P7 und P8 gemeinsam an die Bitleitung BL3 angeschlossen. Somit sind die Source- und Drainelektroden aller Transistoren an die Bitleitungen angeschlossen.

Fig. 22A zeigt einen Stromlaufplan von Speicherzellen eines ROM 7000, welcher eine Halbleiterspeichervorrichtung gemäß dem siebten bevorzugten Ausführungsbeispiel der vor liegenden Erfindung ist. Andere gestalterische Merkmale sind die gleichen wie jene des ROM 6000 und werden wegge lassen.

In dem ROM 7000 in Fig. 22A sind die Drainelektroden von NMOS-Transistoren N2, N3 und N4 nicht an die Bitleitung BL0 angeschlossen und sind die Drainelektroden von NMOS- Transistoren N7 und N8 nicht an die Bitleitung BL2 ange schlossen. Die Drainelektroden von PMOS-Transistoren P1 und P4 sind nicht an die Bitleitung BL1 angeschlossen und die Drainelektroden von PMOS-Transistoren P5 und P6 sind nicht an die Bitleitung BL3 angeschlossen. Somit weist mehr als die Hälfte der Speicherzellen Transistoren auf, deren Drainelektroden nicht an die Bitleitungen angeschlossen sind.

Die Transistoren, deren Drainelektroden nicht gemeinsam an die Bitleitungen angeschlossen sind, weisen Gateelektro den auf, welche auf das Massepotential GND oder das Ener gieversorgungspotential VDD gelegt sind, wobei sie sich in einem aus geschalteten Zustand befinden, wobei jeder von ih nen eine Speicherzelle bildet, die keinen Gleichstrom zwi schen der Source und dem Drain leitet, wenn sie ausgewählt ist.

Fig. 22B zeigt eine Schaltungsgestaltungsansicht der Speicherzellen in Fig. 22A, welche Basiszelleneinheiten ei nes CMOS-Gatearrays eines Isolierschichttyps beinhalten.

Wenn die Drainelektrode eines Transistors nicht an eine Bitleitung angeschlossen ist, ist kein Kontaktloch CH zwi schen dem Source-Drain-Bereich und der Bitleitung vorgese hen, wie es in Fig. 22B gezeigt ist. Zum Beispiel ist kein Kontaktloch CH vorgesehen, um eine elektrische Verbindung zwischen dem gemeinsamen Drainbereich von N-Kanal-Transi storen N2 und N3 und der Bitleitung BL0 zu bilden, welche der Leiter der ersten Leiterschicht (des ersten Aluminium leiters) ist, die auf dem gemeinsamen Drainbereich ausge bildet ist. Andere ähnliche Abschnitte weisen ebenso kein Kontaktloch auf.

Es folgt eine Beschreibung einer charakteristischen Wirkung.

Diese Ausgestaltung stellt eine Isolation einer Kapazi tät in der Source und dem Drain des Transistors sicher, welcher eine Speicherzelle bildet, die keinen Gleichstrom zwischen der Source und dem Drain leitet, wenn sie ausge wählt ist, wodurch ein Ladungs/Entladungsstrom verringert wird, um einen Betrieb mit einer niedrigen Leistungsauf nahme zu erzielen und eine Kapazität der Bitleitung zu ver ringern, um einen Hochgeschwindigkeitszugriff auf die Spei cherzelle zu erzielen.

Nachstehend erfolgt die Beschreibung eines achten be vorzugten Ausführungsbeispiels der vorliegenden Erfindung.

Es folgt eine Beschreibung eines ROM 8000.

Fig. 23 zeigt einen Stromlaufplan des ROM 8000, welches eine Halbleiterspeichervorrichtung gemäß dem achten bevor zugten Ausführungsbeispiel der vorliegenden Erfindung ist. Der ROM 8000 in Fig. 23 ist ein Beispiel eines ROM, der ein CMOS-Gatearray eines Isolierschichttyps beinhaltet, und die Speicherzellen des ROM 8000 sind in NMOS-Speicherzellen (Speicherzellen, die alle einen NMOS-Transistor beinhalten) und PMOS-Speicherzellen (Speicherzellen, die alle einen PMOS-Transistor beinhalten) unterteilt.

Ein Adressensignal wird durch die Wortleitungen WLN0 bis WLN3, die an die Ausgänge X0, X1, X2 bzw. X3 des X-De codierers 1 angeschlossen sind, an die NMOS-Speicherzellen angelegt. Andererseits wird das Adressensignal durch die Wortleitungen WLP0 bis WLP3, welche durch Inverterschaltun gen IV1, IV2, IV3 bzw. IV4 an die Ausgänge X0, X1, X2 bzw. X3 des X-Decodierers 1 angeschlossen sind, an die PMOS- Speicherzellen angelegt, da es notwendig ist, das Adressen signal (die Wortleitungslogik) zu invertieren.

Weiterhin wird das Adressensignal durch Bitleitungen BL0N und BL1N an die NMOS-Speicherzellen angelegt und durch Bitleitungen BL0P und BL1P an die PMOS-Speicherzellen ange legt.

Die Bitleitungen BL0N und BL1N sind an Sourceelektroden von NMOS-Transistoren C0N bzw. C1N angeschlossen und die Drainelektroden von NMOS-Transistoren C0N und C1N sind ge meinsam an den Eingang des invertierenden Leseverstärkers SA angeschlossen.

Die Bitleitungen BL0P und BL1P sind an Drainelektroden von PMOS-Transistoren C0P bzw. C1P angeschlossen und die Sourceelektroden der PMOS-Transistoren C0P und C1P sind ge meinsam an den Eingang des invertierenden Leseverstärker SA angeschlossen.

Die Gateelektroden des NMOS-Transistors C1N und des PMOS-Transistors C0P sind an eine Adressensignalleitung AL1 angeschlossen, die das Adressensignal YA0 aufnimmt, und die Gateelektroden des NMOS-Transistors C0N und des PMOS-Tran sistors C1P sind an eine Adressensignalleitung AL2 ange schlossen, die sich durch eine Inverterschaltung V7 von der Adressensignalleitung AL1 ausdehnt. Die NMOS-Transistoren C0N und C1N und die PMOS-Transistoren C0P und C1P dienen als die Spaltenauswahleinrichtung CS.

Ein Ausgang des invertierenden Leseverstärkers SA ist an einen der zwei Eingänge der Exklusiv-ODER-Schaltung EX1 angeschlossen und der andere Eingang ist an die Adressensi gnalleitung AL1 angeschlossen.

Die NMOS-Transistoren in einer Speicherzellenleitung (Spalte), die aus den Wortleitungen WLN0 bis WLN3, der Bit leitung B10N und NMOS-Transistoren besteht, und die PMOS- Transistoren in einer Speicherzellenleitung (Spalte) die aus den Wortleitungen WLP0 bis WLP3, der Bitleitung BL0P und PMOS-Transistoren besteht, arbeiten in Paaren und des halb werden die zwei Speicherzellenreihen zusammen als das "erste Spaltenpaar" bezeichnet. Die NMOS-Transistoren in einer Speicherzellenleitung (Spalte), die aus den Wortlei tungen WLN0 bis WLN3, der Bitleitung BL1N und NMOS-Transi storen besteht, und die PMOS-Transistoren in einer Spei cherzellenleitung (Spalte), die aus den Wortleitungen WLP0 bis WLP3, der Bitleitung BL1P und PMOS-Transistoren be steht, arbeiten in Paaren und deshalb werden die zwei Spei cherzellenreihen zusammen als das "zweite Spaltenpaar" be zeichnet.

In dem ersten Spaltenpaar sind die NMOS-Speicherzellen von links durch die Bezugszeichen N00, N10, N20 und N30 dargestellt und sind die PMOS-Speicherzellen von links durch die Bezugszeichen P00, P10, P20 und P30 dargestellt. In dem zweiten Spaltenpaar sind die NMOS-Speicherzellen von links durch die Bezugszeichen N01, N11, N21 und N31 darge stellt und sind die PMOS-Speicherzellen von links durch die Bezugszeichen P01, P11, P21 und P31 dargestellt.

Es folgt eine Beschreibung einer Programmierung.

Als nächstes wird die Programmierung des ROM 8000 be schrieben. In dem ersten Spaltenpaar des ROM 8000 in Fig. 23 ist die Gateelektrode des NMOS-Transistors N1 der Spei cherzelle N00 auf das Massepotential GND gelegt (auf den ausgeschalteten Zustand festgelegt) und sind die Gateelek troden von NMOS-Transistoren anderer NMOS-Speicherzellen an die Wortleitungen angeschlossen (um ein/ausschaltbar steu erbar zu sein). Die Gateelektrode des PMOS-Transistors P1 der Speicherzelle P00 ist an die Wortleitung WLP0 ange schlossen (um ein/ausschaltbar steuerbar zu sein) und die Gateelektroden von PMOS-Transistoren anderer PMOS-Speicher zellen sind auf das Energieversorgungspotential VDD gelegt (auf den ausgeschalteten Zustand festgelegt).

In dem zweiten Spaltenpaar ist die Gateelektrode des NMOS-Transistors N6 der Speicherzelle N11 auf das Massepo tential GND gelegt (auf den ausgeschalteten Zustand festge legt) und sind die Gateelektroden von NMOS-Transistoren an derer NMOS-Speicherzellen an die Wortleitungen angeschlos sen (um ein/ausschaltbar steuerbar zu sein). Die Gateelek trode des PMOS-Transistors P6 der Speicherzelle P11 ist an die Wortleitung WLP1 angeschlossen (um ein/ausschaltbar steuerbar zu sein) und die Gateelektroden von PMOS-Transi storen anderer PMOS-Speicherzellen sind auf das Energiever sorgungspotential VDD gelegt (auf den ausgeschalteten Zu stand festgelegt).

Die Sourceelektroden der NMOS-Transistoren N1 bis N8 sind gemeinsam auf das Massepotential GND gelegt und die Drainelektroden NMOS-Transistoren N2 und N3 sind an die Bitleitung BL0N angeschlossen. Die Drainelektroden der NMOS-Transistoren N5 und N6 sind gemeinsam an die Bitlei tung BL1N angeschlossen und die Drainelektroden der NMOS- Transistoren N7 und N8 sind gemeinsam an die Bitleitung BL1N angeschlossen.

Die Sourceelektroden der PMOS-Transistoren P1 bis P8 sind gemeinsam auf das Energieversorgungspotential VDD ge legt und die Drainelektroden der PMOS-Transistoren P2 und P3 sind nicht an die Bitleitung BL0P angeschlossen. Die Drainelektroden der PMOS-Transistoren P5 und P6 sind ge meinsam an die Bitleitung BL1P angeschlossen und die Drain elektroden der PMOS-Transistoren P7 und P8 sind nicht ge meinsam an die Bitleitung BL1P angeschlossen.

Es folgt eine Beschreibung einer Funktionsweise des ROM 8000.

Als nächstes wird die Funktionsweise des ROM 8000 in Fig. 23 beschrieben. Wenn das Adressensignal YA0 "0" an zeigt, sind der NMOS-Transistor C0N und der PMOS-Transistor C0P, die als Spaltenauswahleinrichtung CS dienen, einge schaltet, um die Bitleitungen BL0N und BL0P auszuwählen, das heißt, das erste Spaltenpaar auszuwählen.

Dann leitet, wenn zum Beispiel die Speicherzellen N00 und P00 ausgewählt sind, der PMOS-Transistor P1 einen Gleichstrom, aber der NMOS-Transistor N1 tut dies nicht. Demgemäß wird das Eingangssignal des invertierenden Lese verstärkers SA das Energieversorgungspotential VDD, das heißt, "1", und sein Ausgangssignal wird "0".

Wenn die Speicherzellen N10 und P10 ausgewählt sind, leitet der NMOS-Transistor N2 einen Gleichstrom, aber der PMOS-Transistor P2 tut dies nicht. Demgemäß wird das Ein gangssignal des invertierenden Leseverstärkers SA das Mas sepotential GND, das heißt, "0", und sein Ausgang wird "1".

Da das Adressensignal YA0 "0" anzeigt, dient die Exklu siv-ODER-Schaltung EX nicht als ein Inverter, um das Aus gangssignal des invertierenden Leseverstärkers SA ohne In version aus zugeben. Somit werden die Daten in dem ersten Spaltenpaar ausgegeben, ohne geändert zu werden.

Wenn andererseits das Adressensignal YA0 "1" anzeigt, schalten sich der NMOS-Transistor C1N und der PMOS-Transi stor C1P, die als eine Spaltenauswahleinrichtung CS dienen, ein, um die Bitleitungen BL1N und BL1P auszuwählen, das heißt, das zweite Spaltenpaar auszuwählen.

Dann leitet, wenn zum Beispiel die Speicherzellen N01 und P01 ausgewählt sind, der NMOS-Transistor N5 einen Gleichstrom, aber der PMOS-Transistor P5 tut dies nicht. Demgemäß wird das Eingangssignal des invertierenden Lese verstärkers SA "0" und sein Ausgang wird "1".

Da das Adressensignal YA0 "1" anzeigt, dient die Exklu siv-ODER-Schaltung EX als ein Inverter, um das Ausgangssi gnal des invertierenden Leseverstärkers SA, das aus zugeben ist, zu invertieren. Somit werden die Daten in dem zweiten Spaltenpaar ausgegeben, die invertiert sind.

Fig. 23 stellt einen Fall dar, in dem die Exklusiv- ODER-Schaltung EX als ein Inverter dient, wenn das zweite Spaltenpaar ausgewählt ist. Wenn der andere Eingang der Ex klusiv-ODER-Schaltung EX an die Adressensignalleitung AL2 angeschlossen ist, dient die Exklusiv-ODER-Schaltung EX als ein Inverter, wenn das erste Spaltenpaar ausgewählt ist.

Wenn der andere Eingang der Exklusiv-ODER-Schaltung EX auf das Energieversorgungspotential VDD gelegt ist, dient weiterhin die Exklusiv-ODER-Schaltung EX als ein Inverter in beiden Fällen von Auswahlen des ersten Spaltenpaars und des zweiten Spaltenpaars, und wenn der andere Eingang der Exklusiv-ODER-Schaltung EX auf das Massepotential GND ge legt ist, dient die Exklusiv-ODER-Schaltung EX in keinem Fall von Auswahlen des ersten Spaltenpaars oder des zweiten Spaltenpaars als Inverter.

Fig. 24A zeigt einen Stromlaufplan der Speicherzellen des ROM 8000 und Fig. 24B zeigt eine Schaltungsgestaltungs ansicht der Speicherzellen in Fig. 24A, welche Basiszellen einheiten eines COMS-Gatearray eines Isolierschichttyps be inhalten.

Ähnlich dem ROM 7000 in Fig. 22A weisen die Transisto ren, von denen alle eine Speicherzelle bilden, die keinen Gleichstrom zwischen der Source und dem Drain leitet, wenn sie ausgewählt ist, Drainelektroden auf, welche in dieser Figur nicht an die Bitleitungen angeschlossen sind. Während die Anzahl von NMOS-Transistoren, welche nicht an die Bit leitungen angeschlossen sind, und die Anzahl von PMOS-Tran sistoren, welche nicht an die Bitleitungen angeschlossen sind, in dem ROM 7000 weitestgehend die gleiche ist, ist verglichen mit den NMOS-Transistoren eine kleinere Anzahl von PMOS-Transistoren in dem ROM 8000 an die Bitleitungen angeschlossen.

Dies ergibt sich aus dem Unterschied einer Strombelast barkeit zwischen einem NMOS-Transistor und einem PMOS-Tran sistor. Anders ausgedrückt, der PMOS-Transistor benötigt eine größere Source-Drain-Kapazität als die des NMOS-Tran sistors, wenn eine gleiche Stromhöhe in sowohl den NMOS- als auch PMOS-Transistoren erzeugt wird. Eine der früheren Notwendigkeiten ist, daß der NMOS-Transistor und der PMOS- Transistor das gleiche Betriebsverhalten aufweisen sollten, um das gleiche Anstiegs- und Abfallverhalten zu erzielen. Aus diesem Grund wird die Basiszelleneinheit eines CMOS- Gatearrays hergestellt, bei welcher die Source-Drain-Kapa zität des PMOS-Transistors größer als die des NMOS-Transi stors ist. Fig. 24B zeigt eine Gestaltungsansicht der Schaltung, die solche Basiszelleneinheiten eines CMOS-Gate arrays verwendet.

In Fig. 24B ist, um auszudrücken, daß die Source-Drain- Kapazität des PMOS-Transistors größer ist, die Gateelek trode des PMOS-Transistors größer gezeichnet.

In diesem Fall entsteht ein Problem, daß sich eine Ka pazität der Bitleitungen für die PMOS-Speicherzellen auf grund einer größeren Höhe der Source-Drain-Kapazität des PMOS-Transistors erhöht. Die Erhöhung der Kapazität der Bitleitung bewirkt eine höhere Leistungsaufnahme und einen Niedergeschwindigkeitszugriff auf die Speicherzelle.

Es folgt eine Beschreibung einer charakteristischen Wirkung.

Die Ausgestaltung aufweisend, in der einer der Eingänge der Exklusiv-ODER-Schaltung EX, welcher nicht an den inver tierenden Leseverstärker SA angeschlossen ist, so ange schlossen ist, daß die Anzahl von PMOS-Transistoren, deren Drainelektroden an die Bitleitungen angeschlossen sind, verringert ist, kann die Halbleiterspeichervorrichtung des achten bevorzugten Ausführungsbeispiels die Erhöhung der Kapazität der Bitleitungen für die PMOS-Speicherzellen un terdrücken und weiterhin eine Erhöhung einer Kapazität ei nes Bitleitungspaars unterdrücken, das aus einer Bitleitung für die NMOS-Speicherzellen und einer Bitleitung für die PMOS-Speicherzellen besteht, wodurch ein Betrieb mit einer niedrigen Leistungsaufnahme und ein Hochgeschwindigkeitszu griff auf die Speicherzelle sichergestellt wird.

Es folgt eine Beschreibung einer Abänderung.

Die ersten bis achten bevorzugten Ausführungsbeispiele sind unter der Bedingung beschrieben worden, daß die Zu griffe auf die Speicherzellen mit einer gleichen Wahr scheinlichkeit durchgeführt werden. Es kann einen Fall ge ben, in dem sich die Wahrscheinlichkeit eines Zugriffs auf die Speicherzellen abhängig von den Speicherzellen ändert.

Zum Beispiel ist es in der ersten Spalte, auch dann, wenn lediglich eine einzige Speicherzelle einen Gleichstrom leitet, wenn sie ausgewählt ist, wenn die Wahrscheinlich keit eines Zugriffs auf diese Speicherzelle mehr als 50% beträgt, wenn die Speicherzelle ohne Inversion mit den Solldaten programmiert ist, notwendig, die invertierte Pro grammierung dieser Speicherzelle durchzuführen. Aus diesem Grund wird die Wahrscheinlichkeit eines Zugriffs auf die Speicherzelle, wenn die Speicherzelle mit den Solldaten oh ne Inversion programmiert ist, im voraus durch eine logi sche Simulation berechnet. Dann ist es, wenn es berechnet wird, daß die Wahrscheinlichkeit, daß ein Gleichstrom fließt, in der gesamten Spalte mehr als 50% beträgt, not wendig, eine invertierte Programmierung der Speicherzellen in der Spalte durchzuführen.

Somit ist es auch dann, wenn sich die Wahrscheinlich keit eines Zugriffs abhängig von der Speicherzelle ändert, ebenso möglich, einen Gleichstrom zu verringern, der in dem Transistor fließt, und deshalb wird eine Wirkung eines Her absetzens der Leistungsaufnahme erzielt.

In der vorhergehenden Beschreibung ist eine Halbleiter speichervorrichtung offenbart worden, bei der eine Program mierung von Speicherzellen in einem oberen Block invertiert durchgeführt wird, wodurch invertierte Daten erzielt wer den, welche zu den Solldaten entgegengesetzt sind, wenn der obere Block ausgewählt wird. Eine Inverterschaltung ist zu sätzlich an einem Ausgang eines Leseverstärkers vorgesehen und invertiert die invertierten Daten, so daß letztlich die Solldaten erzielt werden. Eine solche Ausgestaltung aufwei send, um die Anzahl von ein/ausschaltbar steuerbaren Spei cherzellen zu verringern, wird eine Halbleiterspeichervor richtung erzielt, welche eine Leistungsaufnahme herabsetzt. Weiterhin wird mit Speicherzellen eines ausgeschalteten Zu stands, die eine solche Ausgestaltung aufweisen, daß sie ein Anlegen einer Last- bzw. Ladungskapazität an Bitleitun gen und Wortleitungen soweit wie möglich unterdrücken, eine Halbleiterspeichervorrichtung erzielt, welche einen Hochge schwindigkeitszugriff auf die Speicherzellen sicherstellt.

Claims

1. Halbleiterspeichervorrichtung, die aufweist:
eine Mehrzahl von Spalten, von denen jede eine Gruppe einer Mehrzahl von Speicherzellen beinhaltet; und
ein Ausgangsteil, das an die Mehrzahl von Spalten ange schlossen ist,
bei welcher die Mehrzahl von Speicherzellen mindestens eine ein/ausschaltbar steuerbare Speicherzelle und min destens eine Speicherzelle eines aus geschalteten Zu stands beinhaltet und
die Mehrzahl von Speicherzellen durch ein selektives Vorsehen der mindestens einen ein/ausschaltbar steuer baren Speicherzelle und der mindestes einen Speicher zelle des aus geschalteten Zustands mit Solldaten pro grammiert ist,
wobei die Halbleiterspeichervorrichtung weiterhin min destens eine an einige Spalten angeschlossene Datenin vertierungseinrichtung zum Invertieren von Daten, die aus dem Ausgangsteil ausgegeben werden, aufweist.

2. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet daß die Solldaten Daten derart beinhal ten, daß,
wenn die einigen Spalten der Mehrzahl von Spalten mit den Solldaten selbst programmiert sind, mehr als die Hälfte der Mehrzahl von Speicherzellen in jeder der ei nigen Spalten die ein/ausschaltbar steuerbaren Spei cherzellen werden, und
wenn die einigen Spalten der Mehrzahl von Spalten mit invertierten Daten der Solldaten programmiert sind, mehr als die Hälfte der Mehrzahl von Speicherzellen in jeder der einigen Spalten die Speicherzellen eines aus geschalteten Zustands werden.

3. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Solldaten Daten derart beinhal ten, daß,
wenn die einigen Spalten der Mehrzahl von Spalten mit den Solldaten selbst programmiert sind, ein Zugriff auf die ein/ausschaltbar steuerbaren Speicherzellen in je der der einigen Spalten mit einer Wahrscheinlichkeit von mehr als 50% durchgeführt wird, und
wenn die einigen Spalten der Mehrzahl von Spalten mit invertierten Daten der Solldaten programmiert sind, ein Zugriff auf die Speicherzellen eines aus geschalteten Zustands in jeder der einigen Spalten mit einer Wahr scheinlichkeit von mehr als 50% durchgeführt wird.

4. Halbleitervorrichtung nach Anspruch 1, dadurch gekenn zeichnet, daß die Dateninvertierungseinrichtung eine Inverterschaltung ist.

5. Halbleitervorrichtung nach Anspruch 1, dadurch gekenn zeichnet, daß sie weiterhin aufweist:
eine Mehrzahl von Spaltenauswahleinrichtungen, die zwi schen dem Ausgangsteil und einer jeweiligen der Mehr zahl von Spalten vorgesehen sind, zum Bestimmen in Übereinstimmung mit einem extern angelegten Spaltenaus wahlsignal, ob die jeweiligen Spalten ausgewählt sind oder nicht,
bei welcher die Dateninvertierungseinrichtung die Da ten, die aus dem Ausgangsteil ausgegeben werden, ledig lich invertiert, wenn die einigen Spalten ausgewählt sind.

6. Halbleiterspeichervorrichtung nach Anspruch 5, dadurch gekennzeichnet, daß die Dateninvertierungseinrichtung eine zweieingängige Exklusiv-ODER-Schaltung ist, bei welcher ein Eingang an das Ausgangsteil angeschlossen ist und der andere Eingang das Spaltenauswahlsignal aufnimmt.

7. Halbleiterspeichervorrichtung nach Anspruch 5, dadurch gekennzeichnet, daß:
die Dateninvertierungseinrichtung eine Spaltenunter scheidungseinrichtung zum Bewerten in Übereinstimmung mit dem Spaltenauswahlsignal beinhaltet, ob die einigen Spalten ausgewählt sind oder nicht,
die Spaltenunterscheidungseinrichtung eine kombinatori sche Logikschaltung ist, die so viele Eingänge wie die einigen Spalten aufweist,
das Spaltenauswahlsignal, das an die Spaltenauswahlein richtung der einigen Spalten angelegt wird, an einen der Eingänge der kombinatorischen Logikschaltung ange legt wird und
ein Steuersignal zum Steuern der Dateninvertierungsein richtung ausgegeben wird, um die Daten, die aus dem Ausgangsteil ausgegeben werden, zu invertieren, wenn die einigen Spalten ausgewählt sind.

8. Halbleiterspeichervorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß die kombinatorische Logikschaltung eine ODER-Schaltung ist, die so viele Eingänge wie die einigen Spalten aufweist.

9. Halbleiterspeichervorrichtung nach Anspruch 5, dadurch gekennzeichnet, daß:
die Dateninvertierungseinrichtung eine Spaltenunter scheidungseinrichtung zum Bewerten in Übereinstimmung mit dem Spaltenauswahlsignal beinhaltet, ob die einigen Spalten ausgewählt sind oder nicht,
die Spaltenunterscheidungseinrichtung eine kombinatori sche Logikschaltung ist, die so viele Eingänge wie die Mehrzahl von Spalten aufweist,
das Spaltenauswahlsignal, das an die Spaltenauswahlein richtung der einigen Spalten angelegt wird, an einen der Eingänge der kombinatorischen Logikschaltung ange legt wird,
andere Eingänge der kombinatorischen Logikschaltung, welche das Spaltenauswahlsignal nicht aufnehmen, auf eine vorgeschriebene Logik festgelegt sind, und
ein Steuersignal zum Steuern der Dateninvertierungsein richtung ausgegeben wird, um die Daten, die aus dem Ausgangsteil ausgegeben werden, zu invertieren, wenn die einigen Spalten ausgewählt sind.

10. Halbleiterspeichervorrichtung nach Anspruch 9, dadurch gekennzeichnet, daß die kombinatorische Logikschaltung eine ODER-Schaltung ist, die so viele Eingänge wie die Mehrzahl von Spalten aufweist.

11. Halbleiterspeichervorrichtung nach Anspruch 5, dadurch gekennzeichnet, daß:
die Dateninvertierungseinrichtung eine Spaltenunter scheidungseinrichtung zum Bewerten in Übereinstimmung mit dem Spaltenauswahlsignal beinhaltet, ob die einigen Spalten ausgewählt sind oder nicht,
die Spaltenunterscheidungseinrichtung eine kombinatori sche Logikschaltung ist, die halb so viele Eingänge wie die Mehrzahl von Spalten-aufweist und
ein Steuersignal zum Steuern der Dateninvertierungsein richtung ausgegeben wird, um die Daten, die aus dem Ausgangsteil ausgegeben werden, zu invertieren, wenn die einigen Spalten ausgewählt sind, mittels dessen, daß
das Spaltenauswahlsignal, das an die Spaltenauswahlein richtung der anderen der Mehrzahl von Spalten als den einigen Spalten angelegt wird, an die Eingänge der kom binatorischen Logikschaltung angelegt wird und andere Eingänge der kombinatorischen Logikschaltung, welche das Spaltenauswahlsignal nicht aufnehmen, auf eine vor geschriebene Logik festgelegt sind, oder
das Spaltenauswahlsignal, das an die Spaltenauswahlein richtung der einigen Spalten angelegt wird, an die Ein gänge der kombinatorischen Logikschaltung angelegt wird und andere Eingänge der kombinatorischen Logikschal tung, welche das Spaltenauswahlsignal nicht aufnehmen, auf eine vorgeschriebene Logik festgelegt sind.

12. Halbleiterspeichervorrichtung nach Anspruch 11, dadurch gekennzeichnet, daß die kombinatorische Logikschaltung eine ODER-Schaltung, die halb so viele Eingänge wie die Mehrzahl von Spalten aufweist, und eine zweieingängige Exklusiv-ODER-Schaltung beinhaltet, bei welcher ein Eingang an einen Ausgang der ODER-Schaltung angeschlos sen ist und der andere Eingang auf eine vorgeschriebene Logik festgelegt ist.

13. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß:
die mindestens eine Speicherzelle eines aus geschalteten Zustands und die mindestens eine ein/ausschaltbar steu erbare Speicherzelle Transistoren aufweisen und
die Transistoren den gleichen Leitfähigkeitstyp aufwei sen.

14. Halbleiterspeichervorrichtung nach Anspruch 5, dadurch gekennzeichnet, daß:
die mindestens eine Speicherzelle eines ausgeschalteten Zustands und die mindestens eine ein/ausschaltbar steu erbare Speicherzelle Transistoren aufweisen,
und bei der die Transistoren N-Kanal-Transistoren und P-Kanal-Transistoren beinhalten und
jede der Mehrzahl von Spalten die Transistoren des gleichen Leitfähigkeitstyps beinhaltet.

15. Halbleiterspeichervorrichtung, die aufweist:
mindestens ein Spaltenpaar, das aus einer ersten Spal te, die eine Gruppe einer Mehrzahl von Speicherzellen beinhaltet, von denen jede einen N-Kanal-Transistor aufweist, und einer zweiten Spalte besteht, die eine Gruppe einer Mehrzahl von Speicherzellen beinhaltet, von denen jede einen P-Kanal-Transistor aufweist; und
ein Ausgangsteil, das an ein Spaltenpaar angeschlossen ist,
bei welcher die erste Spalte und die zweite Spalte ver schränkt ausgewählt werden, und die Mehrzahl von Spei cherzellen in der ersten Spalte und der zweiten Spalte durch ein Durchführen einer Verbindung des N-Kanal- Transistors und des P-Kanal-Transistors in den Spei cherzellen der gleichen X-Adresse in der ersten Spalte und der zweiten Spalte mit Solldaten derart program miert werden, daß einer dieser Transistoren ein/ausschaltbar steuerbar sein kann und der andere auf einen ausgeschalteten Zustand festgelegt sein kann, und
bei der, wenn mehr als die Hälfte der P-Kanal-Transi storen in der zweiten Spalte ein/ausschaltbar steuerbar ist, wenn sie mit den Solldaten selbst programmiert sind, die Mehrzahl von Speicherzellen mit invertierten Daten programmiert ist, welche zu den Solldaten entge gengesetzt sind, so daß mehr als die Hälfte der N-Ka nal-Transistoren in der ersten Spalte ein/ausschaltbar steuerbar ist,
wobei die Halbleiterspeichervorrichtung weiterhin eine Dateninvertierungseinrichtung zum Invertieren der in vertierten Daten, die aus dem Ausgangsteil ausgegeben werden, aufweist.

16. Halbleiterspeichervorrichtung nach Anspruch 15, dadurch gekennzeichnet, daß:
das mindestens eine Spaltenpaar eine Mehrzahl von Spal tenpaaren beinhaltet,
jedes der Spaltenpaare mit entweder den Solldaten oder den invertierten Daten programmiert ist, und
die Dateninvertierungseinrichtung die invertierten Da ten lediglich invertiert, wenn ein Spaltenpaar ausge wählt wird, das mit den invertierten Daten programmiert ist.

17. Halbleiterspeichervorrichtung nach Anspruch 15, dadurch gekennzeichnet, daß jeder Transistor, welcher auf einen ausgeschalteten Zustand festgelegt ist, eine Steuer elektrode aufweist, welche nicht an eine Wortleitung angeschlossen ist, sondern auf ein vorgeschriebenes Po tential gelegt ist, um die Transistoren immer in einen ausgeschalteten Zustand zu halten.

18. Halbleiterspeichervorrichtung nach Anspruch 15, dadurch gekennzeichnet, daß jeder Transistor, welcher auf einen ausgeschalteten Zustand festgelegt ist, eine Steuer elektrode, welche nicht an eine Wortleitung angeschlos sen ist, sondern auf ein vorgeschriebenes Potential ge legt ist, um die Transistoren immer in einem ausge schalteten Zustand zu halten und zwei Hauptelektroden aufweist, von denen keine an eine Bitleitung ange schlossen ist.

19. Halbleiterspeichervorrichtung nach Anspruch 18, dadurch gekennzeichnet, daß:
die N-Kanal-Transistoren NMOS-Transistoren sind, die als Basiszelleneinheiten eines CMOS-Gatearrays ausge bildet sind, und
die P-Kanal-Transistoren PMOS-Transistoren sind, die als Basiszelleneinheiten eines CMOS-Gatearrays ausge bildet sind.

20. Halbleiterspeichervorrichtung, die aufweist:
eine Bitleitung;
eine Wortleitung; und
einen Transistor,
bei der der Transistor eine Steuerelektrode aufweist, welche nicht an die Wortleitung angeschlossen ist, son dern auf ein vorgeschriebenes Potential gelegt ist, um den Transistor immer auf einem aus geschalteten Zustand zu halten, und
der Transistor zwei Hauptelektroden aufweist, von denen keine an die Bitleitung angeschlossen ist.