KR19990062614A

KR19990062614A - 반도체 집적 회로

Info

Publication number: KR19990062614A
Application number: KR1019980051027A
Authority: KR
Inventors: 고지 니이
Original assignee: 다니구찌 이찌로오, 기타오카 다카시; 미쓰비시덴키 가부시키가이샤
Priority date: 1997-12-24
Filing date: 1998-11-26
Publication date: 1999-07-26
Also published as: KR100281778B1; TW434550B; DE19843657A1; JPH11242886A; DE19843657B4; CN1221192A; US6046949A

Abstract

본 발명에 따르면, 비트선의 전위를 변환하기 위한 전위 변환 회로내의 소비 전력을 저감할 수 있는 반도체 집적 회로를 얻을 수 있다.

본원에 관한 반도체 집적 회로는, 비트선(BL1) 및 비트선(BL2)과, 이들에 접속된 프리차지 회로(PCC), 전위 변환 회로(SA) 및 메모리 셀(MC)을 구비하고 있다. 전위 변환 회로(SA)는, 고전위(V2), 접지 전위(GND) 사이에는 트랜지스터(T3, T4, T6)의 전류 경로와 트랜지스터(T3, T5, T9)의 전류 경로가 있다. 트랜지스터(T3, T4, T6, T9)의 게이트 전극은 모드 신호(PC)를 수신하고, 트랜지스터(T4, T5)의 게이트 전극은 비트선(BL1, BL2)에 접속되어 있다.

Description

반도체 집적 회로

본 발명은, CMOS 스태틱 RAM 등의 반도체 집적 회로에 관한 것으로, 특히 소비 전력의 저감을 도모할 수 있는 반도체 집적 회로에 관한 것이다.

도 9는 종래의 반도체 집적 회로를 설명하기 위한 회로도이다. 도 9에 나타내는 내용은, 일본 특허 공개 평성 제 5-325566 호 공보에 자세히 기재되어 있다. 도 9에 있어서, BL1 및 BL2는 비트선, MC0은 비트선 BL1, BL2에 접속된 메모리 셀, PCC0은 비트선 BL1, BL2에 접속되어, 모드 신호 PCB에 따라 비트선 BL1, BL2에 대하여 프리차지하기 위한 프리차지 회로, SA0은 비트선 BL1, BL2에 접속되어, 비트선 BL1, BL2의 전위를 증폭 변환하여 출력하기 위한 전위 변환 회로(여기서는 센스 앰프)이다.

프리차지 회로 PCC0은, PMOS의 트랜지스터 T1, T2를 포함하며, V1은 프리차지용 전위이다.

메모리 셀 MC0은 NMOS의 트랜지스터 T10, T11을 포함하고, 노드 N1, N2의 전위는 데이터를 나타내며, 어느 한쪽이 H 레벨, 다른쪽이 L 레벨이다.

전위 변환 회로 SA0은, PMOS의 트랜지스터 T4, T5, NMOS의 트랜지스터 T6∼T9, T31, T32를 포함하며, GND는 접지 전위, V2는 접지 전위 GND와 비교해 높은 고(高)전위이다.

모드 신호 PC와 모드 신호 PCB는, 서로 상보적이다.

도 10은 도 9에 나타내는 회로의 동작을 나타내는 타이밍차트이다. 시각 t10에서는, 모드 신호 PC, 모드 신호 PCB, 워드선 WL의 전위, 노드 N1의 전위 및 노드 N2의 전위 각각이 H 레벨, L 레벨, L 레벨, L 레벨, H 레벨이다. 시각 t11에서는, 모드 신호 PC가 하강하고, 모드 신호 PCB가 상승한다. 시각 t12에서는, 워드선 WL의 전위가 상승한다. 시각 t13에서는, 모드 신호 PC가 상승하고, 모드 신호 PCB가 하강하며, 워드선 WL의 전위가 하강한다. 시각 t11∼t13과 같이 모드 신호 PC가 하강하고 있는 기간 동안은 판독 모드, 그 이외의 기간에는 프리차지 모드로 일컬어진다.

도 9에 나타내는 회로 구성에 있어서, 프리차지 모드를 개시하는 시각 t13의 직전에는, 트랜지스터 T4, T6, T31, T7은 각각 온(on), 오프(off), 오프, 오프이다. 판독 모드로부터 프리차지 모드로 이행하는 과도 상태에서는, 우선, 모드 신호 PC가 상승하기 때문에, 트랜지스터 T6이 오프 상태에서 온 상태로 된다. 동시에, 트랜지스터 T1이 오프 상태에서 온 상태로 되기 때문에, 비트선 BL1은 프리차지된다. 비트선 BL1의 전위는 상승하지만, 비트선 BL1의 용량(메모리 셀 MC0의 용량을 포함함)은 특히 크기 때문에, 비트선 BL1의 전위 상승은 완만하다.

그 후의 시각 t14에서 비트선 BL1의 전위가 트랜지스터 T31의 임계값 전압으로 되고, 트랜지스터 T31이 오프 상태에서 온 상태로 된다. 그 후의 시각 t15에서 비트선 BL1의 전위가 트랜지스터 T4의 임계값 전압으로 되어, 트랜지스터 T4가 온 상태에서 오프 상태로 된다. 따라서, 시각 t14∼t15에서는 트랜지스터 T4, T6, T31이 동시에 턴 온(turn-on)되기 때문에, 이들 트랜지스터를 거쳐 고전위 V2로부터 접지 전위 GND로 전류가 흐른다.

이와 같이, 도 9에 나타내는 회로에서는, 전위 변환 회로내에 전류가 흐르는 기간이 비트선의 전위 변화에 따라 길어지기 때문에, 소비 전력이 크다.

또한, 전위 변환 회로에 관한 기술에는, 그 밖에 일본 특허 공개 평성 제 6-12879 호 공보에 기재된 것이 있다. 이 기술은 2개의 센스 앰프를 포함하며, 도 9에 도시한 전위 변환 회로에 비해서 소자수가 많아 리크 전류 등이 발생하기 쉽기 때문에, 소비 전력이 크다.

이상과 같이, 종래에는 전위 변환 회로내의 소비 전력이 크다고 하는 문제점이 있다.

본 발명의 목적은 이러한 문제점을 해결하기 위해서 이루어진 것으로, 비트선의 전위를 변환하기 위한 전위 변환 회로내의 소비 전력을 저감할 수 있는 반도체 집적 회로를 얻는 것이다.

도 1은 본 발명의 실시예 1에 있어서의 반도체 집적 회로를 설명하기 위한 회로도,

도 2는 본 발명의 실시예 1에 있어서의 반도체 집적 회로의 동작을 나타내는 타이밍차트,

도 3은 본 발명의 실시예 1에 있어서의 반도체 집적 회로의 동작을 나타내는 타이밍차트,

도 4는 본 발명의 실시예 2에 있어서의 반도체 집적 회로를 설명하기 위한 회로도,

도 5는 본 발명의 실시예 2에 있어서의 반도체 집적 회로의 동작을 나타내는 타이밍차트,

도 6은 본 발명의 실시예 2에 있어서의 반도체 집적 회로의 동작을 나타내는 타이밍차트,

도 7은 본 발명의 실시예 1에 있어서의 반도체 집적 회로의 변형예를 나타내는 회로도,

도 8은 본 발명의 실시예 2에 있어서의 반도체 집적 회로의 변형예를 나타내는 회로도,

도 9는 종래의 반도체 집적 회로의 주요부를 나타내는 회로도,

도 10은 종래의 반도체 집적 회로의 동작을 나타내는 타이밍차트,

도 11은 본 발명의 실시예 3에 있어서의 반도체 집적 회로를 설명하기 위한 회로도,

도 12는 본 발명의 실시예 4에 있어서의 반도체 집적 회로를 설명하기 위한 회로도,

도 13은 본 발명의 실시예 4에 있어서의 반도체 집적 회로를 설명하기 위한 회로도,

도 14는 본 발명의 실시예 4에 있어서의 프리차지 신호를 생성하기 위한 회로도,

도 15는 본 발명의 실시예 5에 있어서의 반도체 집적 회로를 설명하기 위한 회로도,

도 16은 본 발명의 실시예 6에 있어서의 반도체 집적 회로를 설명하기 위한 회로도,

도 17은 본 발명의 실시예 6에 있어서의 반도체 집적 회로를 설명하기 위한 회로도.

도면의 주요 부분에 대한 부호의 설명

PCC : 프리차지 회로 BL1, BL2 : 비트선

MC : 메모리 셀 SA : 전위 변환 회로

본 발명의 청구항 1에 관한 과제 해결 수단은, 적어도 1개의 비트선과, 상기 비트선에 접속된 적어도 1개의 메모리 셀과 상기 비트선에 접속되어, 상기 비트선을 프리차지하기 위한 적어도 1개의 프리차지 회로와, 상기 비트선에 접속되어, 상기 비트선의 전위를 변환하기 위한 전위 변환 회로를 포함하되, 상기 전위 변환 회로는 제 1 전위, 제 2 전위 사이에 순차적으로 직렬로 접속된 제 1 내지 제 3 트랜지스터를 포함하고, 상기 전위 변환 회로의 출력은, 상기 제 2 및 제 3 트랜지스터의 접속점이며, 상기 제 1 트랜지스터는, 이 제어 전극에서 모드 신호를 수신하여, 상기 모드 신호가 소정 모드를 나타내는지 여부에 따라 오프, 온하고, 상기 제 2 트랜지스터의 제어 전극은 상기 비트선에 접속되며, 상기 제 3 트랜지스터는, 이 제어 전극에서 상기 모드 신호를 수신하여, 상기 모드 신호가 상기 소정 모드를 나타내는지 여부에 따라 온, 오프하고, 상기 프리차지 회로는, 상기 모드 신호를 수신하여, 상기 모드 신호가 상기 소정 모드일 때에만 상기 제 2 트랜지스터가 오프하는 전위로 상기 비트선을 프리차지한다.

본 발명의 청구항 2에 관한 과제 해결 수단에 있어서, 상기 비트선은 제 1 및 제 2 비트선을 포함하고, 상기 메모리 셀은 상기 제 1 비트선에 접속된 제 1 메모리 셀과 상기 제 2 비트선에 접속된 제 2 메모리 셀을 포함하며, 상기 제 2 트랜지스터는, 상기 제 1 및 제 3 트랜지스터 사이에 서로 병렬로 접속된, 상기 제 1 비트선에 접속된 제어 전극을 갖는 제 1 비트선용 제 2 트랜지스터와, 상기 제 2 비트선에 접속된 제어 전극을 갖는 제 2 비트선용 제 2 트랜지스터를 포함하고, 상기 소정 모드는, 제 1 소정 모드 혹은 제 2 소정 모드 중 어느 하나이며, 상기 프리차지 회로는, 상기 제 1 비트선에 접속된 제 1 프리차지 회로와 상기 제 2 비트선에 접속된 제 2 프리차지 회로를 포함하고, 상기 제 1 프리차지 회로는 상기 제 1 소정 모드일 때에만 상기 제 1 비트선용 제 2 트랜지스터가 오프하는 전위로 상기 제 1 비트선을 프리차지하며, 상기 제 2 프리차지 회로는 상기 제 2 소정 모드일 때에만 상기 제 2 비트선용 제 2 트랜지스터가 오프하는 전위로 상기 제 2 비트선을 프리차지한다.

본 발명의 청구항 3에 관한 과제 해결 수단에 있어서, 상기 메모리 셀은 상기 비트선에 출력하는 데이터를 유지하고, 상기 모드 신호가 상기 소정 모드와 상이한 모드를 나타낼 때에 있어서, 상기 데이터가 상기 제 2 트랜지스터가 오프하는 전위인지 여부에 따라서, 상기 비트선을 상기 제 2 트랜지스터가 오프하는 전위로 선택적으로 접속하는 비트선 전위 유지 회로를 더 포함하며, 상기 전위 변환 회로는, 상기 제 2 및 제 3 트랜지스터의 접속점과, 상기 제 2 전위 사이에 접속되고, 상기 모드 신호가 상기 소정 모드와 상이한 모드를 나타낼 때에 있어서, 상기 데이터가 상기 제 2 트랜지스터가 오프하는 전위인지 여부에 따라서, 온, 오프하는 제 6 트랜지스터를 더 포함한다.

본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.

발명의 실시예

(실시예 1)

도 1은 본 발명의 실시예 1에 있어서의 반도체 집적 회로를 설명하기 위한 회로도이다. 도 1에 있어서, BL1 및 BL2는 비트선, MC는 비트선 BL1, BL2에 접속된 메모리 셀, PCC는 비트선 BL1, BL2에 접속되어, 모드 신호(프리차지 신호) PCB에 따라 비트선 BL1, BL2에 대하여 프리차지를 실행하기 위한 프리차지 회로, SA는 비트선 BL1, BL2에 접속되어, 비트선 BL1, BL2의 전위를 증폭 변환하여 출력하기 위한 전위 변환 회로(여기서는 센스 앰프)이다.

프리차지 회로 PCC는, 트랜지스터 T1, T2를 포함한다. 트랜지스터 T1은, 소스 전극(제 1 전류 전극)이 프리차지용 전위 V1을 수신하고, 게이트 전극(제어 전극)이 모드 신호 PCB를 수신하며, 드레인 전극(제 2 전류 전극)이 비트선 BL1에 접속되어 있다. 트랜지스터 T2는, 소스 전극이 프리차지용 전위 V1을 수신하고, 게이트 전극이 모드 신호 PCB를 수신하며, 드레인 전극이 비트선 BL2에 접속되어 있다.

메모리 셀 MC는 NMOS의 트랜지스터 T10, T11을 포함하고, 노드 N1, N2의 전위는 데이터를 나타내며, 어느 한쪽이 H 레벨, 다른쪽이 L 레벨이다.

전위 변환 회로 SA는, 트랜지스터 T3∼T9를 포함한다. 트랜지스터 T3은, 소스 전극이 고전위 V2를 수신하고, 게이트 전극이 모드 신호 PC를 수신하며, 드레인 전극이 트랜지스터 T4, T5 각각의 소스 전극에 접속되어 있다. 출력 배선 OUT1에는, 트랜지스터 T4, T6, T7 각각의 드레인 전극, 트랜지스터 T8의 게이트 전극이 접속되어 있다. 출력 배선 OUT2에는, 트랜지스터 T5, T8, T9 각각의 드레인 전극, 트랜지스터 T7의 게이트 전극이 접속되어 있다. 트랜지스터 T6∼T9 각각의 소스 전극은 접지 전위 GND에 접속되어 있다. 비트선 BL1은 트랜지스터 T4의 게이트 전극에 접속되어 있다. 비트선 BL2는 트랜지스터 T5의 게이트 전극에 접속되어 있다. 트랜지스터 T6 및 트랜지스터 T9 각각의 게이트 전극은 모드 신호 PC를 수신한다. 모드 신호 PC와 모드 신호 PCB는 서로 상보적이다.

도 1에 있어서, 트랜지스터 T1∼T5는 PMOS의 트랜지스터, 트랜지스터 T6∼T11은 NMOS의 트랜지스터이다. 또한, 제 1 트랜지스터가 트랜지스터 T3, 제 2 트랜지스터가 트랜지스터 T4, T5이고, 제 3 트랜지스터가 트랜지스터 T6, T9, 제 4 트랜지스터가 트랜지스터 T1, T2이며, 제 1 전위가 고전위 V2, 제 2 전위가 접지 전위 GND이다.

또, 고전위 V2와 프리차지용 전위 V1은 동일하여도 무방하며, 모두 반도체 집적 회로의 전원(VDD) 전위이어도 좋다.

도 2 및 도 3은 도 1에 나타내는 회로의 동작을 나타내는 타이밍차트이다. 시각 t1∼t5와 같이 모드 신호 PC가 하강하고 있는 기간은 판독 모드, 그 이외의 기간은 프리차지 모드라고 일컬어진다.

우선 초기 상태로서 시각 t0에서는, 모드 신호 PC, 모드 신호 PCB, 워드선 WL의 전위, 노드 N1의 전위 및 노드 N2의 전위 각각이 H 레벨, L 레벨, L 레벨, L 레벨, H 레벨인 경우를 상정한다.

시각 t0에 있어서, 트랜지스터 T1, T2는 모드 신호 PCB가 L 레벨이기 때문에, 모두 온 상태이다. 모드 신호 PC가 H 레벨이기 때문에, 트랜지스터 T3은 오프 상태이며, 트랜지스터 T6, T9는 온 상태이다. 트랜지스터 T10, T11은 워드선 WL의 전위가 L 레벨이기 때문에, 모두 오프 상태이다. 트랜지스터 T1이 온 상태, 트랜지스터 T10이 오프 상태이기 때문에, 비트선 BL1의 전위는 프리차지에 의해서 H 레벨이다. 트랜지스터 T2가 온 상태, 트랜지스터 T11이 오프 상태이기 때문에, 비트선 BL2의 전위는 프리차지에 의해서 H 레벨이다.

트랜지스터 T4, T5는 비트선 BL1, BL2의 전위가 H 레벨이기 때문에, 모두 오프 상태이다. 트랜지스터 T6, T9가 모두 온 상태이기 때문에, 출력 배선 OUT1의 전위와 출력 배선 OUT2의 전위는 프리차지되어 모두 L 레벨이다. 트랜지스터 T7, T8은 출력 배선 OUT2, OUT1의 전위가 L 레벨이기 때문에, 모두 오프 상태이다.

이상의 프리차지 모드에서는, 트랜지스터 T3이 오프 상태이기 때문에, 프리차지용 전위 V1과 접지 전위 GND 사이에는 전류가 흐르지 않는다.

다음에 판독 모드에 대하여 설명한다. 판독 모드는 시각 t1에서 개시된다. 시각 t1에 있어서는, 모드 신호 PCB가 상승함과 동시에 모드 신호 PC가 하강한다. 그 후, 트랜지스터 T1, T2의 각각은, 모드 신호 PCB가 H 레벨로 됨과 동시에 오프된다. 트랜지스터 T3, T6, T9의 각각은 모드 신호 PC가 L 레벨로 됨과 동시에 온, 오프, 오프로 된다.

비트선 BL1, BL2는, 트랜지스터 T1, T2의 오프에 의해 프리차지용 전위 V1로부터 개방되어 있지만, H 레벨의 전위를 유지하고 있다. 따라서, 트랜지스터 T4, T5 각각은 오프 상태 그대로이다.

그 후의 시각 t2에서 워드선 WL의 전위가 상승한다. 그 후, 트랜지스터 T10, T11의 각각은 워드선 WL의 전위가 H 레벨로 됨과 동시에 온 상태로 된다. 노드 N1의 전위가 L 레벨이기 때문에, 비트선 BL1의 전위는 서서히 하강한다. 한편, 노드 N2의 전위가 H 레벨이기 때문에, 비트선 BL2의 전위에 대해서는 H 레벨이 그대로 유지된다.

그 후의 시각 t3에서 비트선 BL1의 전위가 트랜지스터 T4의 임계값 전압으로 되어, 트랜지스터 T4가 온 상태로 된다. 트랜지스터 T3, T4, T6, T7은 각각 온, 온, 오프, 오프이기 때문에, 출력 배선 OUT1의 전위는 H 레벨로 상승한다.

그 후의 시각 t4에서 출력 배선 OUT1의 전위가 트랜지스터 T8의 임계값 전압으로 되어, 트랜지스터 T8이 온 상태로 된다. 트랜지스터 T5, T8은 각각 오프, 온 상태이기 때문에, 출력 배선 OUT2의 전위는 L 레벨 그대로이다.

이와 같이, 프리차지 모드로부터 판독 모드로 이행하는 과도 상태에서는, 우선, 트랜지스터 T3, T6, T9는, 모드 신호 PC에 즉시 응답하여 각각의 온/오프가 전환되고, 그 후, 트랜지스터 T4, T5 중 어느 한쪽이 오프 상태에서 온 상태로 변화한다. 따라서, 트랜지스터 T3, T6, T9가 과도적으로 일순간 동시에 온 상태로 되었다고 하더라도, 트랜지스터 T4, T5는 오프 상태가 유지되기 때문에, 프리차지용 전위 V1과 접지 전위 GND 사이에는 전류가 흐르지 않는다.

그 후, 출력 배선 OUT1의 전위는 완전히 H 레벨의 정상 상태로 된다. 그리고, 출력 배선 OUT1, OUT2에 접속된, 도시하지 않은 회로가 출력 배선 OUT1의 전위인 H 레벨, 출력 배선 OUT2의 전위인 L 레벨을 데이터로서 취입한다.

다음에 다시 프리차지 모드로 이행한다. 프리차지 모드는 시각 t5에서 개시된다. 시각 t5에서는, 모드 신호 PCB가 하강함과 동시에 모드 신호 PC가 상승한다. 그 후, 트랜지스터 T1, T2의 각각은 모드 신호 PCB가 L 레벨로 됨과 동시에 온 상태로 된다. 트랜지스터 T3, T6, T9의 각각은, 모드 신호 PC가 H 레벨로 됨과 동시에 오프, 온, 온 상태로 된다. 또한 모드 신호 PC, PCB가 변화함과 동시에 워드선 WL의 전위는 하강한다. 워드선 WL의 전위가 L 레벨로 됨과 동시에 트랜지스터 T10, T11은 모두 오프 상태로 된다. 트랜지스터 T1이 온 상태, 트랜지스터 T10이 오프 상태이기 때문에, 비트선 BL1이 프리차지되어, 비트선 BL1의 전위는 H 레벨로 서서히 상승한다. 한편, 비트선 BL2의 전위는 H 레벨이 그대로 유지된다.

그 후의 시각 t6에서 비트선 BL1의 전위가 트랜지스터 T4의 임계값 전압으로 되어, 트랜지스터 T4가 오프된다. 트랜지스터 T4, T6의 각각은 오프, 온 상태이기 때문에, 출력 배선 OUT1의 전위는 L 레벨로 하강한다. 그 후의 시각 t7에서 출력 배선 OUT1의 전위가 트랜지스터 T8의 임계값 전압으로 되어, 트랜지스터 T8이 오프된다. 트랜지스터 T5, T9의 각각은 오프, 온 상태이며, 출력 배선 OUT2의 전위는 L 레벨 그대로이다.

이와 같이, 판독 모드로부터 프리차지 모드로 이행하는 과도 상태에서는, 우선, 트랜지스터 T3, T6, T9는, 모드 신호 PC에 즉시 응답하여 각각의 온/오프가 전환되고, 그 후, 트랜지스터 T4가 온 상태에서 오프 상태로 변화한다. 트랜지스터 T5는 오프 상태가 유지된다. 따라서, 트랜지스터 T3, T6이 과도적으로 일순간 동시에 온 상태로 되고, 트랜지스터 T4는 온 상태로 되며, 트랜지스터 T5는 오프 상태가 유지되기 때문에, 고전위 V2와 접지 전위 GND 사이에 트랜지스터 T3, T4, T6만을 거쳐서 순간적으로 전류가 흐른다. 이 전류가 흐르는 기간은 모드 신호 PC의 변화에 의존하며, 비트선 BL1의 전위 변화에 의존하지 않는다.

노드 N1의 전위 및 노드 N2의 전위 각각이 H 레벨, L 레벨인 경우의 동작에 대해서는 도 1에 나타내는 회로의 대칭성으로부터, 이상의 설명과 마찬가지로 상정할 수 있기 때문에 생략한다.

이와 같이, 전위 변환 회로 SA는 비트선 BL1, BL2의 전위를 고전위 V2 또는 접지 전위 GND로 변환하여 출력 배선 OUT1, OUT2에 출력한다.

또한, 모든 기간을 통하여 고전위 V2로부터 접지 전위 GND로 전류가 흐르는 기간은, 판독 모드로부터 프리차지 모드로 이행하는 과도 상태뿐이다. 또한, 이 기간은 종래에 비해 비트선 BL1, BL2의 전위에 의존하지 않기 때문에, 짧다.

또한, 트랜지스터 T7, T8은, 출력 배선 OUT1, OUT2의 전위를 고정한다고 하는 작용을 수행한다. 예를 들어, 도 3에 도시한 시각 t4∼t5에 있어서 출력 배선 OUT2는, 트랜지스터 T5, T9가 모두 오프에 의해서 플로팅 상태로 될 것이지만, 트랜지스터 T8의 작용에 의해 접지 전위 GND로 고정된다. 따라서, 전위 변환 회로 SA의 작용, 즉 비트선의 전위를 고전위 V2 또는 접지 전위 GND 변환한다고 하는 작용에 관해서는, 트랜지스터 T7, T8은 반드시 필요한 것은 아니다.

실시예 1의 효과는 다음과 같다. 즉, 전위 변환 회로 SA내의 고전위 V2로부터 접지 전위 GND로 전류가 흐르는 기간이 종래와 비교하여 짧기 때문에, 전위 변환 회로 SA의 소비 전력은 저감된다.

또한, 실시예 1에서는, 도 9에 나타내는 회로나 일본 특허 공개 평성 제 6-12879 호 공보에 개시된 기술과 비교하여, 소자수가 적어, 레이아웃 면적을 삭감할 수 있다.

또한, 전위 변환 회로 SA내에는, 고전위 V2로부터 접지 전위 GND로 전류가 흐르는 경로로서, 순차적으로 직렬 접속된 트랜지스터 T3, T4, T6으로 이루어지는 경로와, 순차적으로 직렬 접속된 트랜지스터 T3, T5, T9으로 이루어지는 경로가 있는데, 이 2개의 경로에 동시에 전류가 흐르는 일은 없다. 왜냐하면, 트랜지스터 T4, T5는 동시에 온 상태로 되는 경우가 없기 때문이다. 따라서, 고전위 V2로부터 접지 전위 GND로 흐르는 전류는 동시에 복수의 경로로 흐르지 않고, 1개의 경로로 흐르기 때문에, 이 전류의 양은 작다. 따라서, 전위 변환 회로 SA의 소비 전력은 저감된다.

또한, 판독 모드로부터 프리차지 모드로 이행하는 과도 상태에 있어서, 트랜지스터 T3, T6, T9 각각의 온/오프가 전환되고(도 3의 시각 t5), 그 후 트랜지스터 T4 또는 T5의 온/오프가 전환될 때(시각 t6)에 전위 변환 회로 SA내에 전류가 흐르는 것을 설명하였다. 트랜지스터 T3, T6, T9의 온/오프 전환 시점에서부터 트랜지스터 T4 또는 T5의 온/오프 전환 시점까지의 기간은, 제조 프로세스의 편차나 설계 단계에서 설정한 트랜지스터의 능력 등에 따라 긴 것도 있고, 짧은 것도 있다. 그래서, 가능한 한 프리차지 회로 PCC의 동작을 고속으로 하여, 트랜지스터 T4 또는 T5의 온/오프 전환 시점을 트랜지스터 T3, T6, T9의 온/오프 전환 시점에 접근시킨다. 이에 따라, 트랜지스터 T3, T6, T9의 온/오프가 전환되는 도중에, T4 또는 T5가 오프하여 전위 변환 회로 SA내에 전류가 흐르지 않게 되는 반도체 집적 회로를 제조할 수 있다. 따라서, 프리차지 회로 PCC는, 도시한 것 이외의 내부 구성으로 되어 있어도 좋지만, 역시 트랜지스터 T1, T2만의 단순한 구성으로 함으로써, 동작을 고속으로 하는 것이 바람직하다.

(실시예 2)

도 4는 본 발명의 실시예 2에 있어서의 반도체 집적 회로를 설명하기 위한 회로도이다. 도 4에 나타내는 회로는, 주로 도 1에 도시한 회로와 마찬가지이지만, 극성(極性)을 반대로 한 것이다. 즉, 도 4에 있어서, T1∼T5는 NMOS의 트랜지스터, T6∼T11은 PMOS의 트랜지스터이며, 트랜지스터 T1, T2, T3 각각의 소스 전위는 접지 전위 GND, 트랜지스터 T6, T7, T8, T9 각각의 소스 전위는 고전위 V2이다.

도 4에서는, 제 1 트랜지스터가 트랜지스터 T3, 제 2 트랜지스터가 트랜지스터 T4, T5, 제 3 트랜지스터가 트랜지스터 T6, T9, 제 4 트랜지스터가 트랜지스터 T1, T2이며, 제 2 전위가 고전위 V2, 제 1 전위가 접지 전위 GND이다.

도 4에 도시하는 회로의 동작에 대해서는, 도 5 및 도 6에 도시하는 바와 같으며, 극성이 반대이기 때문에, 실시예 1의 설명과 마찬가지로 하여 생각할 수 있으므로, 자세한 설명을 생략한다.

실시예 2의 효과는 실시예 1과 마찬가지이다.

또, 실시예 1, 2에 있어서, 워드선 WL의 전위가 변화하는 시각 t2와 모드 신호 PC, PCB가 변화하는 시각 t1을 동일하게 하여도 무방하다. 이 경우, 시각 t1에서부터 시각 t2까지의 기간이 없기 때문에, 반도체 집적 회로의 동작이 고속으로 된다.

또한, 도 7, 도 8은 각각 본 발명의 실시예 1, 2에 있어서의 반도체 집적 회로의 변형예를 나타내는 회로도이다. 도 7 및 도 8에 나타내는 회로는, 프리차지용 전위 V1과 트랜지스터 T1, T2 사이에 각각 다이오드 접속의 제 5 트랜지스터인 트랜지스터 T12, T13을 마련한 것이다. 트랜지스터 T12, T13을 마련함으로써, 워드선 WL의 전위가 변화하는 시각 t2에서의 비트선 BL1, BL2의 전위를 트랜지스터 T4, T5의 임계값 전압에 접근시킨다. 이에 따라, 시각 t2로부터 트랜지스터 T4 또는 T5가 온 상태로 되는 시각 t3까지의 기간이 단축되기 때문에, 반도체 집적 회로의 동작이 고속으로 된다.

(실시예 3)

도 11은 본 발명의 실시예 3에 있어서의 반도체 집적 회로를 설명하기 위한 회로도이다. 도 11에 있어서, PL은 비트선 전위 유지 회로이며, 그 밖에는 도 1과 마찬가지이다.

비트선 전위 유지 회로 PL은, 도 11에서는 PMOS의 트랜지스터 T14, T15를 포함한다. 트랜지스터 T14는, 소스 전극이 프리차지 전위 V1을 수신하고, 게이트 전극이 비트선 BL2에 접속되며, 드레인 전극이 비트선 BL1에 접속되어 있다. 트랜지스터 T15는, 소스 전극이 프리차지 전위 V1을 수신하고, 게이트 전극이 비트선 BL1에 접속되며, 드레인 전극이 비트선 BL2에 접속되어 있다. 또, 제 6 트랜지스터가 트랜지스터 T7, T8이다.

다음에 동작에 대하여 도 2 및 도 3을 이용하여 설명한다. 우선, 시각 t0에서는, 실시예 1에서 설명한 바와 같이, 비트선 BL1, BL2의 전위는 모두 H 레벨이기 때문에, 트랜지스터 T14, T15는 모두 오프이다.

그 후, 시각 t1에서 판독 모드가 개시되어, 트랜지스터 T1, T2가 모두 오프되고, 시각 t2에서 워드선 WL의 전위가 상승하여, 트랜지스터 T10, T11이 모두 온 상태로 되어, 비트선 BL1은 L 레벨의 노드 N1에 접속되고, 비트선 BL2는 H 레벨의 노드 N2에 접속된다. 비트선 BL1의 전위는 서서히 하강하여, 비트선 BL1의 전위가 트랜지스터 T15의 임계값 전압으로 됨에 따라, 트랜지스터 T15는 트랜지스터 T4와 마찬가지로 시각 t3에서 온 상태로 된다. 이에 따라, 비트선 BL2는, 트랜지스터 T15를 거쳐 프리차지용 전위 V1에 접속된다. 그 후, 트랜지스터 T15는 트랜지스터 T4와 마찬가지로 시각 t6에서 오프 상태로 된다.

이상의 설명은, 판독 모드에 있어서 노드 N2의 데이터가 H 레벨, 즉 트랜지스터 T5가 오프되는 전위인 경우이지만, 반대로, 노드 N2의 데이터가 L 레벨, 즉 트랜지스터 T5가 온하는 전위인 경우, 비트선 전위 유지 회로 PL은, 비트선 BL2를 트랜지스터 T15를 거쳐 프리차지용 전위 V1에 접속하지 않는다.

또한, 판독 모드에 있어서, 트랜지스터 T8은, 노드 N2의 데이터가 트랜지스터 T5가 오프되는 전위(H 레벨)일 때, 출력 배선 OUT2의 전위를 L 레벨로 고정하기 위하여 온하고, 그렇지 않을 때 오프한다. 판독 모드에 있어서, 트랜지스터 T7도, 노드 N1의 데이터가 트랜지스터 T4가 오프되는 전위(H 레벨)일 때, 출력 배선 OUT1의 전위를 L 레벨로 고정하기 위하여 온하고, 그렇지 않을 때 오프한다.

실시예 3의 효과는 다음과 같다. 우선, 실시예 1의 도 1에 도시하는 회로에서는, 시각 t2 부근에서 시각 t5 부근 사이에 있어서, 비트선 BL2는 프리차지용 전위 V1로부터 개방되고, 또한 트랜지스터 T11을 거쳐 H 레벨의 노드 N2에 접속되어 있지만, 비트선 BL2의 전위는 L 레벨로 하강하여 트랜지스터 T5가 온 상태로 될 가능성이 있다. 예를 들어, 트랜지스터 T11의 백 게이트 효과에 의해서 노드 N2의 H 레벨의 전위가 비트선 BL2에 전달되기 어려운 경우, 비트선 BL2로부터 리크 전류 등이 흘러 나옴에 따라 비트선 BL2의 전위가 하강하여, 트랜지스터 T5가 약하게 도통한다. 또한, 도 7에 도시하는 회로에 대하여, 비트선 BL2의 전위는, 시각 t2에서는 이미 트랜지스터 T5의 임계값 전압에 가깝기 때문에, 트랜지스터 T5가 도통하기 쉽다. 따라서, 시각 t4에서부터 시각 t5 부근까지에 있어서, 트랜지스터 T3, T5, T8이 동시에 온 상태로 되어, 이들 트랜지스터를 거쳐 고전위 V2로부터 접지 전위 GND로 전류가 흐르는 경우가 있다.

그러나, 도 11에 나타내는 회로에서는, 시각 t3에서부터 시각 t6까지는, 비트선 BL2가 트랜지스터 T15를 거쳐서 프리차지용 전위 V1에 접속되기 때문에, 트랜지스터 T5는 오프 상태를 유지할 수 있다. 따라서, 시각 t4에서부터 시각 t5 부근까지에 있어서, 트랜지스터 T3, T5, T8이 동시에 온 상태로 되는 것이 방지되어, 고전위 V2로부터 접지 전위 GND로 전류가 흐르지 않는다. 따라서, 전위 변환 회로 SA의 소비 전력은 더욱 저감된다.

이와 같이, 도 11에 도시하는 회로에 한정되는 것이 아니라, 비트선 전위 유지 회로 PL은, 판독 모드에 있어서 메모리 셀 MC의 데이터가 H 레벨, 즉 제 2 트랜지스터(T4, T5)가 오프되는 전위인지 여부에 따라서, 비트선(BL1, BL2)을 제 2 트랜지스터가 오프되는 전위(V1)에 접속하는지 여부를 수행하도록 구성하면 된다. 이와 같이 구성하면, 판독 모드에 있어서 메모리 셀 MC의 데이터가 제 2 트랜지스터를 오프시키는 전위일 때, 제 2 트랜지스터를 보다 확실하게 오프시켜, 제 1, 제 2, 제 6 트랜지스터가 동시에 온 상태로 되는 것을 방지함으로써, 전위 변환 회로 SA의 소비 전력을 저감시킨다.

또, 비트선 전위 유지 회로 PL은, 도 11에 도시하는 바와 같이 구성함으로써, 용이하게 실현할 수 있다.

또한, 실시예 3은, 도 11에서는 도 1에 도시하는 회로에 적용한 경우를 나타내었지만, 그 밖의 실시예 1이나 실시예 2에서 설명한 내용에 적용하더라도 좋다.

(실시예 4)

도 12 및 도 13은 본 발명의 실시예 4에 있어서의 반도체 집적 회로를 설명하기 위한 회로도이다. 도 12에 나타내는 회로(100)의 내부의 구성을 도 13에 나타낸다.

도 12 및 도 13에 있어서, BL1a 및 BL2a는 각각 비트선 BL1 및 BL2로부터 분리된 비트선, MCa는 비트선 BL1a, BL2a에 접속된 메모리 셀, PCCa는 비트선 BL1a, BL2a에 접속되어, 모드 신호 PCBa에 따라 비트선 BL1a, BL2a에 대하여 프리차지시키기 위한 프리차지 회로, 그 밖에는 실시예 1과 마찬가지이다.

프리차지 회로 PCCa는, 프리차지 회로 PCC와 동일한 구성이다. 즉, 프리차지 회로 PCCa의 트랜지스터 T1은, 소스 전극이 프리차지용 전위 V1을 수신하고, 게이트 전극이 모드 신호 PCBa를 수신하며, 드레인 전극이 비트선 BL1a에 접속되어 있다. 프리차지 회로 PCCa의 트랜지스터 T2는, 소스 전극이 프리차지용 전위 V1을 수신하고, 게이트 전극이 모드 신호 PCBa를 수신하며, 드레인 전극이 비트선 BL2a에 접속되어 있다.

메모리 셀 MCa는, 메모리 셀 MC와 동일한 구성이다. 메모리 셀 MCa도, NMOS의 트랜지스터 T10, T11을 포함하고, 노드 N1, N2의 전위는 데이터를 나타내며, 어느 한쪽이 H 레벨, 다른쪽이 L 레벨이다.

전위 변환 회로 SA는, 트랜지스터 T3a, T4a, T5a, T6a, T9a를 더 포함한다. 트랜지스터 T3a는, 소스 전극이 고전위 V2를 수신하고, 게이트 전극이 모드 신호 PCa를 수신하며, 드레인 전극이 트랜지스터 T4a, T5a 각각의 소스 전극에 접속되어 있다. 출력 배선 OUT1에는, 트랜지스터 T4a의 드레인 전극이 더 접속되어 있다. 출력 배선 OUT2에는, 트랜지스터 T5a의 드레인 전극이 더 접속되어 있다. 트랜지스터 T4a의 게이트 전극은 비트선 BL1a에 접속되어 있다. 트랜지스터 T5a의 게이트 전극은 비트선 BL2a에 접속되어 있다. 트랜지스터 T6과 접지 전위 GND 사이에는, 트랜지스터 T6a가 개재되어, 트랜지스터 T6a의 소스 전극은 접지 전위 GND에 접속되고, 트랜지스터 T6a의 드레인 전극은 트랜지스터 T6의 소스 전극에 접속되며, 트랜지스터 T6a의 게이트 전극은 모드 신호 PCa를 수신한다. 트랜지스터 T9와 접지 전위 GND 사이에는, 트랜지스터 T9a가 개재되어, 트랜지스터 T9a의 소스 전극은 접지 전위 GND에 접속되고, 트랜지스터 T9a의 드레인 전극은 트랜지스터 T9의 소스 전극에 접속되며, 트랜지스터 T9a의 게이트 전극은 모드 신호 PCa를 수신한다,

도 12 및 도 13에 도시하는 회로의 그 밖의 구성은, 도 1과 마찬가지이다.

도 12 및 도 13에서는, 제 1 비트선이 비트선 BL1, BL2, 제 2 비트선이 비트선 BL1a, BL2a이며, 제 1 메모리 셀이 메모리 셀 MC이다. 제 2 메모리 셀이 메모리 셀 MCa이며, 제 1 트랜지스터가 트랜지스터 T3, T3a이다. 제 1 트랜지스터와 제 3 트랜지스터 T6 사이에는 상호 병렬로 접속된 트랜지스터 T4, T4a가 있는데, 제 1 비트선용 제 2 트랜지스터가 트랜지스터 T4, 제 2 비트선용 제 2 트랜지스터가 트랜지스터 T4a이다. 제 1 트랜지스터와 제 3 트랜지스터 T9 사이에는 상호 병렬로 접속된 트랜지스터 T5, T5a가 있는데, 제 1 비트선용 제 2 트랜지스터가 트랜지스터 T5, 제 2 비트선용 제 2 트랜지스터가 트랜지스터 T5a이다. 제 1 프리차지 회로는 프리차지 회로 PCC, 제 2 프리차지 회로는 프리차지 회로 PCCa이다. 제 1 소정 모드는, 트랜지스터 T4, T5가 오프되는 전위로 비트선 BL1, BL2를 프리차지하는 모드이며, 제 2 소정 모드는, 트랜지스터 T4a, T5a가 오프되는 전위로 비트선 BL1a, BL2a를 프리차지하는 모드이다.

또한, 도 12 및 도 13에서는, 제 1 비트선용 제 1 트랜지스터가 트랜지스터 T3, 제 2 비트선용 제 1 트랜지스터가 트랜지스터 T3a이다. 제 1 비트선용 제 3 트랜지스터가 트랜지스터 T6, T9이며, 제 2 비트선용 제 3 트랜지스터가 트랜지스터 T6a, T9a이다.

다음에 동작에 대하여 설명한다. 메모리 셀 MC에서 출력 배선 OUT1, OUT2로 데이터를 판독하는 경우에는, 우선 모드 신호 PCa를 H 레벨로 함으로써, 고전위 V2가 트랜지스터 T3a, T4a, T5a를 거쳐 출력 배선 OUT1, OUT2에 영향을 미치지 않도록 한다. 즉, 트랜지스터 T3a, T4a, T5a를 인에이블로 한다. 이에 따라, 도 12에 도시하는 전위 변환 회로 SA는 도 1에 도시하는 전위 변환 회로 SA와 등가(等價)로 된다. 이 상태에서, 모드 신호 PC, PCB를 판독 모드, 즉 모드 신호 PC를 L 레벨, 모드 신호 PCB를 H 레벨로 한 후, 워드선 WL의 전위를 H 레벨로 하면, 실시예 1과 마찬가지로 트랜지스터 T3, T4, T5, T7, T8에 의해서 메모리 셀 MC로부터 출력 배선 OUT1, OUT2로 데이터를 판독할 수 있다.

한편, 메모리 셀 MCa로부터 출력 배선 OUT1, OUT2로 데이터를 판독하는 경우에는, 우선 모드 신호 PC를 H 레벨로 함으로써, 고전위 V2가 트랜지스터 T3, T4, T5를 거쳐 출력 배선 OUT1, OUT2에 영향을 미치지 않도록 한다. 즉, 트랜지스터 T3, T4, T5를 인에이블로 한다. 이 상태에서, 모드 신호 PCa, PCBa를 판독 모드, 즉 모드 신호 PCa를 L 레벨, 모드 신호 PCBa를 H 레벨로 한 후, 워드선 WLa를 H 레벨로 하면, 트랜지스터 T3a, T4a, T5a, T7, T8에 의해서 메모리 셀 MCa로부터 출력 배선 OUT1, OUT2로 데이터를 판독할 수 있다.

또한, 메모리 셀 MC, MCa의 어느쪽에서도 데이터를 판독하지 않는 경우, 즉 프리차지 모드인 경우에는, 모드 신호 PCB, PCBa를 모두 L 레벨, 모드 신호 PC, PCa를 모두 H 레벨로 해 두면, 전위 변환 회로 SA에 있어서 고전위 V2로부터 접지 전위 GND로 전류가 흐르지 않는다.

또한, 메모리 셀 MC, MCa의 한쪽으로부터 데이터를 판독하고 있는 경우에는, 모드 신호 PC, PCa 중 어느 한쪽이 L 레벨이며, 트랜지스터 T6, T6a의 한쪽 및 트랜지스터 T9, T9a의 한쪽이 오프하여, 트랜지스터 T6, T6a, T9, T9a에 의해서 출력 배선 OUT1, OUT2의 전위가 L 레벨로 리세트되는 일은 없기 때문에, 출력 배선 OUT1, OUT2에는 판독된 정확한 데이터가 래치된다.

또, 도 12 및 도 13에서는 워드선 WLa를 워드선 WL에 결선하지 않는 경우를 나타내고 있지만, 워드선 WLa를 워드선 WL에 결선하여도 무방하다. 또한, 도 12 및 도 13에서는 프리차지 신호 PCBa가 전파되는 배선을, 프리차지 신호 PCB가 전파되는 배선에 결선하지 않은 경우를 나타내고 있지만, 프리차지 신호 PCBa가 전파되는 배선을, 프리차지 신호 PCB가 전파되는 배선에 결선하여도 무방하다.

워드선 WLa가 워드선 WL에 결선되어, 프리차지 신호 PCBa가 전파되는 배선을 프리차지 신호 PCB가 전파되는 배선에 결선하는 경우는, 다시 말해 컬럼의 수가 2인 경우이다. 이 경우, 예를 들어 도 14에 도시하는 바와 같이 2개의 컬럼 중 어느 한쪽을 선택하기 위한 컬럼 선택 신호 CS, 프리차지 신호 PCB, NAND 회로 G1, G2 및 인버터 G3을 이용하여, 프리차지 신호 PC, PCa를 생성하면 좋다.

또, 실시예 4는, 도 12 및 도 13에서는 도 1에 나타내는 회로에 적용한 경우를 나타내었지만, 그 밖의 실시예 1이나 실시예 2에서 설명한 내용에 적용하더라도 무방하다. 또한, 도 12 및 도 13에서는 1개의 전위 변환 회로 SA에 비트선 BL1, BL2의 조(組;set)와 비트선 BL1a, BL2a의 조의 2개조의 비트선이 접속되는 경우를 나타내었지만, 3개조 이상의 비트선을 1개의 전위 변환 회로 SA에 접속하여도 무방하다.

또한, 트랜지스터 T6, T6a는, 트랜지스터 T4a, T4의 접속점과 접지 전위 GND 사이에 상호 직렬로 접속되어 있으면 되고, 트랜지스터 T6, T6a를 상호 교환하더라도 무방하다. 트랜지스터 T9, T9a에 대해서도 상호 교환하더라도 무방하다.

실시예 4의 효과는, 실시예 1과 마찬가지로, 전위 변환 회로 SA내의 고전위 V2로부터 접지 전위 GND로 전류가 흐르는 기간이 짧기 때문에, 전위 변환 회로 SA의 소비 전력은 저감된다.

또한, 비트선 BL1, BL2로부터 비트선 BL1a, BL2a를 분리함으로써, 각 비트선 BL1, BL2, BL1a, BL2a의 용량이 작아지기 때문에, 동작의 고속화 및 소비 전력의 저감을 도모할 수 있다.

또한, 메모리 셀 MC, MCa로부터 데이터를 판독하는 데에 1개의 전위 변환 회로 SA를 공용하고 있기 때문에, 레이아웃 면적을 삭감할 수 있다.

(실시예 5)

도 15는 본 발명의 실시예 5에 있어서의 반도체 집적 회로를 설명하기 위한 회로도이다. 도 15에 나타내는 회로는, 도 12 및 도 13에 도시하는 회로로부터 트랜지스터 T3a, T6a, T9a를 생략한 것이다.

도 15에 도시하는 전위 변환 회로 SA에 있어서, 트랜지스터 T3의 드레인 전극은 트랜지스터 T4, T4a, T5, T5a 각각의 소스 전극에 접속되어 있다. 트랜지스터 T6의 소스 전극은 접지 전위 GND로 접속된다. 트랜지스터 T9의 소스 전극은 접지 전위 GND로 접속된다. 그 밖에는 도 12 및 도 13에 도시하는 회로와 마찬가지이다.

다음에 동작에 대하여 설명한다. 우선, 메모리 셀 MC, MCa의 어느쪽에서도 데이터를 판독하지 않는 경우, 즉 프리차지 모드의 경우에는, 모드 신호 PCB, PCBa를 모두 L 레벨, 모드 신호 PC를 H 레벨, 워드선 WL, WLa를 모두 L 레벨로 한다. 이에 따라, 비트선 BL1, BL2, BL1a, BL2a의 전위는 모두 H 레벨로 프리차지되고, 트랜지스터 T3, T4, T4a, T5, T5a는 모두 오프되어, 전위 변환 회로 SA에 있어서 고전위 V2로부터 접지 전위 GND로 전류가 흐르지 않는다.

다음에, 메모리 셀 MC로부터 출력 배선 OUT1, OUT2로 데이터를 판독하는 경우에는, 우선 프리차지 신호 PCBa와 워드선 WLa의 전위를 모두 L 레벨로 유지함에 따라, 트랜지스터 T4a, T5a가 오프 상태인 것을 유지한다. 즉, 트랜지스터 T4a, T5a가 인에이블의 상태를 유지한다. 이에 따라, 도 15에 도시하는 전위 변환 회로 SA는 도 1에 도시하는 전위 변환 회로 SA와 등가로 된다. 이 상태를 유지하면서, 모드 신호 PC, PCB를 판독 모드, 즉 모드 신호 PC를 L 레벨, 모드 신호 PCB를 H 레벨로 한 후, 워드선 WL의 전위를 H 레벨로 하면, 실시예 1과 마찬가지로, 트랜지스터 T3, T4, T5, T7, T8에 의해서 메모리 셀 MC로부터 출력 배선 OUT1, OUT2로 데이터를 판독할 수 있다.

한편, 메모리 셀 MCa로부터 출력 배선 OUT1, OUT2로 데이터를 판독하는 경우에는, 우선 프리차지 신호 PCB와 워드선 WL의 전위를 모두 L 레벨로 유지함에 따라, 트랜지스터 T4, T5가 오프 상태인 것을 유지한다. 즉, 트랜지스터 T4, T5가 인에이블의 상태를 유지한다. 이 상태를 유지하면서, 모드 신호 PC, PCBa를 판독 모드, 즉 모드 신호 PC를 L 레벨, 모드 신호 PCBa를 H 레벨로 한 후, 워드선 WLa의 전위를 H 레벨로 하면, 트랜지스터 T3, T4a, T5a, T7, T8에 의해서 메모리 셀 MCa로부터 출력 배선 OUT1, OUT2로 데이터를 판독할 수 있다.

실시예 5의 효과는, 실시예 4의 효과에 부가하여, 트랜지스터를 생략한 구성으로 할 수 있기 때문에, 레이아웃 면적을 삭감할 수 있다.

또, 실시예 5는, 도 15에서는 도 12 및 도 13에 도시하는 회로에 적용한 경우를 나타내었지만, 그 밖의 실시예 4에서 설명한 내용에 적용하여도 무방하다.

(실시예 6)

실시예 6은, 실시예 4 또는 실시예 5와 실시예 3의 조합이다. 도 16은 본 발명의 실시예 6에 있어서의 반도체 집적 회로를 설명하기 위한 회로도이다. 도 16에 나타내는 회로(200)의 내부 구성을 도 17에 도시한다. 도 16 및 도 17에 도시하는 회로는, 도 11에 도시하는 비트선 전위 유지 회로 PL과, 비트선 전위 유지 회로 PL과 동일한 내부 구성의 비트선 전위 유지 회로 PLa를, 도 15 및 도 13에 도시한 회로에 부가한 것이다. 비트선 전위 유지 회로 PLa는, PM0S의 트랜지스터 T14, T15를 포함한다. 비트선 전위 유지 회로 PLa에 있어서, 트랜지스터 T14는, 소스 전극이 프리차지 전위 V1을 수신하고, 게이트 전극이 비트선 BL2a에 접속되며, 드레인 전극이 비트선 BL1a에 접속되어 있다. 또한, 동일 회로 PLa에 있어서, 트랜지스터 T15는, 소스 전극이 프리차지 전위 V1을 수신하고, 게이트 전극이 비트선 BL1a에 접속되며, 드레인 전극이 비트선 BL2a에 접속되어 있다.

또, 실시예 6은, 도 16 및 도 17에서는 도 15 및 도 13에 도시하는 내용과 도 11에 도시하는 내용을 조합한 경우에 대하여 나타내었지만, 그 밖의 실시예 5 또는 실시예 4에서 설명한 내용과 실시예 3에서 설명한 내용을 조합하더라도 무방하다.

(변형예)

도 7, 도 8에 나타내는 변형예는 실시예 3∼6에 적용하여도 무방하다.

또한, 메모리 셀 MC는 도시하는 구성 이외의 구성이어도 무방하다.

본 발명의 청구항 1에 의한 작용·효과는 다음과 같다. 제 2 트랜지스터는, 비트선 및 메모리 셀의 영향에 의해서, 제 1, 제 3 트랜지스터에 비해 모드 신호에 대하여 즉시 응답하지 않는다. 비트선의 전위는, 모드 신호가 소정 모드를 나타내고 있을 때에는, 프리차지 회로에 의해서 제 2 트랜지스터가 오프되는 전위로 프리차지되고, 모드 신호가 소정 모드와 다른 모드를 나타내고 있을 때에는, 메모리 셀에 의존한다.

모드 신호가 소정 모드를 나타내고 있을 때에는, 제 2, 제 3 트랜지스터가 각각 오프, 온 상태이기 때문에, 전위 변환 회로의 출력은 제 2 전위로 프리차지되어, 제 1 전위와 제 2 전위 사이에 전류가 흐르지 않는다. 다음에, 모드 신호가 소정 모드로부터 다른 모드를 나타내는 과도 상태에 있어서는, 우선 제 1 및 제 3 트랜지스터는 모드 신호에 즉시 응답하여 각각의 온/오프가 전환되지만, 그 때 제 2 트랜지스터는 모드 신호에 대하여 즉시 응답하지 않기 때문에 오프 상태가 유지된다. 따라서, 이 과도 상태에서는, 제 1 전위와 제 2 전위 사이에 전류가 흐르지 않는다. 다음에, 모드 신호가 소정 모드와 다른 모드를 나타내고 있을 때에는, 제 1 및 제 3 트랜지스터에 대해서는 각각 온, 오프 상태이다. 한편, 제 2 트랜지스터에 대해서는 메모리 셀에 의존하여 온 또는 오프 상태이다. 여기서, 제 2 트랜지스터가 오프 상태일 때에는 전위 변환 회로의 출력은 제 2 전위가 그대로 유지되지만, 제 2 트랜지스터가 온 상태일 때에는 제 1 전위로 된다. 다음에, 모드 신호가 다른 모드로부터 소정 모드를 나타내는 과도 상태에 있어서는, 우선 제 1 및 제 3 트랜지스터는 모드 신호에 즉시 응답하여 각각의 온/오프가 전환된다. 이 때, 제 2 트랜지스터가 오프 상태 그대로일 때에는 제 1 전위, 제 2 전위 사이에 전류는 흐르지 않는다. 한편, 제 2 트랜지스터가 온 상태일 때에는 제 1 전위, 제 2 전위 사이에 전류는 흐르지만, 이 전류가 흐르는 기간은 모드 신호의 변화에 의존하고, 비트선의 전위의 변화에 의존하지 않기 때문에, 짧다.

이상과 같이, 본 발명의 청구항 1에서는, 제 1 전위, 제 2 전위 사이에 전류가 흐르는 기간이 짧아, 전위 변환 회로의 비트선 전위를 변환한다고 하는 기능은, 상술한 바와 같이, 최저한 제 1 내지 제 3 트랜지스터에 의해 유지되기 때문에, 소자수 및 소비 전력을 저감할 수 있다고 하는 효과를 나타낸다. 따라서, 이 효과는 소자수가 많은 일본 특허 공개 평성 제 6-12879 호 공보에 개시된 기술에 비해 우수하다.

본 발명의 청구항 2에 의한 효과는 다음과 같다. 즉, 비트선을 분리함으로써, 동작의 고속화 및 소비 전력의 저감을 도모할 수 있다.

본 발명의 청구항 3에 의한 효과는 다음과 같다. 즉, 비트선 전위 유지 회로를 구비함으로써, 소정 모드와 다른 모드에 있어서 메모리 셀의 데이터가 제 2 트랜지스터를 오프하는 전위일 때, 제 2 트랜지스터를 보다 확실히 오프시켜, 제 1, 제 2, 제 6 트랜지스터가 동시에 온 상태로 되는 것을 방지함으로써, 전위 변환 회로의 소비 전력을 저감한다.

이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.

Claims

적어도 1개의 비트선과,

상기 비트선에 접속된 적어도 1개의 메모리 셀과 상기 비트선에 접속되어, 상기 비트선을 프리차지하기 위한 적어도 1개의 프리차지 회로와,

상기 비트선에 접속되어, 상기 비트선의 전위를 변환하기 위한 전위 변환 회로를 포함하되,

상기 전위 변환 회로는 제 1 전위, 제 2 전위 사이에 순차적으로 직렬로 접속된 제 1 내지 제 3 트랜지스터를 포함하고,

상기 전위 변환 회로의 출력은, 상기 제 2 및 제 3 트랜지스터의 접속점이며,

상기 제 1 트랜지스터는, 이 제어 전극에서 모드 신호를 수신하여, 상기 모드 신호가 소정 모드를 나타내는지 여부에 따라 오프, 온하고,

상기 제 2 트랜지스터의 제어 전극은 상기 비트선에 접속되며,

상기 제 3 트랜지스터는, 이 제어 전극에서 상기 모드 신호를 수신하여, 상기 모드 신호가 상기 소정 모드를 나타내는지 여부에 따라 온, 오프하고,

상기 프리차지 회로는, 상기 모드 신호를 수신하여, 상기 모드 신호가 상기 소정 모드일 때에만 상기 제 2 트랜지스터가 오프하는 전위로 상기 비트선을 프리차지하는 반도체 집적 회로.
제 1 항에 있어서,

상기 비트선은 제 1 및 제 2 비트선을 포함하고,

상기 메모리 셀은 상기 제 1 비트선에 접속된 제 1 메모리 셀과 상기 제 2 비트선에 접속된 제 2 메모리 셀을 포함하며,

상기 제 2 트랜지스터는, 상기 제 1 및 제 3 트랜지스터 사이에 서로 병렬로 접속된, 상기 제 1 비트선에 접속된 제어 전극을 갖는 제 1 비트선용 제 2 트랜지스터와, 상기 제 2 비트선에 접속된 제어 전극을 갖는 제 2 비트선용 제 2 트랜지스터를 포함하고,

상기 소정 모드는, 제 1 소정 모드 혹은 제 2 소정 모드 중 어느 하나이며,

상기 프리차지 회로는, 상기 제 1 비트선에 접속된 제 1 프리차지 회로와 상기 제 2 비트선에 접속된 제 2 프리차지 회로를 포함하고,

상기 제 1 프리차지 회로는 상기 제 1 소정 모드일 때에만 상기 제 1 비트선용 제 2 트랜지스터가 오프하는 전위로 상기 제 1 비트선을 프리차지하며,

상기 제 2 프리차지 회로는 상기 제 2 소정 모드일 때에만 상기 제 2 비트선용 제 2 트랜지스터가 오프하는 전위로 상기 제 2 비트선을 프리차지하는 반도체 집적 회로.
제 1 항에 있어서,

상기 메모리 셀은 상기 비트선에 출력하는 데이터를 유지하고,

상기 모드 신호가 상기 소정 모드와 상이한 모드를 나타낼 때에, 상기 데이터가 상기 제 2 트랜지스터가 오프하는 전위인지 여부에 따라서, 상기 비트선을 상기 제 2 트랜지스터가 오프하는 전위로 선택적으로 접속하는 비트선 전위 유지 회로를 더 포함하며,

상기 전위 변환 회로는, 상기 제 2 및 제 3 트랜지스터의 접속점과, 상기 제 2 전위 사이에 접속되고, 상기 모드 신호가 상기 소정 모드와 상이한 모드를 나타낼 때에, 상기 데이터가 상기 제 2 트랜지스터가 오프하는 전위인지 여부에 따라서, 온, 오프하는 제 6 트랜지스터를 더 포함하는 반도체 집적 회로.