KR20000071427A - 반도체 기억장치 - Google Patents

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KR20000071427A
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사와무라 시코
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Abstract

전력 절약화 및 대용량화를 도모한 경우에도, 고속액세스가 가능한 반도체 기억장치를 제공한다. 반도체 기억장치는, 센스앰프 블록 sa, 한쌍의 메모리셀 블록 mc0, mc1, 한쌍의 워드 드라이버 블록 wd1-0, wd1-1, 한쌍의 디코더 블록 dec1-0, dec1-1, 및 제어회로 블록 cnt101을 포함한다. 제어회로 블록 cnt101에 구비된 인버터 INV0, INV1는, 각각, 블록 선택신호 BS0, BS1의 전위레벨을 반전시킨다. 레벨시프터 LS0, LS1는, 각각, 인버터 INV0, INV1의 출력을 증폭하여, 제 2 전원전위 VPP와 접지전위 VSS 사이에서 전위가 스윙하는 이퀄라이즈 신호 EQ0, EQ1를 생성한다.

Description

반도체 기억장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은, 반도체 기억장치에 관한 것이다.
종래의 반도체 기억장치에 있어서 메모리셀 주변회로의 구성을 도 9에 나타낸다. 이 반도체 기억장치는, 센스앰프 블록 sa, 한쌍의 메모리셀 블록 mc0, mc1,한쌍의 워드 드라이버 블록 wd1-0, wd1-1, 한쌍의 디코더 블록 dec1-0, dec1-1, 및 제어회로 블록 cnt1을 포함하는 것이다.
센스앰프 블록 sa는, 이퀄라이즈 신호 EQ, EQ0, EQ1, 센스앰프 활성화신호 SE, 전송신호 TG0, TG1이 입력되도록 구성되고, 비트선쌍 BL0, BL0b, 및, 비트선쌍 BL1, BL1b가 접속되어 있다. 이퀄라이즈 신호 EQ, EQ0, EQ1, 및, 센스앰프 활성화신호 SE의 전위레벨은, 제 1 전원전위 VDD와 접지전위 VSS 사이를 스윙하고, 전송신호 TG0, TG1의 전위레벨은, 제 2 전원전위 VPP와 접지전위 VSS 사이를 스윙한다.
그리고, 센스앰프 블록 sa는, 센스앰프부 amp 및 센스앰프 제어회로부 acnt에서 구성되어 있다.
센스앰프부 amp은, P형 MOS 트랜지스터 P0, P1 및 N형 MOS 트랜지스터 N0, N1, N00, N01, N02, N03, N04, N10, N11, N12, N13, N14로 구성되어 있다.
P형 MOS 트랜지스터 P0의 게이트는 비트선 BL에 접속되고, 드레인은 비트선 BLb에 접속되고, 소스는 센스노드 SP에 접속되어 있다. P형 MOS 트랜지스터 P1의 게이트는 비트선 BLb에 접속되어, 드레인은 비트선 BL에 접속되고, 소스는 센스노드 SP에 접속되어 있다. N형 MOS 트랜지스터 N0의 게이트는 비트선 BL에 접속되고, 드레인은 비트선 BLb에 접속되며, 소스는 센스노드 SN에 접속되어 있다. N형 MOS 트랜지스터 N1의 게이트는 비트선 BLb에 접속되고, 드레인은 비트선 BL에 접속되며, 소스는 센스노드 SN에 접속되어 있다.
N형 MOS 트랜지스터 N00은, 드레인이 비트선 BL0b에 접속되고, 소스가 비트선 BLb에 접속되며, 게이트에 입력되는 전송신호 TG0에 의해 온/오프제어된다. N형 MOS 트랜지스터 N01은, 드레인이 비트선 BL0에 접속되고, 소스가 비트선 BL에 접속되어, 게이트에 입력되는 전송신호 TG0에 의해서 온/오프제어된다.
N형 MOS 트랜지스터 N10은, 드레인이 비트선 BL1b에 접속되고, 소스가 비트선 BLb에 접속되어, 게이트에 입력되는 전송신호 TG1에 의해서 온/오프제어된다. N형 MOS 트랜지스터 N11은, 드레인이 비트선 BL1에 접속되고, 소스가 비트선 BL에 접속되어, 게이트에 입력되는 전송신호 TG1에 의해서 온/오프제어된다.
N형 MOS 트랜지스터 N02은, 드레인이 비트선 BL0b에 접속되고, 소스가 제 3 전원전위 VBL(= 1/2 VDD)에 접속되어, 게이트에 입력되는 이퀄라이즈 신호 EQ0에 의해서 온/오프제어된다. N형 MOS 트랜지스터 N03은, 드레인이 비트선 BL0에 접속되고, 소스가 제 3 전원전위 VBL에 접속되어, 게이트에 입력되는 이퀄라이즈 신호 EQ0에 의해서 온/오프제어된다. N형 MOS 트랜지스터 N04은, 드레인이 비트선 BL0b에 접속되어, 소스가 비트선 BL0에 접속되어, 게이트에 입력되는 이퀄라이즈 신호 EQ0에 의해서 온/오프제어된다.
N형 MOS 트랜지스터 N12은, 드레인이 비트선 BL1b에 접속되고, 소스가 제 3 전원전위 VBL에 접속되어, 게이트에 입력되는 이퀄라이즈 신호 EQ1에 의해서 온/오브제어된다. N형 MOS 트랜지스터 N13은, 드레인이 비트선 BL1에 접속되고, 소스가 제 3 전원전위 VBL에 접속되어, 게이트에 입력되는 이퀄라이즈 신호 EQ1에 의해서 온/오프제어된다. N형 MOS 트랜지스터 N14는, 드레인이 비트선 BL1b에 접속되고, 소스가 비트선 BL1에 접속되어, 게이트에 입력되는 이퀄라이즈 신호 EQ1에 의해서 온/오프제어된다.
센스앰프 제어회로부 acnt은, 센스엠프 활성화신호 SE에 따라서, 센스노드 SP에 대하여 제 1 전원전위 VDD를 공급하고, 센스노드 SN에 대하여 접지전위 VSS를 공급한다. 또한, 이퀄라이즈 신호 EQ에 따라서, 센스노드 SP 및 센스노드 SN에 대하여 제 3 전원전위 VBL을 공급한다.
도 9에 나타낸 종래의 반도체 기억장치에 있어서, 비트선쌍 BL0, BL0b, 비트선쌍 BL1, BL1b의 이퀄라이즈(전위의 평형화)는, N형 MOS 트랜지스터 N02, N03, N04 및, N형 MOS 트랜지스터 N12, N13, N14을 통해, 비트선쌍 BL0, BL0b, 및, 비트선쌍 BL1, BL1b에 대하여 제 3 전원전위 VBL을 공급함으로써 행해진다.
그렇지만, 이퀄라이즈시에 있어서 N형 MOS 트랜지스터 N02, N03, N04, N12, N13, N14의 게이트전위(= 이퀄라이즈 신호 EQ0, EQ1의 전위)는, 제 1 전원전위 VDD 이기 때문에, 게이트·소스간 전압 Vgs는, 1/2 VDD가 된다.
예컨데, 전력 절약화를 목적으로서, 제 1 전원전위 VDD를 1.0 V∼2.0 V로 하여 종래의 반도체 기억장치를 동작시키는 경우, N형 MOS 트랜지스터 N02, N03, N04, N12, N13, N14의 게이트·소스간 전압 Vgs는, 0.5 V∼1.0 V가 되어, 임계전압 Vt에 대하여 충분한 마진이 확보할 수 없을 우려가 있다. 이러한 경우, 각 N형 MOS 트랜지스터 N02, N03, N04, N12, N13, N14을 흐르는 전류가 제한되어, 단시간에서의 비트선쌍 BL0, BL0b, BL1, BL1b의 이퀄라이즈가 곤란하게 되어 버린다.
마찬가지로, N형 MOS 트랜지스터 N00, N01, N10, N11을 통해 이퀄라이즈되는 비트선쌍 BL, BLb에 관해서도, 이퀄라이즈시에 있어서의 각 N형 MOS 트랜지스터 N00, N01, N10, N11의 게이트전위(= 전송신호 TG0, TG1의 전위)가 제 1 전원전위 VDD이기 때문에, 이퀄라이즈 시간이 길어지게 될 우려가 있다.
또한, 도 9에는, 단일의 센스앰프 블록 sa를 구비한 종래의 반도체 기억장치를 나타내고 있지만, 일반적으로 반도체 기억장치에는 복수의 센스앰프 블록, 및, 그것에 따르는 복수의 메모리셀 블록, 워드 드라이버 블록이 구비되어 있다. 더구나, 각 센스앰프 블록에는, 다수의 센스앰프가 구비된다. 이와 같이, 센스앰프가 증가하면, 이퀄라이즈 신호 EQ0, EQ1의 공급라인에 기생하는 용량 및 저항이 증가하여, 이퀄라이즈 신호 EQ0, EQ1의 전위레벨의 천이가 지연하게 된다.
도 9에 나타낸 종래의 반도체 기억장치에 있어서, 예컨데, 셀용량 C00에 저장되어 있는 데이터를 판독하는 경우, 셀용량 C00으로부터 방출된 전하가 N형 MOS 트랜지스터 N02, N03을 통해 제 3 전원전위 VBL에 방출되어 판독 불량이 되지 않도록, 이퀄라이즈 신호 EQ0가 접지전위 VSS로 천이하여 비트선쌍 BL0, BL0b가 제 3 전원전위 VBL로부터 완전히 떼어버려진 후에, 워드선 WL00의 전위를 제 2 전원전위 VPP로 천이시킬 필요가 있다. 그러나, 전술한 것과 같이 이퀄라이즈 신호 EQ0, EQ1의 전위레벨의 천이가 지연되면, 그 만큼 워드선의 전위레벨의 천이 타이밍을 늦출 필요가 있어, 결과적으로 반도체 기억장치의 액세스 속도가 저하하게 된다.
본 발명은, 상기한 것과 같은 문제점에 감안하여 이루어진 것으로, 그 목적은, 전력 절약화 및 대용량화를 도모한 경우라도, 고속액세스가 가능한 반도체 기억장치를 제공하는 것에 있다.
도 1은 본 발명의 제 1 실시예에 관한 반도체 기억장치에 있어서의 메모리셀 주변회로의 구성을 나타내는 회로도이다.
도 2는 도 1의 반도체 기억장치의 동작을 나타내는 타이밍 챠트이다.
도 3은 본 발명의 제 2 실시예에 관한 반도체 기억장치에 있어서 메모리셀 주변회로의 구성을 나타내는 회로도이다.
도 4는 도 3의 반도체 기억장치의 동작을 나타내는 타이밍 챠트이다.
도 5는 본 발명의 제 3 실시예에 관한 반도체 기억장치에 있어서 메모리셀 주변회로의 구성을 나타내는 회로도이다.
도 6은 본 발명의 제 4 실시예에 관한 반도체 기억장치에 있어서 메모리셀 주변회로의 구성을 나타내는 회로도이다.
도 7은 도 6의 반도체 기억장치의 동작을 나타내는 타이밍 챠트이다.
도 8은 본 발명의 제 5 실시예에 관한 반도체 기억장치에 있어서 메모리셀 주변회로의 구성을 나타내는 회로도이다.
도 9는 종래의 반도체 기억장치에 있어서 메모리셀 주변회로의 구성을 나타내는 회로도이다.
* 도면의 주요부분에 대한 부호의 설명 *
A010: 어드레스 신호 ADD00: 어드레스 신호
BL, BLb: 비트선쌍 BL0, BL0b: 비트선쌍
BS0, BS1: 블록 선택신호
C00, C01, C02, C03: 셀용량
EQ, EQ0, EQ1: 이퀄라이즈 신호
MWL00: 메인 워드선 N02, N03, N04: N형 MOS 트랜지스터
N10, N11: N형 MOS 트랜지스터
SE: 센스앰프 활성화신호 SENSE: 센스앰프 활성화신호
TG0, TG1: 전송신호 VBL: 제 3 전원전위
VDD: 제 1 전원전위 VPP: 제 2 전위
VSS: 접지전위 Vt: 임계전압
WL00, WL01, WL02, WL03: 워드선
acnt: 센스앰프 제어회로부
amp: 센스앰프부 cnt101: 제어회로 블록
dec1-0, dec1-1: 디코더 블록
mc0, mc1: 메모리셀 블록 sa: 센스앰프 블록
wd1-0, wd1-1: 워드 드라이버 블록
상기 과제를 해결하기 위해, 청구항 1에 따르면, 정보를 기억하는 1 또는 2 이상의 기억소자와, 기억소자로부터 판독된 정보를 전달하는 비트선쌍과, 비트선쌍을 구성하는 하나의 비트선 및 다른 비트선의 전위를 각각 기준전위 및 제 1 전원전위로 증폭하는 증폭수단과, 제 1 전원전위보다도 고전위의 제 2 전원전위가 되는 이퀄라이즈 신호에 의해서 제어되고, 비트선쌍을 제 3 전원전위에 이퀄라이즈하는 이퀄라이즈수단을 구비한 것을 특징으로 하는 반도체 기억장치가 제공된다.
제 2 전원전위와 제 1 전원전위의 전위차를 충분히 확보함으로써, 예컨데, 전력 절약화 등을 목적으로 하여 제 1 전원전위를 낮게 설정한 경우라도, 비트선쌍의 이퀄라이즈를 확실하고 또한 신속하게 행하는 것이 가능해진다.
그리고, 청구항 2에 기재된 것과 같이, 이퀄라이즈수단은 하나의 비트선에 대하여 제 3 전원전위를 공급하는 제 1 전위공급 트랜지스터와, 다른 비트선에 대하여 제 3 전원전위를 공급하는 제 2 전위공급 트랜지스터와, 하나의 비트선과 다른 비트선을 접속하는 접속 트랜지스터를 구비하고, 이퀄라이즈 신호는, 제 1 전위공급 트랜지스터, 제 2 전위공급 트랜지스터, 및 접속 트랜지스터의 각 게이트에 입력되는 것이 바람직하다.
예컨데, 각 트랜지스터가 N형 MOS 트랜지스터인 경우, 제 2 전원전위를 이것들의 트랜지스터의 임계전압과 제 1 전원전위와의 합 이상으로 하는 것에 의해, 각 트랜지스터를 온할 때의 게이트 전압은, 확실하게 임계전압 이상이 된다. 따라서, 이퀄라이즈 신호에 의해서 제어되는 각 트랜지스터의 온저항을 억제하는 것이 가능해진다.
청구항 3에 기재된 것과 같이, 하나의 비트선을 제 1 증폭수단 접속 트랜지스터에 의해 증폭수단에 접속하고, 다른 비트선을 제 2 증폭수단 접속 트랜지스터에 의해서 증폭수단에 접속하도록 하여도 좋다. 그리고, 제 1 증폭수단 접속 트랜지스터 및 제 2 증폭수단 접속 트랜지스터를 제 2 전원전위가 되는 증폭수단 접속 트랜지스터 제어신호에 의해서 제어한다.
예컨데, 각 트랜지스터가 N형 MOS 트랜지스터인 경우, 제 2 전원전위를 이것들의 트랜지스터의 임계전압과 제 1 전원전위와의 합 이상으로 하는 것에 의해, 각 트랜지스터를 온할 때의 게이트전압은, 확실하게 임계전압 이상이 된다. 따라서, 비트선쌍의 전위를 증폭할 때에 증폭수단 접속 트랜지스터 제어신호에 의해서 제어되는 각 트랜지스터의 온저항을 억제하는 것이 가능해진다.
청구항 4에 따르면, 정보를 기억하는 1 또는 2 이상의 기억소자로 이루어지는 제 1 기억소자군과, 정보를 기억하는 1 또는 2 이상의 기억소자로 이루어지는 제 2 기억소자군과, 제 1 기억소자군에 속하는 1 또는 2 이상의 기억소자로부터 판독된 정보를 전달하는 제 1 비트선쌍과, 제 2 기억소자군에 속하는 1 또는 2 이상의 기억소자로부터 판독된 정보를 전달하는 제 2 비트선쌍과, 제 1 비트선쌍을 구성하는 제 1의 한 개의 비트선 및 제 1의 다른 비트선의 전위를 각각 기준전위 및 제 1 전원전위로 증폭하고, 제 2 비트선쌍을 구성하는 제 2의 한 개의 비트선 및 제 2의 다른 비트선의 전위를 각각 기준전위 및 제 1 전원전위로 증폭하는 증폭수단과, 제 1 전원전위보다도 고전위의 제 2 전원전위가 되는 제 1 제어신호에 의해서 제어되고, 제 1 비트선쌍을 제 3 전원전위로 이퀄라이즈하는 제 1 이퀄라이즈수단과, 제 2 전원전위가 되는 제 2 제어신호에 의해서 제어되고, 제 2 비트선쌍을 제 3 전원전위로 이퀄라이즈하는 제 2 이퀄라이즈수단을 구비한 것을 특징으로 하는 반도체 기억장치가 제공된다.
제 2 전원전위와 제 1 전원전위와의 전위차를 충분히 확보함으로써, 예컨데, 전력 절약화 등을 목적으로 하여 제 1 전원전위를 낮게 설정한 경우라도, 제 1 비트선쌍 및 제 2 비트선쌍의 이퀄라이즈를 확실하고 또한 신속하게 행하는 것이 가능해진다.
청구항 5에 기재된 것과 같이, 제 1의 한개의 비트선을 제 1 증폭수단 접속 트랜지스터에 의해서 증폭수단에 접속하고, 제 1의 다른 비트선을 제 2 증폭수단 접속 트랜지스터에 의해서 증폭수단에 접속하며, 제 2의 한 개의 비트선을 제 3 증폭수단 접속 트랜지스터에 의해서 증폭수단에 접속하고, 제 2의 다른 비트선을 제 4 증폭수단 접속 트랜지스터에 의해서 증폭수단에 접속하도록 하여도 좋다. 그리고, 제 1 증폭수단 접속 트랜지스터 및 제 2 증폭수단 접속 트랜지스터의 제 2 제어신호에 의해서 제어하고, 제 3 증폭수단 접속 트랜지스터 및 제 4 증폭수단 접속 트랜지스터를 제 1 제어신호에 의해서 제어한다.
이러한 구성에 따르면, 예컨데, 각 트랜지스터가 N형 MOS 트랜지스터인 경우에, 제 2 전원전위를 이것들의 트랜지스터의 임계전압과 제 1 전원전위와의 합 이상으로 하는 것에 의해, 각 트랜지스터를 온할 때의 게이트전압은, 확실하게 임계전압 이상이 된다. 따라서, 제 1 비트선쌍의 전위를 증폭할 때에 제 2 제어신호에 의해서 제어되는 제 1 증폭수단 접속 트랜지스터 및 제 2 증폭수단 접속 트랜지스터의 온저항을 억제하는 것이 가능해지고, 제 2 비트선쌍의 전위를 증폭할 때에 제 1 제어신호에 의해서 제어되는 제 3 증폭수단 접속 트랜지스터 및 제 4 증폭수단 접속 트랜지스터의 온저항을 억제하는 것이 가능해진다.
더구나, 제 1 이퀄라이즈수단 및 제 3, 4의 증폭수단 접속 트랜지스터는, 제 1 제어신호에 의해서 공통제어되고, 제 2 이퀄라이즈수단 및 제 1, 2의 증폭수단 접속 트랜지스터는, 제 2 제어신호에 의해서 공통제어되도록 구성되어 있고, 이것에 의해서, 반도체 기억장치의 회로가 간략화되게 된다.
청구항 6에 기재된 것과 같이, 제 1 기억소자군에 속하는 각 기억소자에 접속된 복수의 제 1 워드선과, 제 1 제어신호의 전위레벨에 따라서, 복수의 제 1 워드선의 한 개를 선택적으로 구동하는 제 1 워드선 구동수단과, 제 2 기억소자군에 속하는 각 기억소자에 접속된 복수의 제 2 워드선과, 제 2 제어신호의 전위레벨에 따라서, 복수의 제 2 워드선의 한개를 선택적으로 구동하는 제 2 워드선 구동수단을 구비하는 것이 바람직하다.
이러한 구성에 따르면, 제 1 워드선이 구동하는 타이밍을 제 1 제어신호의 전위레벨의 천이에 동기시키는 것이 가능해진다. 또한, 제 2 워드선이 구동하는 타이밍을 제 2 제어신호의 전위천이에 동기시키는 것이 가능해진다.
청구항 7에 따르면, 제 1 워드선 구동수단은, 복수의 제 1 워드선을 개적으로 구동하는 복수의 제 1 워드선 구동부와, 제 1 제어신호의 전위레벨과 어드레스 신호의 전위레벨에 따라서, 복수의 제 1 워드선 구동부의 한 개를 선택하는 제 1 선택부를 구비하는 것을 특징으로 한다. 또한, 제 2 워드선 구동수단은, 복수의 제 2 워드선을 개별적으로 구동하는 복수의 제 2 워드선 구동부와, 제 2 제어신호의 전위레벨과 어드레스 신호의 전위레벨에 따라서, 복수의 제 2 워드선 구동부의 한 개를 선택하는 제 2 선택부를 구비한 것을 특징으로 한다.
이러한 구성에 따르면, 제 1 워드선 구동수단에 구비된 제 1 선택부, 및, 제 2 워드선 구동수단에 구비된 제 2 선택부는, 공통의 어드레스 신호에 의해서 제어된다. 따라서, 반도체 기억장치의 회로가 더욱 더 간략화되게 된다.
이하, 첨부도면을 참조하면서, 본 발명에 관한 반도체 기억장치가 바람직한 실시예에 관해서 상세히 설명한다. 이때, 이하의 설명 및 첨부된 도면에 있어서, 대략 동일한 기능 및 구성을 갖는 구성요소에 관해서는, 동일부호를 부여함으로써 중복설명을 생략한다.
(제 1 실시예)
본 발명의 제 1 실시예에 관한 반도체 기억장치에 있어서 메모리셀 주변회로의 구성을 도 1에 나타낸다. 이 반도체 기억장치는, 센스앰프 블록 sa, 제 1, 2의 기억소자군으로서의 한쌍의 메모리셀 블록 mc0, mc1, 한쌍의 워드 드라이버 블록 wd1-0, wd1-1, 한쌍의 디코더 블록 dec1-0, dec1-1, 및 제어회로 블록 cnt101을 포함하는 것이다.
센스앰프 블록 sa는, 이퀄라이즈 신호 EQ, EQ0, EQ1, 센스앰프 활성화신호 SE, 전송신호 TG0, TG1가 입력되도록 구성되고, 제 1 비트선쌍으로서의 비트선쌍 BL0, BL0b, 및, 제 2 비트선쌍으로서의 비트선쌍 BL1, BLlb가 접속되어 있다. 센스앰프 활성화신호 SE의 전위레벨은, 제 1 전원전위 VDD와 기준전위로서의 접지전위 VSS 사이를 스윙하고, 이퀄라이즈 신호 EQ, EQ0, EQ1, 및, 전송신호 TG0, TG1의 전위레벨은, 제 2 전원전위 VPP와 접지전위 VSS 사이를 스윙한다.
그리고, 센스앰프 블록 sa는, 센스앰프부 amp 및 센스앰프 제어회로부 acnt로 구성되어 있다.
센스앰프부 amp은, 증폭수단으로서의 P형 MOS 트랜지스터 P0, P1, N형 MOS 트랜지스터 N0, N1, 제 1, 2, 3, 4의 증폭수단 접속 트랜지스터로서의 N형 MOS 트랜지스터 N00, N01, N10, N11, 제 1 이퀄라이즈수단으로서의 N형 MOS 트랜지스터 N02, N03, N04, 및 제 2 이퀄라이즈수단으로서의 N형 MOS 트랜지스터 N12, N13, N14로 구성되어 있다.
P형 MOS 트랜지스터 P0의 게이트는 비트선 BL에 접속되고, 드레인은 비트선 BLb에 접속되며, 소스는 센스노드 SP에 접속되어 있다. P형 MOS 트랜지스터 P1의 게이트는 비트선 BLb에 접속되고, 드레인은 비트선 BL에 접속되며, 소스는 센스노드 SP에 접속되어 있다. N형 MOS 트랜지스터 N0의 게이트는 비트선 BL에 접속되고, 드레인은 비트선 BLb에 접속되며, 소스는 센스노드 SN에 접속되어 있다. N형 MOS 트랜지스터 N1의 게이트는 비트선 BLb에 접속되고, 드레인은 비트선 BL에 접속되며, 소스는 센스노드 SN에 접속되어 있다.
N형 MOS 트랜지스터 N00은, 드레인이 비트선 BL0b에 접속되고, 소스가 비트선 BLb에 접속되며, 게이트에 입력되는 전송신호 TG0에 의해서 온/오프제어된다. N형 MOS 트랜지스터 N01은, 드레인이 비트선 BL0에 접속되고, 소스가 비트선 BL에 접속되어, 게이트에 입력되는 전송신호 TG0에 의해서 온/오프제어된다.
N형 MOS 트랜지스터 N10은, 드레인이 비트선 BLlb에 접속되고, 소스가 비트선 BLb에 접속되어, 게이트에 입력되는 전송신호 TG1에 의해서 온/오프제어된다. N형 MOS 트랜지스터 N11은, 드레인이 비트선 BL1에 접속되고, 소스가 비트선 BL에 접속되어, 게이트에 입력되는 전송신호 TG1에 의해서 온/오프제어된다.
N형 MOS 트랜지스터 N02은, 드레인이 비트선 BL0b에 접속되고, 소스가 제 3 전원전위 VBL에 접속되어, 게이트에 입력되는 이퀄라이즈 신호 EQ0에 의해서 온/오프제어된다. N형 MOS 트랜지스터 N03은, 드레인이 비트선 BL0에 접속되고, 소스가 제 3 전원전위 VBL에 접속되어, 게이트에 입력되는 이퀄라이즈 신호 EQ0에 의해서 온/오프제어된다. N형 MOS 트랜지스터 N04은, 드레인이 비트선 BL0b에 접속되고, 소스가 비트선 BL0에 접속되어, 게이트에 입력되는 이퀄라이즈 신호 EQ0에 의해서 온/오프제어된다.
N형 MOS 트랜지스터 N12은, 드레인이 비트선 BL1b에 접속되고, 소스가 제 3 전원전위 VBL에 접속되어, 게이트에 입력되는 이퀄라이즈 신호 EQ1에 의해서 온/오프제어된다. N형 MOS 트랜지스터 N13은, 드레인이 비트선 BL1에 접속되어, 소스가 제 3 전원전위 VBL에 접속되어, 게이트에 입력되는 이퀄라이즈 신호 EQ1에 의해서 온/오프제어된다. N형 MOS 트랜지스터 N14은, 드레인이 비트선 BL1b에 접속되고, 소스가 비트선 BL1에 접속되어, 게이트에 입력되는 이퀄라이즈 신호 EQ1에 의해서 온/오프제어된다.
센스앰프 제어회로부 acnt은, 센스앰프 활성화신호 SE에 따라서, 센스노드 SP에 대하여 제 1 전원전위 VDD를 공급하고, 센스노드 SN에 대하여 접지전위 VSS를 공급한다. 또한, 이퀄라이즈 신호 EQ에 따라서, 센스노드 SP 및 센스노드 SN에 대하여 제 3 전원전위 VBL을 공급한다.
한쌍의 메모리셀 블록 mc0, mc1은, 각각, 센스앰프 블록 sa에 대하여 배치되는 것이다. 이때, 메모리셀 블록 mc0, mc1은, 서로 대략 동일한 구성을 갖는 것으로, 이하, 메모리셀 블록 mc0을 대표적으로 설명한다.
메모리셀 블록 mc0은, 워드선 WL00, WL01, WL02, WL03 및 비트선 BL0, BL0b가 접속되어 있다. 워드선 WL00, WL01, WL02, WL03의 전위레벨은, 제 2 전원전위 VPP와 접지전위 VSS 사이를 스윙한다.
그리고, 메모리셀 블록 mc0은, N형 MOS 트랜지스터 M00, M01, M02, M03 및 기억소자로서의 셀용량 C00, C01, C02, C03으로 구성되어 있다.
N형 MOS 트랜지스터 M00의 게이트는 워드선 WL00에 접속되고, 드레인은 비트선 BL0b에 접속되며, 소스는 셀용량 C00의 일단에 접속되어 있다. N형 MOS 트랜지스터 M01의 게이트는 워드선 WL01에 접속되고, 드레인은 비트선 BL0에 접속되며, 소스는 셀용량 C01의 일단에 접속되어 있다. N형 MOS 트랜지스터 M02의 게이트는 워드선 WL02에 접속되고, 드레인은 비트선 BL0b에 접속되며, 소스는 셀용량 C02의 일단에 접속되어 있다. N형 MOS 트랜지스터 M03의 게이트는 워드선 WL03에 접속되고, 드레인은 비트선 BL0에 접속되며, 소스는 셀용량 C03의 일단에 접속되어 있다. 모든 셀용량 C00, C01, C02, C03의 타단은, 제 3 전원전위 VBL에 접속되어 있다.
한쌍의 워드 드라이버 블록 wd1-0, wd1-1는, 각각, 메모리셀 블록 mc0, mc1에 대하여 배치되는 것이다. 이때, 워드 드라이버 블록 wd1-0, wd1-1는, 서로 대략 동일한 구성을 갖는 것으로, 이하, 워드 드라이버 블록 wd1-0를 대표적으로 설명한다.
워드 드라이버 블록 wd1-0는, 메인 워드선 MWL00, MWL11, 및, 워드선 WL00, WL01, WL02, WL03가 접속되어 있다. 또한, 어드레스 신호 ADD010, ADD011가 입력되 도록 구성되어 있다. 메인 워드선 MWL00, MWL01및 어드레스 신호 ADD010, ADD011의 전위레벨은, 제 2 전원전위 VPP와 접지전위 VSS 사이를 스윙한다.
그리고, 워드 드라이버 블록 wd1-0는, NOR 게이트 NO00, N001, NO02, NO03으로 구성되어 있다.
NOR 게이트 NO00의 한쪽의 입력단 및 NOR 게이트 NO01의 한쪽의 입력단에는, 메인 워드선 MWL00이 접속되어 있고, NOR 게이트 NO02의 한쪽의 입력단 및 NOR 게이트 NO03의 한쪽의 입력단에는, 메인 워드선 MWL01이 접속되어 있다. NOR 게이트 NO00의 다른쪽의 입력단 및 NOR 게이트 NO02의 다른쪽 입력단에는, 어드레스 신호 ADD010가 입력되고, NOR 게이트 NO01의 다른쪽의 입력단 및 NOR 게이트 NO03의 다른쪽의 입력단에는, 어드레스 신호 ADD011가 입력되도록 구성되어 있다. NOR 게이트 NO00의 출력단은, 워드선 WL00이 접속되어 있고, NOR 게이트 NO01의 출력단은, 워드선 WL01이 접속되어 있으며, NOR 게이트 NO:02의 출력단은, 워드선 WL02이 접속되어 있고, NOR 게이트 NO03의 출력단은, 워드선 WL03이 접속되어 있다.
한쌍의 디코더 블록 dec1-0, dec1-1는, 각각, 워드 드라이버 블록 wd1-0, wd1-1에 대하여 배치되는 것이다. 이때, 디코더 블록 dec1-0, dec1-1는, 서로 대략 동일한 구성을 갖는 것으로, 이하, 디코더 블록 dec1-0을 대표적으로 설명한다.
디코더 블록 dec 1-0는, 메인 워드선 MWL00, MWL01이 접속되어 있다. 또한, 어드레스 신호 ADD00, ADD01, ADD10, ADD11 및 블록 선택신호 BS0가 입력되고, 어드레스 신호 ADD010, ADD011를 출력하도록 구성되어 있다. 어드레스 신호 ADD00, ADD01, ADD10, ADD11 및 블록 선택신호 BS0의 전위레벨은, 제 1 전원전위 VDD와 접지전위 VSS 사이를 스윙한다.
그리고, 디코더 블록 dec1-0는, 어드레스 신호 ADD00와 블록 선택신호 BS0에 근거하는 논리연산 결과를 메인 워드선 MWL00에 출력하는 논리연산부 LB000, 어드레스 신호 ADD01와 블록 선택신호 BS0에 근거하는 논리연산 결과를 메인 워드선 MWL01에 출력하는 논리연산부 LB001, 어드레스 신호 ADD10와 블록 선택신호 BS0에 근거하는 논리연산 결과를 어드레스 신호 ADD010로서 출력하는 논리연산부 LB100, 및 어드레스 신호 ADD11와 블록 선택신호 BS0에 근거하는 논리연산 결과를 어드레스 신호 ADD011로서 출력하는 논리연산부 LB101로 구성되어 있다.
제어회로 블록 cnt101은, 블록 선택신호 BS0, BS1 및 센스앰프 활성화신호 SENSE가 입력되고, 이퀄라이즈 신호 EQ, EQ0, EQ1, 센스앰프 활성화신호 SE, 및 전송신호 TG0, TG1를 출력한다. 센스앰프 활성화신호 SENSE의 전위레벨은, 제 1 전원전위 VDD와 접지전위 VSS 사이를 스윙한다.
그리고, 제어회로 블록 cnt101은, 논리연산부 LB1, 인버터 INV0, INV1, 레벨시프터 LS0, LS1, 및 전송신호발생회로 GEN0, GEN1으로 구성되어 있다. 논리연산부 LB1는, 블록 선택신호 BS0, BS1 및 센스앰프 활성화신호 SENSE가 입력되어, 이퀄라이즈 신호 EQ 및 센스앰프 활성화신호 SE를 출력한다. 인버터 INV0는, 블록 선택신호 BS0의 전위레벨을 반전시키는 것으로, 인버터 INV1는, 블록 선택신호 BS1의 전위레벨을 반전시키는 것이다. 또한, 레벨시프터 LS0는, 인버터 INV0의 출력을 증폭하여, 제 2 전원전위 VPP와 접지전위 VSS의 사이에서 전위가 스윙하는 이퀄라이즈 신호 EQ0를 생성하는 것이고, 레벨시프터 LS1는, 인버터 INV1의 출력을 증폭하여, 제 2 전원전위 VPP와 접지전위 VSS 사이에서 전위가 스윙하는 이퀄라이즈 신호 EQ1를 생성하는 것이다.
이상과 같이 구성된 본 발명의 제 1 실시예에 관한 반도체 기억장치의 데이터 판독 동작 및 이퀄라이즈 동작에 관해서 도 2를 참조하면서 설명한다. 이때, 여기에서는 셀용량 C00에 축적된 "1" 정보(셀용량 C00이 제 1 전위 VDD로 충전되어 있다)를 판독하는 경우에 입각하여 설명한다.
t0(초기 상태)에 있어서, 반도체 기억장치의 입력, 즉 어드레스 신호 ADD00, ADD01, ADD10, ADD11, 블록 선택신호 BS0, BS1, 센스앰프 활성화신호 SENSE의 전위는, 전부 접지전위 VSS이다. 따라서, 이퀄라이즈 신호 EQ, 전송신호 TG0, TG1는, 제 1 전원전위 VDD로 되고, 센스앰프 활성화신호 SE는, 접지전위 VSS가 되며, 이퀄라이즈 신호 EQ0, EQ1는, 제 2 전원전위 VPP가 된다. 또한, 메인 워드선 MWL00, MWL01, MWL10, MWL11 및 어드레스 신호 ADD010, ADD011, ADD110, ADD111는, 제 2 전원전위 VPP로 된다. 메모리셀 블록 mc0에 접속되어 있는 워드선 WL00, WL01, WL02, WL03, 및 메모리셀 블록 mc1에 접속되어 있는 워드선 WL10, WL11, WL12, WL13은, 접지전위 VSS로 되고, 비트선쌍 BL, BLb, BL0, BL0b, BL1, BL1b는, 제 3 전원전위 VBL로 된다.
시간 t1에 있어서, 블록 선택신호 BS0의 전위가 제 1 전원전위 VDD로 천이하고, 이것에 의해서 전송신호 TG0의 전위가 제 2 전원전위 VPP로 천이하며, 전송신호 TG1의 전위가 접지전위 VSS로 천이한다. 그리고, 전송신호 TG1의 전위가 접지전위 VSS로 천이함으로써, N형 MOS 트랜지스터 N10, N11을 통해 접속되어 있던 비트선쌍 BL, BLb와 비트선쌍 BL1, BLlb가 분리된다. 또한, 이퀄라이즈 신호 EQ, EQ0의 전위가 접지전위 VSS로 천이하여, 비트선쌍 BL0, BL0b 및 비트선쌍 BL, BLb는, 제 3 전원전위 VBL에서 분리된다.
시간 t2에 있어서, 어드레스 신호 ADD00와 어드레스 신호 ADD10의 전위가 제 1 전원전위 VDD로 천이하고, 메인 워드선 MWL00과 어드레스 신호 ADD010가 접지전위 VSS로 천이한다. 따라서, 워드선 WL00의 전위가 제 2 전원전위 VPP로 천이한다. 이것에 의해서, N형 MOS 트랜지스터 M00을 통해, 셀용량 C00에 축적된 전하가 비트선 BL0b으로 방출된다. 이 결과, 비트선 BL0b 및 비트선 BLb의 전위가 상승하여, 제 3 전원전위 VBL을 유지하고 있는 비트선 BL0 및 비트선 BL 사이에 미소인 전위차가 생긴다.
시간 t3에 있어서, 센스앰프 활성화신호 SENSE의 전위가 제 1 전원전위 VDD로 천이한다. 이것에 의해서, 제어회로 블록 cnt101에 구비된 논리연산부 LB1는, 센스앰프 활성화신호 SE를 접지전위 VSS로 하고, 센스앰프 블록 sa에 구비된 센스앰프 제어회로부 acnt은, 센스 노드 SN을 접지전위 VSS에 바이어스하고, 센스노드 SP를 제 1 전원전위 VDD에 바이어스한다. 그리고, 센스노드 SN과 센스노드 SP가 각각 접지전위 VSS와 제 1 전원전위 VDD에 바이어스되는 것에 의해, 센스앰프 블록 sa의 센스앰프부 amp에 구비된 N형 MOS 트랜지스터 N0, N1 및 P형 MOS 트랜지스터 P0, P1이 동작을 시작하여, 비트선 BLb와 비트선쌍 BL 사이의 미소한 전위차가 증폭된다. 즉, 비트선 BLb는, 제 1 전원전위 VDD에 바이어스되고, 비트선 BL은, 접지전위 VSS에 바이어스된다.
이상의 동작에 의해서, 셀용량 C00에 축적된 전하는, 비트선쌍 BL, BLb로 판독된다. 그리고, 비트선 BLb의 전위(제 1 전원전위 VDD)가 N형 MOS 트랜지스터 M00을 거쳐 셀용량 C00에 전해지는 것에 의해, 시간 t2에 방출된 셀용량 C00의 전하("1" 정보)는 보상되게 된다. 이때, 이 셀용량 C00의 전하(제 1 전원전위 VDD에 충전)을 보상하기 위해서는, 제 2 전원전위 VPP는, 적어도 VDD+ Vt(N형 MOS 트랜지스터 M00의 임계전압)보다 높을 필요가 있다.
시간 t4 이후, 이퀄라이즈 동작이 실행된다. 어드레스 신호 ADD00, ADD10의 전위가 접지전위 VSS로 천이한다. 그리고, 메인 워드선 MWL00과 어드레스 신호 ADD010가 제 2 전원전위 VPP로 천이하고, 워드선 WL00의 전위가 접지전위 VSS로 천이한다. 이것에 의해서, N형 MOS 트랜지스터 M00이 오프되고, 셀용량 C00이 비트선 BL0b와 분리된다.
시간 t5에 있어서, 센스앰프 활성화신호 SENSE의 전위가 접지전위 VSS로 천이하고, 센스노드 SN, SP 및 비트선쌍 BL, BLb는, 접지전위 VSS 및 제 1 전원전위 VDD에서 분리된다.
시간 t6에 있어서, 블록 선택신호 BS0의 전위가 접지전위 VSS로 천이한다. 이것에 의해서, 전송신호 TG0, TG1의 전위가 제 1 전원전위 VDD로 천이하고, 비트선쌍 BL0, BL0b, 비트선쌍 BL, BLb, 및 비트선쌍 BL1, BLlb는, N형 MOS 트랜지스터 N00, N01, N10, N11을 통해 접속된다.
또한, 이퀄라이즈 신호 EQ0의 전위가 제 2 전원전위 VPP로 천이하여, N형 MOS 트랜지스터 N02, N03, N04, N12, N13, N14이 온된다. 이것에 의해서, 비트선 BL0과 비트선 BL0b가 접속되고, 비트선 BL1과 비트선 BL1b가 접속되어, 비트선쌍 BL0, BL0b 및 비트선쌍 BL1, BL1b는, 제 3 전원전위 VBL에 이퀄라이즈되게 된다.
더구나, 이퀄라이즈 신호 EQ의 전위가 제 1 전원전위 VDD로 천이하기 때문에, 센스노드 SN, SP은, 센스앰프 블록 sa에 구비된 센스앰프 제어회로부 acnt에 의해서 제 3 전원전위 VBL에 이퀄라이즈된다.
또한, 비트선쌍 BL, BLb는, N형 MOS 트랜지스터 N00, N01, N10, N11을 거쳐 비트선 BL0과 BL0b 및 BL1과 BL1b에 접속되어 있기 때문에, 제 3 전원전위 VBL로 이퀄라이즈된다.
비트선 BL, BLb, BL0, BL0b, BL1, BLlb의 전위가 모두 제 3 전원전위 VBL과 동일하게 상호간의 전위차가 없어진 시점에서 이퀄라이즈 동작이 종료한다.
이상 설명한 것과 같이, 제 1 실시예에 관한 반도체 기억장치에 따르면, 이퀄라이즈 동작에 있어서, N형 MOS 트랜지스터 N02, N03, N12, N13의 게이트전위(= 이퀄라이즈 신호 EQ0, EQ1의 전위)가 제 2 전원전위 VPP에 바이어스되게 된다. 전술한 것과 같이, 제 2 전원전위 VPP는, 적어도 VDD+ Vt보다 높게 설정되어 있기 때문에, 시간 t=6에 있어서의 N형 MOS 트랜지스터 N02, N03, N12, N13의 게이트·소스간 전압 Vgs은, Vgs≥1/2VDD+Vt로 된다. 즉, 전력 절약화를 목적으로 하여, 제 1 전원전위 VDD가 낮게 설정된 경우라도, N형 MOS 트랜지스터 N02, N03, N12, N13에 있어서 게이트·소스간 전압 Vgs는, 반드시 N형 MOS 트랜지스터의 임계전압 Vt보다 1/2 VDD 이상 높아진다. 따라서, N형 MOS 트랜지스터 N02, N03, N12, N13을 흐르는 전류가 제한되는 일이 없이, 비트선 BL0, BL0b, BL1, BL1b의 이퀄라이즈 동작을 단시간에 완료시키는 것이 가능해진다.
(제 2 실시예)
본 발명의 제 2 실시예에 관한 반도체 기억장치에 있어서의 메모리셀 주변회로의 구성을 도 3에 나타낸다. 이 반도체 기억장치는, 센스앰프 블록 sa, 한쌍의 메모리셀 블록 mc0, mc1, 한쌍의 워드 드라이버 블록 wd1-0, wd1-1, 한쌍의 디코더 블록 dec1-0, dec1-1, 및 제어회로 블록 cnt102를 포함하는 것이다. 즉, 제 2 실시예에 관한 반도체 기억장치는, 제 1 실시예에 관한 반도체 기억장치에 대하여, 제어회로 블록 cnt101이 제어회로 블록 cnt102로 대체된 구성을 갖는 것이다.
제어회로 블록 cnt102은, 블록 선택신호 BS0, BS1 및 센스앰프 활성화신호 SENSE가 입력되어, 이퀄라이즈 신호 EQ, EQ0, EQ1, 센스앰프 활성화신호 SE, 및 전송신호 TG0, TG1를 출력한다.
그리고, 제어회로 블록 cnt102은, 논리연산부 LB1, 인버터 INVO, INV1, INV4, INV5, 및 레벨시프터 LS0, LS1, LS4, LS5로 구성되어 있다.
논리연산부 LB1는, 블록 선택신호 BS0, BS1 및 센스앰프 활성화신호 SENSE가 입력되어, 이퀄라이즈 신호 EQ 및 센스앰프 활성화신호 SE를 출력한다.
인버터 INV0, INV5는, 블록 선택신호 BS0의 전위레벨을 반전시키고, 인버터 INV1, INV4는, 블록 선택신호 BS1의 전위레벨을 반전시키는 것이다. 또한, 레벨시프터 LS0는, 인버터 INV0의 출력을 증폭하여, 제 2 전원전위 VPP와 접지전위 VSS 사이에서 전위가 스윙하는 이퀄라이즈 신호 EQ0를 생성하는 것이고, 레벨시프터 LS1는, 인버터 INV1의 출력을 증폭하여, 제 2 전원전위 VPP와 접지전위 VSS 사이에서 전위가 스윙하는 이퀄라이즈 신호 EQ1를 생성하는 것이다. 레벨시프터 LS4는, 인버터 INV4의 출력을 증폭하여, 제 2 전원전위 VPP와 접지전위 VSS 사이에서 전위가 스윙하는 전송신호 TG0를 생성하는 것이고, 레벨시프터 LS5는, 인버터 INV5의 출력을 증폭하여, 제 2 전원전위 VPP와 접지전위 VSS 사이에서 전위가 스윙하는 전송신호 TG1를 생성하는 것이다.
이상과 같이 구성된 본 발명의 제 2 실시예에 관한 반도체 기억장치의 데이터 판독동작 및 이퀄라이즈 동작에 관해서 도 4를 참조하면서 설명한다. 이때, 여기에서는 셀용량 C00에 축적된 "1" 정보(셀용량 C00이 제 1 전위 VDD에 충전되어 있다)를 판독하는 경우에 근거하고 설명한다.
t0(초기 상태)에 있어서, 반도체 기억장치의 입력, 즉 어드레스 신호 ADD00, ADD01, ADD10, ADD11, 블록 선택신호 BS0, BS1, 센스앰프 활성화신호 SENSE의 전위는, 전부 접지전위 VSS이다. 따라서, 이퀄라이즈 신호 EQ는, 제 1 전원전위 VDD로되고, 센스앰프 활성화신호 SE는, 접지전위 VSS로 되며, 이퀄라이즈 신호 EQ0, EQ1및 전송신호 TG0, TG1은, 제 2 전원전위 VPP로 된다. 또한, 메인 워드선 MWL00, MWL01, MWL10, MWL11및 어드레스 신호 ADD010, ADD011, ADD110, ADD111는, 제 2 전원전위 VPP로 된다. 메모리셀 블록 mc0에 접속되어 있는 워드선 WL00, WL01, WL02, WL03, 및, 메모리셀 블록 mc1에 접속되어 있는 워드선 WL10, WL11, WL12, WL13은, 접지전위 VSS로 되고, 비트선쌍 BL, BLb, BL0, BL0b, BL1, BLib는, 제 3 전원전위 VBL로 된다.
시간 t1에 있어서, 블록 선택신호 BS0의 전위가 제 1 전원전위 VDD로 천이하고, 이것에 의해서 전송신호 TG1의 전위가 접지전위 VSS로 천이한다. 그리고, 전송신호 TG19 전위가 접지전위 VSS로 천이함으로써, N형 MOS 트랜지스터 N10, N11을 통해 접속되어 있던 비트선쌍 BL, BLb와 비트선쌍 BL1, BL1b가 분리된다. 또한, 이퀄라이즈 신호 EQ, EQ0의 전위가 접지전위 VSS로 천이하여, 비트선쌍 BL0, BL0b 및 비트선쌍 BL, BLb는, 제 3 전원전위 VBL에서 분리된다.
시간 t2에 있어서, 어드레스 신호 ADD00와 어드레스 신호 ADD10의 전위가 제 1 전원전위 VDD로 천이하고, 메인 워드선 MWL00과 어드레스 신호 ADD010가 접지전위 VSS로 천이한다. 따라서, 워드선 WL00의 전위가 제 2 전원전위 VPP로 천이한다. 이것에 의해서, N형 MOS 트랜지스터 M00을 통해, 셀용량 C00에 축적된 전하가 비트선 BL0b으로 방출된다. 이 결과, 비트선 BL0b 및 비트선 BLb의 전위가 상승하여, 제 3 전원전위 VBL을 유지하고 있는 비트선 BL0 및 비트선 BL 사이에 미소한 전위차가 생긴다.
시간 t3에 있어서, 센스앰프 활성화신호 SENSE의 전위가 제 1 전원전위 VDD로 천이한다. 이것에 의해서, 제어회로 블록 cnt102에 구비된 논리연산부 LB1는, 센스앰프 활성화신호 SE를 접지전위 VSS로 하고, 센스앰프 블록 sa에 구비된 센스앰프 제어회로부 acnt은, 센스노드 SN을 접지전위 VSS에 바이어스하여, 센스노드 SP를 제 1 전원전위 VDD로 바이어스한다. 그리고, 센스노드 SN과 센스노드 SP가 각각 접지전위 VSS와 제 1 전원전위 VDD에 바이어스되는 것에 의해, 센스앰프 블록 sa의 센스앰프부 amp에 구비된 N형 MOS 트랜지스터 N0, N1 및 P형 MOS 트랜지스터 P0, P1이 동작을 시작하여, 비트선 BLb와 비트선쌍 BL 사이의 미소한 전위차가 증폭된다. 즉, 비트선 BLb는, 제 1 전원전위 VDD에 바이어스되고, 비트선 BL은, 접지전위 VSS에 바이어스된다.
이상의 동작에 의해서, 셀용량 C00에 축적된 전하는, 비트선쌍 BL, BLb에 판독된다. 그리고, 비트선 BLb의 전위(제 1 전원전위 VDD)가 N형 MOS 트랜지스터 M00을 거쳐 셀용량 C00에 전해지는 것에 의해, 시간 t2에 방출된 셀용량 C00의 전하("1" 정보)는 보상되게 된다. 이때, 이 셀용량 C00의 전하(제 1 전원전위 VDD에 충전)을 보상하기 위해서는, 제 2 전원전위 VPP는, 적어도 VDD+Vt(N형 MOS 트랜지스터 M00의 임계전압)보다 높을 필요가 있다.
시간 t4 이후, 이퀄라이즈 동작이 실행된다. 어드레스 신호 ADD00, ADD10의 전위가 접지전위 VSS로 천이한다. 그리고, 메인 워드선 MWL00과 어드레스 신호 ADD010가 제 2 전원전위 VPP로 천이하고, 워드선 WL00의 전위가 접지전위 VSS로 천이한다. 이것에 의해서, N형 MOS 트랜지스터 M00이 오프하여, 셀용량 C00이 비트선 BL0b와 분리된다.
시간 t5에 있어서, 센스앰프 활성화신호 SENSE의 전위가 접지전위 VSS로 천이하여, 센스노드 SN, SP 및 비트선쌍 BL, BLb는, 접지전위 VSS 및 제 1 전원전위 VDD에서 분리된다.
시간 t6에 있어서, 블록 선택신호 BS0의 전위가 접지전위 VSS로 천이한다. 이것에 의해서, 전송신호 TG1의 전위가 제 2 전원전위 VPP로 천이하여, 비트선쌍 BL0, BL0b, 비트선쌍 BL, BLb, 및 비트선쌍 BL1, BLlb는, N형 MOS 트랜지스터 N00, N01, N10, N11을 통해 접속된다.
또한, 이퀄라이즈 신호 EQ0의 전위가 제 2 전원전위 VPP로 천이하여, N형 MOS 트랜지스터 N02, N03, N04, N12, N13, N14이 온된다. 이것에 의해서, 비트선 BL0과 비트선 BL0b가 접속되고, 비트선 BL1과 비트선 BLlb가 접속되어, 비트선쌍 BL0, BL0b 및 비트선쌍 BL1, BL1b는, 제 3 전원전위 VBL에 이퀄라이즈되게 된다.
더구나, 이퀄라이즈 신호 EQ의 전위가 제 1 전원전위 VDD로 천이하기 때문에, 센스노드 SN, SP은, 센스앰프 블록 sa에 구비된 센스앰프 제어회로부 acnt에 의해서 제 3 전원전위 VBL로 이퀄라이즈된다.
또한, 비트선쌍 BL, BLb는, N형 MOS 트랜지스터 N00, N01, Nl 0, N11을 거쳐 비트선 BL0와 BL0b 및 BL1과 BLlb에 접속되어 있기 때문에, 제 3 전원전위 VBL로 이퀄라이즈된다.
비트선 BL, BLb, BL0, BL0b, BL1, BL1b의 전위가 모두 제 3 전원전위 VBL과 같이 상호간의 전위차가 없어진 시점에서 이퀄라이즈 동작이 종료한다.
이상 설명한 것과 같이, 제 2 실시예에 관한 반도체 기억장치에 따르면, 이퀄라이즈 동작에 있어서, N형 MOS 트랜지스터 N00, N01, N10, N11의 게이트전위(= 전송신호 TG0, TG1의 전위)가 제 2 전원전위 VPP에 바이어스되게 된다. 전술한 것과 같이, 제 2 전원전위 VPP는, 적어도 VDD+Vt보다 높게 설정되어 있기 때문에, 시간 t=6에 있어서의 N형 MOS 트랜지스터 N00, N01, N10, N11의 게이트·소스간 전압 Vgs는, Vgs≥1/2VDD+ Vt가 다. 즉, 전력 절약화를 목적으로 하여, 제 1 전원전위 VDD가 낮게 설정된 경우라도, N형 MOS 트랜지스터 N00, N01, N10, N11에 있어서 게이트·소스간 전압 Vgs는, 반드시 N형 MOS 트랜지스터의 임계전압 Vt보다 1/2 VDD 이상 높아진다. 따라서, N형 MOS 트랜지스터 N00, N01, N10, N 11을 흐르는 전류가 제한되는 일이 없이, 제 1 실시예에 관한 반도체 기억장치에 비해, 비트선 BL0, BL0b, BL1, BLlb의 이퀄라이즈 동작을 더욱 더 단시간에서 완료시키는 것이 가능해진다.
(제 3 실시예)
본 발명의 제 3 실시예에 관한 반도체 기억장치에 있어서의 메모리셀 주변회로의 구성을 도 5에 나타낸다. 이 반도체 기억장치는, 센스앰프 블록 sa, 한쌍의 메모리셀 블록 mc0, mc1, 한쌍의 워드 드라이버 블록 wd1-0, wd1-1, 한쌍의 디코더 블록 dec1-0, dec1-1, 및 제어회로 블록 cnt103을 포함하는 것이다. 즉, 제 3 실시예에 관한 반도체 기억장치는, 제 2 실시예에 관한 반도체 기억장치에 대하여, 제어회로 블록 cnt102가 제어회로 블록 cnt103로 대체된 구성을 갖는 것이다.
제어회로 블록 cnt103은, 논리연산부 LB1, 인버터 INV0, INV1, 및 레벨시프터 LS0, LS1로 구성되어 있다. 논리연산부 LB1는, 블록 선택신호 BS0, BS1 및 센스앰프 활성화신호 SENSE가 입력되어, 이퀄라이즈 신호 EQ 및 센스앰프 활성화신호 SE를 출력한다. 인버터 INV0는, 블록 선택신호 BS0의 전위레벨을 반전시키는 것이고, 인버터 INV1는, 블록 선택신호 BS1의 전위레벨을 반전시키는 것이다. 또한, 레벨시프터 LS0는, 인버터 INV0의 출력을 증폭하여, 제 2 전원전위 VPP와 접지전위 VSS 사이에서 스윙하는 이퀄라이즈 신호 EQ0 및 전송신호 TG1를 생성하는 것이고, 레벨시프터 LS1는, 인버터 INV1의 출력을 증폭하여, 제 2 전원전위 VPP와 접지전위 VSS 사이에서 스윙하는 이퀄라이즈 신호 EQ1 및 전송신호 TG0를 생성하는 것이다. 제어회로 블록 cnt103은, 제어회로 블록 cnt102에 대하여, 인버터 INV4, INV5 및 레벨시프터 LS4, LS5가 생략된 구성으로 되어 있다.
레벨시프터 LS0는, 출력신호를 센스앰프 블록 sa에 구비된 N형 MOS 트랜지스터 N02, N03, N04의 각 게이트에 대하여 이퀄라이즈 신호 EQ0로서 출력하는 동시에, 센스앰프 블록 sa에 구비된 N형 MOS 트랜지스터 N10, N11에 대하여 전송신호 TG1로서 출력하도록 구성되어 있다. 또한, 레벨시프터 LS1는, 출력신호를 센스앰프 블록 sa에 구비된 N형 MOS 트랜지스터 N12, N13, N14의 각 게이트에 대하여 이퀄라이즈 신호 EQ1로서 출력하는 동시에, 센스앰프 블록 sa에 구비된 N형 MOS 트랜지스터 N00, N01에 대하여 전송신호 TG0로서 출력하도록 구성되어 있다.
이상 설명한 것과 같이, 제 3 실시예에 관한 반도체 기억장치에 따르면, 인버터 INV4, INV5 및 레벨시프터 LS4, LS5가 생략되는 동시에, 이퀄라이즈 신호 EQ0와 전송신호 TG1가 통일되고, 이퀄라이즈 신호 EQ1와 전송신호 TG0가 통일되어, 제 2 실시예에 관한 반도체 기억장치와 비교하여 회로가 간소화된다. 따라서, 반도체 기억장치의 레이아웃 면적을 축소시키는 것이 가능해진다.
(제 4 실시예)
본 발명의 제 4 실시예에 관한 반도체 기억장치에 있어서 메모리셀 주변회로의 구성을 도 6에 나타낸다. 이 반도체 기억장치는, 센스앰프 블록 sa, 한쌍의 메모리셀 블록 mc0, mc1, 제 1, 2의 워드선 구동수단으로서의 한쌍의 워드 드라이버 블록 wd104-0, wd104-1, 한쌍의 디코더 블록 dec1-0, dec1-1, 및 제어회로 블록 cnt103을 포함하는 것이다. 즉, 제 4 실시예에 관한 반도체 기억장치는, 제 3 실시예에 관한 반도체 기억장치에 대하여, 한쌍의 워드 드라이버 블록 wd1-0, wd1-1이 한쌍의 워드 드라이버 블록 wd104-0, wd104-1로 대체된 구성을 갖는 것이다.
한쌍의 워드 드라이버 블록 wd104-0, wd104-1는, 각각, 메모리셀 블록 mc0, mc1에 대하여 배치되는 것이다. 또, 워드 드라이버 블록 wd104-0, wd104-1은, 서로 대략 동일한 구성을 가지는 것으로, 이하, 워드 드라이버 블록 wd104-0를 대표적으로 설명한다.
워드 드라이버 블록 wd104-0는, 메인 워드선 MWL00, MWL11, 어드레스 신호 ADD010, ADD011, 및 이퀄라이즈 신호 EQ0가 입력되어, 워드선 WL00, WL01, WL02, WL03을 출력한다.
그리고, 워드 드라이버 블록 wd104-0는, 제 1 선택부로서의 OR 게이트 OR00, OR01, 및, 제 1 워드선 구동부로서의 NOR 게이트 NO00, NO01, NO02, NO03로 구성되어 있다.
OR 게이트 OR00는, 한쪽의 입력단에 어드레스 신호 ADD010가 입력되어 있고, 다른쪽의 입력단에 제 1 제어신호로서의 이퀄라이즈 신호 EQ0(= 전송신호 TG1)가 입력되어 있으며, 어드레스 신호 A010를 출력한다. OR 게이트 OR01는, 한쪽의 입력단에 어드레스 신호 ADD011가 입력되어 있고, 다른쪽의 입력단에 이퀄라이즈 신호 EQ0(= 전송신호 TG1)가 입력되어 있으며, 어드레스 신호 A011를 출력한다. NOR 게이트 NO00의 한쪽의 입력단 및 NOR 게이트 NO01의 한쪽의 입력단에는, 메인 워드선 MWL00이 접속되어 있고, NOR 게이트 NO02의 한쪽의 입력단 및 NOR 게이트 NO03의 한쪽의 입력단에는, 메인 워드선 MWL01이 접속되어 있다. NOR 게이트 NO00의 다른쪽의 입력단 및 NOR 게이트 NO02의 다른쪽의 입력단에는, OR 게이트 OR00로부터 출력된 어드레스 신호 A010가 입력되고, NOR 게이트 NO01의 다른쪽의 입력단 및 NOR 게이트 NO03의 다른쪽의 입력단에는, NOR 게이트 OR01로부터 출력된 어드레스 신호 A011가 입력되도록 구성되어 있다. NOR 게이트 NO00의 출력단은, 워드선 WL00이 접속되어 있고, NOR 게이트 NO01의 출력단은, 워드선 WL01이 접속되어 있으며, NOR 게이트 NO02의 출력단은, 워드선 WL02이 접속되어 있고, NOR 게이트 NO03의 출력단은, 워드선 WL03이 접속되어 있다.
이상과 같이 구성된 본 발명의 제 4 실시예에 관한 반도체 기억장치의 데이터 판독동작 및 이퀄라이즈 동작에 관해서 도 7을 참조하면서 설명한다. 이때, 여기에서는 셀용량 C00에 축적된 "1" 정보(셀용량 C00이 제 1 전위 VDD에 충전되어 있다)를 판독하는 경우에 근거하여 설명한다.
t0(초기 상태)에 있어서, 반도체 기억장치의 입력, 즉 어드레스 신호 ADD00, ADD01, ADD10, ADD11, 블록 선택신호 BS0, BS1, 센스앰프 활성화신호 SENSE의 전위는, 전부 접지전위 VSS이다. 따라서, 이퀄라이즈 신호 EQ는, 제 1 전원전위 VDD로 되고, 센스앰프 활성화신호 SE는, 접지전위 VSS라고 되며, 이퀄라이즈 신호 EQ0(= 전송신호 TG1) 및 제 2 제어신호로서의 이퀄라이즈 신호 EQ1(= 전송신호 TG0)는, 제 2 전원전위 VPP로 된다. 또한, 메인 워드선 MWL00, MWL01, MWL10, MWL11 및 어드레스 신호 ADD010, ADD011, ADD110, ADD111는, 제 2 전원전위 VPP로 된다. 메모리셀 블록 mc0에 접속되어 있는 워드선 WL00, WL01, WL02, WL03, 및, 메모리셀 블록 mc1에 접속되어 있는 워드선 WL10, WL11, WL12, WLl3은, 접지전위 VSS로 되고, 비트선쌍 BL, BLb, BL0, BL0b, BL1, BL1b는, 제 3 전원전위 VBL로 된다.
시간 t1에 있어서, 블록 선택신호 BS0의 전위가 제 1 전원전위 VDD로 천이하고, 이퀄라이즈 신호 EQ의 전위가 접지전위 VSS로 천이한다. 이것에 의해서, 비트선쌍 BL, BLb는, 제 3 전원전위 VBL에서 분리된다.
그런데, 블록 선택신호 BS0의 전위가 제 1 전원전위 VDD로 천이한 시간 t1에 있어서, 원래라면 전송신호 TG1(= 이퀄라이즈 신호 EQ0)의 전위는, 접지전위 VSS로 천이하여야 한다. 그러나, 도 6에 나타낸 반도체 기억장치에 대해, 복수의 센스앰프 블록, 및, 그것에 따르는 복수의 메모리셀 블록, 워드 드라이버 블록이 구비된 경우, 이퀄라이즈 신호 EQ0, EQ1 및 전송신호 TG0, TG1의 공급라인에 기생하는 용량 및 저항이 증가하여, 이퀄라이즈 신호 EQ0, EQ1및 전송신호 TG0, TG1의 전위레벨의 천이가 지연될 우려가 있다. 여기에서는, 전송신호 TG1(= 이퀄라이즈 신호 EQ0)의 전위가 접지전위 VSS로 천이하는 타이밍이 시간 t1으로부터 시간 t1'(시간 t1'은, 시간 t2의 다음으로 한다)까지 늦추어진 경우에 관해서 설명한다.
시간 t2에 있어서, 어드레스 신호 ADD00와 어드레스 신호 ADD10의 전위가 제 1 전원전위 VDD로 천이하고, 메인 워드선 MWL00과 어드레스 신호 ADD010가 접지전위 VSS로 천이한다. 그러나, 이퀄라이즈 신호 EQ(= 전송신호 TG1)의 전위는, 아직 제 2 전원전위 VPP이기 때문에, OR 게이트 OR00로부터 출력되는 어드레스 신호 A010는, 제 2 전원전위 VPP를 유지하고 있다. 따라서, 워드선 WL00의 전위는, 접지전위 VSS로 되어 있다.
계속되는 시간 t1'에 있어서, 이퀄라이즈 신호 EQ0(= 전송신호 TG1)의 전위가 접지전위 VSS로 천이한다. 이것에 의해서, N형 MOS 트랜지스터 N10, N11을 통해 접속되어 있던 비트선쌍 BL, BLb와 비트선쌍 BL1, BLlb가 분리된다. 또한, N형 MOS 트랜지스터 N02, N03, N04이 오프하기 때문에, 비트선쌍 BL0, BL0b는, 제 3 전원전위 VBL에서 분리된다. 그리고, OR 게이트 OR00로부터 출력되는 어드레스 신호 A010의 전위가 접지전위 VSS로 천이하기 때문에, 워드선 WL00의 전위가 제 2 전원전위 VPP로 천이하여, N형 MOS 트랜지스터 M00을 통해, 셀용량 C00에 축적된 전하가 비트선 BL0b에서 방출된다. 이 결과, 비트선 BL0b 및 비트선 BLb의 전위가 상승하여, 제 3 전원전위 VBL을 유지하고 있는 비트선 BL0 및 비트선 BL 사이에 미소한 전위차가 생긴다.
시간 t3에 있어서, 센스앰프 활성화신호 SENSE의 전위가 제 1 전원전위 VDD로 천이한다. 이것에 의해서, 제어회로 블록 cnt103에 구비된 논리연산부 LB1는, 센스앰프 활성화신호 SE를 접지전위 VSS로 하고, 센스앰프 블록 sa에 구비된 센스앰프 제어회로부 acnt은, 센스노드 SN을 접지전위 VSS에 바이어스하여, 센스노드 SP를 제 1 전원전위 VDD로 바이어스한다. 그리고, 센스노드 SN과 센스노드 SP가 각각 접지전위 VSS와 제 1 전원전위 VDD에 바이어스되는 것에 의해, 센스앰프 블록 sa의 센스앰프부 amp에 구비된 N형 MOS 트랜지스터 N0, N1 및 P형 MOS 트랜지스터 P0, P1이 동작을 시작하여, 비트선 BLb와 비트선쌍 BL 사이의 미소한 전위차가 증폭된다. 즉, 비트선 BLb는, 제 1 전원전위 VDD에 바이어스되고, 비트선 BL은, 접지전위 VSS에 바이어스된다.
이상의 동작에 의해서, 셀용량 C00에 축적된 전하는, 비트선쌍 BL, BLb에 판독된다. 그리고, 비트선 BLb의 전위(제 1 전원전위 VDD)가 N형 MOS 트랜지스터 M00을 거쳐 셀용량 C00에 전해지는 것에 의해, 시간 t2에 방출된 셀용량 C00의 전하("1" 정보)는 보상되게 된다. 이때, 이 셀용량 C00의 전하(제 1 전원전위 VDD에 충전)을 보상하기 위해서는, 제 2 전원전위 VPP는, 적어도 VDD+Vt(N형 MOS 트랜지스터 M00의 임계전압)보다 높을 필요가 있다.
시간 t4 이후, 이퀄라이즈 동작이 실행된다. 어드레스 신호 ADD00, ADD10의 전위가 접지전위 VSS로 천이한다. 그리고, 메인 워드선 MWL00과 어드레스 신호 ADD010가 제 2 전원전위 VPP로 천이하고, 어드레스 신호 A010가 제 2 전원전위 VPP로 천이하기 때문에 워드선 WL00의 전위가 접지전위 VSS로 천이한다. 이것에 의해서, N형 MOS 트랜지스터 M00이 오프하여, 셀용량 C00이 비트선 BL0b와 분리된다.
시간 t5에 있어서, 센스앰프 활성화신호 SENSE의 전위가 접지전위 VSS로 천이하여, 센스노드 SN, SP 및 비트선쌍 BL, BLb는, 접지전위 VSS 및 제 1 전원전위 VDD에서 분리된다.
시간 t6에 있어서, 블록 선택신호 BS0의 전위가 접지전위 VSS로 천이한다. 이것에 의해서, 전송신호 TG1(= 이퀄라이즈 신호 EQ0)의 전위가 제 2 전원전위 VPP로 천이하여, 비트선쌍 BL0, BL0b, 비트선쌍 BL, BLb, 및 비트선쌍 BL1, BLlb는, N형 MOS 트랜지스터 N00, N01, N10, N11을 통해 접속된다.
또한, 이퀄라이즈 신호 EQ0(= 전송신호 TG1)의 전위가 제 2 전원전위 VPP로 천이하여, N형 MOS 트랜지스터 N02, N03, N04, N12, N13, N14이 온된다. 이것에 의해서, 비트선 BL0과 비트선 BL0b가 접속되고, 비트선 BL1과 비트선 BLlb가 접속되어, 비트선쌍 BL0, BL0b 및 비트선쌍 BL1, BL1b는, 제 3 전원전위 VBL에 이퀄라이즈되게 된다.
더구나, 이퀄라이즈 신호 EQ의 전위가 제 1 전원전위 VDD로 천이하기 때문에, 센스노드 SN, SP은, 센스앰프 블록 sa에 구비된 센스앰프 제어회로부 acnt에 의해서 제 3 전원전위 VBL에 이퀄라이즈된다.
또한, 비트선쌍 BL, BLb는, N형 MOS 트랜지스터 N00, N01, N10, N11을 거쳐 비트선 BL0과 BL0b 및 BL1과 BL1b에 접속되어 있기 때문에, 제 3 전원전위 VBL에 이퀄라이즈된다.
비트선 BL, BLb, BL0, BL0b, BL1, BL1b의 전위가 모두 제 3 전원전위 VBL과 동일하게 상호간의 전위차가 없어진 시점에서 이퀄라이즈 동작이 종료한다.
이상 설명한 것과 같이, 제 4 실시예에 관한 반도체 기억장치에 따르면, 어드레스 신호 A010, A110를 구동하는 OR 게이트 OR00, OR01가 구비되고, 그 어드레스 신호 A010, A110의 전위레벨과 메인 워드선 MWL00, MWL01, MWL10, MWL11의 전위레벨과의 NOR 논리에 따라서 워드선 WL00, WL01, WL02, WL03, WL10, WL11, WL12, WL13이 구동되게 된다. 즉, 각 워드선 WL00, WL01, WL02, WL03은, 이퀄라이즈 신호 EQ0(= 전송신호 TG1)가 접지전위 VSS로 천이하여 비로소 액티브가 되며, 각 워드선 WL10, WL11, WL12, WL13은, 이퀄라이즈 신호 EQ1(2전송신호 TG0)가 접지전위 VSS로 천이하여 비로소 액티브가 된다.
예컨데, 제 4 반도체 기억장치가 복수의 센스앰프 블록을 구비하여, 이퀄라이즈 신호 EQ0, EQ1(= 전송신호 TG1, TG0)의 공급라인에 기생하는 용량 및 저항이 커지게 되며, 이퀄라이즈 신호 EQ0, EQ1(= 전송신호 TG1, TG0)의 전위레벨의 천이타이밍에 지연이 생긴 경우라도, 이퀄라이즈 신호 EQ0, EQ1(= 전송신호 TG1, TG0)가 접지전위 VSS로 천이할 때까지 각 워드선 WL00, WL01, WL02, WL03, WL10, WL11, WL12, WL13이 제 2 전원전위 VPP로 천이하는 일은 없다. 요컨대, 각 워드선 WL00, WL01, WL02, WL03, WL10, WL11, WL12, WL13이 제 2 전원전위 VPP로 천이하였을 때에는, 반드시 이퀄라이즈 신호 EQ0, EQ1는, 접지전위 VSS로 천이하고 있다. 따라서, 제 4 실시예에 관한 반도체 기억장치에 따르면, 선택된 셀용량으로부터 방출된 전하가 N형 MOS 트랜지스터 N02, N03, N12, N13을 통해 제 3 전원전위 VBL에 방출되는 일이 없이, 데이터의 판독 불량은 방지되게 된다.
또한, 본 실시예에 있어서는, 이퀄라이즈 신호 EQ0, EQ1(= 전송신호 TG1, TG0)가 접지전위 VSS로 천이하는 타이밍이 지연한 경우에 관해서 설명하였지만, 지연되지 않은 경우에도, 제 4 실시예에 관한 반도체 기억장치는, 이하가 우수한 효과를 가져온다. 즉, 종래의 반도체 기억장치에 따르면, 이퀄라이즈 신호 EQ0, EQ1(= 전송신호 TG1, TG0)의 지연에 구비하여, 어드레스 신호 ADD00, ADD01, ADD10, ADD11의 전위 천이 타이밍(시간 t2)을 시간 t1으로부터 소정시간 지연시킬 필요가 있었지만, 제 4 실시예에 관한 반도체 기억장치에 따르면, 어드레스 신호 ADD00, ADD01, ADD10, ADD11의 전위 천이 타이밍을 지연시킬 필요가 없어진다. 더구나, 어드레스 신호 ADD00, ADD01, ADD10, ADD11의 전위를 시간 t1에 있어서 천이시키는 것도 가능해져, 결과적으로 고속액세스가 실현된다.
(제 5 실시예)
본 발명의 제 5 실시예에 관한 반도체 기억장치에 있어서 메모리셀 주변회로의 구성을 도 8에 나타낸다. 이 반도체 기억장치는, 센스앰프 블록 sa, 한쌍의 메모리셀 블록 mc0, mc1, 한쌍의 워드 드라이버 블록 wd104-0, wd104-1, 한쌍의 디코더 블록 dec105-0, dec105-1, 디코더 블록 dec115, 및 제어회로 블록 cnt103을 포함하는 것이다. 즉, 제 5 실시예에 관한 반도체 기억장치는, 제 4 실시예에 관한 반도체 기억장치에 대하여, 한쌍의 디코더 블록 dec1-0, dec1-1이 한쌍의 디코더 블록 dec105-0, dec105-1로 대체되고, 새로 디코더 블록 dec115가 추가된 구성을 갖는 것이다.
한쌍의 디코더 블록 dec105-0, dec105-1는, 각각, 워드 드라이버 블록 wd104-0, wd104-1에 대하여 배치되는 것이다. 이때, 디코더 블록 dec105-0, dec105-1은, 서로 대략 동일한 구성을 갖는 것으로, 이하, 디코더 블록 dec105-0를 대표적으로 설명한다.
디코더 블록 dec105-0는, 어드레스 신호 ADD00, ADD01 및 블록 선택신호 BS0가 입력되어, 메인 워드선 MWL00, MWL01을 구동한다.
그리고, 디코더 블록 dec105-0는, 어드레스 신호 ADD00와 블록 선택신호 BS0에 근거하는 논리연산 결과를 메인 워드선 MWL00에 출력하는 논리연산부 LB000, 및, 어드레스 신호 ADD01와 블록 선택신호 BS0에 근거하는 논리연산 결과를 메인 워드선 MWL01에 출력하는 논리연산부 LB001로 구성되어 있다. 즉, 디코더 블록 dec105-0는, 디코더 블록 dec1-0에 대하여, 논리연산부 LB100, LB101가 생략된 구성을 갖는 것이다.
디코더 블록 dec115는, 인버터 INV6, INV7 및 레벨시프터 LS6, LS7로 구성되어 있다. 인버터 INV6는, 어드레스 신호 ADD10의 전위레벨을 반전시키고, 인버터 INV7는, 어드레스 신호 ADD11의 전위레벨을 반전시키는 것이다. 또한, 레벨시프터 LS6는, 인버터 INV6의 출력을 증폭하여, 제 2 전원전위 VPP와 접지전위 VSS 사이에서 전위가 스윙하는 어드레스 신호 ADD010를 생성하는 것이고, 레벨시프터 LS7는, 인버터 INV7의 출력을 증폭하여, 제 2 전원전위 VPP와 접지전위 VSS 사이에서 전위가 스윙하는 어드레스 신호 ADD011를 생성하는 것이다.
디코더 블록 dec115로부터 출력된 어드레스 신호 ADD010는, 워드 드라이버 블록 wd104-0에 구비되고, 다른쪽의 입력단에 이퀄라이즈 신호 EQ0(= 전송신호 TG1)가 입력되는 OR 게이트 OR00의 한쪽의 입력단, 및, 워드 드라이버 블록 wd104-1에 구비되고, 다른쪽의 입력단에 이퀄라이즈 신호 EQ1(= 전송신호 TG0)가 입력되는 OR 게이트 OR10의 한쪽의 입력단에 입력된다.
또한, 디코더 블록 dec 115로부터 출력된 어드레스 신호 ADD011는, 워드 드라이버 블록 wd104-0에 구비되고, 다른쪽의 입력단에 이퀄라이저 신호 EQ0(= 전송신호 TG1)가 입력되는 OR 게이트 OR01의 한쪽의 입력단, 및, 워드 드라이버 블록 wd104-1에 구비되고, 다른쪽의 입력단에 이퀄라이즈 신호 EQ1(2전송신호 TG0)가 입력되는 OR 게이트 OR11의 한쪽의 입력단에 입력된다.
이상과 같이, OR 게이트 OR00, OR01, OR10, OR11의 다른쪽의 입력단에는, 블록 선택신호 BS0, BS1의 전위레벨에 따라서 제 2 전위 VPP 및 접지전위 VSS에 스윙하는 이퀄라이즈 신호 EQ0, EQ1(= 전송신호 TG1, TG0)가 입력되어 있기 때문에, 어드레스 신호 ADD10, ADD11는, 블록 선택신호 BS0, BS1와의 논리연산을 행하는 일 없이, 각각 어드레스 신호 ADD010, ADD011로 변환되어, OR 게이트 OR00, OR01, OR10, OR11의 한쪽의 입력단에 입력된다. 즉, 제 5 실시예에 관한 반도체 기억장치에 따르면, 어드레스 신호 ADD010, ADD011를 워드 드라이버 블록 wd104-0, wd104-1에 공유하는 것이 가능하게 되어, 제 4 실시예에 관한 반도체 기억장치와 동일한 효과를 얻을 수 있는 동시에, 반도체 기억장치의 레이아웃 면적을 축소시키는 것이 가능해진다.
이상, 첨부도면을 참조하면서 본 발명이 바람직한 실시예에 관해서 설명하였지만, 본 발명은 이와 같은 실시예에 한정되지 않는다. 당업자이면, 특허청구의 범위에 기재된 기술적사상의 범주 내에 있어서 각종의 변경예 또는 수정예에 생각이 미칠 수 있는 것은 명확하고, 그것들에 관해서도 당연히 본 발명의 기술적범위에 속하는 것으로 이해된다.
이상 설명한 것과 같이, 본 발명에 관한 반도체 기억장치에 따르면, 전력 절약화 및 대용량화를 도모한 경우에도, 고속액세스가 실현된다. 특히, 청구항 6, 7에 기재된 반도체 기억장치에 따르면, 회로가 간략화되게 된다.

Claims (7)

  1. 정보를 기억하는 1 또는 2 이상의 기억소자와,
    상기 기억소자로부터 판독된 정보를 전달하는 비트선쌍과,
    상기 비트선쌍을 구성하는 하나의 비트선 및 다른 비트선의 전위를 각각 기준전위 및 제 1 전원전위로 증폭하는 증폭수단과,
    상기 제 1 전원전위보다도 고전위의 제 2 전원전위가 되는 이퀄라이즈 신호에 의해서 제어되고, 상기 비트선쌍을 제 3 전원전위에 이퀄라이즈하는 이퀄라이즈수단을 구비한 것을 특징으로 하는 반도체 기억장치.
  2. 제 1항에 있어서,
    상기 이퀄라이즈수단은,
    상기 하나의비트선에 대하여 상기 제 3 전원전위를 공급하는 제 1 전위공급 트랜지스터와,
    상기 다른 비트선에 대하여 상기 제 3 전원전위를 공급하는 제 2 전위공급 트랜지스터와,
    상기 하나의 비트선과 상기 다른 비트선을 접속하는 접속 트랜지스터를 구비하고,
    상기 이퀄라이즈 신호는, 상기 제 1 전위공급 트랜지스터, 상기 제 2 전위공급 트랜지스터 및 상기 접속 트랜지스터의 각 게이트에 입력되는 것을 특징으로 하는 반도체 기억장치.
  3. 제 1항 또는 제 2항에 있어서,
    상기 하나의 비트선은, 제 1 증폭수단 접속 트랜지스터에 의해서 상기 증폭수단에 접속되고,
    상기 다른 비트선은, 제 2 증폭수단 접속 트랜지스터에 의해서 상기 증폭수단에 접속되며,
    상기 제 1 증폭수단 접속 트랜지스터 및 제 2 증폭수단 접속 트랜지스터는, 상기 제 2 전원전위가 되는 증폭수단 접속 트랜지스터 제어신호에 의해서 제어되는 것을 특징으로 하는 반도체 기억장치.
  4. 정보를 기억하는 1 또는 2 이상의 기억소자로 이루어지는 제 1 기억소자군과,
    정보를 기억하는 1 또는 2 이상의 기억소자로 이루어지는 제 2 기억소자군과,
    상기 제 1 기억소자군에 속하는 1 또는 2 이상의 기억소자로부터 판독된 정보를 전달하는 제 1 비트선쌍과,
    상기 제 2 기억소자군에 속하는 1 또는 2 이상의 기억소자로부터 판독된 정보를 전달하는 제 2 비트선쌍과,
    상기 제 1 비트선쌍을 구성하는 제 1의 한 개의 비트선 및 제 1의 다른 비트선의 전위를 각각 기준전위 및 제 1 전원전위로 증폭하고, 제 2 비트선쌍을 구성하는 제 2의 한 개의 비트선 및 제 2의 다른 비트선의 전위를 각각 기준전위 및 제 1 전원전위로 증폭하는 증폭수단과,
    상기 제 1 전원전위보다도 고전위의 제 2 전원전위가 되는 제 1 제어신호에 의해서 제어되고, 상기 제 1 비트선쌍을 제 3 전원전위로 이퀄라이즈하는 제 1 이퀄라이즈수단과,
    상기 제 2 전원전위가 되는 제 2 제어신호에 의해서 제어되고, 상기 제 2 비트선쌍을 상기 제 3 전원전위로 이퀄라이즈하는 제 2 이퀄라이즈수단을 구비한 것을 특징으로 하는 반도체 기억장치.
  5. 제 4항에 있어서,
    상기 제 1의 한개의 비트선은 제 1 증폭수단 접속 트랜지스터에 의해서 상기 증폭수단에 접속되고,
    상기 제 1의 다른 비트선은 제 2 증폭수단 접속 트랜지스터에 의해서 상기 증폭수단에 접속되며,
    상기 제 2의 한 개의 비트선을 제 3 증폭수단 접속 트랜지스터에 의해서 상기 증폭수단에 접속되고,
    상기 제 2의 다른 비트선을 제 4 증폭수단 접속 트랜지스터에 의해서 상기 증폭수단에 접속되며,
    상기 제 1 증폭수단 접속 트랜지스터 및 제 2 증폭수단 접속 트랜지스터는 상기 제 2 제어신호에 의해서 제어되고,
    상기 제 3 증폭수단 접속 트랜지스터 및 제 4 증폭수단 접속 트랜지스터는 상기 제 1 제어신호에 의해서 제어되는 것을 특징으로 하는 반도체 기억장치.
  6. 제 4항 또는 제 5항에 있어서,
    상기 제 1 기억소자군에 속하는 상기 각 기억소자에 접속된 복수의 제 1 워드선과,
    상기 제 1 제어신호의 전위레벨에 따라서, 상기 복수의 제 1 워드선의 한개를 선택적으로 구동하는 제 1 워드선 구동수단과,
    상기 제 2 기억소자군에 속하는 상기 각 기억소자에 접속된 복수의 제 2 워드선과,
    상기 제 2 제어신호의 전위레벨에 따라서, 상기 복수의 제 2 워드선의 한개를 선택적으로 구동하는 제 2 워드선 구동수단을 구비한 것을 특징으로 하는 반도체 기억장치.
  7. 제 6항에 있어서,
    상기 제 1 워드선 구동수단은,
    상기 복수의 제 1 워드선을 개별적으로 구동하는 복수의 제 1 워드선 구동부와,
    상기 제 1 제어신호의 전위레벨과 어드레스 신호의 전위레벨에 따라서, 상기 복수의 제 1 워드선 구동부의 한 개를 선택하는 제 1 선택부를 구비하고,
    상기 제 2 워드선 구동수단은,
    상기 복수의 제 2 워드선을 개별적으로 구동하는 복수의 제 2 워드선 구동부와,
    상기 제 2 제어신호의 전위레벨과 상기 어드레스 신호의 전위레벨에 따라서, 상기 복수의 제 2 워드선 구동부의 한 개를 선택하는 제 2 선택부를 구비한 것을 특징으로 하는 반도체 기억장치.
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