經濟部智慧財產局員工消費合作社印製 464863 60-41pTi'.doc/002 A7 _ B7 __ 五、發明說明（I ) 本發明是有關於一種半導體記憶體元件。 第9圖繪示的是習知半導體記憶體元件中之記憶胞周 邊電路的結構電路圖。此半導體記憶體元件包括一感測放 大器區塊sa ' —對記憶胞區塊mcO與mcl、一對字元驅動 器區塊wdl-Ο與wdl-Ι、一對解碼器區塊decl-0與decl-]， 以及一控制電路區塊cntl。 感測放大器區塊sa用以等化信號EQ、EQ0與EQ1， 其接收感測放大器觸發信號SE及傳送信號TG0與TG1之 輸入，並連接一位元線對BLO/BLOb與一位元線對 BLl/BLlb 〇等化信號EQ、EQ0與EQ1之電位與感測放大 器觸發信號SE之電位擺盪向後與向前介於一第一來源電 位VDD與一接地電位VSS間，但傳送信號TG0與TG1之 電位擺盪向後與向前介於一第二來源電位VPP與接地電位 VSS 間。 感測放大器區塊sa係由一感測放大器單元amp與一 感測放大器控制電路單元acnt所組成。 感測放大器單元amp係由PMOS電晶體P0與P1 ' NM〇S 電晶體 NO、Nl、N00、Ν(Π、N02、N03、N04、N10、 Nil、Ν12 ' Ν13 與 Ν14 所組成。 PMOS電晶體P0之閘極連接位元線BL，其汲極連接 位元線BLb，以及其源極連接一感測節點SP。PMOS電晶 體P1之閘極連接位元線BLb，其汲極連接位元線BL，以 及其源極連接感測節點SP。NMOS電晶體NO之閘極連接 位元線BL，其汲極連接位元線BLb，以及其源極連接一感 4 本紙張尺度適用中國國家標準（CNS>A4規格（210 X 297公釐） I Ί------」--I -----^---訂---I I I I I r (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作杜印製 464863 6041|ni.l|(U；/002 A7 _ B7______ 五、發明說明（么） 測節點SN。NMOS電晶體N1之閘極連接位元線BLb，其 汲極連接位元線BL，以及其源極連接感測節點SN。 NMOS電晶體N00之汲極連接位元線BLOb，其源極 連接位元線BLb，且其On/off控制係由輸入至其閘極之傳 送信號TG0來實行。NMOS電晶體N01之汲極連接位元線 BL0，其源極連接位元線BL，且其On/〇ff控制係由輸入至 其閘極之傳送信號TG0來實行。 NMOS電晶體N10之汲極連接位元線BLlb，其源極 連接位元線BLb，且其On/off控制係由輸入至其閘極之傳 送信號TG〗來實行。NMOS電晶體Nil之汲極連接位元線 BL1，其源極連接位元線BL，且其On/off控制係由輸入至 其閘極之傳送信號TG1來實行。 NMOS電晶體N02之汲極連接位元線BLOb，其源極 連接一第三來源電位VBL(=VDD/2)，且其On/off控制係由 輸入至其閘極之等化信號EQ0來實行。NMOS電晶體N03 之汲極連接位元線BL0，其源極連接第三來源電位VBL， 且其On/off控制係由輸入至其閘極之等化信號EQ0來實 行。NMOS電晶體N04之汲極連接位元線BLOb，其源極連 接位元線BL0，且其On/off控制係由輸入至其閛極之等化 信號EQ0來實行。 NMOS電晶體N12之汲極連接位元線BLlb，其源極 連接第三來源電位VBL，且其On/off控制係由輸入至其聞 極之等化信號EQ1來實行。NMOS電晶體N13之汲極連接 位元線BL1，其源極連接第三來源電位VBL，且其〇n/off 5 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ------1.--------裂------,,--訂---------韓 (請先閱讀背面之注咅？事項再填寫本頁) 464863 A7 B7 經濟部智慧財彦局員工消費合作社印製 五、發明說明（7) 控制係由輸入至其閘極之等化信號EQ1來實行° NM0S電 晶體N14之汲極連接位元線BL〗b，其源極連接位元線 BL1，且其〇n/〇ff控制係由輸入至其鬧極之等化信號EQ1 來實行。 感測放大器控制電路單元acnt供應第一來源電位 VDD至感測節點SP及供應接地電位VSS至感測節點SN， 以回應感測放大器觸發信號SE。此外’感測放大器控制電 路單元acnt供應第三來源電位VBL至感測節點SP與感測 節點SN，以回應等化信號EQ ° 在第9圖繪示之習知半導體記憶體元件中，位元線對 BLO/BLOb與位元線對BLl/BLlb之等化（使電位相等）係分 別經由NMOS電晶體N02 ' N03與N04及NMOS電晶體 N12、N13與N14供應第三來源電位VBL至位元線對 BLO/BLOb與位元線對BLl/BLlb來達成。 然而，若 NMOS 電晶體 N02、N03、N04、N12、N13 與N14之閘極電位(=等化信號EQ0與EQ1之電位)在此種 等化操作期間都是第一來源電位VDD，則介於閘極與源極 間的電壓VgS是1/2 VDD。 當習知半導體記憶體元件操作在設定爲1.0V〜2.0V之 第一來源電位VDD的情況下時，例如用以儲存能量，介於 NMOS 電晶體 n〇2、N03、N04、N12、N13 與 N14 之閘極 與源極間的電壓Vgs會被設定在〇.5V〜1.0V的範圍內，導 致可能無法確定相對於臨限電壓Vt之滿足區。在此種情況 下’範圍被設定在電流流經個別NMOS電晶體N02、N03、 6 I f -I I I ----I ϊ I I f I I I I I f - I I > I I I I I I - (請先M讀背面之注意事項再填寫本頁) 本紙張尺度適用中_家標準（CNS〉A；1規格（21G χ 297公爱） 4 6 4 8 6 3 ^ ^ 00 4 1 pif,d〇L'/0O2 A7 經濟部智慧財彦局員工消費合作杜印製 B7 五、發明說明（义） N04、N12、N13與N〗4上，導致要快速等化位元線對 BLO/BLOb與位元線對BU/BLlb變的困難。 同樣地，當也要經由NMOS電晶體N00，N01、N10 與ΝΠ來等化位元線對BL/BLb時，若個別NMOS電晶體 N00' N01、N10與Nil之閘極電位卜傳送信號TG0與TG1 之電位)在等化操作期間都被設定在第一來源電位VDD，則 用來等化的時間長度可能較大。 此外，當習知第9圖之半導體記憶體元件被提供具有 一單一感測放大器區塊sa時，半導體記憶體元件一般具有 複數個感測放大器區塊，因此對應複數個記憶胞區塊與複 數個字元驅動器區塊。再者，每一感測放大器區塊被提供 具有一大數量的感測放大器。當感測放大器的數量以此方 法增加時，透過等化信號EQ0與EQ1之線上的寄生電容與 寄生電阻增加，當等化信號EQ0與EQ1之電位轉變時，將 造成延遲發生。 在習知第9圖之半導體記憶體元件中，當讀出儲存在 記憶胞電容器C00中的資料時，例如，在等化信號EQ0之 電位轉變爲接地電位VSS以及位元線對BLO/BLOb完全隔 離第三來源電位VBL之後，必須轉變字元線WL00之電位 成第二來源電位VPP，以確定從記憶胞電容器C00經由 NMOS電晶體N02與N03放電至第三來源電位VBL的放電 電荷不會發生讀取錯誤。然而，發生在等化信號EQ0與EQ1 之電位轉變的延遲如上所述，需要伴隨字元線之電位轉變 的時序延遲，因此，半導體記憶體元件之存取速度因而降 7 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱〉 [Jlfl.—Ί—li IT p -— — — I — — — — — — — — — (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 4 6^8 ΰ ϋ 4 1 p i Γ. tl 〇 / 0 U 2 A7 B7 五、發明說明（f ) 低。 本發明的目的提出一種半導體記憶體元件’可解決上 述問題，並能夠達到高速存取甚至可達到能量效率與高容 量。 爲了達到上述目的，本發明提出一種半導體記憶體元 件，包括一個或數個記憶體元件，用以儲存訊息；一位元 線對’用以透過其傳送從記憶體元件讀出的訊息；一放大 裝置，用以放大構成位元線對之一位元線與另一位元線中 的電位，以分別成爲一參考電位與一第一來源電位；以及’ 一等化裝置，係由一等化信號所控制，此等化信號達到高 於第一來源電位之一第二來源電位，以及等化位元線對之 電位成一第三來源電位。 經由確定介於第二來源電位與第一來源電位間之足 夠差値，要快速地等化位元線對與具有高度可靠度是可能 的，甚至當第一來源電位被設定在一低準位時’也可達到 例如能量效率及其類似者。 此外，等化裝置被提供具有一第一電位供應電晶體’ 用以供應第三來源電位至該一位元線：一第二電位供應電 晶體，用以供應第三來源電位至該另一位元線；一連接器 電晶體，連接該一位元線與該另一位元線；以及，等化信 號被輸入到第一電位供應電晶體'第二電位供應電晶體與 連接器電晶體之閘極。 當每一電晶體係由例如一NMOS電晶體其經由設定第 二來源電位等於或大於這些電晶體之臨界電壓與第一來源 本紙張尺度適用十國國家標準（CNS)A4規格<210 X 297公釐） I -----------1!-裝---------tr---------綉 (請先閱讀背面之注意事項再填寫本頁) A7 4 ^ 4 8 t ! 0041 pir.do〇〇02 五、發明說明（& ) m位的總和所構成時，用來開啓個別電晶體的閘極電壓可 被設定等於或大於具有高可靠度之臨界電壓.因此，由等 化信號所控制之個別電晶體中的ON電阻可被維持在低推 位。 —十 相對地，該一位元線可經由一第一放大裝置連接器電 晶體連接至放大裝置，該另一位元線經由一第二放大裝置 連接器電晶體連接至放大裝置。在此種情況下，第—放大 裝置連接器電晶體與第二放大裝置連接器電晶體係由達到 第二來源電位之放大裝置連接器電晶體控制信號所控制。 當每一電晶體係由例如一 Ν Μ O S電晶體其經由設定第 二來源電位等於或大於這些電晶體之臨界電壓與第一來源 電位的總和所構成時，用來開啓個別電晶體的閘極電壓可 被設定等於或大於具有局可靠度之臨界電壓。因此，當放 大位元線對之電位時’由放大裝置連接器電晶體控制信號 所控制之個別電晶體中的ON電阻可被維持在低準位。 此外’依照本發明之半導體記憶體元件，包括一第一 記億體元件群組，係由用以儲存訊息之一個或數個記憶體 元件所構成；一第二記憶體元件群組，係由用以儲存訊息 之一個或數個記憶體元件所構成；一第一位元線對，用以 透過其傳送從第一記憶體元件群組中之該一個或數個記憶 體元件讀出的訊息；一第二位元線對，用以透過其傳送從 第二記憶體元件群組中之該一個或數個記憶體元件讀出的 訊息；一放大裝置，用以放大構成第一位元線對之一位元 線與另一位元線中的電位’以分別成爲一參考電位與一第 9 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） Ί - - •裝—--訂--— II--— *轉 (請先閱讀背面之注意事項再填寫本頁} 經濟部智慧財產局員工消費合作社印製 6 4 86fe • ΡίΓdoc 002 A7 6 4 86fe • ΡίΓdoc 002 A7 經濟部智慧財產局員工消費合作社印絮 五、發明說明（q ) 一來源電位，以及放大構成第二位元線對之.一位元線與另 一位元線中的電位，以分別成爲參考電位與第—來源:電 位；一第一等化裝置，係由第一控制信號所控制，第—控 制信號達到筒於第一來源電位之第二來源電位，以及等化 第一位元線對成第三來源電位：以及，〜第二等化裝置， 係由一第二控制信號所控制，第二控制信號達到第二來源 電位，以及等化第二位元線對成第三來源電位。 經由確定介於第二來源電位與第一來源電位間之足 夠差値，可快速地達到等化第一位元線對與第二位元，線對 以及具有高度可靠度是可能的，甚至當第一來源電位被設 定在一低準位時，也可達到例如能量效率及其類似者·。 此半導體記憶體元件可採用具有下述結構，第—位元 線對中之一位元線經由一第一放大裝置連接器電晶體連接 至放大裝置：第一位元線對中之第一另一位元線經由一第 二放大裝置連接器電晶體連接至放大裝置；第二位元線對 中之一位元線經由一第三放大裝置連接器電晶體連接至放 大裝置；以及’第一位兀線對中之另一位元線經由一第四 放大裝置連接器電晶體連接至放大裝置。在此情況下，第 一放大裝置連接器電晶體與第一放大裝置連接器電晶體係 由第二控制信號所控制’以及第三放大裝置連接器電晶體 與第四放大裝置連接器電晶體係由第一控制信號所控制. 當每一電晶體係由例如一 N μ 〇 S電晶體其經由設定第 二來源電位等於或大於這些電晶體之臨界電壓與第一來源 電位的總和所構成時’用來開啓個別電晶體的閘極電壓可 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公g ) ! 1 ^--I ----^------.--訂·---------線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作杜印製 6 4 8 b 60-1 lpU'.do^OO： A7 五、發明說明（？） 被設定等於或大於具有高可靠度之臨界電壓。因此，當放 大第一位元線對之電位時，維持由第二控制信號所控制之 第一放大裝置連接器電晶體與第二放大裝置連接器電晶體 中的ON電阻在低準位是可能的，以及當放大第二位元線對 之電位時，維持由第一控制信號所控制之第三放大裝置連 接器電晶體與第四放大裝置連接器電晶體中的on電阻在 低準位是可能的。 再者，第一等化裝置及第三與第四放大裝置連接器電 晶體共同由第一控制信號所控制，以及第二等化裝置及第 一與第二放大裝置連接器電晶體共同由第二控制信號所控 制，以達到簡化半導體記憶體元件之電路。 此半導體記憶體元件，更包括複數個第一字元線連接 至第一記憶體元件群組中之個別記憶體元件；一第一字元 線驅動裝置，選擇性地驅動對應第一控制信號之電位之該 複數個第一字元線之一；複數個第二字元線連接至第二記 憶體元件群組中之個別記憶體元件；以及，一第二字元線 驅動裝置，選擇性地驅動對應第二控制信號之電位之該複 數個第二字元線之一。 經由採用此種結構，設定第一字元線之時序被驅動同 步於第一控制信號之電位的轉變是可能的。而且設定第二 字元線之時序被驅動同步於第二控制信號之電位的轉變也 是可能的。 第一字元線驅動裝置被提供具有複數個第一字元線 驅動單元，用以個別驅動該複數個第一字元線；一第一選 -------：-------!裳·---I .---訂--------- (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中@國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 6 Ο 41 p 11.^〇〇/002 4- ^ ^ Α7 ____Β7___ 五、發明說明（▽) 擇單元，用以選擇對應該第一控制信號之電位與一位址信 號之電位之該複數個第一字元線驅動單元之一。此外，第 二字元線驅動裝置被提供具有複數個第二字元線驅動單 元，用以個別驅動對應第二控制信號之電位之該複數個第 二字元線；一第二選擇單元，用以選擇對應第二控制信號 之電位與位址信號之電位之該複數個第二字元線驅動單元 之一。 在此結構中，第一字元線驅動裝置中之第一選擇單元 與第二字元線驅動裝置中之第二選擇單元係由共同位址信 號所控制。因此，可達到簡化半導體記憶體元件之電路結 構。 爲讓本發明之上述和其他目的、特徵、和優點能更明 顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細 說明如下： 圖式之簡單說明： 第1圖繪示的是本發明第一較佳實施例之半導體記憶 體元件中之記憶胞周邊電路的結構電路圖； 第2圖繪示的是執行第1圖之半導體記憶體元件的操 作時序圖， 第3圖繪示的是本發明第二較佳實施例之半導體記憶 體元件中之記憶胞周邊電路的結構電路圖； 第4圖繪示的是執行第3圖之半導體記憶體元件的操 作時序圖； 第5圖繪示的是本發明第三較佳實施例之半導體記憶 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ------- J--I ----裝----I ---訂---------轉 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 ^ ^ ^ 4 1 ρ ί 1, ti〇 c 0 0 2 Α7 __Β7 _ 五、發明說明（（Ο 體元件中之記憶胞周邊電路的結構電路圖： 第6圖繪示的是本發明第四較佳實施例之半導體記憶 體元件中之記憶胞周邊電路的結構電路福； 第7圖繪示的是執行第6圖之半導體記憶體元件的操 作時序圖； 第8圖繪示的是本發明第五較佳實施例之半導體記憶 體元件中之記憶胞周邊電路的結構電路圖；以及 第9圖繪示的是習知半導體記憶體元件中之記憶胞周 邊電路的結構電路圖。 實施例 下述爲依照本發明之較佳實施例之半導體記憶體元 件的詳細解釋，並請參照所附圖式。必須注意的是，在下 述解釋與所附圖式中，相同參考標號代表具有實際相等功 能與結構特徵的元件，以避免必須重複其之解釋。 (第一實施例） 第1圖繪示的是本發明第一較佳實施例之半導體記憶 體元件中之記憶胞周邊電路的結構電路圖=此半導體記憶 體元件包括一感測放大器區塊sa、一對記億胞區塊mC〇與 me 1分別構成一第一記憶體兀件組與一第 > 記憶體兀件 組、一對字元驅動器區塊wdl-Ο與wd】-l、一對解碼器區塊 decl-Ο與decl-Ι，以及一控制電路區塊cntlOl。 感測放大器區塊sa用以等化信號EQ、EQ0與EQ1， 其接收感測放大器觸發信號SE及傳送信號TG0與TG1之 輸入，並連接一位元線對BL0/BL0b構成一第一位元線對與 r --7------裝—---II 訂卜 If----—，線 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員Η消費合作社印製 464863 r.〇4 I pii',doc/0 02 A7 _ _ B7 _ 五、發明說明（|| ) +-位元線對BL]/BL〗b構成一第二位元線對。感測放大器觸 發信號SE之電位擺盪向後與向前介於‘第一來源電位 VDD與一接地電位VSS設定爲一參考電位間，但等化信號 EQ ' EQO與EQ1以及傳送信號TGO與TG1之電位擺盪向 後與向前介於一第二來源電位VPP與接地電位VSS間。 感測放大器區塊sa係由一感測放大器單元amp與一 感測放大器控制電路單元acnt所組成。 感測放大器單元amp包括PMOS電晶體P0與P1以及 NMOS電晶體NO與N1構成用以放大之一裝置，NMOS電 晶體N00、N01 ' N10與Nil分別構成一第一放大裝置連接 器電晶體 '一第二放大裝置連接器電晶體、一第三放大裝 置連接器電晶體與一第四放大裝置連接器電晶體，NMOS 電晶體N02 ' NO3與N04構成用以等化之一第一裝置，以 及NMOS電晶體N12、N13與N14構成用以等化之一第二 裝置。 PMOS電晶體P0之閘極連接位元線BL，其汲極連接 位元線BLb，以及其源極連接一感測節點SP。PMOS電晶 體P1之閘極連接位元線BLb，其汲極連接位元線BL，以 及其源極連接感測節點SP。NMOS電晶體NO之閘極連接 位元線BL，其汲極連接位元線BLb，以及其源極連接一感 測節點SN。NMOS電晶體N1之閘極連接位元線BLb，其 汲極連接位元線BL，以及其源極連接感測節點SN。 NMOS電晶體N00之汲極連接位元線BLOb，其源極 連接位元線BLb ’且其〇n/〇ff控制係由輸入至其閘極之傳 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） II;----- ----,-! -----I--訂----- (請先閱讀背面之注意事項再填寫本頁) 14 經濟部智慧財產局員工消費合作社印製 /； 8 6 3 604 1 pH' doc/002 A7 五、發明說明（β) 送信號TG0來實行。NMOS電晶體Ν01之汲極連接位元線 BL0，其源極連接位元線BL，且其On/off控制係由輸入至 其閘極之傳送信號TG0來實行。 NMOS電晶體N10之汲極連接位元線BLlb，其源極 連接位元線BLb，且其On/off控制係由輸入至其閘極之傳 送信號TG1來實行。NMOS電晶體Nil之汲極連接位元線 BL1，其源極連接位元線BL，且其On/off控制係由輸入至 其閘極之傳送信號TG1來實行。 NMOS電晶體N02之汲極連接位元線BLOb，其源極 連接一第三來源電位VBL，且其On/off控制係由輸入至其 閛極之等化信號EQ0來實行。NMOS電晶體N03之汲極連 接位元線BL0,其源極連接第三來源電位VBL，且其On/off 控制係由輸入至其閘極之等化信號EQ0來實行。NMOS電 晶體N04之汲極連接位元線BLOb，其源極連接位元線 BL0,且其On/off控制係由輸入至其閘極之等化信號EQ0 來實行。 NMOS電晶體N12之汲極連接位元線BLlb，其源極 連接第三來源電位VBL，且其〇n/0ff控制係由輸入至其閘 極之等化信號EQ1來實行。NMOS電晶體N13之汲極連接 位兀線BL1，其源極連接第三來源電位VBL，且其On/off 控制係由輸入至其閘極之等化信號EQ1來實行。NMOS電 晶體N14之汲極連接位元線BLlb，其源極連接位元線 BL1，且其On/off控制係由輸入至其閘極之等化信號EQ1 來實行。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） I J .1.--I Ί — I - I I 1--i — I 訂·-----I--# (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 u B 6 3 04 1 pii . do i;/〇 0 2 A7 ___B7____ 五、發明說明（G) 感測放大器控制電路單元acnt供應第一來源電位 VDD至感測節點SP及供應接地電位VSS至感測節點SN， 以回應感測放大器觸發信號SE。此外，感測放大器控制電 路單元acnt供應第三來源電位VBL至感測節點SP與感測 節點SN，以回應等化信號EQ ° 記憶胞區塊對mcO與mcl被提供給感測放大器區塊 sa。必須注意的是，若記憶胞區塊mcO與mcl彼此具有相 同的實際結構，下述將以記憶胞區塊mcO爲範例。 記憶胞區塊mcO連接字元線WL00、WL01 ' WL02與 WL03以及位元線BL0與BLOb。字元線WLOO、WL01、WL02 與WL03之電位擺盪向後與向前介於第二來源電位VPP與 接地電位VSS間。 主要字元線MWL00連接至NOR閘NOOO之一輸入端 與NOR閘NO01之一輸入端，但主要字元線MWL01連接 至NOR閘NO02之一輸入端與NOR閘NO03之一輸入端。 位址信號ADD010被輸入至NOR閘NOOO之另一輸入端與 NOR閘NO02之另一輸入端，以及位址信號ADD011被輸 入至NOR閘NO01之另一輸入端與NOR閘NO03之另一輸 入端。NOR閘NOOO之輸出端連接至字元線WL00，NOR 閘NO01之輸出端連接至字元線WL01，NOR閘NO02之輸 出端連接至字元線WL02，NOR閘NO03之輸出端連接至字 元線WL03。 解碼器區塊對decl-Ο與decl-Ι分別被提供對應字元 驅動器區塊wd 1 -0與wd 1 -1。必須注意的是，若解碼器區塊 16 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐） -—11 —:1 —i I '1 · I—I l· —ty.-------- (請先間讀背面之注$項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 6 4 8 6 3 6 Ο 4 1 ρ ϊ ί. il 〇 c ·Ό Ο 2 Α7 ___Β7_______ 五、發明說明（$ ) decl-Ο與decl-l彼此具有相同的實際結構，下述將以解碼 器區塊decl-Ο爲範例。 解碼器區塊decl-Ο連接至主要字元線MWL00與 MWL01。此外，解碼器區塊decl-Ο是有明顯結構的，其接 收位址信號ADD00、ADD01、ADD10與ADDU及區塊選 擇信號BS0之輸入，以及輸出位址信號ADD010與 ADD0U。位址信號 ADD00、ADD(H、ADD10 與 ADD11 之 電位及區塊選擇信號BS0之電位擺盪向後與向前介於第一 來源電位VDD與接地電位VSS間。 解碼器區塊decl-Ο包括一邏輯操作單元LB000用以 輸出使用位址信號ADD00與區塊選擇信號BS0執行之邏輯 操作結果至主要字元線MWL00中、一邏輯操作單元LB001 用以輸出使用位址信號ADD01與區塊選擇信號BS0執行之 邏輯操作結果至主要字元線MWL01中、一邏輯操作單元 LB100用以輸出使用位址信號ADD10與區塊選擇信號BS() 執行之邏輯操作結果做爲位址信號ADD010,以及一邏輯操 作單元LB101用以輸出使用位址信號ADD11與區塊選擇信 號BS0執行之邏輯操作結果做爲位址信號ADD011。 區塊選擇信號BS0與BS]及感測放大器觸發信號 SENSE被輸入至控制電路區塊cntl〇l中，控制電路區塊 ctUlOl依序輸出等化信號EQ、EQ0與EQ1、感測放大器觸 發信號SE與傳送信號TG0與TG1。感測放大器觸發信號 SENSE之電位擺盪向後與向前介於第一來源電位VDD與 接地電位VSS間。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公髮） I -----------I ---i—IT---- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（（f) 此外’控制電路區塊cmlOl包括一邏輯操作單元 LB1、反相器INV0與INV1、準位變換器LS0與LSI以及 傳送信號產生電路GEN0與GEN1。區瑰選擇信號BS0與 BS1及感測放大器觸發信號SENSE被輸入至邏輯操作單元 LB1中’邏輯操作單元LB1依序輸出等化信號EQ與感測 放大器觸發信號SE。反相器INV0用以反轉區塊選擇信號 BS0之電位，而反相器INV1用以反轉區塊選擇信號BS1 之電位。準位變換器LS0經由放大來自反相器INV0之輸 出’產生等化信號EQ0其電位擺盪向後與向前介於第二來 源電位VPP與接地電位VSS間，而準位變換器LSI經由放 大來自反相器INV1之輸出，產生等化信號EQ1其電位擺 盪向後與向前介於第二來源電位VPP與接地電位VSS間。 在本發明第一實施例之具有如上所述之明顯結構的 半導體記憶體元件中執行之資料讀取操作與等化操作，其 說明如第2圖所示。必須注意的是，此處所指是儲存於記 憶胞電容器C00中之”1”訊息被讀出的情況下（此記憶胞電 容器C00被充電至第—·電位VDD)。 在時間點tO(起始狀態），半導體記憶體元件之輸出電 位亦即位址信號ADD00 ' ADD01、ADD10與ADD11之電 位、區塊選擇信號BS0與BS1之電位以及感測放大器觸發 信號SENSE之電位都是在接地電位VSS。因此，等化信號 EQ和傳送信號TG0與TG1都被設定在第一來源電位 VD〇，感測放大器觸發信號SE被設定在接地電位VSS，以 及等化信號EQ0與EQ1都被設定在第二來源電位VPP。此 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 11· I f I ί.--I ---- --------訂·-------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 6 48 63 6041 pit.iloc/002 A7 ___B7___ 五、發明說明（it) 外，主要字元線MWLOO ' MWLO]、MWL10與MWL11及 位址信號ADD010、ADDOU、ADD丨10與ADD11 1都被設 定在第二來源電位VPP。連接至記憶胞區塊mcO之字元線 WLOO ' WL01、WL02與WL03及連接至記憶胞區塊mcl之 字元線WL10、WL11、WL12與WL13都被設定在接地電位 VSS，而位元線對BL/BLb、BLO/BLOb與BLI/BLlb都被設 定在第三來源電位VBL。 在時間點tl，區塊選擇信號BS0之電位轉變爲第一來 源電位VDD，使得傳送信號TGO之電位轉變爲第二來源電 位VPP以及傳送信號TG1之電位轉變爲接地電位VSS。接 著，轉變爲接地電位VSS之傳送信號TG1之電位會從位元 線對BLI/BLlb隔離經由NMOS電晶體N10與Nil相互連 接之位元線對BL/BLb。此外，等化信號EQ與EQO之電位 轉變爲接地電位VSS，以便使位元線對BLO/BLOb與位元線 對BL/BLb隔離第三來源電位VBL。 在時間點t2，位址信號ADD00與位址信號ADD10之 電位轉變爲第一來源電位VDD，以及主要字元線MWL00 與位址信號ADD010之電位轉變爲接地電位VSS。這使得 字元線WL00之電位轉變爲第二來源電位VPP。因此，儲 存在記憶胞電容器C00中之電荷會經由NMOS電晶體M00 被放電至位元線BLOb。因此，位元線BLOb與位元線BLb 之電位上升，使得位元線BL0與位元線BL會有微小的電 位差，但仍維持在第三來源電位VBL。 在時間點t3，感測放大器觸發信號SENSE轉變爲第 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公楚） - ----1-—----•裝·--I--^--tr-----I--* 韓 (請先閱讀背面之注意事項再填寫本頁) A7 B7 464863 rt fJ 4 I pi ( d〇 2 五、發明說明（q) 一來源電位VDD。在回應中，控制電路區塊cntl01中之邏 輯操作單元LB丨設定感測放大器觸發信號SE至接地電位 VSS，以及感測放大器區塊sa中之感測放大器控制電路單 元acnt偏壓感測節點SN至接地電位VSS，並偏壓感測節 點SP至第一來源電位VDD。接著，在感測節點SN與感測 節點SP分別被偏壓至接地電位VSS與第一來源電位VDD 的情況下，感測放木器區塊sa中之感測放大器單元amp之 NMOS電晶體NO與N1及PMOS電晶體P0與P1開始操作， 以放大介於位元線BLb位元線BL之電位間的微小差値。 換句話說，位元線BLb會被偏壓至第一來源電位VDD，以 及位元線BL會被偏壓至接地電位VSS。 藉由上述之操作，儲存在記憶胞電容器C00中之電荷 會在位元線對BL/BLb中被讀出。接著，位元線BLb之電 位(第一來源電位VDD)會經由NMOS電晶體MOO被傳送至 記憶胞電容器C00中，在時間點t2中被放電之記憶胞電容 器C00之電荷(“1”訊息)會被補償。必須注意的是，爲了補 償記fe、胞電谷器COO之電荷（被充電達到第一來源電位 VDD)，必須設定第二來源電位VPP高於至少VDD+Vt (NMOS電晶體M00之臨界電壓）。 時間點t4開始時，執行等化操作。位址信號ADD00 與ADD10之電位轉變爲接地電位VSS。接著，主要字元線 MWL00與位址信號ADD010之電位轉變爲第二來源電位 VPP，以及字元線WL00之電位轉變爲接地電位VSS。這將 使NMOS電晶體M00關閉，並使記憶胞電容器C〇〇隔離位 20 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公楚） „---- I -裝 -----訂--------- <請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作杜印製 經濟部智慧財產局員工消費合作社印製 ^64863 fi 0 4 1 p i d 〇 c 0 0 2 A7 B7 五、發明說明（Η ) 元線BLOb。 在時間點t5，感測放大器觸發信號SENSE之電位轉 變爲接地電位VSS，以及感測節點SN.與SP及位元線對 BL/BLb隔離接地電位VSS與第一來源電位VDD。 在時間點t6，區塊選擇信號BS0之電位轉變爲接地電 位VSS。這造成傳送信號TG0與TG1之電位轉變爲第一來 源電位VDD，使得位元線對BLO/BLOb、位元線對BL/BLb 與位元線對BLl/BLlb變成經由NMOS電晶體N00' N01、 N10與Nil連接。 此外，等化信號EQ0之電位轉變爲第二來源電位 VPP，以開啓 NMOS 電晶體 N02 ' N03、N04、N12 ' N13 與NU。因此，位元線BL0與位元線BLOb變成相互連接， 位元線BL1與位元線BL〗b變成相互連接，並依序使位元 線對BLO/BLOb與位元線對BLl/BLlb變成在第三來源電位 VBL中等化。 再者，若等化信號EQ0之電位轉變爲第一來源電位 VDD，則感測節點SN與SP會經由感測放大器區塊sa中之 感測放大器控制電路單元acnt在第三來源電位VBL中等 化。 而且，經由NMOS電晶體N00、N01、Nl〇與Nil連 接至位元線BL0與BLOb與位元線BL1與BLlb之位元線對 BL/BLb會在第三來源電位VBL中等化。 在位元線 BL、BLb、BL0、BLOb、BL1 與 BLlb 全都 設定等於第三來源電位VBL且都沒有電位差的情況下，結 21 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐） I I J I ! J I I — 1 1 I · I J I--I - ^ ---I--— I— (請先閱讀背面之注意事項再填寫本頁) Α7 Β7 ^6 48 6 3 G U 4 l p i l\doc - 0U 2 五、發明說明（（1) 束等化操作。 如上所述，在第一實施例之半導體記憶體元件中， NMOS電晶體N02、N03、N12與N13之閘極電位(=等化信 號EQ0與EQ1之電位)會在等化操作期間被偏壓至第二來 源電位VPP。若第二來源電位VPP設定高過於至少VDD+Vt 如先前所述，則在時間點t6中介於NMOS電晶體N02、 N03、N12與N13之閘極與源極間的電壓Vgs滿足Vgsg 1/2 VDD+Vt。換句話說，甚至當第一來源電位VDD設定在達 到能量效率之低準位時，介於NMOS電晶體N02、N03 ' N12與N13之閘極與源極間的電壓vgS通常高於NMOS電 晶體之臨界電壓Vt約1/2 VDD或更高。因此，流過NMOS 電晶體N02、N03、N12與N13之電子電流將不受限制，使 得位元線BLO、BLOb' BL1與BLlb上之等化操作可在一短 暫的週期時間內完成。 (第二實施例） 第3圖繪示的是本發明第二實施例之半導體記憶體元 件中之記憶胞周邊電路的結構電路圖。此半導體記憶體元 件包括一感測放大器區塊sa、〜對記憶胞區塊 mcO 與 mcl、 一對子元驅動器區塊wdl_〇與wdU、一對解碼器區塊 decl-Ο與decl-Ι，以及一控制電路區塊cntl〇2。換句話說， 第二實施例之半導體記憶體元件採用之結構，係以控制電 路區塊cnU〇2取代第一實施例之半導體記憶體元件中之控 制電路區塊cntl〇i來達成 區塊選擇信號BS0與BS1及感測放大器觸發信號 22 表紙張尺度適用中國國家標準（CNS>^^_d1〇 x 297 ^ -----------------------JaT--------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 4 6 4 8 6 3 ίί〇41ρϋ\εΙο^·0〇2 五 經濟部智慧財產局員工消費合作社印製 Α7 Β7 發明說明（刈） SENSE被輸入至控制電路區塊cnt丨〇2中，控制電路區塊 cntl02依序輸出等化信號eq、EQ0與EQ1、感測放大器觸 發信號SE與傳送信號TG0與TG1。 此外，控制電路區塊cntl02包括一邏輯操作單元 LB1、反相器INV0、INV1、INV4與INV5及準位變換器 LS0、LSI、LS4 與 LS5。 區塊選擇信號BS0與BS1及感測放大器觸發信號 SENSE被輸入至邏輯操作單元LB〗中，邏輯操作單元LB1 依序輸出等化信號EQ與感測放大器觸發信號SE。 反相器INV0與INV5被用以反轉區塊選擇信號BS0 之電位，而反相器INV1與INV4被用以反轉區塊選擇信號 BS1之電位。準位變換器LS0經由放大來自反相器INV0 之輸出’產生等化信號EQ0其電位擺盪向後與向前介於第 二來源電位VPP與接地電位VSS間，而準位變換器LS〗經 由放大來自反相器INV1之輸出，產生等化信號EQ〗其電 位擺盪向後與向前介於第二來源電位VPP與接地電位VSS 間。準位變換器LS4經由放大來自反相器INV4之輸出，產 生傳送信號TG0其電位擺盪向後與向前介於第二來源電位 VPP與接地電位VSS間，以及準位變換器LS5經由放大來 自反相器INV5之輸出，產生傳送信號TG1其電位擺盪向 後與向前介於第二來源電位VPP與接地電位VSS間。 在本發明第二實施例之具有如上所述之明顯結構的 半導體記憶體元件中執行之資料讀取操作與等化操作，其 說明如第4圖所示。必須注意的是’此處所指是儲存於記 23 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -1--!.-----* ------^ I I 訂·-------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 464863 ^fHlpif.doc/OOi A7 ---- B7 五、發明說明（) 憶胞電容器coo中之”1”訊息被讀出的情況下(此記憶胞電 容器C00被充電至第一電位VDD)。 在時間點tO(起始狀態）’半導體記憶體元件之輸出電 位亦良卩位址信號ADD00、ADD01、ADD10與ADDI1之電 位' 區塊選擇信號BS0與BS1之電位以及感測放大器觸發 信號SENSE之電位都是在接地電位VSS。因此，等化信號 EQ被設定在第一來源電位VDD，感測放大器觸發信號SE 被設定在接地電位VSS ’以及等化信號EQ0與EQ1及傳送 信號TG0與TG1都被設定在第二來源電位VPP。此外，主 要字元線MWL00 ' MWL01、MWL10與MWL11及位址信 號 ADD010、ADD011、ADD110 與 ADD111 都被設定在第 二來源電位VPP。連接至記憶胞區塊mcO之字元線WL00、 WL01 ' WL02與WL03及連接至記憶胞區塊mcl之字元線 WL10 ' WL11、WL12與WL13都被設定在接地電位VSS， 而位元線對BL/BLb、BL0/BL0b與BLl/BLlb都被設定在第 三來源電位VBL。 在時間點tl，區塊選擇信號BS0之電位轉變爲第一來 源電位VDD，使得傳送信號TG1之電位轉變爲接地電位 VSS。接著，轉變爲接地電位VSS之傳送信號TG1之電位 會從位元線對BLl/BLlb隔離經由NMOS電晶體N〗0與Nil 相互連接之位元線對BL/BLb。此外，等化信號EQ與EQ0 之電位轉變爲接地電位VSS，以便使位元線對BLO/BLOb 與位元線對BL/BLb隔離第三來源電位VBL。 在時間點t2，位址信號ADD00與位址信號ADD10之 本紙張尺度適用中國园家標準（CNS)A4規格（210 X 297公釐） - ---------.--- I — I-----訂--I------ (請先閲讀背面之注意事項再填寫本頁) A7 ^ ^ 〇6 04lp'iV.doc-0(J2 _B7 五、發明說明（
電位轉變爲第一來源電位VDD，以及主耍字元線MWLOO 與位址信號ADD010之電位轉變爲接地電位VSS。因此， 字元線WLOO之電位轉變爲第二來源電位VPP。這使得儲 存在記憶胞電容器C00中之電荷會經由NMOS電晶體M00 被放電至位元線BLOb。因此，位元線BLOb與位元線BLb 之電位上升，使得位元線BL0與位元線BL會有微小的電 位差，但仍維持在第三來源電位VBL。 在時間點t3，感測放大器觸發信號SENSE轉變爲第 一來源電位VDD。在回應中’控制電路區塊cntl〇2中之趨 輯操作單元LB1設定感測放大器觸發信號SE至接地電位 VSS，以及感測放大器區塊sa中之感測放大器控制電路單 元acnt偏壓感測節點SN至接地電位VSS，並偏壓感測節 點SP至第一來源電位VDD。接著，在感測節點SN與感測 節點SP分別被偏壓至接地電位VSS與第一來源電位VDD 的情況下，感測放大器區塊sa中之感測放大器單元amp之 NMOS電晶體NO與N1及PMOS電晶體P0與P1開始操作， 以放大介於位元線BLb與位元線BL之電位間的微小差 値。換句話說，位元線BLb會被偏壓至第一來源電位VDD， 以及位元線BL會被偏壓至接地電位VSS。 藉由上述之操作，儲存在記憶胞電容器C00中之電荷 會在位元線對BL/BLb中被讀出。接著，位元線BLb之電 位（第一來源電位VDD)會經由NMOS電晶體M00被傳送至 記憶胞電容器C00中，在時間點t2中被放電之記憶胞電容 器C00之電荷(“1”訊息)會被補償。必須注意的是，爲了補 25 ----1— f!! ------ —訂· - -------1 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局貝工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 464863 經濟部智慧財產局貝工消費合作社印製 Α7 Β7 五、發明說明（θ) 償記憶胞電容器coo之電荷（被充電達到第一來源電位 VDD)，必須設定第二來源電位vpp高於至少VDD+Vt (NMOS電晶體M00之臨界電壓）。 時間點t4開始時’執行等化操作。位址信號ADD00 與ADD10之電位轉變爲接地電位VSS。接著，主要字元線 MWL00與位址信號ADD010之電位轉變爲第二來源電位 VPP，以及字元線WL00之電位轉變爲接地電位VSS。這將 使得NMOS電晶體M00關閉，並使記憶胞電容器C00隔離 位元線BLOb。 在時間點t5，感測放大器觸發信號SENSE之電位轉 變爲接地電位VSS，以及感測節點SN與SP及位元線對 BL/BLb隔離接地電位VSS與第一來源電位VDD。 在時間點t6，區塊選擇信號BS0之電位轉變爲接地電 位VSS。這造成傳送信號TG1之電位轉變爲第二來源電位 VPP，使得位元線對BLO/BLOb、位元線對BL/BLb與位元 線對BLl/BLlb變成經由NMOS電晶體NOO ' N01、N10與 Nil連接。 此外，等化信號EQ0之電位轉變爲第二來源電位 VPP，以開啓 NMOS 電晶體 N02、N03、N04 ' N12、N13 與N14。因此，位元線BL0與位元線BLOb變成相互連接， 位元線BL1與位元線BLlb變成相互連接，並依序使得位 元線對BLO/BLOb與位元線對BLl/BLlb變成在第三來源電 位VBL中等化。 再者，若等化信號EQ0之電位轉變爲第〜來源電位 26 本紙張尺度適用中國國家標準（CNS)A4規格<210 X 297公釐） 11 ----ijll — ι·! > . 1111111 ^ 1111---1 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 464863
Ci0 4 1pif.d〇LV〇0 2 A7 ... B7 五、發明說明（zY ) VDD，則感測節點SN與SP會經由感測放大器區塊sa中之 感測放大器控制電路單兀；acnt在第三來源電位VBL中等 化。 而且，經由NMOS電晶體N00 ' N01、N10與Nil連 接至位元線BLO與BLOb與位元線BL1與BLlb之位元線對 BL/BLb會在第三來源電位VBL中等化。 在位元線 BL、BLb、BLO、BLOb、BL1 與 BLlb 全都 設定等於第三來源電位VBL且都沒有電位差的情況下，結 束等化操作。 如上所述，在第二實施例之半導體記憶體元件中， NMOS電晶體N02、N03、N12與N13之閘極電位傳送信 號TG0與TG1之電位)會在等化操作期間被偏壓至第二來 源電位VPP。若第二來源電位VPP設定高過於至少VDD+Vt 如先前所述，則在時間點t6中介於NMOS電晶體N00、 N01、N10與Nil之閘極與源極間的電壓Vgs滿足Vgs2 1/2 VDD+Vt。換句話說，甚至當第一來源電位VDD設定在達 到能量效率之低準位時，介於NMOS電晶體N00、N01、 N10與N1〗之閘極與源極間的電壓Vgs通常高於NMOS電 晶體之臨界電壓Vt約1/2 VDD或更高。因此，流過NMOS 電晶體N00 ' N01、N10與Nil之電子電流將不受限制，使 得位元線BLO、BLOb、BL1與BLlb上之等化操作可比第一 實施例之半導體記憶體元件所需之時間長度在一更短暫的 週期時間內完成。 (第三實施例） 27 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公蹵） I I I I I Γ·— I I Γ I ^ I ·1111111 ·11111{11 (請先閱讀背面之注意事項再填寫本頁) 4 〇 S63 4 〇 S63 經濟部智慧財產局員工消費合作杜印製 A7 B7 五、發明說明（ο 第5圖I繪示的是本發明第三實施例之半導體記憶體元 件中之記憶胞周邊電路的結構電路圖。此半導體記憶體元 件包括一感測放大器區塊sa、一對記憶胞區塊111(：0與mcl、 一對字元驅動器區塊wdl-Ο與wdld、一對解碼器區塊 decl-Ο與decK〗，以及一控制電路區塊cnti〇3。換句話說， 第三實施例之半導體記憶體元件採用之結構，係以控制電 路區塊cnt103取代第二實施例之半導體記憶體元件中之控 制電路區塊cut 1〇2來達成。 控制電路區塊cnt103包括一邏輯操作單元LB1 '反相 器INV0與INV1及準位變換器[SO與LSI。區塊選擇信號 BS0與BS1及感測放大器觸發信號SENSE被輸入至邏輯操 作單元LB1中，邏輯操作單元LB1依序輸出等化信號EQ 與感測放大器觸發信號SE。反相器INV0被用以反轉區塊 選擇信號BS0之電位，而反相器INV1被用以反轉區塊選 擇信號BS1之電位。準位變換器LS0經由放大來自反相器 INV0之輸出，產生等化信號EQ0與傳送信號TG1其電位 擺盪向後與向前介於第二來源電位VPP與接地電位VSS 間’而準位變換器LSI經由放大來自反相器INV1之輸出， 產生等化信號EQ1與傳送信號TG0其電位擺盪向後與向前 介於第二來源電位VPP與接地電位VSS間。控制電路區塊 cntl03採用之結構，係從控制電路區塊cntl02中去除反相 器INV4與INV5和準位變換器LS4與LS5來達成。 準位變換器LS0輸出一輸出信號至感測放大器區塊sa 中之NMOS電晶體N02、N03與N04之各閘極中做爲等化 本紙張尺度適用中周國家標準（CNS)A4規格（210 X 297公* ) H 1 I I J I *t· -----—'I — 訂------— II (請先閲讀背面之注意事項再填寫本頁) A7 B7 4648 〇3 6 0 4 1 p i t. d 〇 c / 0 0 2 五、發明說明（‘） 信號EQO，並輸出一輸出信號至感測放大器區塊sa中之 NMOS電晶體N10與Nil做爲傳送信號TG〗。此外，準位 變換器LSI輸出一輸出信號至感測放大器區塊sa中之 NMOS電晶體N12 ' N13與N〗4之各閘極中做爲等化信號 EQ1，並輸出一輸出信號至感測放大器區塊sa中之NMOS 電晶體N00與N01做爲傳送信號TGO。 如上所述，在第三實施例之半導體記憶體元件中，反 相器INV4與INV5和準位變換器LS4與LS5被省略掉，同 時，等化信號EQO與傳送信號TG1被整合以及等化信號 EQ1與傳送信號TGO被整合，以達到比第二實施例之半導 體記憶體元件更簡化的電路結構。因此，可達到縮減半導 體記憶體元件之佈局面積的目的。 (第四實施例） 第6圖繪示的是本發明第四實施例之半導體記憶體元 件中之記憶胞周邊電路的結構電路圖。此半導體記億體元 件包括一感測放大器區塊sa、一對記憶胞區塊met)與mcl、 一對字元驅動器區塊wdl04-0與wdl04-l分別構成用以驅 動字元線之一第一裝置與用以驅動字元線之一第二裝置、 一對解碼器區塊decl-Ο與decl-Ι，以及一控制電路區塊 Cntl03。換句話說，第四實施例之半導體記憶體元件採用之 結構，係以字元驅動器區塊對wd〗04-0與Wd〗04-1取代第 三實施例之半導體記憶體元件中之字元驅動器區塊對wdl-0與wdl-1來達成。 字元驅動器區塊對wdl04-0與wdl04-l分別被提供在 29 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 11 i I--- f 11 f I l ---11 —---tl--------I <請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作杜印製 4 6 4 8 6 3 60-4 i pit'.doc/〇〇2 A7 B7 五、發明說明（2^1) 對應之記憶胞區塊mcO與mcl中。必須注意的是，若字炙 驅動器區塊wdl04-0與wdl04-l彼此具有實質相同的綺 構，在以下描述中，係以字元驅動器區塊wdi04-0爲範例 來詳細說明。 主要字元線MWLOO與MWL1卜位址信號ADD010 _ ADD011及等化信號EQ0被輸入至字元驅動器區塊 wdl04-0中，字元驅動器區塊wdl04-0依序輸出字元# WLOO、WLOl、WL02 與 WL03。 此外，字元驅動器區塊wdl04-0包括OR閘〇R〇〇輿 OR01構成一第一選擇單兀，以及NOR閘NOOO、NO01、 NO02與NO03構成一第一字元線驅動單元。 OR閘OROO之一輸入端接收位址信號ADD010，其另 一輸入端接收做爲一第一控制信號之等化信號EQ0(=傳透 信號TG1)，並輸出位址信號A010。OR閘OR01之一輸入 端接收位址信號ADD011，其另一輸入端接收等化信號 EQ〇(=傳送信號TG1)，並輸出位址信號A010。主要字元線 MWL00連接NOR閘NOOO之一輸入端與NOR閘NO01之 —'輸入端，主要字元線MWL01連接NOR閘NO02之一輸 入端與NOR閘NO03之一輸入端。OR閘OROO輸出之位址 信號A010被輸入至NOR閘NOOO之另一輸入端與NOR閘 NO02之另一輸入端，OR閘〇R〇 1輸出之位址信號AO 11被 輸入至NOR閘NO01之另一輸入端與NOR閘NO03之另一 輸入端。字元線WL00連接NOR閘NOOO之輸出端，字元 線WL01連接NOR閘NO01之輸出端，字元線WL02連接 30 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） i ------r— i---->ίι^---------錄 經濟部智慧財產局員工消費合作社印製 464863 6 0 4 1 p i t', d 〇 c ; 0 0 2 A7 B7 五、發明說明（4) NOR閘NO02之輸出端，以及字元線WL03連接NOR閘 NO03之輸出端。 在本發明第四實施例之具有如上所述之明顯結構的 半導體記憶體元件中執行之資料讀取操作與等化操作，其 說明如第7圖所示。必須注意的是，此處所指是儲存於記 憶胞電容器C00中之”1”訊息被讀出的情況下（此記憶胞電 容器C00被充電至第一電位VDD)。 在時間點to(起始狀態），半導體記憶體元件之輸出電 位亦即位址信號ADD00 ' ADD(H、ADD10與ADD11之電 位、區塊選擇信號BS0與BS1之電位以及感測放大器觸發 信號SENSE之電位都是在接地電位VSS。因此，等化信號 EQ被設定在第一來源電位VDD，感測放大器觸發信號SE 被設定在接地電位VSS，以及等化信號EQ0(=傳送信號TG1) 與做爲一第二控制信號之等化信號EQ1卜傳送信號TG0)都 被設定在第二來源電位VPP。此外，主要字元線MWL00 ' MWL01、MWL10 與 MWL11 及位址信號 ADD010、 ADD011、ADD110與ADD111都被設定在第二來源電位 VPP。連接至記憶胞區塊mcO之字元線WLOO、WL01'WL02 與WL03及連接至記憶胞區塊mcl之字元線WL10、WL11、 WL12與WL13都被設定在接地電位VSS，而位元線對 BL/BLb、BLO/BLOb與BLI/BLlb都被設定在第三來源電位 VBL。 在時間點tl，區塊選擇信號BS0之電位轉變爲第一來 源電位VDD，以及等化信號EQ之電位轉變爲接地電位 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） !——.1 — If) I ------— 訂-------- -祷 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 δ A7 4 8 6 .; G0 4 1 pif.doc 'O 0 2 五、發明說明（// ) VSS °這使得位元線對BL/BLb _離第三來源電位VBL。 在習知之時間點tl，區塊選擇信號BS0之電位轉變爲 第一來源電位VDD，傳送信號TG1(=等化信號EQ〇)將會轉 變爲接地電位VSS。然而，假如提供有複數個感測放大器 區塊，則會有複數個記憶胞區塊與複數個字元驅動器區塊 被提供在對應如第6圖所示之半導體記憶體元件中，透過 所提供等化信號EQ0與EQ1及傳送信號TG0與TG1之線 路中的寄生電容與寄生電阻可能會增加，導致等化信號 EQ0與EQ1及傳送信號TG0與TG1之電位轉變的延遲發 生。目前，是以其時序與從時間點tl延遲到時間點ti，(時 間點tl’係在時間點t2之後發生）之轉變爲接地電位VSS之 傳送信號TG1之電位(=等化信號EQ0)的情況下來說明。 在時間點t2，位址信號ADD00與位址信號ADD10之 電位轉變爲第一來源電位VDD，以及主要字元線MWL00 與位址信號ADD010之電位轉變爲接地電位VSS。然而， 若等化信號EQ(=傳送信號TG1)之電位仍是在第二來源電 位VPP，則OR閘OROO輸出之位址信號A010會維持在第 二來源電位VPP。因此，字元線WL00之電位是在接地電 位 VSS。 在後續的時間點tr，等化信號EQ0(=傳送信號TGI) 之電位轉變爲接地電位VSS。這將使得經由NMOS電晶體 N10與Nil相連接之位元線對BL/BLb與位元線對BL1/ BLlb變爲隔離。此外，若NMOS電晶體N02、N03與N04 爲關閉，則位元線對BL0/BL0b將隔離第三來源電位VBL。 32 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） — I* r ---— -i — F *-------訂--------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 α 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（V) 另外，當OR閘OROO輸出之位址信號A010之電位轉變爲 接地電位VSS，字元線WLOO之電位轉變爲第二來源電位 VPP，使得儲存在記憶胞電容器C00中之電荷會經由NMOS 電晶體M00被放電至位元線BLOb上。因此，位元線BLOb 與BLb之電位增加，使得相對於位元線BL0與位元線BL 之電位的微小電位差分別仍維持在第三來源電位VBL。 在時間點t3，感測放大器觸發信號SENSE之電位轉 變爲第一來源電位VDD。在回應中，控制電路區塊cnt〗03 中之邏輯操作單元LB1設定感測放大器觸發信號SE至接 地電位VSS，以及感測放大器區塊sa中之感測放大器控制 電路單元acnt偏壓感測節點SN至接地電位VSS，並偏壓 感測節點SP至第一來源電位VDD。接著，在感測節點SN 與感測節點SP分別被偏壓至接地電位VSS與第一來源電 位VDD的情況下，感測放大器區塊sa中之感測放大器單 元amp之NMOS電晶體NO與N1及PMOS電晶體P0與P1 開始操作，以放大介於位元線BLb與位元線BL之電位間 的微小差値。換句話說，位元線BLb會被偏壓至第一來源 電位VDD，以及位元線BL會被偏壓至接地電位VSS。 藉由上述之操作，儲存在記憶胞電容器C00中之電-荷 會在位元線對BL/BLb中被讀出。接著，位元線BLb之電 位(第一來源電位VDD)會經由NMOS電晶體M00被傳送至 記憶胞電容器C00中，在時間點t2中被放電之記憶胞電容 器C00之電荷(“1”訊息)會被補償。必須注意的是’爲了補 償記憶胞電容器C00之電荷（被充電達到第一來源電位 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） — I, Γ I--rr I · I · I I I---I I ---I-- (請先閱讀背面之注意事項再填寫本頁) 4 6 4 8 6 3 6 0 4 1 p 11. d 〇 □ / 0 0 2 經濟部智慧財產局員工消費合作社印製 B7 五、發明說明（〉 VDD)，必須設定第二來源電位VPP高於至少VDD + Vt (NMOS電晶體MOO之臨界電壓）。 時間點t4開始時’執行等化操作。位址信號ADD00 與ADD 10之電位轉變爲接地電位VSS。接者，主要字兀線 MWL00與位址信號ADD010之電位轉變爲第二來源電位 VPP，以及位址信號A010之電位轉變爲第二來源電位 VPP，使得字元線WL00之電位轉變爲接地電位VSS。這將 使NMOS電晶體M〇〇關閉’並使記憶胞電容器C00隔離位 元線BLOb。 在時間點t5，感測放大器觸發信號SENSE之電位轉 變爲接地電位VSS，以及感測節點SN與SP及位元線對 BL/BLb隔離接地電位VSS與第一來源電位VDD。 在時間點t6，區塊選擇信號BS0之電位轉變爲接地電 位VSS。這造成傳送信號等化信號EQ0)之電位轉變 爲第二來源電位VPP ’使得位元線對BL〇/BL〇b '位元線對 BL/BLb與位元線對BLl/BLlb變成經由NMOS電晶體 N00、N01、N10 與 Nil 連接。 此外，等化信號EQ〇(=傳送信號TG1)之電位轉變爲 第二來源電位VPP，以開啓NM〇s電晶體N02、N03、N04、 N12、N13與N14。因此，位元線BL0與位元線BLOb變成 相互連接，位元線BL1與位元線BL lb變成相互連接，並 依序使得位元線對BL0/BL0b與位元線對BLl/BL〗b變成在 第三來源電位VBL中等化。 再者，若等化信號EQ之電位轉變爲第…來源電位 34 本紙張尺度適用令國國家標準（CNS)A4規格（210 X 297公釐）
It I ^---Γ -----.-------I I 訂--------- (請先閱讀背面之注咅？事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 6 Ο 4 ] p i Γ. d o c Ο Ο 2 Α7 _Β7__ 五、發明說明（β) VDD，則感測節點SN與SP會經由感測放大器區塊sa中之 感測放大器控制電路單元acnt在第三來源電位VBL中等 化。 而且，經由NMOS電晶體N00、N01、N10與Nil連 接至位元線BLO與BLOb與位元線BL1與BLlb之位元線對 BL/BLb會在第三來源電位VBL中等化。 在位元線 BL、BLb、BLO、BLOb、BL1 與 BLlb 全都 設定等於第三來源電位VBL且都沒有電位差的情況下，結 束等化操作。 如上所述，在第四實施例之半導體記憶體元件中，所 提供之OR閘OROO與OR01分別驅動位址信號A010與 A110，字元線 WLOO、WL(H、WL02 ' WL03、WL10' WLH、 WL12與WL13被相符於位址信號A010與A110之電位及 主要字元線 MWL00 ' MWL01、MWL10 與 MWL11 之 NOR 邏輯所驅動。換言之，當等化信號EQ0(=傳送信號TG1)已 轉變成接地電位VSS時，各字元線WL00、WL01 ' WL02 與WL03都被設定在主動狀態，而當等化信號EQ1(=傳送 信號TG0)已轉變成接地電位VSS時’各字元線WL10、 WU1、WU2與WL13都被設定在主動狀態。 例如，甚至當第四實施例之半導體記憶體元件具有複 數個感測放大器區塊與藉由等化信號EQ0與EQ1(=傳送信 號TG1與TG0)之線路中的寄生電容與寄生電阻增加’因此 使得伴隨等化信號EQ0與EQ1(=傳送信號TG1與TG0)之電 位的時序延遲轉變’各字元線WL00、WL01、WL02、WL03、 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） .---^---- I --------訂------—— <請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作杜印製 464 8 ： Α7 Β7 五、發明說明（q) WL10、WL〗1、WL12與WL13不會轉變成第二來源電位 VPP直到等化信號EQO與EQ1(=傳送信號TG1與TGO)之 電位已轉變爲接地電位VSS之後。另一方面，經由各字元 線 WLOO ' WLiH、WL02、WL03、WL10、WL11、WL12 與 WU3之電位轉變成第二來源電位VPP，等化信號EQO舆 EQ1將轉變爲接地電位VSS。因此，從選擇記憶胞電容放 電之電荷不會變成經由NMOS電晶體N02、N03、N12與 N13放電至第三來源電位VBL，使得任何資料讀取錯誤可 被防止。 此外，當參考本實施例來說明時，等化信號EQO與 EQ1(=傳送信號TG1與TGO)轉變爲接地電位VSS會被延 遲，第四實施例之半導體記憶體元件達到下述顯著的優 點，甚至當其無延遲時。換言之，在習知半導體記憶體元 件中，當經由從時間點tl之特定時間長度且顧及等化信號 EQO與EQ1(=傳送信號TG1與TGO)之延遲而必須延遲時序 伴隨位址信號ADDOO、ADD01、ADD10與ADD11之電位 轉變（時間點t2)時，第四實施例之半導體記憶體元件不需延 遲任何時序伴隨位址信號ADDOO、ADD01、ADD10與 ADD11之電位轉變。再者，位址信號ADDOO、ADDQ1、 ADD10與ADD11之電位可在時間點U轉變，最後達到高 速存取。 (第五實施例） 第8圖繪示的是本發明第五實施例之半導體記憶體元 件中之記憶胞周邊電路的結構電路圖。此半導體記憶體元 36 本紙張尺度適用中國國豕標準（CNS)A4規格（210 X 297公爱） ------W----..----- I II----訂·-------錄、 <請先閱讀背面之注意事項再填寫本頁) 6 0 4 1 ρ ] ί\ d 0 0 / [j υ 2 Α7 Β7 五、發明說明（巧） 件包括一感測放大器區塊sa、〜對記憶胞區塊mc〇與me 1、 一對字元驅動器區塊wcn〇4-0與、一對解碼器區塊 deC105-0與declOSl —解碼器區塊decll5，以及一控制電 路區塊cntl〇3。換句話說，第五實施例之半導體記憶體元 件抹用之結構’係以解碼器區塊對deci〇5_〇與-丨及 增加另一解碼器區塊dec 115取代第四實施例之半導體記憶 體元件中之解碼器區塊對decl-o與dec〗」來達成。 解碼器區塊對deCl〇5-0與decl05_i分別被提供對應 於字兀驅動器區塊wdl04-0與wdi〇4-l。必須注意的是’若 解碼器區塊decl05-0與decl〇5-l彼此具有實質相同的結 構’在以下描述中’係以解碼器區塊decl05_0爲範例來詳 細說明。 解碼器區塊decl〇5-0接收位址信號ADD00與ADD01 及區塊選擇信號BSO之輸入，用以驅動主要字元線MWL00 與 MWL01。 解碼器區塊decl〇5-0包括一邏輯操作單元LB000，用 以輸出經執行對應位址信號ADD00與區塊選擇信號BS0之 一邏輯操作結果至主要字元線MWL00中，以及輸出經執行 使用位址信號ADD01與區塊選擇信號BS0之一邏輯操作結 果至主要字元線MWL01中。換言之，解碼器區塊decl〇5-〇採用之結構，可經由忽略解碼器區塊decl-〇中之邏輯操 作單元LB100與LB101來達成。 解碼器區塊decl 15包括反相器INV6與INV7以及準 位變換器LS6與LS7。反相器INV6用以反轉位址信號 • I i f -裝---I I---訂--— — It I I (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作杜印製 本紙張尺度適用中國國豕標準（CNS)A4規格（21〇 X 297公髮） 4 6 4 8 6'， ό(Η1ρ“υί)2 Α7 ______87__ 五、發明說明（汐） ADD10之電位’而反相器INV7用以反轉位址信號ADD11 之電位。此外’準位變換器LS6經由放大來自反相器INV6 之輸出，產生位址信號ADD010其電位擺盪向後與向前介 於第二來源電位VPP與接地電位VSS間，而準位變換器 LS7經由放大來自反相器INV7之輸出’產生位址信號 ADD011其電位擺盪向後與向前介於第二來源電位VPP與 接地電位VSS間。 字元驅動器區塊wdl04-0中之OR閘OROO之一輸入 端接收由解碼器區塊decllS輸出之位址信號ADD010 ’其 另一輸入端接收等化信號EQ0(=傳送信號TG1) ’以及字元 驅動器區塊wdl04-1中之OR閘OR10之一輸入端接收由解 碼器區塊dec〗15輸出之位址信號ADD010，其另一輸入端 接收等化信號EQ1(=傳送信號TG0)。 此外，字元驅動器區塊wdl04-0中之OR閘OR01之 一輸入端接收由解碼器區塊deC115輸出之位址信號 ADD011 ,其另一輸入端接收等化信號EQ0(=傳送信號 TG1)，以及字元驅動器區塊wdl04-l中之OR閘OR11之一 輸入端接收由解碼器區塊deC115輸出之位址信號 ADD011，其另一輸入端接收等化信號EQ1(，送信號 TG0)。 若對應於區塊選擇信號BS0與BS丨之電位擺盪向後與 向前介於第二來源電位VPP與接地電位VSS間之等化信號 EQ0與EQ1(=傳送信號TG1與TG0)被輸入到OR閘OROO、 0RCU、OR10與0R11之另一輸入端中，位址信號ADD10 本紙張尺度適用中國國家標準（CNS)A4规袼（210 X 297公釐） --.---裝--------訂·!------轉 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 46 ^0^4)pit'.douO0 2 A7 B7 五、發明說明（0) 與ADD1〗分別會被轉變成位址信號ADD010與ADD011而 不需對其自身與區塊選擇信號BSO與BS〗執行任何邏輯操 作，以及在一側上被輸入到OR閘OROO、OROl、OR10與 0R11之輸入端中。換言之，在第五實施例之半導體記憶體 元件中，位址信號ADD010與ADD011可經由字元驅動器 區塊wdl04-0與wdl04-l被分享，使得類似於可由第四實 施例之半導體記憶體元件達成的優點可被達成，而達成縮 減半導體記憶體元件之佈局面積的目的。 雖然本發明已以較佳實施例揭露如上，然其並非用以 限定本發明，任何熟習此技藝者，在不脫離本發明之精神 和範圍內，當可作各種之更動與潤飾，因此本發明之保護 範圍當視後附之申請專利範圍所界定者爲準。 綜上所述，依照本發明之半導體記憶體元件，可在單 一電路結構中實現高速存取，甚至達成能量效率與較大容 量0 於1999年4月15日申請之日本專利申請案第11-107737號的全部內容包括說明書、申請專利範圍、圖式與 摘要，均倂入此處做參考。 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）