JP3154821B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP3154821B2 JP3154821B2 JP19134492A JP19134492A JP3154821B2 JP 3154821 B2 JP3154821 B2 JP 3154821B2 JP 19134492 A JP19134492 A JP 19134492A JP 19134492 A JP19134492 A JP 19134492A JP 3154821 B2 JP3154821 B2 JP 3154821B2
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Description
【０００１】
【産業上の利用分野】この発明は、半導体集積回路装置
に関し、特に、ＣＭＯＳ型半導体記憶装置に関するもの
である。
に関し、特に、ＣＭＯＳ型半導体記憶装置に関するもの
である。
【０００２】
【従来の技術】近時の半導体集積回路装置のうち、特
に、半導体記憶装置においては、その高集積化ととも
に、アクセス時間（データの読出しに要する時間）を短
縮し、読出し動作を高速化することも非常に重要な技術
となっている。このような要請に応える技術して、例え
ば、技術文献（電子材料,1990 年6 月号) の第22〜27頁
には、図３に示すスタティックランダムアクセスメモリ
（ＳＲＡＭ）用のセンスアンプ回路が開示されている。
に、半導体記憶装置においては、その高集積化ととも
に、アクセス時間（データの読出しに要する時間）を短
縮し、読出し動作を高速化することも非常に重要な技術
となっている。このような要請に応える技術して、例え
ば、技術文献（電子材料,1990 年6 月号) の第22〜27頁
には、図３に示すスタティックランダムアクセスメモリ
（ＳＲＡＭ）用のセンスアンプ回路が開示されている。
【０００３】同図に示すセンスアンプ回路は、第１およ
び第２センスアンプＡ，Ｂと、これらのセンスアンプ
Ａ，Ｂ間に設けられたイコライズ回路Ｃとから構成され
ており、図外のＳＲＡＭメモリセルに接続される第１セ
ンスアンプＡは、カレントミラー形アンプが並列接続さ
れている。第１センスアンプＡに従属接続された第２セ
ンスアンプＢは、ＰＭＯＳ正帰還形センスアンプ回路で
構成されている。
び第２センスアンプＡ，Ｂと、これらのセンスアンプ
Ａ，Ｂ間に設けられたイコライズ回路Ｃとから構成され
ており、図外のＳＲＡＭメモリセルに接続される第１セ
ンスアンプＡは、カレントミラー形アンプが並列接続さ
れている。第１センスアンプＡに従属接続された第２セ
ンスアンプＢは、ＰＭＯＳ正帰還形センスアンプ回路で
構成されている。
【０００４】このように構成されたセンスアンプ回路
は、別々のクロック信号ＣＬＫ１，ＣＬＫ２により活性
化され、メモリセルから読み出された相補信号が出力さ
れるノードｄ１，−ｄ１（以下、相補関係にある一方の
信号などについては−を付けて表示する）間の微小電位
差（一般的に、１００ｍｖ〜２００ｍｖ程度）を検知
し、第２センスアンプＢの出力ノードＤ１，−Ｄ１間に
大きな電位差（一般に、ノードｄ１，−ｄ１間の電位差
の数倍〜数１０倍）を発生させるためのものである。
は、別々のクロック信号ＣＬＫ１，ＣＬＫ２により活性
化され、メモリセルから読み出された相補信号が出力さ
れるノードｄ１，−ｄ１（以下、相補関係にある一方の
信号などについては−を付けて表示する）間の微小電位
差（一般的に、１００ｍｖ〜２００ｍｖ程度）を検知
し、第２センスアンプＢの出力ノードＤ１，−Ｄ１間に
大きな電位差（一般に、ノードｄ１，−ｄ１間の電位差
の数倍〜数１０倍）を発生させるためのものである。
【０００５】また、イコライズ回路Ｃは、イコライズク
ロックφ1 により駆動され、メモリサイクルの開始ない
しは終了後に、第１および第２センスアンプＡ，Ｂを接
続するノードｅ１，−ｅ１を中間電位に保つものであ
る。メモリサイクル以外の期間において、クロック信号
ＣＬＫ１，ＣＬＫ２は、Ｌレベルにあり、イコライズク
ロックφ1 は、Ｈレベルに設定されている。
ロックφ1 により駆動され、メモリサイクルの開始ない
しは終了後に、第１および第２センスアンプＡ，Ｂを接
続するノードｅ１，−ｅ１を中間電位に保つものであ
る。メモリサイクル以外の期間において、クロック信号
ＣＬＫ１，ＣＬＫ２は、Ｌレベルにあり、イコライズク
ロックφ1 は、Ｈレベルに設定されている。
【０００６】この状態では、第１および第２センスアン
プＡ，Ｂは、非活性状態にあり、ノードｅ１，−ｅ１
は、中間レベルにイコライズされている。いま、ノード
ｄ１，−ｄ１に入力電圧が印加され、特定されたメモリ
セル内の信号が読み出されたとすると、イコライズクロ
ックφ1 をＬレベルにし、クロックＣＬＫ１をＨレベル
にして、第１センスアンプＡが活性化される。
プＡ，Ｂは、非活性状態にあり、ノードｅ１，−ｅ１
は、中間レベルにイコライズされている。いま、ノード
ｄ１，−ｄ１に入力電圧が印加され、特定されたメモリ
セル内の信号が読み出されたとすると、イコライズクロ
ックφ1 をＬレベルにし、クロックＣＬＫ１をＨレベル
にして、第１センスアンプＡが活性化される。
【０００７】その後、ノードｅ１，−ｅ１にある程度電
位差がついた頃を見計らってクロックＣＬＫ２がＨレベ
ルにされ、これにより第２センスアンプＢを活性化し
て、出力ノードＤ１，−Ｄ１に増幅された電位を出力す
る。このように構成されたセンスアンプ回路では、例え
ば、第２センスアンプをカレントミラーで構成した場合
よりも読出しの高速化が図れるとされているが、このセ
ンスアンプ回路には、以下に説明する技術的課題があっ
た。
位差がついた頃を見計らってクロックＣＬＫ２がＨレベ
ルにされ、これにより第２センスアンプＢを活性化し
て、出力ノードＤ１，−Ｄ１に増幅された電位を出力す
る。このように構成されたセンスアンプ回路では、例え
ば、第２センスアンプをカレントミラーで構成した場合
よりも読出しの高速化が図れるとされているが、このセ
ンスアンプ回路には、以下に説明する技術的課題があっ
た。
【０００８】
【発明が解決しようとする課題】すなわち、上述したセ
ンスアンプ回路では、第１センスアンプＡをクロックＣ
ＬＫ１で活性化した後に第２センスアンプＢをクロック
ＣＬＫ２で活性化させるので、読出し速度が低下する。
また、第１センスアンプＡの出力ノードであるｅ１，−
ｅ１を中間レベルにイコライズしているが、製造プロセ
ス上の特性のバラツキなどにより、完全にイコライズで
きない場合が発生する惧れがあって、このような場合
や、第１センスアンプＡの動作開始時にノードｅ１，−
ｅ１にノイズが発生する場合を考慮すると、さらにクロ
ックＣＬＫ２のタイミングをクロックＣＬＫ１よりも遅
らせる必要があり、この点も高速化の障害となってい
た。
ンスアンプ回路では、第１センスアンプＡをクロックＣ
ＬＫ１で活性化した後に第２センスアンプＢをクロック
ＣＬＫ２で活性化させるので、読出し速度が低下する。
また、第１センスアンプＡの出力ノードであるｅ１，−
ｅ１を中間レベルにイコライズしているが、製造プロセ
ス上の特性のバラツキなどにより、完全にイコライズで
きない場合が発生する惧れがあって、このような場合
や、第１センスアンプＡの動作開始時にノードｅ１，−
ｅ１にノイズが発生する場合を考慮すると、さらにクロ
ックＣＬＫ２のタイミングをクロックＣＬＫ１よりも遅
らせる必要があり、この点も高速化の障害となってい
た。
【０００９】この発明は、このような従来の問題点に鑑
みてなされたものであり、その目的とするところは、ノ
イズの影響を排除しつつ読出し動作が高速化できる半導
体集積回路装置を提供することにある。
みてなされたものであり、その目的とするところは、ノ
イズの影響を排除しつつ読出し動作が高速化できる半導
体集積回路装置を提供することにある。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、本発明では、メモリセルから読み出された信号出さ
れた信号を受信して増幅し、出力する第１のセンスアン
プ段と、入力ノードに第１のセンスアンプ段の出力を受
信し、この入力ノードにて受信した信号を増幅して出力
ノードから出力する第２のセンスアンプ段とから構成さ
れている半導体集積回路装置において、入力ノード及び
出力ノードを所定電位にプリチャージするプリチャージ
回路を設け、第１のセンスアンプ段、第２のセンスアン
プ段及びプリチャージ回路を同一のクロックで動作制御
した。
め、本発明では、メモリセルから読み出された信号出さ
れた信号を受信して増幅し、出力する第１のセンスアン
プ段と、入力ノードに第１のセンスアンプ段の出力を受
信し、この入力ノードにて受信した信号を増幅して出力
ノードから出力する第２のセンスアンプ段とから構成さ
れている半導体集積回路装置において、入力ノード及び
出力ノードを所定電位にプリチャージするプリチャージ
回路を設け、第１のセンスアンプ段、第２のセンスアン
プ段及びプリチャージ回路を同一のクロックで動作制御
した。
【００１１】
【作用】上記構成の半導体集積回路装置によれば、入力
ノード及び出力ノードを所定電位にプリチャージするプ
リチャージ回路を設けたので、製造プロセス上のバラツ
キにより電位が変動することが少なくなるとともに、第
１のセンスアンプ段の動作初期にノイズが発生したとし
ても、ノイズによる電位変動による影響が外部に送出さ
れない。また、第１及び第２のセンスアンプ段が同一の
クロック信号に同期して動作制御されるため、読み出し
速度が速くなる。
ノード及び出力ノードを所定電位にプリチャージするプ
リチャージ回路を設けたので、製造プロセス上のバラツ
キにより電位が変動することが少なくなるとともに、第
１のセンスアンプ段の動作初期にノイズが発生したとし
ても、ノイズによる電位変動による影響が外部に送出さ
れない。また、第１及び第２のセンスアンプ段が同一の
クロック信号に同期して動作制御されるため、読み出し
速度が速くなる。
【００１２】
【実施例】以下、本発明の好適な実施例について添付図
面を参照にして詳細に説明する。図１は、本発明にかか
る半導体集積回路装置の一実施例を示している。同図
は、本発明を適用したＣＭＯＳ型半導体記憶装置のセン
スアンプ回路であり、センスアンプ回路は、カレントミ
ラー形アンプが並列接続された第１センスアンプａ１
と、この第１センスアンプａ１に従属接続されたＰＭＯ
Ｓ正帰還形の第２センスアンプａ２とから概略構成され
ている。
面を参照にして詳細に説明する。図１は、本発明にかか
る半導体集積回路装置の一実施例を示している。同図
は、本発明を適用したＣＭＯＳ型半導体記憶装置のセン
スアンプ回路であり、センスアンプ回路は、カレントミ
ラー形アンプが並列接続された第１センスアンプａ１
と、この第１センスアンプａ１に従属接続されたＰＭＯ
Ｓ正帰還形の第２センスアンプａ２とから概略構成され
ている。
【００１３】各センスアンプａ１，ａ２には、これらを
活性化させるために、ＮＭＯＳトランジスタで構成され
たプルダウントランジスタｎ１，ｎ２が設けられてい
る。センスアンプ回路の入力は、図外のメモリセルから
ノードｄ２，−ｄ２に伝達され、増幅された出力が第２
センスアンプａ２の出力ノードＤ２，−Ｄ２から取り出
され、このようなセンスアンプａ１，ａ２の基本的な構
成は、前述した従来のこの種の回路と同じであるが、本
実施例のセンスアンプ回路には、以下に説明する点に特
徴がある。
活性化させるために、ＮＭＯＳトランジスタで構成され
たプルダウントランジスタｎ１，ｎ２が設けられてい
る。センスアンプ回路の入力は、図外のメモリセルから
ノードｄ２，−ｄ２に伝達され、増幅された出力が第２
センスアンプａ２の出力ノードＤ２，−Ｄ２から取り出
され、このようなセンスアンプａ１，ａ２の基本的な構
成は、前述した従来のこの種の回路と同じであるが、本
実施例のセンスアンプ回路には、以下に説明する点に特
徴がある。
【００１４】すなわち、図１に示した回路では、第２セ
ンスアンプａ２の入力ノードｅ２，−ｅ２と、同アンプ
ａ２の出力ノードＤ２，−Ｄ２には、各ノードをＶCCレ
ベルにリセットするために４つのＰＭＯＳトランジスタ
ｐ１〜ｐ４が設けられ、各トランジスタｐ１〜ｐ４のド
レインが各ノードｅ２，−ｅ２，Ｄ２，−Ｄ２にそれぞ
れ接続されているとともに、各トランジスタｐ１〜ｐ４
のソースはそれぞれＶCCに接続されている。
ンスアンプａ２の入力ノードｅ２，−ｅ２と、同アンプ
ａ２の出力ノードＤ２，−Ｄ２には、各ノードをＶCCレ
ベルにリセットするために４つのＰＭＯＳトランジスタ
ｐ１〜ｐ４が設けられ、各トランジスタｐ１〜ｐ４のド
レインが各ノードｅ２，−ｅ２，Ｄ２，−Ｄ２にそれぞ
れ接続されているとともに、各トランジスタｐ１〜ｐ４
のソースはそれぞれＶCCに接続されている。
【００１５】また、ＰＭＯＳトランジスタｐ１〜ｐ４の
各ゲートと、各センスアンプａ１，ａ２を活性化させる
プルダウントランジスタｎ１，ｎ２のゲートには、同じ
クロック信号ＣＬＫが入力される。次に、このように構
成されたセンスアンプ回路の動作について説明する。い
ま、ノードｄ２，−ｄ２において、図２に示すように、
ノードｄ２がＶCCに固定され、ノード−ｄ２が時刻ｔ１
から−200 ｍｖ／5 ｎｓの傾きでＶCCから下がっていく
入力が印加されたとする。センスアンプａ１，ａ２の活
性化信号であるクロック信号ＣＬＫは、時刻ｔ０ではＬ
レベルに設定されていて、第１および第２センスアンプ
ａ１，ａ２は共に非活性状態にあり、ノードｅ２，−ｅ
２，Ｄ２，−Ｄ２は、ＰＭＯＳトランジスタｐ１〜ｐ４
がオンすることによりＶCCにリセットされている。
各ゲートと、各センスアンプａ１，ａ２を活性化させる
プルダウントランジスタｎ１，ｎ２のゲートには、同じ
クロック信号ＣＬＫが入力される。次に、このように構
成されたセンスアンプ回路の動作について説明する。い
ま、ノードｄ２，−ｄ２において、図２に示すように、
ノードｄ２がＶCCに固定され、ノード−ｄ２が時刻ｔ１
から−200 ｍｖ／5 ｎｓの傾きでＶCCから下がっていく
入力が印加されたとする。センスアンプａ１，ａ２の活
性化信号であるクロック信号ＣＬＫは、時刻ｔ０ではＬ
レベルに設定されていて、第１および第２センスアンプ
ａ１，ａ２は共に非活性状態にあり、ノードｅ２，−ｅ
２，Ｄ２，−Ｄ２は、ＰＭＯＳトランジスタｐ１〜ｐ４
がオンすることによりＶCCにリセットされている。
【００１６】クロック信号ＣＬＫは、第２センスアンプ
ａ２の入力ノードｅ２，−ｅ２に入力電位が印加される
頃を見計らって、時刻ｔ１の近傍でＬレベルからＨレベ
ルに遷移される。このクロック信号ＣＬＫの遷移によ
り、プルダウントランジスタｎ１，ｎ２がオンし、ＰＭ
ＯＳトランジスタｐ１〜ｐ４がオフになり、第１および
第２センスアンプａ１，ａ２が同時に活性化状態にな
る。
ａ２の入力ノードｅ２，−ｅ２に入力電位が印加される
頃を見計らって、時刻ｔ１の近傍でＬレベルからＨレベ
ルに遷移される。このクロック信号ＣＬＫの遷移によ
り、プルダウントランジスタｎ１，ｎ２がオンし、ＰＭ
ＯＳトランジスタｐ１〜ｐ４がオフになり、第１および
第２センスアンプａ１，ａ２が同時に活性化状態にな
る。
【００１７】第１センスアンプａ１の活性化により、ノ
ードｄ２，−ｄ２の電位差を検知しながらその増幅出力
が第２センスアンプａ２の入力ノードｅ２，−ｅ２に出
力され、これにより、ノードｅ２，−ｅ２の電位は、Ｖ
CCレベル（３ｖ）から中間電位レベル（１．５ｖ近傍）
へと移行していく。そして、入力ノードｅ２，−ｅ２の
電位は、第２センスアンプａ２により増幅され、その出
力ノードＤ２，−Ｄ２から外部に出力される。このと
き、第２センスアンプａ２のＰおよびＮＭＯＳトランジ
スタｐ５，ｐ６，ｎ５，ｎ６のディメンジョンは、その
入力電位が中間電位レベルの時増幅作用が大になるよう
に設定されており、入力ノードｅ２，−ｅ２の電位が中
間電位レベルに近づくまでは、殆ど増幅作用を行わず、
入力ノードｅ２，−ｅ２の電位が中間電位レベルに達す
ると、急激に増幅を行い、その出力がノードＤ２，−Ｄ
２に現れる。
ードｄ２，−ｄ２の電位差を検知しながらその増幅出力
が第２センスアンプａ２の入力ノードｅ２，−ｅ２に出
力され、これにより、ノードｅ２，−ｅ２の電位は、Ｖ
CCレベル（３ｖ）から中間電位レベル（１．５ｖ近傍）
へと移行していく。そして、入力ノードｅ２，−ｅ２の
電位は、第２センスアンプａ２により増幅され、その出
力ノードＤ２，−Ｄ２から外部に出力される。このと
き、第２センスアンプａ２のＰおよびＮＭＯＳトランジ
スタｐ５，ｐ６，ｎ５，ｎ６のディメンジョンは、その
入力電位が中間電位レベルの時増幅作用が大になるよう
に設定されており、入力ノードｅ２，−ｅ２の電位が中
間電位レベルに近づくまでは、殆ど増幅作用を行わず、
入力ノードｅ２，−ｅ２の電位が中間電位レベルに達す
ると、急激に増幅を行い、その出力がノードＤ２，−Ｄ
２に現れる。
【００１８】さて、以上のように構成されたセンスアン
プ回路では、第１および第２センスアンプａ１，ａ２が
同一クロック信号ＣＬＫで活性化されるので、第２セン
スアンプａ２の入力ノードｅ２，−ｅ２の電位が中間電
位レベルまで低下すると、自動的に急激な増幅作用が行
われて出力ノードＤ２，−Ｄ２に読出し信号が送出さ
れ、読出し動作が速くなる。
プ回路では、第１および第２センスアンプａ１，ａ２が
同一クロック信号ＣＬＫで活性化されるので、第２セン
スアンプａ２の入力ノードｅ２，−ｅ２の電位が中間電
位レベルまで低下すると、自動的に急激な増幅作用が行
われて出力ノードＤ２，−Ｄ２に読出し信号が送出さ
れ、読出し動作が速くなる。
【００１９】また、第２センスアンプａ２は、その増幅
作用が中間電位レベルで大になるように設定され、その
入，出力ノードｅ２，−ｅ２，Ｄ２，−Ｄ２がＰＭＯＳ
トランジスタｐ１〜ｐ４で電源電位ＶCCにプリチャージ
されているので、製造プロセス上のバラツキにより電位
が変動することが少なくなるとともに、第１センスアン
プａ１の動作初期にノイズが発生したとしても、ノイズ
による電位変動は電源電位ＶCC近傍になり、このような
電位では、第２センスアンプａ２の増幅作用が小さいの
で、その影響が出力ノードＤ２，−Ｄ２に現れない。
作用が中間電位レベルで大になるように設定され、その
入，出力ノードｅ２，−ｅ２，Ｄ２，−Ｄ２がＰＭＯＳ
トランジスタｐ１〜ｐ４で電源電位ＶCCにプリチャージ
されているので、製造プロセス上のバラツキにより電位
が変動することが少なくなるとともに、第１センスアン
プａ１の動作初期にノイズが発生したとしても、ノイズ
による電位変動は電源電位ＶCC近傍になり、このような
電位では、第２センスアンプａ２の増幅作用が小さいの
で、その影響が出力ノードＤ２，−Ｄ２に現れない。
【００２０】
【発明の効果】以上、実施例で詳細に説明したように、
本発明にかかる半導体集積回路装置によれば、１つのク
ロック信号だけで段状に接続された２つのセンスアンプ
の活性化と、２段目のアンプの入，出力ノードの電源電
位へのプリチャージとを行うので、センスアンプ間での
活性化信号のタイムマージンがなくなり、高速な増幅作
用が得られる。
本発明にかかる半導体集積回路装置によれば、１つのク
ロック信号だけで段状に接続された２つのセンスアンプ
の活性化と、２段目のアンプの入，出力ノードの電源電
位へのプリチャージとを行うので、センスアンプ間での
活性化信号のタイムマージンがなくなり、高速な増幅作
用が得られる。
【００２１】また、２段目のセンスアンプのプリチャー
ジレベルが電源電位であるので、イコライズが十分に行
われ、製造プロセス上のバラツキや１段目のセンスアン
プ動作初期のノイズの影響も少なくなる。
ジレベルが電源電位であるので、イコライズが十分に行
われ、製造プロセス上のバラツキや１段目のセンスアン
プ動作初期のノイズの影響も少なくなる。
【図１】本発明にかかる半導体集積回路装置に用いられ
るセンスアンプの回路図である。
るセンスアンプの回路図である。
【図２】図１のセンスアンプ回路におけるクロック信号
と各ノードの電位変化の状態を示す説明図である。
と各ノードの電位変化の状態を示す説明図である。
【図３】従来のセンスアンプ回路を示す回路図である。
ａ１ 第１センスアンプ ａ２ 第２センスアンプ ｅ２，−ｅ２ 入力ノード Ｄ２，−Ｄ２ 出力ノード ｎ１，ｎ２ プルダウントランジスタ ｐ１〜ｐ４ ＰＭＯＳトランジスタ ＣＬＫ クロック信号
Claims (2)
- 【請求項１】 メモリセルから読み出された信号を増幅
するセンスアンプを備え、該センスアンプは読み出され
た信号を受信して増幅し、出力する第１のセンスアンプ
段と、入力ノードに前記第１のセンスアンプ段の出力を
受信し、該入力ノードにて受信した信号を増幅して出力
ノードから出力する第２のセンスアンプ段とから構成さ
れている半導体集積回路装置において、 前記入力ノード及び前記出力ノードを所定電位にプリチ
ャージするプリチャージ回路を設け、前記第１のセンス
アンプ段、前記第２のセンスアンプ段及び前記プリチャ
ージ回路を同一のクロックで動作制御することを特徴と
する半導体集積回路装置。 - 【請求項２】 前記第１のセンスアンプ段はカレントミ
ラー型アンプである請求項１記載の半導体集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19134492A JP3154821B2 (ja) | 1992-06-26 | 1992-06-26 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19134492A JP3154821B2 (ja) | 1992-06-26 | 1992-06-26 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0612879A JPH0612879A (ja) | 1994-01-21 |
| JP3154821B2 true JP3154821B2 (ja) | 2001-04-09 |
Family
ID=16273011
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19134492A Expired - Fee Related JP3154821B2 (ja) | 1992-06-26 | 1992-06-26 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3154821B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0121777B1 (ko) * | 1994-05-23 | 1997-12-05 | 김영환 | 고속 동작용 감지 증폭기 |
| KR100225712B1 (ko) * | 1996-04-24 | 1999-10-15 | 다니구찌 이찌로오, 기타오카 다카시 | 복수의 메모리셀을 갖는 메모리셀 어레이를 포함하는 반도체 메모리 장치 |
| JPH11242886A (ja) * | 1997-12-24 | 1999-09-07 | Mitsubishi Electric Corp | 半導体集積回路 |
| KR100324605B1 (ko) * | 1998-09-19 | 2002-05-09 | 박종섭 | 반도체메모리소자의감지증폭기 |
| KR100357041B1 (ko) * | 1998-12-22 | 2003-01-08 | 주식회사 하이닉스반도체 | 저전압용전류감지증폭기 |
| KR100301822B1 (ko) * | 1999-07-21 | 2001-11-01 | 김영환 | 불휘발성 강유전체 메모리 장치의 센싱앰프 |
-
1992
- 1992-06-26 JP JP19134492A patent/JP3154821B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0612879A (ja) | 1994-01-21 |
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