JPS61148696A

JPS61148696A - 半導体記憶装置

Info

Publication number: JPS61148696A
Application number: JP59271495A
Authority: JP
Inventors: Seiji Hashimoto; 征史橋本
Original assignee: Texas Instruments Japan Ltd
Current assignee: Texas Instruments Japan Ltd
Priority date: 1984-12-22
Filing date: 1984-12-22
Publication date: 1986-07-07
Anticipated expiration: 2010-10-09
Also published as: JPH0793028B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】く　産業上の利用分野　〉この発明は、半導体記憶装置に係り、特に半導体記憶装
置のグイナミツク形センスアンプにタイミング信号を供
給するタイミング発生回路の改良に関する。

く　従来の技術　〉第２図は従来の半導体記憶装置を示す回路図であり、そ
の構成をまず説明すると、ｌは記憶セルの配列体であり
、各記憶セルは複数のワード線２．３とピッ［１４，５
との各交点に配置された電界効果形トランジスタ（以下
、ＦＥＴという）６．７，８．９にて構成されている。

各ＦＥＴ６〜９のゲートはワーー線２，３に接続されて
おり、それらの各ソースは接地されている。ＦＥＴ６〜
９のドレインはビット線４．５に接続されてはいるが、
各記憶セルに記憶されている情報に従ってＦＥＴ６〜９
のソースＯドレイン間の電流通路が形成可能な構造と、
形成不能な構造とに分れているので、ビー、　）線４，
５はＦＥＴ６〜９の構造に支配されて接地可撤な場合と
接地不能な場合とに分れる。すなわち、論理ｒｌＪを記
憶するＦＥＴ７．８はゲート拳半導体基板間に介在する
絶縁層を厚くして、ゲートに印加される電圧に係わらず
、チャンネルの形成がないようにしてあり、一方、論理
「０」を記憶するＦＥＴ６．９は該絶縁層を薄くして、
ゲートに電圧が印加されると、半導体基板表面の導電形
が反転し、チャンネルが形成されるようにしである。

各ワード線２，３は列デコーダ１０の出力端子に接続さ
れ、各ビット線４，５は行デコーダ１１の入力端子に接
続されており、列デコーダ１０の入力端子および行デコ
ーダ１１の制御端子は図示されていないアドレス端子に
接続されている。これらアドレス端子には、外部装置１
例えば中央処理装置からアドレス信号が供給される。各
ビット線４，５には、プリチャージ用のＦＥＴ　ｌ　２
．１３が接続されており、該ビット線はそのソース拳ド
レイン間電流通路を通じて基準電圧源ＶＤ［＋（５Ｖ）
に接続可能である。

行デコーダ１１の出力端子はトランスフアゲ−１、用の
ＦＥＴ　１４のソース・ドレイン間電流通路を通じて検
知ノードＮｌに接続可能であり、もう−ＪＴ（１）検知
ノードＮ２には、トランスファゲート用ノＦ　Ｅ　７１
５のソース・ドレイン間電流通路を通じて参照電圧発生
回路１６が接続可能である。

参照電圧発生回路１６は略々４．９５Ｖの電圧を出力す
る。

１対の検知ノードＮ１．Ｎ２はそれぞれプリチャージ用
のＦＥＴ１７．１８のドレインおよび差動増幅用のＦＥ
Ｔ１９．２０のドレインに接続されると共に、差動増幅
用のＦＥＴ２０．１９のゲートにも交叉接続されている
。差動増幅用のＦＥＴ１９．２０の各ソースは共通ノー
ドＮ３にて共通接続され、該共通ノードＮ３はゲートト
ランジスタ用のＦＥＴ２１のソース・ドレイン間電流通
路を通じて接地可能である。そして、これらのＦＥＴ１
９．２０．２１は検知手段２４を構成する、２２は検知
ノードＮｌ、Ｎ２に接続されたアウトプットバッフ７回
路であり、このアウトプットバッフ７回路２２は図示さ
れていないデータ出力端子に接続されている。

２３は制御信号発生回路であって、その入力端子に供給
される外部信号に応答して、半導体記憶ｖｔｔの動作に
必要な制御信号を発生し、これを出力端子からそれぞれ
のＦＥＴのゲートに対して供給する。特に、従前の半導
体記憶装置の動作を理解するうえで必要な制２ａ信号に
着目して述べれば、プリチャージ開始指令信号小ｐの出
力端子はＦＥＴ１２．１３．１７．１８の各ゲートに、
検知ノー＃を遮断指令信号φＦの出力端子はＦＥＴ１４
．１５の各ゲートに、そして、検知開始指令信号φＲの
出力端子はＦＥＴ２１のゲートにそれぞれ接続されてい
る。制御信号発生回路２３は、インバータ等を使用して
、外部信号の供給時点から該回路２３に固有の遅延時間
の経過後に、各制御信号を所定の出力端子から出力する
よう構成されている。

次に、賃前の半導体記憶装置の動作を述べれば以下の通
りである。

まず、外部から記憶セルの配列体１への７クセス要求の
ない状態、すなわち、読出し動作の開始前においては、
ワーー線２．３はいずれもＯＶであり、したがって、各
記憶セル６〜９はオフになっている。また、制御信号発
生回路２３の各出力端子のうち、プリチャージ開始指令
信号ΦＰ用出力端子と、検知ノード遮断指令信号φＦ用
出力端子と、検知開始指令信号φＲ用比出力端子は、５
Ｖの電圧が出力されているので、ＦＥＴ１２．１３．１
４．１５．１７．１８はオフになっており、ＦＥＴ２１
はオンになっている。その結果、検知ノードＮｌ　、Ｎ
２は前回の読み出しサイクル中に読み出された記憶内容
の状態に対応する電位に保持されている。

次に、半導体記憶装置に対し、外部装置、例えば中央処
理装置から配列体１を構成する記憶セル、例えばＦＥＴ
６へのアクセス要求があると、制御信号発生回路２３は
順次に制御信号を発生し。

情報の読出し動作を開始する。

この読出し動作においては、まず、検知開始指令信号φ
ＲがＯｖに移行し、ＦＥＴ２１をオフにすると共に、プ
リチャージ開始指令信号φＰもＯｖに移行し、ＦＥＴ１
２，１３．１７．１８をオンにし、これにより、各ビッ
ト＆！ｉ！４．５および検知ノードＮ１．Ｎ２には、基
準電圧ＶＤＤ（５Ｖ）が供給される。その後、プリ゛チ
ャージ開始信号φＰは再び５ｖに戻るので、その時点で
は、ＦＥＴ１２．１３．１７．１８はオフに移行し、こ
れによＧ）、各ビット線４，５および検知ノードＮ１、
Ｎ２はフローティング状態になる。しかる後、検知ノー
ド遮断指令信号φＦがＯｖに移行すると。

ＦＥＴ　１４．１５がオンになる。すると、検知ノード
Ｎ２には、オンに移行したＦＥＴ１５を通じて、参照電
圧発生回路１６が接続されるので、検知ノードＮｌ　　
、　Ｎ２　ｔ＊ソＩ’Ｌソｈ５Ｖト、　　４　、９５Ｖ
に保たれる。ここで、外部からのアドレス信号がアドレ
ス端子に印加されると１列デコーダ１０は、そのアドレ
ス信号により指定されるワード線２を５Ｖに移行させる
と共に、行デコーダ１１は、同様に、そのアドレス信号
により指定されるビット線４を選択してこれを検知ノー
ドＮ１に接続する。すると、論理「Ｏ」を記憶している
ＦＥＴ６はオンになるので、ビット線４およびＦＥＴ　
１４．１７．１９等にＪ積さ°れていた電荷がＦＥＴ６
のソース舎ドレイン間電流通路を通じて接地される。し
たがって、検知ノードＮ１の電圧は徐々に下降し始める
。このとき、制御信号発生回路２３は、ワード線２の選
択後、検知ノードＭｌが差動増幅用のＦＥＴ１９をオン
に移行させるに足る電圧（４，８Ｖ）にまで下降する時
間を計時し、その時間の経過後、検知ノード遮断指令信
号φＦをＯｖから再び５ｖに上昇させるので、その時点
で、ＦＥＴ１４．１５は共に再びオフになる。その結果
、検知ノードＮ１．Ｎ２は再びフローティング状態にな
り、検知ノードＮ１．Ｎ２の電圧差が略０．０５Ｖに保
たれる。

その貞後、検知開始指令信号φＲは再び５ｖにＦ、、１
し、共通ノードＮ３が接地される。すると、高電圧（４
，９５Ｖ）に保たれている検知ノードＮ２に対してその
ゲートが接続されているＦＥＴ１９は徐々にオンに移行
し、検知ノードＮｌに畜積されている電荷がＦＥＴ１９
．２１のソース舎ドレイン間電流通路を通じて接地に流
出するので、検知ノードＮ１の電圧はさらに下降する。

一方、ＦＥＴ２０はそのゲートに印加される電圧（４，
９Ｖ）がドレインに印加されている電圧（４，９５Ｖ）
よりも低くなるので、オフに保たれ、結局、検知ノード
Ｎ１．Ｎ２の電圧差が拡大する。

その結果、アウトプットバッフ７回路２２が検知ノード
Ｎ１．Ｎ２の拡大された電圧差に応答して、記憶セル６
に論理”θ″が記憶されていることを判別、Ｌ、、これ
を表わす出力信号を出力する。

これに対して、アドレス信号により、論理”　ｌ”が記
憶されているＦＥＴ８が指定された場合には、ビット線
４は接地されることがなく、フローティング状態に保た
れるので、検知ノードＮ１は５ｖに保たれ、一方、検知
ノードＮ２は参照電圧発生回路１６との接続により４．
９５Ｖになり、その結果、ＦＥＴ１９がｔ７に留まり、
ＦＥＴ２０がオンに保たれ、論理”０”を判別する場合
とは逆に検知ノードＮ１の電圧が検知ノードＮ２のそれ
よりも充分高くなる。これに応じて、アウトブッ１゜バ
ッファ回路は論理°′１”を表わす出力信号を出力する
。

く　従来技術の問題点　〉従前の半導体記憶装置では、記憶セルからの記憶内容の
読出しに際して、ゲートトランジスタ用のＦＥＴ２１の
ゲートに検知開始指令信号φＲを供給し、差動増幅用の
ＦＥＴ１９．２０により検知ノードＮｔ、Ｎ２の電圧差
を増幅するものであるところ、そのための検知開始指令
信号（６Ｒの、ＦＥＴ２１への供給時期を、ビット線４
．５の抵抗値と浮！容量に基づいて、検知ノードＮ１．
Ｎ２の電圧差が増幅可能な値に増大するまでの時間とし
て予め算定しなければならず、ビット線の選択時点から
、　１！定された一定時間の経過後に検知開始指令信号
φＲを制御信号発生回路からＦＥＴ２１に対して供給す
る必要があった。

しかしながら、ピッ）ｉｊａ４．５の抵抗値や、浮遊容
量は、半導体記憶装置の製造工程における種々のプロセ
スパラメータの影響を大きく受けて。

固体ごとに、大きく変動することから、検知ノードＮ１
．Ｎ２の電圧差がＦＥＴ１９．２０により増幅可能な値
に増大するまでの時間も、固体ごとに大幅にバランき、
これに対処するためには、予想される変動幅の変動を許
容するように、充分な余裕をもってその時間を見込まな
ければならなかった。それ故、記憶セルからその記憶内
容を読出すのに要する時間がその余裕の分だけ長くなる
という問題点があった。

く　問題を解決するための手段とその作用　〉第１図に
示されるように１本発明は従来の半導体記憶Ｍａｌにお
ける１選択されたビット線からの電圧の検知可能な時点
のバランきに起因する長大な読出し時間の問題点に鑑み
、読出しに際して、ビット線４，５とダミービヤ）Ｎ３
４が共にプリチャージされた後、ワード線２．３とビッ
ト線４．５とが選択されて、記憶セルが指定されると、
その記憶セル６〜９の記憶内容に応じて電流通路の有無
が支配され、電流通路が形成される場合には、接続され
ているビット線４，５の電荷を接地に放出し、これと同
時に、ビット線の選択ごとにダミーワード１ｉ３２を通
じて供給される選択信号に応答して、ゲートトランジス
タ３３がダミービット線３４の電荷をその電流通路を通
じて放出する。

そして、後続の検知手段２４が、記憶セル６．９の電流
通路からの電荷の放出により、低下するビット線４，５
の電圧と所定の参照電圧との差を、検知開始指令信号φ
Ｒの到来時点にて、検知するが、その隙、検知開始指令
信号発生手段４０は、ダミーワード線３２からの選択信
号に応答して、作動するゲートトランジスタ３３の電波
通路からの電荷の放出により、低下するダミービット線
３４の電圧が所定の値まで低下した時点で、検知開始指
令信号φＲを検知手段２４に供給するようになっていて
、その供給時点は、ビット線４．５の電圧と所定の参照
電圧との差が検知手段２４にて検知画境な値となる時点
に略々等しくなるように選定されている。そのような選
定は、記憶セル６．９の電流通路のコンダクタンスとゲ
ートトランジスタ３３のそれとの比を適切に選択するこ
とにより実現される。さすれば、そのような時点が。

固体ごとにバラツキを伴っていても、一つの固体につい
て見れば、ダミーワード線やダミービット線は、ワード
線やビット線と同一の製造条件下に置かれているので、
ダミーワード線とダミービット線に由来する検知開始指
令信号φＲの発生時点とワード線とビット線に由来する
検知可能な差電圧の生成時点とは、共に同一のバラツキ
をこうむることとなり、結局、各固体については、両時
点が略々等しいという関係は常に成立するものである。

く　実施例　〉第１図は本発明の一実施例を示す回路図であり、まず構
成を説明する。なお、第１図中、第２図に示された従前
の半導体記憶装置と同一構成部分には、同一符号のみ付
し、簡略のため、詳細な説明を省略する。

列デコーダ３１の入力端子はススされていないアドレス
、端子に接続されており、列デコーダ３１の出力端子に
は、ワード線２，３の他にダミーワード線３２にも接続
されている。ダミーワード線３２には、ゲートトランジ
スタ用のＦＥＴ３３のゲートが接続されており、該ＦＥ
Ｔ３３のソースは接地ＶＳＳに、そのドレインはダミー
ビット線３４にそれぞれ接続されている。このダミービ
ット線３４は、それの電圧が４ｖに降下すると反転する
Ｃ−ＭＯＳインバータ３５のゲートに接続されており、
該インバータ３５の共通ドレインノードは次段のＣ−Ｍ
ＯＳインバータ３６のゲートに接続され、以下同様に共
通ドレインノードが次段のＣ−ＭＯＳインバータ３７の
ゲートに順次に接続されている。Ｃ−ＭＯＳインバータ
３７のドレインは検知開始指令信号φＲ用の出力端子と
なっており、Ｃ−ＭＯＳインバータ３５〜３７は全体と
して検知開始信号発生手段４０を構成している。

したがって、制御信号発生回路４１には、従来例にて説
明した３種類の主要な制御信号のための出力端子のうち
、検知ノード遮断指令信号φＦ用の出力端子およびプリ
チャージ開始指令信号φＰ用の出力端子が設けられてい
る。

本実施例では、ダミービット線３４はビット線４．５と
略々同一長であり、プリチャージ用のＦＥＴ４２のソー
ス・ドレイン間電流通路を通じて基準電圧源ＶＤＤに接
続可能である。

前述の論理″０”を記憶している記憶セルとしてのＦＥ
Ｔ６．９のチャンネル長はＦＥＴ３３のチャンネル長と
略々同一であり、一方、これらのＦＥＴ６．９のチャン
ネル幅はＦＥＴ３３のチャンネル幅の約１７１０に定め
られている。一般にゲート、半導体基板間の絶縁層の厚
さやチャンネル部の不純物濃度等が同一である場合、Ｆ
ＥＴの電流通路のコンダクタンスはチャンネル幅に比例
し、チャンネル長に逆比例するので、本実施例において
は、ＦＥＴ６．９の電流通路のコンダクタンスはＦＥＴ
３３のそれの約１７１０になる。

次に、上記一実施例の作用を第３図をも参照しつつ説明
するれば、以下の通りである。

まず、読出し動作の開始前、すなわち１時刻ｔｏでは、
ワード線２．３、ダミーワード線３２は共に、電圧がＯ
ｖであり、したがって、ＦＥＴ６．９．３３はいずれも
オフになっている。また、プリチャージ開始指令信号φ
Ｐは５ｖなので、ＦＥＴ１２．１３，１７．１８．４２
はいずれもオフになっている。このとき、ダミービット
線３４の電圧はＯｖであるあるが、ビット線４．５ｔ３
よび検知ノードＮ１．Ｎ２のそれは、前回の読み出しサ
イクルにおいて読み出された記憶内容に支配されている
（第３図（Ａ）−（Ｄ）参照）、そして、ダミービット
線３４がＯｖであることから、インバータ３７の出力電
圧、すなわち、検知開始指令信号φａは５ｖになってお
り（第３図（Ｆ）参ｐ＠）、その結果、ＦＥＴ２１がオ
ンになっている。

ここで、中央処理装置から、ＦＥＴ６へのアクセス要求
があると、これに応答して、制御信号発生回路４１はプ
リチャージ開始指令信号φＰの電圧を時刻ｔｌから降下
させ始める（第３図（Ａ）参照）、プリチャージ開始指
令信号φＰの電圧がＦＥＴ１２．１３．１７．１ｇ、４
２のしきい値を越えて低下すると、これらのＦＥＴはオ
ンになり、ビット線４．５、ダミービット線３４の電圧
は５ｖへと上昇する（第３図（Ｃ）参照）、同時に、検
知ノードＮｌ、Ｎ２の電圧も上昇を開始し、時刻ｔ２に
おいて、５Ｖに到達し、同様に、ダミービット線３４と
ビット線４，５のそれは時刻ｔ４において、５ｖに到達
する（第３図（Ｂ）（・Ｃ）参照）１．そのとき、プリ
チャージ開始指令信号φＰは再び５Ｖに上昇し、ＦＥＴ
１４，１５％１７．１８．４２はオフとなり、ビット線
４，５とダミービット線３４とが基準電圧源Ｖロロから
遮断される。

その際１時刻ｔ４に先行する時刻ｔ３にて、上昇中のダ
ミービット線３４の電圧がインバータ３５〜３７のしき
い値を越えるので、各インバータ３５〜３７の出力が反
転する。すると、検知開始指令信号φＲの電圧がＯｖに
なるので（第３図（Ｆ）　参照）、ＦＥＴ２１がオフに
なり、この状態テハ、ＦＥＴ１９．２０による差動増幅
は行われない、ここで、中央処理装置からの７ドレス信
号がすでに印加されている列デコーダ３１と行デコーダ
１１とに、時刻ｔ４において１選択信号としてのストロ
ーブ信号が印加されると、ワード線２とダミーワード線
３２の電圧が上昇し始め、これらの電圧がＦＥＴ６．３
３のしきい値を越えて上昇すると（第３図（Ｄ）時刻ｔ
５）、これらＦＥＴ６．３３がオンになり、ビット線４
とダミービット線３４の電圧が共に低下を開始する。　
と同時にその時刻ｔ５では、検知ノード遮断指令信号φ
Ｆの電圧が、それに先行する時刻ｔ４から降下を開始し
てＯｖになっているので、ＦＥＴ１４．１５が共にオン
状態になっており、従来例の場合と同様に、オン状態の
ＦＥＴ１５を通じて参照電圧発生回路１６に接続された
検知ノードＮ２の電位は略４．９５Ｖに保たれている。

一方、その時点では、行デコーダ１１がビット線４と検
知ノードＮ１とを選択的に接続しているので、検知ノー
ドＮ１の電圧もビット線４の電圧低下の開始に伴って低
下し始める（第３図ＣＢ）（Ｃ）参照）。

しかしながら、ＦＥＴ３３のチャンネル、すなわち、電
流通路の幅はＦＥＴ６のそれの１０倍であり、しかも、
ダミービット線３４の負荷となっている浮遊容量は、ビ
ット線４と検知ノードＮ１のそれに略々等しく選定され
ているので、ダミービット線の電圧低下速度は、ビット
線４と検知ノードＮ１のそれの約１０倍である。

したがって、ダミービット線３４の電圧が時刻ｔ８に４
ｖとなり、インバータ３５〜３７のしきい値を再び越え
、インバータ３５〜３７の出力が再反転するとき（第３
図（Ｃ）ＣＦ）参照）、検知５ノードＮｌの電圧は４．
９ｖになっている。インバータ３５〜３７の再反転によ
り検知開始指令信号φＲは再び５ｖになるので、ＦＥＴ
２１がオンになり、差動増幅用ＦＥＴ１９．２０が活性
化される。

差動増幅用ＦＥＴ　ｌ　９．２０は検知ノードＮｌとＮ
２との電位差が０．０５Ｖ以上あれば差動増幅可能であ
り、かつ、インバータ３５〜３７の反転に要干る時間は
無視できるので、検知ノードＮ１が４．９■に達した時
刻ｔ６からＦＥＴ１９．２０による差動増幅作用が開始
され、検知ノードＮｌの電圧はその時点から急速に低下
して２時刻ｔ７にはＯｖに至る。

この間、検知ノードＮ１が差動増幅可能な電圧となる時
刻ｔ６以後、ノード遮断指令信号φＦが再び５■に上昇
し、これによりＦＥＴ１４，１５がオフになるので、検
知ノードＮ１．Ｎ２は再びビット線４および参照電圧発
生回路１６から遮断されて、フローティング状態で次回
の読み出しサイクルに備えられる。

かくして、時刻ｔ７にて確実に検知ノードＮｌ、Ｎ２１
ｉ１の電位差が蒐動増幅され、その増幅された電位差に
応答して、アウトプットバッファ回路２２はアクセスさ
れた記憶セルの記憶内容を判別し、論理”０′°を表わ
す出力信号を出力する。

（効果　〉以とのように、この発明によれば、記憶セルからの記憶
内容の読み出しに際して、ビット線の選択ごとに、ダミ
ーワード線に供給される選択信号に応答して、ゲートト
ランジスタが形成する電流回路を通じて、プリチャージ
状態のダミービット線を接地して、電圧低下を生起させ
、その電圧低下量に基づいて、検知開始指令信号を発生
させるようにして、その検知開始指令信号の発生時点を
、プリチャージ状態のビット線が選択されて、記憶セル
を指定したときに、その指定された記憶セルの電流通路
によって生起される、該ビット線の電圧低下量が検知可
能な値となる時点に実質的に等しく選定し、その時点で
該電圧低下量を検知するようにしたことにより、半導体
製造時の種々の条件からの影響を受けて、ビット線の電
圧低下量が検知可能な値となる時点に関して固体ごとの
大きなバラツキを伴なっていても、ワード線やビット線
と同一条件下で製造されたダミーワード線やダミービッ
ト線由来で検知開始指令信号の発生時点を蜆定して、そ
の時点でビット線の電圧低下量を検知できるので、固体
ごとでは、常に、選択されたビット線の電圧低下°耶が
検知可能な値となる時点で、これを検知することができ
、しかして、従来技術のように、該電圧低下量が検知可
能な値となる以前に、これを検知することから生ずる該
動作を回避すべく、該電圧低下量が検知可能な値となる
時点の予想される固体ごとのバラツキの範囲内で、最も
遅い時点を見込んで、検知開始指令信号の発生時点を選
定する必要がなくなり、その分だけ、読み出し動作を高
速化できるという優れた効果が奏される。

そして、選択されたビット線の電圧が検知手段°　にて
検知可能な値まで低下する時点に略々等しい時点で検知
開始指令信号発生手段がら該検知手段に対して検知開始
指令信号を供給可能とするためには、ゲートトランジス
タによる電流通路のフンダクタンスと記憶セルのそれと
の比を適切に選定すれば足りるので、そのような選定は
、半導体製造時に、ゲートトランジスタとしてのＦＥＴ
のチャンネル幅を調整するだけで済み、複雑な調整回路
を必要としないという利点がある。

【図面の簡単な説明】

第１図は本発明の第１実施例を示す回路図、第２図は従
来の半導体記憶装置を示す回路図、第３図は第１実施例
の読出し動作中の電圧変化を示すグラフである。ｌ・・・記憶セルの配列体、２．３　・・・ワード線、４．５・・・ビット線。６．９・・・電流通路を形成可能な記憶セル、７．８・
・・電流通路を形成不能な記憶セル、１２〜１３・・・
ビット線をプリチャージする手段、１９．２２・・・検
知手段、３３川ゲートトランジスタ、３４・・・ダミービット線。４０・・・検知開始信号発生手段、峨２・・・ダミービット線をプリチャージする手段φＲ
・・・検知開始信号、

Claims

【特許請求の範囲】

　ビット線４、５と接地点ＶＳＳとの間に電流通路を形
成可能な記憶セル６、９と電流通路を形成不能な記憶セ
ル７、８とを含み、各記憶セルが選択されたワード線２
、３と選択されたビット線４、５との組合せにより指定
可能な記憶セルの配列体１と、ビット線４、５をプリチ
ャージするビット線プリチャージ手段１２、１３と、記
憶セル配列体１中の一つの記憶セルを指定するために選
択されたワード線との組合せをなすビット線の電圧と参
照電圧とを検知開始指令信号φＲの供給を受けた時点に
て比較し、その比較結果に基づいて指定された記憶セル
の記憶内容を表わす出力信号を出力する検知手段２４と
、検知手段２４に対して、検知開始指令信号φＲを供給
する検知開始指令信号発生手段４０と、検知開始信号発
生手段４０に接続されたダミービット線３４と、ダミー
ビット線３４をプリチャージするダミービット線プリチ
ャージ手段４２と、ダミーワード線３２に接続され、該
ワード線３２に対して、ビット線４、５の選択のたびご
とに供給される選択信号に応答して、ダミービット線３
４と接地間に電流通路を形成するゲートトランジスタ３
３とから成り、前記検知開始信号発生手段４０は、ゲー
トトランジスタ３３の電流通路の形成により、低下を開
始するダミービット線３４の電圧が第１の設定値まで低
下したことを検知して、記憶セル６、９の電流通路の形
成により、低下を開始するビット線４、５の電圧が前記
検知手段２４により検知可能な第２の設定値まで低下す
る時点に略々等しい時点にて、検知開始指令信号φＲを
出力することを特徴とする半導体記憶装置。