JPH0793028B2

JPH0793028B2 - 半導体記憶装置

Info

Publication number: JPH0793028B2
Application number: JP27149584A
Authority: JP
Inventors: 征史橋本
Original assignee: 日本テキサス・インスツルメンツ株式会社
Priority date: 1984-12-22
Filing date: 1984-12-22
Publication date: 1995-10-09
Anticipated expiration: 2010-10-09
Also published as: JPS61148696A

Description

【発明の詳細な説明】＜産業上の利用分野＞この発明は、半導体記憶装置に係り、特に半導体記憶装
置のダイナミック形センスアンプにタイミング信号を供
給するタイミング発生回路の改良に関する。

＜従来の技術＞第２図は従来の半導体記憶装置を示す回路図であり、そ
の構成をまず説明すると、１は記憶セルの配列体であ
り、各記憶セルは複数のワード線２、３とビット線４、
５との各交点に配置された電界効果形トランジスタ（以
下、FETという）６、７、８、９にて構成されている。
各FET6〜９のゲートはワード線２、３に接続されてお
り、それらの各ソースは接地されている。FET6〜９のド
レインはビット線４、５に接続されてはいるが、各記憶
セルに記憶されている情報に従ってFET6〜９のソース・
ドレイン間の電流通路が形成可能な構造と、形成不能な
構造とに分れているので、ビット線４、５はFET6〜９の
構造に支配されて接地可能な場合と接地不能な場合とに
分れる。すなわち、論理「１」を記憶するFET7、８はゲ
ート・半導体基板間に介在する絶縁層を厚くして、ゲー
トに印加される電圧に係わらず、チャンネルの形成がな
いようにしてあり、一方、論理「０」を記憶するFET6、
９は該絶縁層を薄くして、ゲートに電圧が印加される
と、半導体基板表面の導電形が反転し、チャンネルが形
成されるようにしてある。

各ワード線２、３は列デコーダ10の出力端子に接続さ
れ、各ビット線４、５は行デコーダ11の入力端子に接続
されており、列デコータ10の入力端子および行デコーダ
11の制御端子は図示されていないアドレス端子に接続さ
れている。これらアドレス端子には、外部装置、例えば
中央処理装置からアドレス信号が供給される。各ビット
線４、５には、プリチャージ用のFET12、13が接続され
ており、該ビット線はそのソース・ドレイン間電流通路
を通じて基準電圧源ＶDD（5V）に接続可能である。

行デコーダ11の出力端子はトランスファゲート用のFET1
4のソース・ドレイン間電流通路を通じて検知ノードN1
に接続可能であり、もう一方の検知ノードN2には、トラ
ンスファゲート用のFET15のソース・ドレイン間電流通
路を通じて参照電圧発生回路16が接続可能である。参照
電圧発生回路16は略々4.95Vの電圧を出力する。

１対の検知ノードN1,N2はそれぞれプリチャージ用のFET
17、18のドレインおよび差動増幅用のFET19、20のドレ
インに接続されると共に、差動増幅用のFET20、19のゲ
ートにも交叉接続されている。差動増幅用のFET19、20
の各ソースは共通ノードN3にて共通接続され、該共通ノ
ードN3はゲートトランジスタ用のFET21のソース・ドレ
イン間電流通路を通じて接地可能である。そして、これ
らのFET19,20,21は検知手段24を構成する。22は検知ノ
ードN1、N2に接続されたアウトプットバッファ回路であ
り、このアウトプットバッファ回路22は図示されていな
いデータ出力端子に接続されている。

23は制御信号発生回路であって、その入力端子に供給さ
れる外部信号に応答して、半導体記憶装置の動作に必要
な制御信号を発生し、これを出力端子からそれぞれのFE
Tのゲートに対して供給する。特に、従前の半導体記憶
装置の動作を理解するうえで必要な制御信号に着目して
述べれば、プリチャージ開始指令信号φＰの出力端子は
FET12、13、17、18の各ゲートに、検知ノード遮断指令
信号φＦの出力端子はFET14、15の各ゲートに、そし
て、検知開始指令信号φＲの出力端子はFET21のゲート
にそれぞれ接続されている。制御信号発生回路23は、イ
ンバータ等を使用して、外部信号の供給時点から該回路
23の固有の遅延時間の経過後に、各制御信号を所定の出
力端子から出力するよう構成されている。

次に、従前の半導体記憶装置の動作を述べれば以下の通
りである。

まず、外部から記憶セルの配列体１へのアクセス要求の
ない状態、すなわち、読出し動作の開始前においては、
ワード線２、３はいずれも0Vであり、したがって、各記
憶セル６〜９はオフになっている。また、制御信号発生
回路23の各出力端子のうち、プリチャージ開始指令信号
φＰ用出力端子と、検知ノード遮断指令信号φＦ用出力
端子と、検知開始指令信号φＲ用出力端子には、5Vの電
圧が出力されているので、FET12、13、14、15、17、18
はオフになっており、FET21はオンになっている。その
結果、検知ノードN1、N2は前回の読み出しサイクル中に
読み出された記憶内容の状態に対応する電位に保持され
ている。

次に、半導体記憶装置に対し、外部装置、例えば中央処
理装置から配列体１を構成する記憶セル、例えばFET6へ
のアクセス要求があると、制御信号発生回路23は順次に
制御信号を発生し、情報の読出し動作を開始する。

この読出し動作においては、まず、検知開始指令信号φ
Ｒが0Vに移行し、FET21をオフにすると共に、プリチャ
ージ開始指令信号φＰも0Vに移行し、FET12、13、17、1
8をオンにし、これにより、各ビット線４、５および検
知ノードN1,N2には、基準電圧ＶDD（5V）が供給され
る。その後、プリチャージ開始信号φＰは再び5Vに戻る
ので、その時点では、FET12、13、17、18はオフに移行
し、これにより、各ビット線４、５および検知ノードN
1、N2はフローティング状態になる。しかる後、検知ノ
ード遮断指令信号φＦが0Vに移行すると、FET14、15が
オンになる。すると、検知ノードN2には、オンに移行し
たFET15を通じて、参照電圧発生回路16が接続されるの
で、検知ノードN1,N2はそれぞれ5Vと、4.95Vに保たれ
る。ここで、外部からのアドレス信号がアドレス端子に
印加されると、列デコーダ10は、そのアドレス信号によ
り指定されるワード線２を5Vに移行させると共に、行デ
コータ11は、同様に、そのアドレス信号により指定され
るビット線４を選択してこれを検知ノードN1に接続す
る。すると、論理「０」を記憶しているFET6はオンにな
るので、ビット線４およびFET14、17、19等に蓄積され
ていた電荷がFET6のソース・ドレイン間電流通路を通じ
て接地に放出される。したがって、検知ノードN1の電圧
は徐々に下降し始める。このとき、制御信号発生回路23
は、ワード線２の選択後、検知ノードN1が差動増幅用の
FET19をオンに移行させるに足る電圧（4.9V）にまで下
降する時間を計時し、その時間の経過後、検知ノード遮
断指令信号φＦを0Vから再び5Vに上昇させるので、その
時点で、FET14、15は共に再びオフになる。その結果、
検知ノーN1、N2は再びフローティング状態になり、検知
ノドーN1,N2の電圧差が略0.05Vに保たれる。

その直後、検知開始指令信号φＲは再び5Vに上昇し、共
通ノードN3が接地される。すると、高電圧（4.95V）に
保たれている検知ノードN2に対してそのゲートが接続さ
れているFET19は徐々にオンに移行し、検知ノードN1に
蓄積されている電荷がFET19、21のソース・ドレイン間
電流通路を通じて接地に流出するので、検知ノードN1の
電圧はさらに下降する。一方、FET20はそのゲートに印
加される電圧（4.9V）がドレインに印加されている電圧
（4.95V）よりも低くなるので、オフに保たれ、結局、
検知ノードN1,N2の電圧差が拡大する。

その結果、アウトプットバッファ回路22が検知ノードN
1,N2の拡大された電圧差に応答して、記憶セル６に論理
“0"が記憶されていることを判別し、これを表わす出力
信号を出力する。

これに対して、アドレス信号により、論理“1"が記憶さ
れているFET8が指定された場合には、ビット線４は接地
されることがなく、フローティング状態に保たれるの
で、検知ノードN1は5Vに保たれ、一方、検知ノードN2は
参照電圧発生回路16との接続により4.95Vになり、その
結果、FET19がオフに留まり、FET20がオンに保たれ、論
理“0"を判別する場合とは逆に検知ノードN1の電圧が検
知ノードN2のそれよりも充分高くなる。これに応じて、
アウトプットバッファ回路は論理“1"を表わす出力信号
を出力する。

＜従来技術の問題点＞従前の半導体記憶装置では、記憶セルからの記憶内容の
読出しに際して、ゲートトランジスタ用のFET21のゲー
トに検知開始指令信号φＲを供給し、差動増幅用のFET1
9、20により検知ノードN1,N2の電圧差を増幅するもので
あるところ、そのための検知開始指令信号φＲの、FET2
1への供給時期を、ビット線４、５の抵抗値と浮遊容量
に基づいて、検知ノードN1、N2の電圧差が増幅可能な値
に増大するまでの時間として予め算定しなければなら
ず、ビット線の選択時点から、該算定された一定時間の
経過後に検知開始指令信号φＲを制御信号発生回路から
FET21に対して供給する必要があった。

しかしながら、ビット線４、５の抵抗値や、浮遊容量
は、半導体記憶装置の製造工程における種々のプロセス
パラメータの影響を大きく受けて、固体ごとに、大きく
変動することから、検知ノードN1,N2の電圧差がFET19,2
0により増幅可能な値に増大するまでの時間も、固体ご
とに大幅にバラツキ、これに対処するためには、予想さ
れる変動幅の変動を許容するように、充分な余裕をもっ
てその時間を見込まなければならなかった。それ故、記
憶セルからその記憶内容を読出すのに要する時間がその
余裕の分だけ長くなるという問題点があった。

＜問題を解決するための手段とその作用＞第１図に示されるように、本発明の従来の半導体記憶装
置における、選択されたビット線からの電圧の検知可能
な時点のバラツキに起因する長大な読出し時間の問題点
に鑑み、読出しに際して、ビット線４、５とダミービッ
ト線34が共にプリチャージされた後、ワード線２、３と
ビット線４、５とが選択されて、記憶セルが指定される
と、その記憶セル６〜９の記憶内容としての論理情報に
応じて電流通路の有無が支配され、電流通路が形成され
る場合には、接続されているビット線４、５の電荷を接
地に放出し、これと同時に、ビット線の選択ごとにダミ
ーワード線32を通じて供給される選択信号に応答して、
ゲートトランジスタ33を有するダミー記憶セルがダミー
ビット線34の電荷をその電流通路を通じて放射する。

そして、後続の検知手段24が、記憶セル６、９の電流通
路からの電荷の放出により、低下するビット線４、５の
電圧と所定の参照電圧との差を、検知開始指令号φＲの
到来時点にて、検知するが、その際、検知開始指示手段
としての検知開始指令信号発生手段40は、ダミーワード
線32からの選択信号に応答して、作動するゲートトラン
ジスタ33を有するダミー記憶セルの電流通路からの電荷
の放出により、低下するダミービット線34の電圧が所定
の値まで低下した時点で、検知開始指令信号φＲを検知
手段24に供給するようになっていて、その供給時点は、
ビット線４、５の電圧と所定の参照電圧との差が検出手
段24にて検知可能な値となる時点に略々等しくなるよう
に選定されている。そのような選定は、記憶セル６、９
の電流通路のコンダクタンスとゲートトランジスタ33の
それとの比を適切に選択することにより実現される。さ
すれば、そのような時点が、固体ごとにバラツキを伴っ
ていても、一つの固体について見れば、ダミーワード線
やダミービット線は、ワード線やビット線と同一の製造
条件下に置かれているので、ダミーワード線とダミービ
ット線に由来する検知開始指令信号φＲの発生時点とワ
ード線とビット線に由来する検知可能な差電圧の生成時
点とは、共に同一のバラツキをこうむることとなり、結
局、各固体については、両時点が略々等しいという関係
は常ち成立するもである。

＜実施例＞第１図は本発明の一実施例の示す回路図であり、まず構
成を説明する。なお、第１図中、第２図に示された従前
の半導体記憶装置と同一構成部分には、同一符号のみ付
し、簡略のため、詳細な説明を省略する。

列デコーダ31の入力端子は図示されていないアドレス端
子に接続されており、列デコーダ31の出力端子には、ワ
ード線２、３の他にダミーワード線32にも接続されてい
る。ダミーワード線32には、ダミー記憶セルのゲートト
ランジスタ要のFET33のゲートが接続されており、該FET
33のソースは接地ＶSS、そのドレインはダミービット線
34にそれぞれ接続されている。このダミービット線34
は、それの電圧が4Vに降下すると反転するＣ−MOSイン
バータ35のゲートに接続されており、該インバータ35の
共通ドレインノードは次段のＣ−MOSインバータ36のゲ
ートに接続され、以下同様に共通ドレインノードが次段
のＣ−MOSインバータ37のゲートに順次に接続されてい
る。Ｃ−MOSインバータ37のドレインは検知開始指令信
号φＲ用の出力端子となっており、Ｃ−MOSインバータ3
5〜37は全体として検知開始信号発生手段40を構成して
いる。したがって、制御信号発生回路41には、従来例に
て説明した３種類の主要な制御信号のための出力端子の
うち、検知ノード遮断指令信号φＦ用の出力端子および
プリチャージ開始指令信号φＰ用の出力端子が設けられ
ている。

本実施例では、ダミービット線34はビット線４、５と略
々同一長であり、プリチャージ用のFET42のソース・ド
レイン間電流通路を通じて基準電圧源ＶDDに接続可能で
ある。

前述の論理“0"を記憶している記憶セルとしてのFET6、
９のチャンネル長さはFET33のチャンネル長と略々同一
であり、一方、これらのFET6、９のチャンネル幅はFET3
3のチャンネル幅の約1/10に定められている。一般にゲ
ート、半導体基板間の絶縁層の厚さやチャンネル部の不
純物濃度等が同一である。FETの電流通路のコンダクタ
ンスはチャンネル幅に比例し、チャンネル長に逆比例す
るので、本実施例において、FET6、９の電流通路のコン
ダクタンスはFET333のそれの約1/10になる。

次に、上記一実施例の作用を第３図をも参照しつつ説明
するれば、以下の通りである。

まず、読出し動作の開始前、すなわち、時刻t0では、ワ
ード線２、３、ダミーワード線32は共に、電圧が0Vであ
り、したがって、FET6、９、33はいずれもオフになって
いる。また、プリチャージ開始指令信号φＰは5Vなの
で、FET12、13、17、18、42はいずれもオフになってい
る。このとき、ダミービット線34の電圧は0Vであるある
が、ビット線４、５および検知ノードN1、N2のそれは、
前回の読み出しサイクルにおいて読み出された記憶内容
に支配されている（第３図（Ａ）−（Ｄ）参照）。そし
て、ダミービット線34が0Vであることから、インバータ
37の出力電圧、すなわち、検知開始指令信号φＲは5Vに
なっており（第３図（Ｆ）参照）、その結果、FET21が
オンになっている。

ここで、中央処理装置から、FET6へのアクセス要求があ
ると、これに応答して、制御信号発生回路41はプリチャ
ージ開始指令信号φＰの電圧を時刻t1から降下させ始め
る（第３図（Ａ）参照）。プリチャージ開始指令信号φ
Ｐの電圧がFET12、13、17、18、42のしきい値を越えて
低下すると、これらのFETはオンになり、ビット線４、
５、ダミービット線34の電圧は5Vへと上昇する（第３図
（Ｃ）参照）。同時に検知ノードN1、N2の電圧も上昇を
開始し、時刻t2において、5Vに到達し、同様に、ダミー
ビット線34とビット線４、５のそれは時刻t4において、
5Vに到達する（第３慈雨（Ｂ）（Ｃ）参照）。そのと
き、プリチャージ開始指令信号φＰは再び5Vに向けて上
昇を開始し、FET12、13、17、18、42はオフとなり、ビ
ット線４、５とダミービット線34とが基準電圧源ＶDDか
ら遮断される。

その際、時刻t4に先行する時刻t3にて、上昇中のダミー
ビット線34の電圧がインバータ35〜37のしきい値を越え
るので、各インバータ35〜37の出力が反転する。する
と、検知開始指令信号φＲの電圧が0Vになるので（第３
図（Ｆ）参照）、FET21がオフになり、この状態では、F
ET19、20による差動増幅は行われない。ここで、中央処
理装置からのアドレス信号がすでに印加されている列デ
コーダ31と行デコーダ11とに、時刻t4において、選択信
号としてのストローブ信号が印加されると、ワード線２
とダミーワード線32の電圧が上昇し始め、これらの電圧
がFET6、33のしきい値を越えて上昇すると（第３図
（Ｄ）時刻t5）、これらFET6、33がオンになり、ビット
線４とダミービット線34の電圧が共に低下を開始する。
と同時にその時刻t5では、検知ノード遮断指令信号φＦ
の電圧が、それに先行する時刻t4から降下を開始して0V
になっているので、FET14、15が共にオン状態になって
おり、従来例の場合と同様に、オン状態のFET15を通じ
て参照電圧発生回路16に接続された検知ノードN2の電位
は略4.95Vに保たれている。一方、その時点では、行デ
コーダ11がビット線４と検知ノードN1とを選択的に接続
しているので、検知ノードN1の電圧もビット線４の電圧
低下の開始に伴って低下し始める（第３図（Ｂ）（Ｃ）
参照）。

しかしながら、FET33のチャンネル、すなわち、電流通
過の幅はFET6のそれの10倍であり、しかも、ダミービッ
ト線34の負荷となっている浮遊容量は、ビット線４と検
知ノードN1のそれに略々等しく選定されているので、ダ
ミービット線の電圧低下速度は、ビット線４と検知ノー
ドN1のそれの約10倍である。

したがって、ダミービット線34の電圧が時刻t6に4Vとな
り、インバータ35〜37のしきい値を再び越え、インバー
タ35〜37の出力が再反転するとき（第３図（Ｃ）（Ｆ）
参照）、検知ノードN1の電圧は4.9Vになっている。イン
バータ35〜37の再反転により検知開始指令信号φＲは再
び5Vになるので、FET21がオンになり、差動増幅用FET1
9,20が活性化される。

差動増幅用FET19、20は検知ノードN1とN2との電位差が
0.05V以上あれば差動増幅可能であり、かつ、インバー
タ35〜37の反転に要する時間は無視できるので、検知ノ
ードN1が4.9Vに達した時刻t6からFET19、20による差動
増幅作用が開始され、検知ノードN1の電圧はその時点か
ら急速に低下して、時刻t7には0Vに至る。

この間、検知ノードN1が差動増幅可能な電圧となる時刻
t6以後、ノード遮断指令信号φＦが再び5Vに上昇し、こ
れによりFET14、15がオフになるので、検知ノードN1、N
2は再びビット線４および参照電圧発生回路16から遮断
されて、フローティング状態で次回の読み出しサイクル
に備えられる。

かくして、時刻t7にて確実に検知ノードN1、N2間の電位
差が差動増幅され、その増幅された電位差に応答して、
アウトプットバッファ回路22はアクセスされた記憶セル
の記憶内容を判別し、論理“0"を表わす出力信号を出力
する。

〈効果〉以上のように、この発明によれば、記憶セルからの記憶
内容の読み出しに際して、ビット線の選択ごとに、ダミ
ーワード線に供給される選択信号に応答して、ゲートト
ランジスタが形成する電流回路を通じて、プリチャージ
状態のダミービット線を接地して、電圧低下を生起さ
せ、その電圧低下量に基づいて、検知開始指令信号を発
生させるようにして、その検知開始指令信号の発生時点
に関し、プリチャージ状態のビット線が選択されて、所
定の記憶セルが指定されたときに、その指定された記憶
セルの電流路によって選択されたビット線に生起される
電圧低下量が常に検定可能な値に到達しうる時点に対し
て実質的に等しくなるように選定可能とし、そのように
選定された検知開始指令信号の発生時点で、選択された
ビット線の電圧低下量を検知する構成としたことによ
り、半導体装置製造時の種々の条件からの影響を受け
て、ビット線の電圧低下量が検知可能な値に到達しうる
時点に関し、半導体装置の固体ごとに大きなバラツキが
あっても、ワード線やビット線と同一条件下で製造され
たダミーワード線やダミービット依存で検知開始指令信
号の発生時点が規定されて、半導体装置の固体ごとは、
常に、選択されたビット線の電圧低下量が検知可能な値
に到達しうる時点でこれを検知することができるので、
従来装置においてそうであったように、ビット線の電圧
低下量が検知可能な値に到達しうる時点以前にこれを検
知することから生ずる誤動作を回避すべく、該時点に予
想される半導体装置固体ごとのバラツキの範囲を見込ん
で、検知開始指令信号の発生時点を該範囲内の最も遅い
時点に選定する必要がなくなり、その分だけ、読み出し
動作の高速化が図れるという優れた効果が奏される。

読み出し時に、記憶セルの記憶内容としての論理情報に
応じて、選択された記憶セルに電流路が形成されている
場合には、該電流路経由で、選択されたビット線の電荷
が接地に対して放出されると同時に、ダミーワード線か
らの選択信号に応答して導通するゲートトランジスタを
有するダミー記憶セルの電流路経由の電荷放出により、
低下中のダミービット線の電圧が所定値まで低下した時
点で検知開始指示手段としての検知開始指令信号発生手
段が検知開始指令信号を検知手段に対して供給するが、
この場合、検知開始指令信号の供給時点に関し、記憶セ
ルとしてのトランジスタの電流路のコンダクタンスとダ
ミー記憶セルとしてのトランジスタの電流路のそれとの
比、換言すれば、両トランジスタのチャンネル幅の比に
よって選定可能な構成としたことにより、半導体装置製
造段階で常法的な加工処理を適用してダミー記憶セルの
ゲートトランジスタのチャンネル幅を調整することで、
主として記憶セルの構造に由来する適正検知時点の大幅
な変化範囲に対して製造上簡便に対処できるので、半導
体装置の構造に関する設計上の自由度が製造工程からの
制約を受けないという優れた効果も奏される。

【図面の簡単な説明】

第１図は本発明の第１実施例を示す回路図、第２図は従
来の半導体記憶装置を示す回路図、第３図は第１実施例
の読出し動作中の電圧変化を示すグラフである。１……記憶セルの配列体、 2,3……ワード線、4,5……ビット線、 6,9……電流通路を形成可能な記憶セル、 7,8……電流通路を形成不能な記憶セル、 12〜13……ビット線をプリチャージする手段、 24……検知手段、 33……ゲートトランジスタ、 34……ダミービット線、 40……検知開始信号発生手段、 42……ダミービット線をプリチャージする手段 φＲ……検知開始信号、

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｇ１１Ｃ 11/34 ３５４Ｃ

Claims

【特許請求の範囲】

【請求項１】複数のビット線と複数のワード線との交点
にマトリクス状に配置された複数のトランジスタを有
し、上記複数のビット線の中の選択された１つと上記複
数のワード線の中の選択された１つとの交点として各別
に選択される複数の記憶セルと、上記複数のビット線にそれぞれ電気的に接続され、入力
するアドレス信号に応じて、上記複数のビット線の中か
ら１つのビット線を選択する行デコーダと、上記複数のワード線にそれぞれ電気的に接続され、入力
するアドレス信号に応じて、上記複数のワード線の中か
ら１つのワード線を選択する列デコーダと、上記選択されたビット線の電圧に応じて、上記選択され
た記憶セルの論理情報を示す信号を出力する検知手段
と、上記複数のビット線にそれぞれ接続され、上記複数のビ
ット線を所定の電位にプリチャージするプリチャージ手
段と、ダミービット線と前記列デコーダに電気的に接続されて
いるダミーワード線との交点に配置されたゲートトラン
ジスタを有するダミー記憶セルと、上記ダミービット線に接続され、上記ダミービット線を
所定の電位にプリチャージするダミービット線プリチャ
ージ手段と、上記ダミービット線の電圧に応じて、検知開始信号を上
記検知手段に供給し、上記選択された記憶セルの論理情
報の読み出し動作を指示する検知開始指示手段とを含
み、上記記憶セルのトランジスタのサイズと上記ダミー記憶
セルのトランジスタのサイズの比により、上記検知開始
信号の供給タイミングが決定される半導体記憶装置。