JP3692418B2 - 半導体装置の誤動作防止回路 - Google Patents
半導体装置の誤動作防止回路 Download PDFInfo
- Publication number
- JP3692418B2 JP3692418B2 JP2002296165A JP2002296165A JP3692418B2 JP 3692418 B2 JP3692418 B2 JP 3692418B2 JP 2002296165 A JP2002296165 A JP 2002296165A JP 2002296165 A JP2002296165 A JP 2002296165A JP 3692418 B2 JP3692418 B2 JP 3692418B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- bit line
- memory cell
- voltage
- malfunction prevention
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/24—Memory cell safety or protection circuits, e.g. arrangements for preventing inadvertent reading or writing; Status cells; Test cells
Landscapes
- Read Only Memory (AREA)
- Microcomputers (AREA)
- Debugging And Monitoring (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリのデータ破壊等を未然に防止するための半導体装置の誤動作防止回路に関する。
【０００２】
【従来の技術】
１チップマイクロコンピュータ等の半導体装置では、クロック入力として規格値以上の高周波信号を受け入れた時等に誤動作する場合がある。この誤動作によって内部に格納されているデータが破壊されたり、あるいは機密データが盗撮される等の不都合が発生する。このような不都合を未然に防止するための技術開発が進められている。
【０００３】
誤動作防止回路の一例について図を用いて説明する。
図８は、従来技術の回路構成図である。
（ａ）は、誤動作防止回路のブロック図を、（ｂ）は、コンデンサ１１１と抵抗１１２からなる高域通過回路の回路例を、（ｃ）は、インバータ１１３からなる増幅回路の回路例を、それぞれ表している。従来の技術では、半導体装置の内部に図に示すような誤動作防止回路が専用に設けられている。
【０００４】
図より、従来の誤動作防止回路は、クロック信号を受け入れると（ｂ）に示す高域通過回路１０１で微分する。この微分されたトリガパルス出力を（ｃ）に示す増幅回路１０２で増幅してデューティ比の小さいパルス列に変換する。ＣＰＵ１０３が、このパルス列の繰り返し周期（Ｔ０）を測定し、Ｔ０が所定の値よりも小さいとき、即ち、クロック信号の周波数が所定の値を越えているときにＣＰＵがリセットされ、誤動作が防止される構成を採用している。
【０００５】
あるいは又、半導体装置の温度上昇によってＣＰＵが誤動作しやすくなることに着目して、温度センサを用いて半導体装置の温度を測定し、半導体装置の温度が所定の温度を越えると冷却ファンを回転させて半導体装置を冷却させ、ＣＰＵの誤動作を防止する構成（例えば、特許文献１参照）等も公開されている。
【０００６】
【特許文献１】
特開平１０−３２６１２５号公報（１頁要約）
【０００７】
【発明が解決しようとする課題】
上記従来の半導体装置の誤動作防止回路では、半導体装置は、クロック周波数が所定の値以上になると誤動作する筈であると想定してＣＰＵがリセットされる。しかし、半導体装置が誤動作し始めるクロック周波数は、各装置毎に異なる筈である。従って、従来技術のようにクロック周波数が所定の値を越えると一律にＣＰＵがリセットされるのでは装置間のバラツキを吸収するためにＣＰＵをリセットするクロック周波数を必要以上に低く設定する必要があり好ましくない。
【０００８】
又、半導体装置の内部に備えるメモリのアクセス時間等は、装置の個体温度等によっても大きく異なるため従来技術のようにクロック周波数のみに着目していたのでは誤動作を完全に防止することはできない。この個体温度の問題を解決するために上記特許文献１のように冷却装置を備えたのでは半導体装置が大型、且つ、高価になってしまうため好ましくない。
従来の技術には、以上のような解決すべき課題が残されていた。
【０００９】
【課題を解決するための手段】
本発明は以上の点を解決するため次の構成を採用する。
〈構成１〉
本発明は、メモリ内部の所定の位置に設けられ、クロック信号に同期するプリチャージ信号に同期して放電動作を停止する第１の不揮発性メモリセルと、前記第１の不揮発性メモリセルに接続されている第１のビットラインに前記プリチャージ信号に同期して一定電圧を印加すると共に該電圧印加の停止後の前記第１の不揮発性メモリセルの放電動作に伴う前記第１のビットラインの電圧低下を検出する第１のセンスアンプと、前記メモリ内部の所定位置に設けられ、前記プリチャージ信号に同期して放電動作を開始する第２の不揮発性メモリセルと、前記第２の不揮発性メモリセルに接続されている第２のビットラインに一定電圧を印加し、前記第２の不揮発性メモリセルの放電動作の停止に伴う前記第２のビットラインの電圧上昇を検出する第２のセンスアンプと、次のクロック信号を検出する時点で前記第１のセンスアンプの検出電圧が設定電圧より大きいと誤動作防止信号を出力すると共に前記第２のセンスアンプの検出電圧が設定電圧より小さいと前記誤動作防止信号を出力する動作判定部と、を含むことを特徴とする半導体装置の誤動作防止回路。
【００１０】
〈構成２〉
請求項１に記載の半導体装置の誤動作防止回路において、前記第１及び第２の不揮発性メモリセルは、前記半導体装置の内部において、前記第１及び第２のセンスアンプから最も離れた位置に設けられることを特徴とする半導体装置の誤動作防止回路。
【００１１】
〈構成３〉
請求項１に記載の半導体装置の誤動作防止回路において、前記第１及び第２のビットラインには前記電圧の検出を所定の時間遅らせる遅延素子が挿入されることを特徴とする半導体装置の誤動作防止回路。
【００１３】
〈構成４〉
請求項１記載の半導体装置の誤動作防止回路において、前記動作判定部は、前記誤動作防止信号を前記半導体装置の備えるＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）に入力することを特徴とする半導体装置の誤動作防止回路。
【００１４】
〈構成５〉
請求項１記載の半導体装置の誤動作防止回路において、前記第１及び第２の不揮発性メモリセル、前記第１及び第２のセンスアンプ、前記動作判定部は、同一半導体の内部に組み込まれていることを特徴とする半導体装置の誤動作防止回路。
【００１５】
〈構成６〉
クロック信号に同期して動作するＣＰＵに接続される半導体装置に設けられる誤動作防止回路であって、直列接続された複数のメモリセルトランジスタから成り、前記クロック信号に同期するプリチャージ信号の入力でオン状態からオフ状態に切り換わる判定用メモリセル部と、該判定用メモリセル部に接続されているビットラインと、前記プリチャージ信号の供給で前記判定用メモリセル部のオフ状態時に前記ビットラインに電圧を印加し、前記オン状態に戻った時の該ビットラインの電圧変動を示す検知信号を出力するセンスアンプと、次のプリチャージ信号の供給直前に前記検知信号で示す電圧が設定値と相違すると、前記ＣＰＵにリセット信号を出力する動作判定部と、を含むことを特徴とする半導体装置の誤動作防止回路。
【００１６】
〈構成７〉
請求項６記載の半導体装置の誤動作防止回路において、前記判定用メモリセル部は、前記ビットラインと接地電位との間に直列に接続された複数のメモリセルトランジスタから成り、少なくとも一つのメモリセルトランジスタが前記プリチャージ信号の入力でオフ制御され、残りのメモリセルトランジスタが常時オン制御されていることを特徴とする半導体装置の誤動作防止回路。
〈構成８〉
請求項６記載の半導体装置の誤動作防止回路において、前記判定用メモリセル部は、前記センスアンプから最も離れた位置に設けられることを特徴とすることを特徴とする半導体装置の誤動作防止回路。
〈構成９〉
請求項６記載の半導体装置の誤動作防止回路において、前記ビットラインに、電圧の検出を所定の時間遅らせる遅延素子が挿入されることを特徴とする半導体装置の誤動作防止回路。
【００１７】
【発明の実施の形態】
上記従来の技術では、半導体装置の誤動作はクロック周波数が所定の値を越えたときに発生するものと推定し、量産した全ての装置について一律に誤動作の発生を推定するクロック周波数の値を定め、この値を越えるとＣＰＵを自動的にリセットしてデータ破壊等の大事故が発生するのを防止していた。
【００１８】
本発明では、半導体装置の誤動作は、クロック周波数のみならず装置の個体温度の上昇等によっても発生し、且つ、これら要因の誤動作発生に対する寄与率は、各装置毎に異なることを前提にする。更に、半導体装置の内部で最も誤動作しやすい部分は、メモリ部分であることを前提として対処する。メモリ部分はディジタル信号を受け入れて応答信号を出力するが、この応答信号の過渡特性が半導体装置の動作に大きく影響しているからである。
【００１９】
以上の前提に基づいて、以下のように対処する。
即ち、プログラムを格納する他のメモリセルと同一の構成を有する誤動作検出用のメモリセル部を半導体装置の内部で最も誤動作し易い状態に配置する。このメモリセル部を監視して誤動作の発生を検出する動作判定部をも同一半導体装置の内部に配置する。動作判定部が誤動作発生を検出したときに、その初期段階でＣＰＵをリセットし、半導体装置にデータ破壊等の大事故が発生するのを防止する。
【００２０】
かかる対処によって、装置毎に実際に誤動作が発生したときにその初期段階でＣＰＵをリセットしてしまう。従って、量産した装置全体のバラツキ等を考慮する必要が無くなるため半導体装置の可動範囲が広がる。又、上記メモリセル部や動作判定部は、他の部分と類似の回路構成なので特に製造プロセスを増加させることなく従来の製造プロセスそのままで製造することが可能でありコストアップに繋がることもない。
以下、本発明の実施の形態を具体例を用いて詳細に説明する。
【００２１】
〈具体例１の構成〉
図１は、具体例１の回路図である。
図１より具体例１の誤動作防止回路は、判定用のメモリセル部１と、センスアンプ２と、動作判定部３とを備える。ここでは一例として半導体装置の内部にＲＯＭ（Read Only Memory）が含まれている場合について説明する。
【００２２】
メモリセル部１は、ＲＯＭの記憶素子として用いられるｎ０〜ｎ１１まで１２個（一例）のＮチャネル型トランジスタが集積されている部分である。この部分は、半導体装置の誤動作を防止するために半導体装置の内部に新たに設けられた部分ではあるが、プログラムを格納する他のメモリセルと全く同様に構成される。センスアンプ２から最も離れた位置に配置されることが望ましい。
【００２３】
もし、半導体装置内部のレイアウトの都合によって最も離れた位置に配置することが困難であるときには、ビットライン中に遅延素子を配置して最も離れた位置に配置したのと等価な状態を作り出すことが望ましい。このセンスアンプ２から最も離れた部分に配置するのは、この状態でメモリセル部１が、最も誤動作し易くなるからである。この理由については後に動作の項で再度詳細に説明する。
【００２４】
トランジスタｎ０とトランジスタｎ９のゲートには、プリチャージ信号（ＰＲＣＢ）が入力され、トランジスタｎ１〜トランジスタｎ８とトランジスタｎ１０及びトランジスタｎ１１のゲートには電源電圧（ＶＤＤ）信号が印加される。即ち、トランジスタｎ０とトランジスタｎ９のゲートのみにプリチャージ信号（ＰＲＣＢ）が入力され、他のトランジスタのゲートには電源電圧（ＶＤＤ）信号が印加されることになる。この信号印加の組み合わせは固定的なものではなく半導体装置の機種毎に変更しても良い。
【００２５】
又、トランジスタｎ０のソースはグランド電圧（ＶＳＳ）に接続されトランジスタｎ０のドレインとトランジスタｎ１のソース、トランジスタｎ１ソースとトランジスタｎ２のドレイン、………以下同様にしてトランジスタｎ１１までが横並びに接続されたトランジスタ列を構成する。このトランジスタ列の先端であるトランジスタｎ１１のドレインがビットライン（ＢＬ）を介してセンスアンプ２に接続される。
【００２６】
センスアンプ２は、ビットライン（ＢＬ）のレベル変動を検出する部分であり、通常のメモリに用いられるセンスアンプと全く同様である。Ｐチャネル型トランジスタｐ１とＮチャネル型トランジスタｎ１２とでインバータが構成されている。
【００２７】
このインバータは、グランド電圧（ＶＳＳ）と電源電圧（ＶＤＤ）との間に配置され、その入力端子はビットライン（ＢＬ）に接続され、出力端子は動作判定部３に接続される。更に、入力端子（ビットラインと共通）にはＰチャネル型トランジスタｐ０を介してプリチャージ信号（ＰＲＣＢ）が入力される。
【００２８】
動作判定部３は、センスアンプ２の出力を受け入れてメモリセル部１の誤動作を検出する部分であり、通常上記他の構成部分と同様に同一半導体装置内に配置される。インバータ４とＤ型フリップフロップ５を備える。インバータ４はセンスアンプ２の出力信号を受け入れて、この出力信号の電圧レベルがインバータの閾値を越える時間帯のみハイレベルになるＳＡＯＵＴ信号に変換する部分である。
【００２９】
Ｄ型フリップフロップ５はＳＡＯＵＴ信号とクロック信号とを受け入れてＳＡＯＵＴ信号をクロック信号の立ち下がりエッジでラッチしてＨＦＣＬＫ信号を出力する部分である。このＨＦＣＬＫ信号がハイレベルで後に続くＣＰＵ６に入力されるとＣＰＵ６はリセットされる。
【００３０】
〈具体例１の動作〉
図２は、具体例１の回路に於ける正常時の波形である。
図の最上段から順番に、クロック信号波形（ＣＬＫ）、プリチャージ信号波形（ＰＲＣＢ）、ビットライン変動波形（ＢＬ）、インバータ４の出力波形（ＳＡＯＵＴ）、Ｄ型フリップフロップ５の出力波形（ＨＦＣＬＫ）、時刻Ｔを、それぞれ表している。
時刻順に従って具体例１の回路の正常な動作について説明する。
【００３１】
・時刻Ｔ１
クロック信号が立ち下がる。同時にプリチャージ信号（ＰＲＣＢ）がローレベル（以後Ｌレベルと記す）になる。従って、トランジスタｐ０（図１）がオンしてビットラインに電源電圧ＶＤＤが印加される。一方、時刻Ｔ１の直前の時刻までトランジスタｎ０〜トランジスタｎ１１の全てがオン状態であり、且つ、トランジスタｎ０〜トランジスタｎ１１からなるトランジスタ列の先端がグランド電圧ＶＳＳに接続され、アースされていたためビットラインが０電圧になっている。
【００３２】
しかし、時刻Ｔ１でトランジスタｎ０とトランジスタｎ９のゲートにプリチャージ信号のローレベルが印加されてトランジスタｎ０とトランジスタｎ９はオフする。従って、トランジスタｎ０〜トランジスタｎ１１からなるトランジスタ列は途中で切断されるため、ビットラインはオープン状態になる。その結果ビットラインの抵抗分、及びビットラインとグランド間の浮遊容量に依存する過渡応答に基づいて、ビットラインの電位は、電源電圧ＶＤＤに向かって上昇し始める。
【００３３】
・時刻Ｔ２
ビットラインの電圧が上昇し、インバータ４（図１）の閾値を越えるとインバータ４（図１）の出力（ＳＡＯＵＴ）は、ハイレベル（以後Ｈレベルと記す）まで一気に上昇する。
【００３４】
・時刻Ｔ３
プリチャージ信号がＨレベルに変化する。
従って、トランジスタｐ０はオフされ、且つトランジスタｎ０及びトランジスタｎ９は、オンされる。その結果、時刻Ｔ１から時刻Ｔ３の間にビットラインとグランド間の浮遊容量に蓄積された電荷は、ビットラインの抵抗分、及びビットラインとグランド間の浮遊容量に依存する過渡応答に基づいて放電を開始する。
【００３５】
・時刻Ｔ４
ビットラインの電圧が下降し、インバータ４（図１）の閾値を下回るとインバータ４（図１）の出力（ＳＡＯＵＴ）は、Ｌレベルまで一気に下降する。
【００３６】
・時刻Ｔ５
ビットラインの電圧はグランド電圧ＶＳＳまで下降し、時刻Ｔ１の直前の状態に戻ってクロック信号の１周期（ｔＰＲ１）の間にプリチャージの１周期を終了する。以後、同様の動作を繰り返す。その結果、Ｄ型フリップフロップ５（図１）はＳＡＯＵＴ信号をクロック信号の立ち下がりエッジでラッチしてもＨＦＣＬＫ信号はＬレベルになるので後に続くＣＰＵ６がリセットされることはない。
【００３７】
次に具体例１の回路の異状な動作について説明する。
図３は、具体例１の回路に於ける異状時の波形である。
図の最上段から順番に、クロック信号波形（ＣＬＫ）、プリチャージ信号波形（ＰＲＣＢ）、ビットライン変動波形（ＢＬ）、インバータ４の出力波形（ＳＡＯＵＴ）、Ｄ型フリップフロップ５の出力波形（ＨＦＣＬＫ）、時刻Ｔを、それぞれ表している。
時刻Ｔ２１までは正常に動作し、その後異状になったものと仮定して説明する。
【００３８】
・時刻Ｔ２１
クロック信号が立ち下がる。同時にプリチャージ信号（ＰＲＣＢ）がＬレベルになる。従って、トランジスタｐ０（図１）がオンしてビットラインに電源電圧ＶＤＤが印加される。直前時刻までトランジスタｎ０〜トランジスタｎ１１の全てがオン状態であり、且つ、トランジスタｎ０〜トランジスタｎ１１からなるトランジスタ列の先端がグランド電圧ＶＳＳに接続され、アースされていたためビットラインは０電圧になっている。
【００３９】
しかし、時刻Ｔ２１でトランジスタｎ０とトランジスタｎ９のゲートにプリチャージ信号のＬレベルが印加されてトランジスタｎ０とトランジスタｎ９はオフする。従って、トランジスタｎ０〜トランジスタｎ１１からなるトランジスタ列は途中で切断され、ビットラインはオープン状態になる。その結果ビットラインの抵抗分、及びビットラインとグランド間の浮遊容量に依存する過渡応答に基づいて、ビットラインの電圧は、電源電圧ＶＤＤに向かって上昇し始める。
【００４０】
・時刻Ｔ２２
ビットラインの電位が上昇し、インバータ４（図１）の閾値を越えるとインバータ４（図１）の出力（ＳＡＯＵＴ）は、Ｈレベルまで一気に上昇する。
・時刻Ｔ２３
ビットラインの電位が電源電圧ＶＤＤまで上昇する。
【００４１】
・時刻Ｔ２４
プリチャージ信号がＨレベルに変化する。
従って、トランジスタｐ０はオフされ、且つトランジスタｎ０及びトランジスタｎ９は、オンされる。その結果、時刻Ｔ２１から時刻Ｔ２３の間にビットラインとグランド間の浮遊容量に蓄積された電荷は、ビットラインの抵抗分、及びビットラインとグランド間の浮遊容量に依存する過渡応答に基づいて放電を開始する。
【００４２】
・時刻Ｔ２５
ビットラインの電圧が下降し、本来ならばインバータ４（図１）の閾値を下まわりインバータ４（図１）の出力（ＳＡＯＵＴ）は、Ｌレベルまで一気に下降している筈である。しかし、まだインバータ４（図１）の閾値を越える前にクロック信号が立ち下がる。同時にプリチャージ信号がＬレベルに変化する。従って、トランジスタｐ０（図１）がオンしてビットラインに電源電圧ＶＤＤが印加される。
【００４３】
直前時刻までトランジスタｎ０〜トランジスタｎ１１の全てがオン状態であり、且つ、トランジスタｎ０〜トランジスタｎ１１からなるトランジスタ列の先端がグランド電圧ＶＳＳに接続されていたため、本来ならばビットラインが０電圧になっている筈である。
【００４４】
ここでは、異状状態が発生しているため０電圧まで降下していないが、時刻Ｔ２５でトランジスタｎ０とトランジスタｎ９のゲートにプリチャージ信号のＬレベルが印加されてトランジスタｎ０とトランジスタｎ９はオフする。従って、トランジスタｎ０〜トランジスタｎ１１からなるトランジスタ列は途中で切断されることになる。即ち、ビットラインはオープン状態になる。その結果ビットラインの抵抗分、及びビットラインとグランド間の浮遊容量に依存する過渡応答に基づいて、ビットラインの電圧は、電源電圧ＶＤＤに向かって上昇し始める。
【００４５】
・時刻Ｔ２６
ビットラインの電位が電源電圧ＶＤＤまで上昇する。
・時刻Ｔ２７
プリチャージ信号がＨレベルに変化する。
従って、トランジスタｐ０はオフされ、且つトランジスタｎ０及びトランジスタｎ９は、オンされる。その結果、時刻Ｔ２５から時刻Ｔ２６の間にビットラインとグランド間の浮遊容量に蓄積された電荷は、ビットラインの抵抗分、及びビットラインとグランド間の浮遊容量に依存する過渡応答に基づいて放電を開始する。以後、同様の動作を繰り返す。
【００４６】
従って、Ｄ型フリップフロップ５（図１）の出力（ＨＦＣＬＫ）は時刻Ｔ２５でＨレベルに変化した後、そのままＨハイレベルを維持し続ける。この信号が請求項中の誤動作防止信号である。その結果ＣＰＵ６（図１）はリセット状態が続き動作停止する。
【００４７】
ビットラインの電圧が、電源電圧ＶＤＤまで上昇した後１クロック周期（ｔＲＰ）内にインバータ４（図１）の閾値を下回るまで下降しないために異状状態が発生している。この主な原因としては次の３つの要因等を挙げることができる。
【００４８】
・要因１
クロック周波数が変化して高くなったなったためクロック周期（ｔＰＲ２）が短くなりビットラインとグランド間の浮遊容量に蓄積された電荷が十分放電される前に次の周期が開始してしまう。
・要因２
装置の個体温度が上昇してビットラインとグランド間の浮遊容量が大きくなり蓄積される電荷量が大きくなっているため電荷が十分放電される前に次の周期が開始してしまう。
【００４９】
以上の説明では、メモリセル部１（図１）の半導体装置内での配置位置については触れていない。メモリセル部１（図１）がセンスアンプ２（図１）から最も遠い位置に配置されるとビットラインが長くなるためビットラインとグランド間の浮遊容量及びビットラインの抵抗が共に大きくなる。その結果ビットライン変動波形（ＢＬ）の過渡応答が緩慢になり、上記異状状態が発生しやすくなる。従って、半導体装置を保護するための安全率が高くなる。
【００５０】
これに反して、メモリセル部１（図１）がセンスアンプに隣接して配置された場合等に於いてはビットラインが短いためビットラインとグランド間の浮遊容量及びビットラインの抵抗が小さくなる。その結果ビットライン変動波形（ＢＬ）の過渡応答が急峻になり、上記異状状態が発生しにくくなる。これでは、メモリセル部１（図１）が半導体装置全体を防護することができなくなる。かかる場合にはビットライン中に簡単なパルス遅延素子を挿入して上記異状状態が発生し易い状態を作り出す必要がある。この遅延素子は抵抗と容量を用いて簡単に構成することができる。
【００５１】
〈具体例１の効果〉
以上説明したように、誤動作し易い状態に構成したメモリセル部を半導体装置の内部に配置する。このメモリセル部を監視して誤動作の発生を検出する動作判定部をも同一半導体装置の内部に配置する。動作判定部が誤動作発生を検出したときに、その初期段階でＣＰＵをリセットすることによって以下の効果を得る。
１、半導体装置のデータ破壊等の大事故が発生するのを防止することができる。
２、量産した装置全体のバラツキ等を考慮する必要が無くなるため半導体装置の可動範囲を広げることができる。
３、上記メモリセル部や動作判定部は、他の部分と類似の回路構成なので特に製造プロセスを増加させることなく従来の製造プロセスそのままで製造することが可能でありコストアップに繋がることもない、という効果を得る。
【００５２】
〈具体例２の構成〉
具体例２では、本発明を不揮発性メモリを内蔵する半導体装置に適用する場合について説明する。
図４は、具体例２の回路図である。
図４より具体例２の半導体装置の誤動作防止回路は、メモリセル部１６、１７と、センスアンプ１８、１９と、動作判定部１１とを備える。ここでは一例として半導体装置の内部にＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）が含まれている場合について説明する。
【００５３】
メモリセル部１６は、ライトデータを格納する部分であり、半導体装置の誤動作を検出するために半導体装置の内部に新たに設けられた部分ではあるが、プログラムを格納する他のメモリセルと全く同様に構成される。センスアンプ１８から最も離れた位置に配置されることが望ましい。もし、半導体装置内部のレイアウトの都合によって最も離れた位置に配置することが困難であるときには、ビットライン中に遅延素子を配置して最も離れた位置に配置したのと等価な状態を作り出すことが望ましい。このセンスアンプ１８から最も離れた部分に配置するのは、この状態でメモリセル部１６が、最も誤動作し易くなるからである。
【００５４】
メモリセル部１６は、トランジスタｎｈ０とトランジスタｎｍ０とを備える。トランジスタｎｈ０は高耐圧のＮチャネルトランジスタである。トランジスタｎｍ０はフローティングトンネルオキサイド型のＥＥＰＲＯＭメモリセルであり、ゲートをＬレベル、ドレインを高電圧レベルにして一定時間保持したときライト状態になり、逆にゲートを高電圧レベル、ドレインをＬレベルにしたとき消去状態になる。
【００５５】
トランジスタｎｈ０のドレインには高電圧又はＬレベルの信号が印加される。又、このドレインは、ビットラインＢＬ１０に接続されている。このトランジスタｎｈ０のソースはトランジスタｎｍ０のドレインと接続されている。トランジスタｎｍ０のソースはグランド電圧（ＶＳＳ）に接続されている。又トランジスタｎｈ０のゲートにはＳＧＣＮＴ信号が入力されトランジスタｎｍ０のゲートにはＣＧＣＮＴ信号が入力される。
【００５６】
メモリセル部１７は、消去データを格納する部分であり、半導体装置の誤動作を検出するために半導体装置の内部に新たに設けられた部分ではあるが、他のメモリセルと全く同様に構成される。センスアンプ１９から最も離れた位置に配置されることが望ましい。もし、半導体装置内部のレイアウトの都合によって最も離れた位置に配置することが困難であるときには、ビットライン中に遅延素子を配置して最も離れた位置に配置したのと等価な状態を作り出すことが望ましい。このセンスアンプ１９から最も離れた部分に配置するのは、この状態でメモリセル部１７が、最も誤動作し易くなるからである。
【００５７】
メモリセル部１７は、トランジスタｎｈ１とトランジスタｎｍ１とを備える。トランジスタｎｈ１は高耐圧のＮチャネルトランジスタである。トランジスタｎｍ１はフローティングトンネルオキサイド型のＥＥＰＲＯＭメモリセルであり、ゲートをＬレベル、ドレインを高電圧レベルにして一定時間保持したときライト状態になり、逆にゲートを高電圧レベル、ドレインをＬレベルにしたとき消去状態になる。
【００５８】
トランジスタｎｈ１のドレインには高電圧又はＬレベルの信号が印加される。又、そのドレインは、ビットラインＢＬ１１に接続されている。このトランジスタｎｈ１のソースはトランジスタｎｍ１のドレインと接続されている。トランジスタｎｍ１のソースはグランド電圧（ＶＳＳ）に接続されている。又トランジスタｎｈ１のゲートにはＳＧＣＮＴ信号が入力されトランジスタｎｍ１のゲートにはＣＧＣＮＴ信号が入力される。
【００５９】
センスアンプ１８は、ビットラインＢＬ１０のレベル変動を検出する部分であり、通常のメモリに用いられるセンスアンプと全く同様である。電源電圧レベルのＰチャネルトランジスタｐ０とプルアップ抵抗Ｒ０とシュミットトリガ型のインバータ２１とを備える。トランジスタｐ０のドレインには電源電圧（ＶＤＤ）の１／２が印加され、そのソースはビットラインＢＬ１０に接続される。プルアップ抵抗Ｒ０は、ビットラインＢＬ１０を電源電圧ＶＤＤにプルアップしている。又インバータ２１は、ビットラインＢＬ１０の電圧変動を増幅し、この出力信号の電圧レベルがインバータの閾値を越える時間帯のみハイレベルになるＳＡＯＵＴ信号に変換する部分である。
【００６０】
センスアンプ１９は、ビットラインＢＬ１１のレベル変動を検出する部分であり、通常のメモリに用いられるセンスアンプと全く同様である。電源電圧レベルのＰチャネルトランジスタｐ１とプルアップ抵抗Ｒ１とシュミットトリガ型のインバータ２２とを備える。トランジスタｐ１のドレインには電源電圧（ＶＤＤ）の１／２が印加され、そのソースはビットラインＢＬ１１に接続される。プルアップ抵抗Ｒ１は、ビットラインＢＬ１１を電源電圧ＶＤＤにプルアップしている。又インバータ２２は、ビットラインＢＬ１１の電圧変動を増幅し、この出力信号の電圧レベルがインバータの閾値を越える時間帯のみハイレベルになるＳＡＯＵＴ１信号に変換する部分である。
【００６１】
動作判定部１１は、センスアンプ１８及びセンスアンプ１９の出力を受け入れてメモリセル部１６及びメモリセル部１７の誤動作を検出する部分であり、通常上記他の構成部分と同様に同一半導体装置内に配置される。インバータ１２と、ノアゲート１３と、インバータ１４と、Ｄ型フリップフロップ１５とを備える。インバータ１２はセンスアンプ１８の出力信号を受け入れて反転し、ＳＡＯＵＴ０としてノアゲート１３の一方の入力端子に転送する。
【００６２】
ノアゲート１３は、一方の入力端子に、ＳＡＯＵＴ０を、他方の入力端子にセンスアンプ１８の出力信号であるＳＡＯＵＴ１を、それぞれ受け入れてノア演算して出力する。インバータ１４は、ノアゲート１３の出力を反転してＤ型フリップフロップ１５へ転送する。
Ｄ型フリップフロップ１５はインバータ１４の出力信号とクロック信号とを受け入れてインバータ１４の出力信号をクロック信号の立ち下がりエッジでラッチしてＨＦＣＬＫ信号を出力する部分である。このＨＦＣＬＫ信号がＨレベルで後に続くＣＰＵ６に入力されるとＣＰＵ６はリセットされる。
【００６３】
〈具体例２の動作〉
本具体例では一例として半導体装置の内部にＥＥＰＲＯＭが含まれている。ＥＥＰＲＯＭに書き込みする場合には通常内蔵タイマ等で時間設定がなされるので誤動作は発生しにくい。そこで、ここでは、読み出し時の動作のみについて説明する。
尚、読み出し時には制御信号ＢＵＳＹ（図４）によって高耐圧のＮチャネルトランジスタｎｈ８とｎｈ９（共に図４）はオンされ、制御信号ＳＧＣＮＴによって、トランジスタｎｈ０とｎｈ１（共に図４）はオンされている。又、予めトランジスタｎｍ０はオン（書き込み状態）にｎｍ１はオフ（消去状態）に設定されいる。
【００６４】
図５は、具体例２の回路に於ける正常時の波形である。
図の最上段から順番に、クロック信号波形（ＣＬＫ）、プリチャージ信号波形（ＰＲＣＢ）、ビットライン変動波形（ＢＬ−１０）、インバータ１２の出力波形（ＳＡＯＵＴ０）、ビットライン変動波形（ＢＬ−１１）、インバータ２２の出力波形（ＳＡＯＵＴ１）、Ｄ型フリップフロップ５の出力波形（ＨＦＣＬＫ）、時刻Ｔを、それぞれ表している。
時刻順に従って具体例１の回路の正常な動作について説明する。
【００６５】
・時刻Ｔ３１
クロック信号が立ち下がる。同時にプリチャージ信号（ＰＲＣＢ）がＬレベルになる。従って、トランジスタｐ０（図４）とトランジスタｐ１（図４）がオンしてビットラインＢＬ０とビットラインＢＬ１に電源電圧ＶＤＤの１／２が印加される。直前時刻までは、トランジスタｎｈ０及びトランジスタｎｍ０（共に図４）がオン状態なのでトランジスタｎｍ０のソースがグランド電圧ＶＳＳに接続され、アースされていたためビットラインＢＬ−１０は０電圧である。又、直前時刻までは、トランジスタｎｈ１（図４）はオン、トランジスタｎｍ１（図４）がオフ状態なのでビットラインＢＬ−１１はプルアップ抵抗Ｒ１を介して電源電圧ＶＤＤにプルアップされている。
【００６６】
そこで、時刻Ｔ３１でビットラインＢＬ１０の電圧は、電源電圧（ＶＤＤ）の１／２に向かって、ビットラインの抵抗分、及びビットラインとグランド間の浮遊容量に依存する過渡応答に基づいて上昇し始める。
又、ビットラインＢＬ−１１の電圧は、電源電圧（ＶＤＤ）の１／２に向かってビットラインの抵抗分、及びビットラインとグランド間の浮遊容量に依存する過渡応答に基づいて下降し始める。
【００６７】
・時刻Ｔ３２
ビットラインＢＬ−１０の電圧が上昇し、インバータ２１（図４）の閾値を越えるとインバータ１２（図４）の出力ＳＡＯＵＴ０は、Ｈレベルまで一気に上昇する。
又、ビットラインＢＬ−１１の電圧が下降し、インバータ２２（図４）の閾値を下回るとインバータ２２の出力ＳＡＯＵＴ１は、Ｈレベルまで一気に上昇する。
【００６８】
・時刻Ｔ３３
プリチャージ信号がＨレベルに変化する。
従って、トランジスタｐ０、トランジスタｐ１はオフされる。その結果、ビットラインＢＬ−１０とグランド間の浮遊容量に時刻Ｔ１から時刻Ｔ３の間に蓄積された電荷は、ビットラインＢＬ−１０の抵抗分、及びビットラインとグランド間の浮遊容量に依存する過渡応答に基づいて放電が開始される。
又、ビットラインＢＬ−１１とグランド間の浮遊容量には、ビットラインとグランド間の浮遊容量に依存する過渡応答に基づいて充電が開始される。
【００６９】
・時刻Ｔ３４
ビットラインＢＬ−１０の電圧が下降し、インバータ２１（図４）の閾値を下回るとインバータ１２（図４）の出力（ＳＡＯＵＴ０）は、Ｌレベルまで一気に下降する。
又、ビットラインＢＬ−１１の電圧が上昇し、インバータ２２（図４）の閾値を越えるとインバータ２２（図４）の出力（ＳＡＯＵＴ１）は、Ｌレベルまで一気に下降する。
【００７０】
・時刻Ｔ３５
ビットラインＢＬ−１０の電圧はグランド電圧ＶＳＳまで下降し、ビットラインＢＬ−１１の電圧も電源電圧（ＶＤＤ）まで上昇し、時刻Ｔ３１の直前の状態に戻ってクロック信号の１周期（ｔＰＲ３）の間にプリチャージの１周期を終了する。以後、同様の動作を繰り返す。その結果、Ｄ型フリップフロップ１５（図４）インバータ１４（図４）の出力をクロック信号の立ち下がりエッジでラッチしてもＨＦＣＬＫ信号はＬレベルになるので後に続くＣＰＵ６がリセットされることはない。
【００７１】
次に具体例２の回路の異状な動作について説明する。
図６は、具体例２の回路に於ける異状時の波形である。
図の最上段から順番に、クロック信号波形（ＣＬＫ）、プリチャージ信号波形（ＰＲＣＢ）、ビットライン変動波形（ＢＬ−１０）、インバータ１２の出力波形（ＳＡＯＵＴ０）、ビットライン変動波形（ＢＬ−１１）、インバータ２２の出力波形（ＳＡＯＵＴ１）、Ｄ型フリップフロップ５の出力波形（ＨＦＣＬＫ）、時刻Ｔを、それぞれ表している。時刻Ｔ４１までは正常に動作し、その後異状になったものと仮定して説明する。
時刻順に従って具体例２の回路の異状時の動作について説明する。
【００７２】
・時刻Ｔ４１
クロック信号が立ち下がる。同時にプリチャージ信号（ＰＲＣＢ）がＬレベルになる。従って、トランジスタｐ０（図４）とトランジスタｐ１（図４）がオンしてビットラインＢＬ０とビットラインＢＬ１に電源電圧ＶＤＤの１／２が印加される。直前時刻まではトランジスタｎｈ０及びトランジスタｎｍ０（共に図４）がオン状態なので、トランジスタｎｍ０のソースがグランド電圧ＶＳＳに接続され、アースされていたためビットラインＢＬ−１０は０電圧である。又、直前時刻まではトランジスタｎｈ１（図４）はオン、トランジスタｎｍ１（図４）がオフ状態なので、ビットラインＢＬ−１１はプルアップ抵抗Ｒ１を介して電源電圧ＶＤＤにプルアップされている。
【００７３】
そこで、時刻Ｔ４１でビットラインＢＬ１０の電圧は、電源電圧（ＶＤＤ）の１／２に向かって、ビットラインの抵抗分、及びビットラインとグランド間の浮遊容量に依存する過渡応答に基づいて上昇し始める。
又、ビットラインＢＬ−１１の電圧は、電源電圧（ＶＤＤ）の１／２に向かってビットラインの抵抗分、及びビットラインとグランド間の浮遊容量に依存する過渡応答に基づいて下降し始める。
【００７４】
・時刻Ｔ４２
ビットラインＢＬ−１０の電圧が上昇し、インバータ２１（図４）の閾値を越えるとインバータ１２（図４）の出力ＳＡＯＵＴ０は、Ｈレベルまで一気に上昇する。
又、ビットラインＢＬ−１１の電圧が下降し、インバータ２２（図４）の閾値を下回るとインバータ２２の出力ＳＡＯＵＴ１は、Ｈレベルまで一気に上昇する。
【００７５】
・時刻Ｔ４３
プリチャージ信号がＨレベルに変化する。
従って、トランジスタｐ０、トランジスタｐ１はオフされる。その結果、ビットラインＢＬ−１０とグランド間の浮遊容量に時刻Ｔ１から時刻Ｔ３の間に蓄積された電荷は、ビットラインＢＬ−１０の抵抗分、及びビットラインとグランド間の浮遊容量に依存する過渡応答に基づいて放電が開始される。
又、ビットラインＢＬ−１１とグランド間の浮遊容量には、ビットラインとグランド間の浮遊容量に依存する過渡応答に基づいて充電が開始される。
【００７６】
・時刻Ｔ４４
ビットラインＢＬ−１０の電圧が下降し、本来ならばインバータ２１（図４）の閾値を下まわりインバータ２１の出力は、Ｌレベルまで一気に下降している筈である。しかし、まだインバータ２１の閾値を下回る前にクロック信号が立ち下がる。同時にプリチャージ信号がＬレベルに変化する。その結果ビットラインＢＬ−１０の抵抗分、及びビットラインとグランド間の浮遊容量に依存する過渡応答に基づいて、ビットラインＢＬ−１０の電圧は、電源電圧ＶＤＤ１／２に向かって上昇し始める。
【００７７】
又、ビットラインＢＬ−１１の電位が上昇し、本来ならばインバータ２２（図４）の閾値を越えインバータ２２の出力は、Ｌレベルまで一気に下降している筈である。しかし、まだインバータ２２の閾値を越える前にクロック信号が立ち下がる。同時にプリチャージ信号がＬレベルに変化する。その結果ビットラインＢＬ−１１の抵抗分、及びビットラインとグランド間の浮遊容量に依存する過渡応答に基づいて、ビットラインＢＬ−１１の電圧は、電源電圧ＶＤＤ１／２に向かって下降し始める。
【００７８】
以下、同様の動作を繰り返す。従って、Ｄ型フリップフロップ５（図１）の出力（ＨＦＣＬＫ）は時刻Ｔ４４でＨレベルに変化した後、そのままＨハイレベルを維持し続ける。その結果ＣＰＵ６（図１）はリセット状態が続き動作停止する。
【００７９】
上記異状状態の主な原因としては具体例１と同様に次の３つの要因等を挙げることができる。
・要因１
クロック周波数が変化して高くなったためクロック周期（ｔＰＲ２）が短くなりビットラインとグランド間の浮遊容量に蓄積された電荷が十分放電される前に、あるいは又、浮遊容量に電荷が十分充電される前に、次の周期が開始してしまう。
【００８０】
・要因２
装置の個体温度が上昇してビットラインとグランド間の浮遊容量が大きくなり蓄積される電荷量が大きくなっているため電荷が十分放電される前に、あるいは又、浮遊容量に電荷が十分充電される前に、次の周期が開始してしまう。
【００８１】
メモリセル部の半導体装置内での配置位置についても具体例１と同様にメモリセル部がセンスアンプから最も遠い位置に配置されることが好ましい。
更に、メモリセル部がセンスアンプ隣接して配置された場合等に於いてはビットライン中に簡単なパルス遅延素子を挿入することが好ましいことも具体例１と同様である。
【００８２】
尚、以上の説明では、半導体装置に内蔵されるメモリをＥＥＰＲＯＭに限定して説明したが、本発明は、この例に限定されるものではない、即ち、不揮発性メモリであればＥＥＰＲＯＭに限らずフラッシュメモリ等であっても良い。
【００８３】
〈具体例２の効果〉
以上説明したように、具体例２によれば、具体例１の効果に加えて、本発明を不揮発性メモリを内蔵する半導体装置に対しても適用できるという効果を有する。
【００８４】
〈具体例３〉
具体例３では、ＲＯＭ及び不揮発性メモリを内蔵する半導体装置に適用した場合について説明する。
図７は、具体例３の構成のブロック図である。
図７より具体例３の半導体装置の誤動作防止回路は、具体例１の回路３１と具体例２の回路３２と、ノアゲート３３と、インバータ３４と、ＣＰＵ３５とを備える。
【００８５】
具体例１の回路３１は、上記具体例１で説明したメモリセル部１と、センスアンプ２と、動作判定部３とを含む具体例１の誤動作防止回路である。
具体例２の回路３２は、上記具体例２で説明したメモリセル部１６及び１７と、センスアンプ１８及び１９と、動作判定部１１とを含む具体例２の誤動作防止回路である。
【００８６】
既に説明したように、ＲＯＭを内蔵する具体例１の回路３１は、正常動作時には、ＬレベルのＨＦＣＬＫＡ信号を出力する。同様に不揮発性メモリを内蔵する具体例２の回路３２も、正常動作時には、ＬレベルのＨＦＣＬＫＢ信号を出力する。従って、ＣＰＵ３５のリセット入力はＬレベルになりリセットされない。
一方、異状時には、ＨＦＣＬＫＡ信号及びＨＦＣＬＫＢ信号の少なくとも１つの信号がＨレベルになる。従って、ＣＰＵのリセット入力はＨレベルになりリセットされる。その結果、プログラム暴走等の大事故が発生するのを防止することができる。
【００８７】
以上説明した例ではマスクＲＯＭと不揮発性メモリの２つだけを含む半導体装置の場合のみについて示してしているが、本発明は、この例に限定されるものではない。即ち、他の方式、他の種類のメモリを含む場合も同様に対処することができる。かかる場合にはノアゲートの入力を増やすことによって容易に対処することができる。
【００８８】
〈具体例３の効果〉
以上説明したように、具体例３によれば、具体例１及び具体例２の効果に加えて、本発明をＲＯＭ及び不揮発性メモリの両方を内蔵する半導体装置に対しても適用できるという効果を有する。
【図面の簡単な説明】
【図１】具体例１の回路図である。
【図２】具体例１の回路に於ける正常時の波形である。
【図３】具体例１の回路に於ける異状時の波形である。
【図４】具体例２の回路図である。
【図５】具体例２の回路に於ける正常時の波形である。
【図６】具体例２の回路に於ける異状時の波形である。
【図７】具体例３の構成のブロック図である。
【図８】従来技術の回路構成図である。
【符号の説明】
１ メモリセル部
２ センスアンプ
３ 動作判定部
４ インバータ
５ Ｄ型フリップフロップ
６ ＣＰＵ
ＶＤＤ 電源電圧
ＶＳＳ グランド電圧
ｎ０〜ｎ１２ Ｎチャネルタイプのトランジスタ
ｐ０〜ｐ１ Ｐチャネルタイプのトランジスタ
【発明の属する技術分野】
本発明は、半導体メモリのデータ破壊等を未然に防止するための半導体装置の誤動作防止回路に関する。
【０００２】
【従来の技術】
１チップマイクロコンピュータ等の半導体装置では、クロック入力として規格値以上の高周波信号を受け入れた時等に誤動作する場合がある。この誤動作によって内部に格納されているデータが破壊されたり、あるいは機密データが盗撮される等の不都合が発生する。このような不都合を未然に防止するための技術開発が進められている。
【０００３】
誤動作防止回路の一例について図を用いて説明する。
図８は、従来技術の回路構成図である。
（ａ）は、誤動作防止回路のブロック図を、（ｂ）は、コンデンサ１１１と抵抗１１２からなる高域通過回路の回路例を、（ｃ）は、インバータ１１３からなる増幅回路の回路例を、それぞれ表している。従来の技術では、半導体装置の内部に図に示すような誤動作防止回路が専用に設けられている。
【０００４】
図より、従来の誤動作防止回路は、クロック信号を受け入れると（ｂ）に示す高域通過回路１０１で微分する。この微分されたトリガパルス出力を（ｃ）に示す増幅回路１０２で増幅してデューティ比の小さいパルス列に変換する。ＣＰＵ１０３が、このパルス列の繰り返し周期（Ｔ０）を測定し、Ｔ０が所定の値よりも小さいとき、即ち、クロック信号の周波数が所定の値を越えているときにＣＰＵがリセットされ、誤動作が防止される構成を採用している。
【０００５】
あるいは又、半導体装置の温度上昇によってＣＰＵが誤動作しやすくなることに着目して、温度センサを用いて半導体装置の温度を測定し、半導体装置の温度が所定の温度を越えると冷却ファンを回転させて半導体装置を冷却させ、ＣＰＵの誤動作を防止する構成（例えば、特許文献１参照）等も公開されている。
【０００６】
【特許文献１】
特開平１０−３２６１２５号公報（１頁要約）
【０００７】
【発明が解決しようとする課題】
上記従来の半導体装置の誤動作防止回路では、半導体装置は、クロック周波数が所定の値以上になると誤動作する筈であると想定してＣＰＵがリセットされる。しかし、半導体装置が誤動作し始めるクロック周波数は、各装置毎に異なる筈である。従って、従来技術のようにクロック周波数が所定の値を越えると一律にＣＰＵがリセットされるのでは装置間のバラツキを吸収するためにＣＰＵをリセットするクロック周波数を必要以上に低く設定する必要があり好ましくない。
【０００８】
又、半導体装置の内部に備えるメモリのアクセス時間等は、装置の個体温度等によっても大きく異なるため従来技術のようにクロック周波数のみに着目していたのでは誤動作を完全に防止することはできない。この個体温度の問題を解決するために上記特許文献１のように冷却装置を備えたのでは半導体装置が大型、且つ、高価になってしまうため好ましくない。
従来の技術には、以上のような解決すべき課題が残されていた。
【０００９】
【課題を解決するための手段】
本発明は以上の点を解決するため次の構成を採用する。
〈構成１〉
本発明は、メモリ内部の所定の位置に設けられ、クロック信号に同期するプリチャージ信号に同期して放電動作を停止する第１の不揮発性メモリセルと、前記第１の不揮発性メモリセルに接続されている第１のビットラインに前記プリチャージ信号に同期して一定電圧を印加すると共に該電圧印加の停止後の前記第１の不揮発性メモリセルの放電動作に伴う前記第１のビットラインの電圧低下を検出する第１のセンスアンプと、前記メモリ内部の所定位置に設けられ、前記プリチャージ信号に同期して放電動作を開始する第２の不揮発性メモリセルと、前記第２の不揮発性メモリセルに接続されている第２のビットラインに一定電圧を印加し、前記第２の不揮発性メモリセルの放電動作の停止に伴う前記第２のビットラインの電圧上昇を検出する第２のセンスアンプと、次のクロック信号を検出する時点で前記第１のセンスアンプの検出電圧が設定電圧より大きいと誤動作防止信号を出力すると共に前記第２のセンスアンプの検出電圧が設定電圧より小さいと前記誤動作防止信号を出力する動作判定部と、を含むことを特徴とする半導体装置の誤動作防止回路。
【００１０】
〈構成２〉
請求項１に記載の半導体装置の誤動作防止回路において、前記第１及び第２の不揮発性メモリセルは、前記半導体装置の内部において、前記第１及び第２のセンスアンプから最も離れた位置に設けられることを特徴とする半導体装置の誤動作防止回路。
【００１１】
〈構成３〉
請求項１に記載の半導体装置の誤動作防止回路において、前記第１及び第２のビットラインには前記電圧の検出を所定の時間遅らせる遅延素子が挿入されることを特徴とする半導体装置の誤動作防止回路。
【００１３】
〈構成４〉
請求項１記載の半導体装置の誤動作防止回路において、前記動作判定部は、前記誤動作防止信号を前記半導体装置の備えるＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）に入力することを特徴とする半導体装置の誤動作防止回路。
【００１４】
〈構成５〉
請求項１記載の半導体装置の誤動作防止回路において、前記第１及び第２の不揮発性メモリセル、前記第１及び第２のセンスアンプ、前記動作判定部は、同一半導体の内部に組み込まれていることを特徴とする半導体装置の誤動作防止回路。
【００１５】
〈構成６〉
クロック信号に同期して動作するＣＰＵに接続される半導体装置に設けられる誤動作防止回路であって、直列接続された複数のメモリセルトランジスタから成り、前記クロック信号に同期するプリチャージ信号の入力でオン状態からオフ状態に切り換わる判定用メモリセル部と、該判定用メモリセル部に接続されているビットラインと、前記プリチャージ信号の供給で前記判定用メモリセル部のオフ状態時に前記ビットラインに電圧を印加し、前記オン状態に戻った時の該ビットラインの電圧変動を示す検知信号を出力するセンスアンプと、次のプリチャージ信号の供給直前に前記検知信号で示す電圧が設定値と相違すると、前記ＣＰＵにリセット信号を出力する動作判定部と、を含むことを特徴とする半導体装置の誤動作防止回路。
【００１６】
〈構成７〉
請求項６記載の半導体装置の誤動作防止回路において、前記判定用メモリセル部は、前記ビットラインと接地電位との間に直列に接続された複数のメモリセルトランジスタから成り、少なくとも一つのメモリセルトランジスタが前記プリチャージ信号の入力でオフ制御され、残りのメモリセルトランジスタが常時オン制御されていることを特徴とする半導体装置の誤動作防止回路。
〈構成８〉
請求項６記載の半導体装置の誤動作防止回路において、前記判定用メモリセル部は、前記センスアンプから最も離れた位置に設けられることを特徴とすることを特徴とする半導体装置の誤動作防止回路。
〈構成９〉
請求項６記載の半導体装置の誤動作防止回路において、前記ビットラインに、電圧の検出を所定の時間遅らせる遅延素子が挿入されることを特徴とする半導体装置の誤動作防止回路。
【００１７】
【発明の実施の形態】
上記従来の技術では、半導体装置の誤動作はクロック周波数が所定の値を越えたときに発生するものと推定し、量産した全ての装置について一律に誤動作の発生を推定するクロック周波数の値を定め、この値を越えるとＣＰＵを自動的にリセットしてデータ破壊等の大事故が発生するのを防止していた。
【００１８】
本発明では、半導体装置の誤動作は、クロック周波数のみならず装置の個体温度の上昇等によっても発生し、且つ、これら要因の誤動作発生に対する寄与率は、各装置毎に異なることを前提にする。更に、半導体装置の内部で最も誤動作しやすい部分は、メモリ部分であることを前提として対処する。メモリ部分はディジタル信号を受け入れて応答信号を出力するが、この応答信号の過渡特性が半導体装置の動作に大きく影響しているからである。
【００１９】
以上の前提に基づいて、以下のように対処する。
即ち、プログラムを格納する他のメモリセルと同一の構成を有する誤動作検出用のメモリセル部を半導体装置の内部で最も誤動作し易い状態に配置する。このメモリセル部を監視して誤動作の発生を検出する動作判定部をも同一半導体装置の内部に配置する。動作判定部が誤動作発生を検出したときに、その初期段階でＣＰＵをリセットし、半導体装置にデータ破壊等の大事故が発生するのを防止する。
【００２０】
かかる対処によって、装置毎に実際に誤動作が発生したときにその初期段階でＣＰＵをリセットしてしまう。従って、量産した装置全体のバラツキ等を考慮する必要が無くなるため半導体装置の可動範囲が広がる。又、上記メモリセル部や動作判定部は、他の部分と類似の回路構成なので特に製造プロセスを増加させることなく従来の製造プロセスそのままで製造することが可能でありコストアップに繋がることもない。
以下、本発明の実施の形態を具体例を用いて詳細に説明する。
【００２１】
〈具体例１の構成〉
図１は、具体例１の回路図である。
図１より具体例１の誤動作防止回路は、判定用のメモリセル部１と、センスアンプ２と、動作判定部３とを備える。ここでは一例として半導体装置の内部にＲＯＭ（Read Only Memory）が含まれている場合について説明する。
【００２２】
メモリセル部１は、ＲＯＭの記憶素子として用いられるｎ０〜ｎ１１まで１２個（一例）のＮチャネル型トランジスタが集積されている部分である。この部分は、半導体装置の誤動作を防止するために半導体装置の内部に新たに設けられた部分ではあるが、プログラムを格納する他のメモリセルと全く同様に構成される。センスアンプ２から最も離れた位置に配置されることが望ましい。
【００２３】
もし、半導体装置内部のレイアウトの都合によって最も離れた位置に配置することが困難であるときには、ビットライン中に遅延素子を配置して最も離れた位置に配置したのと等価な状態を作り出すことが望ましい。このセンスアンプ２から最も離れた部分に配置するのは、この状態でメモリセル部１が、最も誤動作し易くなるからである。この理由については後に動作の項で再度詳細に説明する。
【００２４】
トランジスタｎ０とトランジスタｎ９のゲートには、プリチャージ信号（ＰＲＣＢ）が入力され、トランジスタｎ１〜トランジスタｎ８とトランジスタｎ１０及びトランジスタｎ１１のゲートには電源電圧（ＶＤＤ）信号が印加される。即ち、トランジスタｎ０とトランジスタｎ９のゲートのみにプリチャージ信号（ＰＲＣＢ）が入力され、他のトランジスタのゲートには電源電圧（ＶＤＤ）信号が印加されることになる。この信号印加の組み合わせは固定的なものではなく半導体装置の機種毎に変更しても良い。
【００２５】
又、トランジスタｎ０のソースはグランド電圧（ＶＳＳ）に接続されトランジスタｎ０のドレインとトランジスタｎ１のソース、トランジスタｎ１ソースとトランジスタｎ２のドレイン、………以下同様にしてトランジスタｎ１１までが横並びに接続されたトランジスタ列を構成する。このトランジスタ列の先端であるトランジスタｎ１１のドレインがビットライン（ＢＬ）を介してセンスアンプ２に接続される。
【００２６】
センスアンプ２は、ビットライン（ＢＬ）のレベル変動を検出する部分であり、通常のメモリに用いられるセンスアンプと全く同様である。Ｐチャネル型トランジスタｐ１とＮチャネル型トランジスタｎ１２とでインバータが構成されている。
【００２７】
このインバータは、グランド電圧（ＶＳＳ）と電源電圧（ＶＤＤ）との間に配置され、その入力端子はビットライン（ＢＬ）に接続され、出力端子は動作判定部３に接続される。更に、入力端子（ビットラインと共通）にはＰチャネル型トランジスタｐ０を介してプリチャージ信号（ＰＲＣＢ）が入力される。
【００２８】
動作判定部３は、センスアンプ２の出力を受け入れてメモリセル部１の誤動作を検出する部分であり、通常上記他の構成部分と同様に同一半導体装置内に配置される。インバータ４とＤ型フリップフロップ５を備える。インバータ４はセンスアンプ２の出力信号を受け入れて、この出力信号の電圧レベルがインバータの閾値を越える時間帯のみハイレベルになるＳＡＯＵＴ信号に変換する部分である。
【００２９】
Ｄ型フリップフロップ５はＳＡＯＵＴ信号とクロック信号とを受け入れてＳＡＯＵＴ信号をクロック信号の立ち下がりエッジでラッチしてＨＦＣＬＫ信号を出力する部分である。このＨＦＣＬＫ信号がハイレベルで後に続くＣＰＵ６に入力されるとＣＰＵ６はリセットされる。
【００３０】
〈具体例１の動作〉
図２は、具体例１の回路に於ける正常時の波形である。
図の最上段から順番に、クロック信号波形（ＣＬＫ）、プリチャージ信号波形（ＰＲＣＢ）、ビットライン変動波形（ＢＬ）、インバータ４の出力波形（ＳＡＯＵＴ）、Ｄ型フリップフロップ５の出力波形（ＨＦＣＬＫ）、時刻Ｔを、それぞれ表している。
時刻順に従って具体例１の回路の正常な動作について説明する。
【００３１】
・時刻Ｔ１
クロック信号が立ち下がる。同時にプリチャージ信号（ＰＲＣＢ）がローレベル（以後Ｌレベルと記す）になる。従って、トランジスタｐ０（図１）がオンしてビットラインに電源電圧ＶＤＤが印加される。一方、時刻Ｔ１の直前の時刻までトランジスタｎ０〜トランジスタｎ１１の全てがオン状態であり、且つ、トランジスタｎ０〜トランジスタｎ１１からなるトランジスタ列の先端がグランド電圧ＶＳＳに接続され、アースされていたためビットラインが０電圧になっている。
【００３２】
しかし、時刻Ｔ１でトランジスタｎ０とトランジスタｎ９のゲートにプリチャージ信号のローレベルが印加されてトランジスタｎ０とトランジスタｎ９はオフする。従って、トランジスタｎ０〜トランジスタｎ１１からなるトランジスタ列は途中で切断されるため、ビットラインはオープン状態になる。その結果ビットラインの抵抗分、及びビットラインとグランド間の浮遊容量に依存する過渡応答に基づいて、ビットラインの電位は、電源電圧ＶＤＤに向かって上昇し始める。
【００３３】
・時刻Ｔ２
ビットラインの電圧が上昇し、インバータ４（図１）の閾値を越えるとインバータ４（図１）の出力（ＳＡＯＵＴ）は、ハイレベル（以後Ｈレベルと記す）まで一気に上昇する。
【００３４】
・時刻Ｔ３
プリチャージ信号がＨレベルに変化する。
従って、トランジスタｐ０はオフされ、且つトランジスタｎ０及びトランジスタｎ９は、オンされる。その結果、時刻Ｔ１から時刻Ｔ３の間にビットラインとグランド間の浮遊容量に蓄積された電荷は、ビットラインの抵抗分、及びビットラインとグランド間の浮遊容量に依存する過渡応答に基づいて放電を開始する。
【００３５】
・時刻Ｔ４
ビットラインの電圧が下降し、インバータ４（図１）の閾値を下回るとインバータ４（図１）の出力（ＳＡＯＵＴ）は、Ｌレベルまで一気に下降する。
【００３６】
・時刻Ｔ５
ビットラインの電圧はグランド電圧ＶＳＳまで下降し、時刻Ｔ１の直前の状態に戻ってクロック信号の１周期（ｔＰＲ１）の間にプリチャージの１周期を終了する。以後、同様の動作を繰り返す。その結果、Ｄ型フリップフロップ５（図１）はＳＡＯＵＴ信号をクロック信号の立ち下がりエッジでラッチしてもＨＦＣＬＫ信号はＬレベルになるので後に続くＣＰＵ６がリセットされることはない。
【００３７】
次に具体例１の回路の異状な動作について説明する。
図３は、具体例１の回路に於ける異状時の波形である。
図の最上段から順番に、クロック信号波形（ＣＬＫ）、プリチャージ信号波形（ＰＲＣＢ）、ビットライン変動波形（ＢＬ）、インバータ４の出力波形（ＳＡＯＵＴ）、Ｄ型フリップフロップ５の出力波形（ＨＦＣＬＫ）、時刻Ｔを、それぞれ表している。
時刻Ｔ２１までは正常に動作し、その後異状になったものと仮定して説明する。
【００３８】
・時刻Ｔ２１
クロック信号が立ち下がる。同時にプリチャージ信号（ＰＲＣＢ）がＬレベルになる。従って、トランジスタｐ０（図１）がオンしてビットラインに電源電圧ＶＤＤが印加される。直前時刻までトランジスタｎ０〜トランジスタｎ１１の全てがオン状態であり、且つ、トランジスタｎ０〜トランジスタｎ１１からなるトランジスタ列の先端がグランド電圧ＶＳＳに接続され、アースされていたためビットラインは０電圧になっている。
【００３９】
しかし、時刻Ｔ２１でトランジスタｎ０とトランジスタｎ９のゲートにプリチャージ信号のＬレベルが印加されてトランジスタｎ０とトランジスタｎ９はオフする。従って、トランジスタｎ０〜トランジスタｎ１１からなるトランジスタ列は途中で切断され、ビットラインはオープン状態になる。その結果ビットラインの抵抗分、及びビットラインとグランド間の浮遊容量に依存する過渡応答に基づいて、ビットラインの電圧は、電源電圧ＶＤＤに向かって上昇し始める。
【００４０】
・時刻Ｔ２２
ビットラインの電位が上昇し、インバータ４（図１）の閾値を越えるとインバータ４（図１）の出力（ＳＡＯＵＴ）は、Ｈレベルまで一気に上昇する。
・時刻Ｔ２３
ビットラインの電位が電源電圧ＶＤＤまで上昇する。
【００４１】
・時刻Ｔ２４
プリチャージ信号がＨレベルに変化する。
従って、トランジスタｐ０はオフされ、且つトランジスタｎ０及びトランジスタｎ９は、オンされる。その結果、時刻Ｔ２１から時刻Ｔ２３の間にビットラインとグランド間の浮遊容量に蓄積された電荷は、ビットラインの抵抗分、及びビットラインとグランド間の浮遊容量に依存する過渡応答に基づいて放電を開始する。
【００４２】
・時刻Ｔ２５
ビットラインの電圧が下降し、本来ならばインバータ４（図１）の閾値を下まわりインバータ４（図１）の出力（ＳＡＯＵＴ）は、Ｌレベルまで一気に下降している筈である。しかし、まだインバータ４（図１）の閾値を越える前にクロック信号が立ち下がる。同時にプリチャージ信号がＬレベルに変化する。従って、トランジスタｐ０（図１）がオンしてビットラインに電源電圧ＶＤＤが印加される。
【００４３】
直前時刻までトランジスタｎ０〜トランジスタｎ１１の全てがオン状態であり、且つ、トランジスタｎ０〜トランジスタｎ１１からなるトランジスタ列の先端がグランド電圧ＶＳＳに接続されていたため、本来ならばビットラインが０電圧になっている筈である。
【００４４】
ここでは、異状状態が発生しているため０電圧まで降下していないが、時刻Ｔ２５でトランジスタｎ０とトランジスタｎ９のゲートにプリチャージ信号のＬレベルが印加されてトランジスタｎ０とトランジスタｎ９はオフする。従って、トランジスタｎ０〜トランジスタｎ１１からなるトランジスタ列は途中で切断されることになる。即ち、ビットラインはオープン状態になる。その結果ビットラインの抵抗分、及びビットラインとグランド間の浮遊容量に依存する過渡応答に基づいて、ビットラインの電圧は、電源電圧ＶＤＤに向かって上昇し始める。
【００４５】
・時刻Ｔ２６
ビットラインの電位が電源電圧ＶＤＤまで上昇する。
・時刻Ｔ２７
プリチャージ信号がＨレベルに変化する。
従って、トランジスタｐ０はオフされ、且つトランジスタｎ０及びトランジスタｎ９は、オンされる。その結果、時刻Ｔ２５から時刻Ｔ２６の間にビットラインとグランド間の浮遊容量に蓄積された電荷は、ビットラインの抵抗分、及びビットラインとグランド間の浮遊容量に依存する過渡応答に基づいて放電を開始する。以後、同様の動作を繰り返す。
【００４６】
従って、Ｄ型フリップフロップ５（図１）の出力（ＨＦＣＬＫ）は時刻Ｔ２５でＨレベルに変化した後、そのままＨハイレベルを維持し続ける。この信号が請求項中の誤動作防止信号である。その結果ＣＰＵ６（図１）はリセット状態が続き動作停止する。
【００４７】
ビットラインの電圧が、電源電圧ＶＤＤまで上昇した後１クロック周期（ｔＲＰ）内にインバータ４（図１）の閾値を下回るまで下降しないために異状状態が発生している。この主な原因としては次の３つの要因等を挙げることができる。
【００４８】
・要因１
クロック周波数が変化して高くなったなったためクロック周期（ｔＰＲ２）が短くなりビットラインとグランド間の浮遊容量に蓄積された電荷が十分放電される前に次の周期が開始してしまう。
・要因２
装置の個体温度が上昇してビットラインとグランド間の浮遊容量が大きくなり蓄積される電荷量が大きくなっているため電荷が十分放電される前に次の周期が開始してしまう。
【００４９】
以上の説明では、メモリセル部１（図１）の半導体装置内での配置位置については触れていない。メモリセル部１（図１）がセンスアンプ２（図１）から最も遠い位置に配置されるとビットラインが長くなるためビットラインとグランド間の浮遊容量及びビットラインの抵抗が共に大きくなる。その結果ビットライン変動波形（ＢＬ）の過渡応答が緩慢になり、上記異状状態が発生しやすくなる。従って、半導体装置を保護するための安全率が高くなる。
【００５０】
これに反して、メモリセル部１（図１）がセンスアンプに隣接して配置された場合等に於いてはビットラインが短いためビットラインとグランド間の浮遊容量及びビットラインの抵抗が小さくなる。その結果ビットライン変動波形（ＢＬ）の過渡応答が急峻になり、上記異状状態が発生しにくくなる。これでは、メモリセル部１（図１）が半導体装置全体を防護することができなくなる。かかる場合にはビットライン中に簡単なパルス遅延素子を挿入して上記異状状態が発生し易い状態を作り出す必要がある。この遅延素子は抵抗と容量を用いて簡単に構成することができる。
【００５１】
〈具体例１の効果〉
以上説明したように、誤動作し易い状態に構成したメモリセル部を半導体装置の内部に配置する。このメモリセル部を監視して誤動作の発生を検出する動作判定部をも同一半導体装置の内部に配置する。動作判定部が誤動作発生を検出したときに、その初期段階でＣＰＵをリセットすることによって以下の効果を得る。
１、半導体装置のデータ破壊等の大事故が発生するのを防止することができる。
２、量産した装置全体のバラツキ等を考慮する必要が無くなるため半導体装置の可動範囲を広げることができる。
３、上記メモリセル部や動作判定部は、他の部分と類似の回路構成なので特に製造プロセスを増加させることなく従来の製造プロセスそのままで製造することが可能でありコストアップに繋がることもない、という効果を得る。
【００５２】
〈具体例２の構成〉
具体例２では、本発明を不揮発性メモリを内蔵する半導体装置に適用する場合について説明する。
図４は、具体例２の回路図である。
図４より具体例２の半導体装置の誤動作防止回路は、メモリセル部１６、１７と、センスアンプ１８、１９と、動作判定部１１とを備える。ここでは一例として半導体装置の内部にＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）が含まれている場合について説明する。
【００５３】
メモリセル部１６は、ライトデータを格納する部分であり、半導体装置の誤動作を検出するために半導体装置の内部に新たに設けられた部分ではあるが、プログラムを格納する他のメモリセルと全く同様に構成される。センスアンプ１８から最も離れた位置に配置されることが望ましい。もし、半導体装置内部のレイアウトの都合によって最も離れた位置に配置することが困難であるときには、ビットライン中に遅延素子を配置して最も離れた位置に配置したのと等価な状態を作り出すことが望ましい。このセンスアンプ１８から最も離れた部分に配置するのは、この状態でメモリセル部１６が、最も誤動作し易くなるからである。
【００５４】
メモリセル部１６は、トランジスタｎｈ０とトランジスタｎｍ０とを備える。トランジスタｎｈ０は高耐圧のＮチャネルトランジスタである。トランジスタｎｍ０はフローティングトンネルオキサイド型のＥＥＰＲＯＭメモリセルであり、ゲートをＬレベル、ドレインを高電圧レベルにして一定時間保持したときライト状態になり、逆にゲートを高電圧レベル、ドレインをＬレベルにしたとき消去状態になる。
【００５５】
トランジスタｎｈ０のドレインには高電圧又はＬレベルの信号が印加される。又、このドレインは、ビットラインＢＬ１０に接続されている。このトランジスタｎｈ０のソースはトランジスタｎｍ０のドレインと接続されている。トランジスタｎｍ０のソースはグランド電圧（ＶＳＳ）に接続されている。又トランジスタｎｈ０のゲートにはＳＧＣＮＴ信号が入力されトランジスタｎｍ０のゲートにはＣＧＣＮＴ信号が入力される。
【００５６】
メモリセル部１７は、消去データを格納する部分であり、半導体装置の誤動作を検出するために半導体装置の内部に新たに設けられた部分ではあるが、他のメモリセルと全く同様に構成される。センスアンプ１９から最も離れた位置に配置されることが望ましい。もし、半導体装置内部のレイアウトの都合によって最も離れた位置に配置することが困難であるときには、ビットライン中に遅延素子を配置して最も離れた位置に配置したのと等価な状態を作り出すことが望ましい。このセンスアンプ１９から最も離れた部分に配置するのは、この状態でメモリセル部１７が、最も誤動作し易くなるからである。
【００５７】
メモリセル部１７は、トランジスタｎｈ１とトランジスタｎｍ１とを備える。トランジスタｎｈ１は高耐圧のＮチャネルトランジスタである。トランジスタｎｍ１はフローティングトンネルオキサイド型のＥＥＰＲＯＭメモリセルであり、ゲートをＬレベル、ドレインを高電圧レベルにして一定時間保持したときライト状態になり、逆にゲートを高電圧レベル、ドレインをＬレベルにしたとき消去状態になる。
【００５８】
トランジスタｎｈ１のドレインには高電圧又はＬレベルの信号が印加される。又、そのドレインは、ビットラインＢＬ１１に接続されている。このトランジスタｎｈ１のソースはトランジスタｎｍ１のドレインと接続されている。トランジスタｎｍ１のソースはグランド電圧（ＶＳＳ）に接続されている。又トランジスタｎｈ１のゲートにはＳＧＣＮＴ信号が入力されトランジスタｎｍ１のゲートにはＣＧＣＮＴ信号が入力される。
【００５９】
センスアンプ１８は、ビットラインＢＬ１０のレベル変動を検出する部分であり、通常のメモリに用いられるセンスアンプと全く同様である。電源電圧レベルのＰチャネルトランジスタｐ０とプルアップ抵抗Ｒ０とシュミットトリガ型のインバータ２１とを備える。トランジスタｐ０のドレインには電源電圧（ＶＤＤ）の１／２が印加され、そのソースはビットラインＢＬ１０に接続される。プルアップ抵抗Ｒ０は、ビットラインＢＬ１０を電源電圧ＶＤＤにプルアップしている。又インバータ２１は、ビットラインＢＬ１０の電圧変動を増幅し、この出力信号の電圧レベルがインバータの閾値を越える時間帯のみハイレベルになるＳＡＯＵＴ信号に変換する部分である。
【００６０】
センスアンプ１９は、ビットラインＢＬ１１のレベル変動を検出する部分であり、通常のメモリに用いられるセンスアンプと全く同様である。電源電圧レベルのＰチャネルトランジスタｐ１とプルアップ抵抗Ｒ１とシュミットトリガ型のインバータ２２とを備える。トランジスタｐ１のドレインには電源電圧（ＶＤＤ）の１／２が印加され、そのソースはビットラインＢＬ１１に接続される。プルアップ抵抗Ｒ１は、ビットラインＢＬ１１を電源電圧ＶＤＤにプルアップしている。又インバータ２２は、ビットラインＢＬ１１の電圧変動を増幅し、この出力信号の電圧レベルがインバータの閾値を越える時間帯のみハイレベルになるＳＡＯＵＴ１信号に変換する部分である。
【００６１】
動作判定部１１は、センスアンプ１８及びセンスアンプ１９の出力を受け入れてメモリセル部１６及びメモリセル部１７の誤動作を検出する部分であり、通常上記他の構成部分と同様に同一半導体装置内に配置される。インバータ１２と、ノアゲート１３と、インバータ１４と、Ｄ型フリップフロップ１５とを備える。インバータ１２はセンスアンプ１８の出力信号を受け入れて反転し、ＳＡＯＵＴ０としてノアゲート１３の一方の入力端子に転送する。
【００６２】
ノアゲート１３は、一方の入力端子に、ＳＡＯＵＴ０を、他方の入力端子にセンスアンプ１８の出力信号であるＳＡＯＵＴ１を、それぞれ受け入れてノア演算して出力する。インバータ１４は、ノアゲート１３の出力を反転してＤ型フリップフロップ１５へ転送する。
Ｄ型フリップフロップ１５はインバータ１４の出力信号とクロック信号とを受け入れてインバータ１４の出力信号をクロック信号の立ち下がりエッジでラッチしてＨＦＣＬＫ信号を出力する部分である。このＨＦＣＬＫ信号がＨレベルで後に続くＣＰＵ６に入力されるとＣＰＵ６はリセットされる。
【００６３】
〈具体例２の動作〉
本具体例では一例として半導体装置の内部にＥＥＰＲＯＭが含まれている。ＥＥＰＲＯＭに書き込みする場合には通常内蔵タイマ等で時間設定がなされるので誤動作は発生しにくい。そこで、ここでは、読み出し時の動作のみについて説明する。
尚、読み出し時には制御信号ＢＵＳＹ（図４）によって高耐圧のＮチャネルトランジスタｎｈ８とｎｈ９（共に図４）はオンされ、制御信号ＳＧＣＮＴによって、トランジスタｎｈ０とｎｈ１（共に図４）はオンされている。又、予めトランジスタｎｍ０はオン（書き込み状態）にｎｍ１はオフ（消去状態）に設定されいる。
【００６４】
図５は、具体例２の回路に於ける正常時の波形である。
図の最上段から順番に、クロック信号波形（ＣＬＫ）、プリチャージ信号波形（ＰＲＣＢ）、ビットライン変動波形（ＢＬ−１０）、インバータ１２の出力波形（ＳＡＯＵＴ０）、ビットライン変動波形（ＢＬ−１１）、インバータ２２の出力波形（ＳＡＯＵＴ１）、Ｄ型フリップフロップ５の出力波形（ＨＦＣＬＫ）、時刻Ｔを、それぞれ表している。
時刻順に従って具体例１の回路の正常な動作について説明する。
【００６５】
・時刻Ｔ３１
クロック信号が立ち下がる。同時にプリチャージ信号（ＰＲＣＢ）がＬレベルになる。従って、トランジスタｐ０（図４）とトランジスタｐ１（図４）がオンしてビットラインＢＬ０とビットラインＢＬ１に電源電圧ＶＤＤの１／２が印加される。直前時刻までは、トランジスタｎｈ０及びトランジスタｎｍ０（共に図４）がオン状態なのでトランジスタｎｍ０のソースがグランド電圧ＶＳＳに接続され、アースされていたためビットラインＢＬ−１０は０電圧である。又、直前時刻までは、トランジスタｎｈ１（図４）はオン、トランジスタｎｍ１（図４）がオフ状態なのでビットラインＢＬ−１１はプルアップ抵抗Ｒ１を介して電源電圧ＶＤＤにプルアップされている。
【００６６】
そこで、時刻Ｔ３１でビットラインＢＬ１０の電圧は、電源電圧（ＶＤＤ）の１／２に向かって、ビットラインの抵抗分、及びビットラインとグランド間の浮遊容量に依存する過渡応答に基づいて上昇し始める。
又、ビットラインＢＬ−１１の電圧は、電源電圧（ＶＤＤ）の１／２に向かってビットラインの抵抗分、及びビットラインとグランド間の浮遊容量に依存する過渡応答に基づいて下降し始める。
【００６７】
・時刻Ｔ３２
ビットラインＢＬ−１０の電圧が上昇し、インバータ２１（図４）の閾値を越えるとインバータ１２（図４）の出力ＳＡＯＵＴ０は、Ｈレベルまで一気に上昇する。
又、ビットラインＢＬ−１１の電圧が下降し、インバータ２２（図４）の閾値を下回るとインバータ２２の出力ＳＡＯＵＴ１は、Ｈレベルまで一気に上昇する。
【００６８】
・時刻Ｔ３３
プリチャージ信号がＨレベルに変化する。
従って、トランジスタｐ０、トランジスタｐ１はオフされる。その結果、ビットラインＢＬ−１０とグランド間の浮遊容量に時刻Ｔ１から時刻Ｔ３の間に蓄積された電荷は、ビットラインＢＬ−１０の抵抗分、及びビットラインとグランド間の浮遊容量に依存する過渡応答に基づいて放電が開始される。
又、ビットラインＢＬ−１１とグランド間の浮遊容量には、ビットラインとグランド間の浮遊容量に依存する過渡応答に基づいて充電が開始される。
【００６９】
・時刻Ｔ３４
ビットラインＢＬ−１０の電圧が下降し、インバータ２１（図４）の閾値を下回るとインバータ１２（図４）の出力（ＳＡＯＵＴ０）は、Ｌレベルまで一気に下降する。
又、ビットラインＢＬ−１１の電圧が上昇し、インバータ２２（図４）の閾値を越えるとインバータ２２（図４）の出力（ＳＡＯＵＴ１）は、Ｌレベルまで一気に下降する。
【００７０】
・時刻Ｔ３５
ビットラインＢＬ−１０の電圧はグランド電圧ＶＳＳまで下降し、ビットラインＢＬ−１１の電圧も電源電圧（ＶＤＤ）まで上昇し、時刻Ｔ３１の直前の状態に戻ってクロック信号の１周期（ｔＰＲ３）の間にプリチャージの１周期を終了する。以後、同様の動作を繰り返す。その結果、Ｄ型フリップフロップ１５（図４）インバータ１４（図４）の出力をクロック信号の立ち下がりエッジでラッチしてもＨＦＣＬＫ信号はＬレベルになるので後に続くＣＰＵ６がリセットされることはない。
【００７１】
次に具体例２の回路の異状な動作について説明する。
図６は、具体例２の回路に於ける異状時の波形である。
図の最上段から順番に、クロック信号波形（ＣＬＫ）、プリチャージ信号波形（ＰＲＣＢ）、ビットライン変動波形（ＢＬ−１０）、インバータ１２の出力波形（ＳＡＯＵＴ０）、ビットライン変動波形（ＢＬ−１１）、インバータ２２の出力波形（ＳＡＯＵＴ１）、Ｄ型フリップフロップ５の出力波形（ＨＦＣＬＫ）、時刻Ｔを、それぞれ表している。時刻Ｔ４１までは正常に動作し、その後異状になったものと仮定して説明する。
時刻順に従って具体例２の回路の異状時の動作について説明する。
【００７２】
・時刻Ｔ４１
クロック信号が立ち下がる。同時にプリチャージ信号（ＰＲＣＢ）がＬレベルになる。従って、トランジスタｐ０（図４）とトランジスタｐ１（図４）がオンしてビットラインＢＬ０とビットラインＢＬ１に電源電圧ＶＤＤの１／２が印加される。直前時刻まではトランジスタｎｈ０及びトランジスタｎｍ０（共に図４）がオン状態なので、トランジスタｎｍ０のソースがグランド電圧ＶＳＳに接続され、アースされていたためビットラインＢＬ−１０は０電圧である。又、直前時刻まではトランジスタｎｈ１（図４）はオン、トランジスタｎｍ１（図４）がオフ状態なので、ビットラインＢＬ−１１はプルアップ抵抗Ｒ１を介して電源電圧ＶＤＤにプルアップされている。
【００７３】
そこで、時刻Ｔ４１でビットラインＢＬ１０の電圧は、電源電圧（ＶＤＤ）の１／２に向かって、ビットラインの抵抗分、及びビットラインとグランド間の浮遊容量に依存する過渡応答に基づいて上昇し始める。
又、ビットラインＢＬ−１１の電圧は、電源電圧（ＶＤＤ）の１／２に向かってビットラインの抵抗分、及びビットラインとグランド間の浮遊容量に依存する過渡応答に基づいて下降し始める。
【００７４】
・時刻Ｔ４２
ビットラインＢＬ−１０の電圧が上昇し、インバータ２１（図４）の閾値を越えるとインバータ１２（図４）の出力ＳＡＯＵＴ０は、Ｈレベルまで一気に上昇する。
又、ビットラインＢＬ−１１の電圧が下降し、インバータ２２（図４）の閾値を下回るとインバータ２２の出力ＳＡＯＵＴ１は、Ｈレベルまで一気に上昇する。
【００７５】
・時刻Ｔ４３
プリチャージ信号がＨレベルに変化する。
従って、トランジスタｐ０、トランジスタｐ１はオフされる。その結果、ビットラインＢＬ−１０とグランド間の浮遊容量に時刻Ｔ１から時刻Ｔ３の間に蓄積された電荷は、ビットラインＢＬ−１０の抵抗分、及びビットラインとグランド間の浮遊容量に依存する過渡応答に基づいて放電が開始される。
又、ビットラインＢＬ−１１とグランド間の浮遊容量には、ビットラインとグランド間の浮遊容量に依存する過渡応答に基づいて充電が開始される。
【００７６】
・時刻Ｔ４４
ビットラインＢＬ−１０の電圧が下降し、本来ならばインバータ２１（図４）の閾値を下まわりインバータ２１の出力は、Ｌレベルまで一気に下降している筈である。しかし、まだインバータ２１の閾値を下回る前にクロック信号が立ち下がる。同時にプリチャージ信号がＬレベルに変化する。その結果ビットラインＢＬ−１０の抵抗分、及びビットラインとグランド間の浮遊容量に依存する過渡応答に基づいて、ビットラインＢＬ−１０の電圧は、電源電圧ＶＤＤ１／２に向かって上昇し始める。
【００７７】
又、ビットラインＢＬ−１１の電位が上昇し、本来ならばインバータ２２（図４）の閾値を越えインバータ２２の出力は、Ｌレベルまで一気に下降している筈である。しかし、まだインバータ２２の閾値を越える前にクロック信号が立ち下がる。同時にプリチャージ信号がＬレベルに変化する。その結果ビットラインＢＬ−１１の抵抗分、及びビットラインとグランド間の浮遊容量に依存する過渡応答に基づいて、ビットラインＢＬ−１１の電圧は、電源電圧ＶＤＤ１／２に向かって下降し始める。
【００７８】
以下、同様の動作を繰り返す。従って、Ｄ型フリップフロップ５（図１）の出力（ＨＦＣＬＫ）は時刻Ｔ４４でＨレベルに変化した後、そのままＨハイレベルを維持し続ける。その結果ＣＰＵ６（図１）はリセット状態が続き動作停止する。
【００７９】
上記異状状態の主な原因としては具体例１と同様に次の３つの要因等を挙げることができる。
・要因１
クロック周波数が変化して高くなったためクロック周期（ｔＰＲ２）が短くなりビットラインとグランド間の浮遊容量に蓄積された電荷が十分放電される前に、あるいは又、浮遊容量に電荷が十分充電される前に、次の周期が開始してしまう。
【００８０】
・要因２
装置の個体温度が上昇してビットラインとグランド間の浮遊容量が大きくなり蓄積される電荷量が大きくなっているため電荷が十分放電される前に、あるいは又、浮遊容量に電荷が十分充電される前に、次の周期が開始してしまう。
【００８１】
メモリセル部の半導体装置内での配置位置についても具体例１と同様にメモリセル部がセンスアンプから最も遠い位置に配置されることが好ましい。
更に、メモリセル部がセンスアンプ隣接して配置された場合等に於いてはビットライン中に簡単なパルス遅延素子を挿入することが好ましいことも具体例１と同様である。
【００８２】
尚、以上の説明では、半導体装置に内蔵されるメモリをＥＥＰＲＯＭに限定して説明したが、本発明は、この例に限定されるものではない、即ち、不揮発性メモリであればＥＥＰＲＯＭに限らずフラッシュメモリ等であっても良い。
【００８３】
〈具体例２の効果〉
以上説明したように、具体例２によれば、具体例１の効果に加えて、本発明を不揮発性メモリを内蔵する半導体装置に対しても適用できるという効果を有する。
【００８４】
〈具体例３〉
具体例３では、ＲＯＭ及び不揮発性メモリを内蔵する半導体装置に適用した場合について説明する。
図７は、具体例３の構成のブロック図である。
図７より具体例３の半導体装置の誤動作防止回路は、具体例１の回路３１と具体例２の回路３２と、ノアゲート３３と、インバータ３４と、ＣＰＵ３５とを備える。
【００８５】
具体例１の回路３１は、上記具体例１で説明したメモリセル部１と、センスアンプ２と、動作判定部３とを含む具体例１の誤動作防止回路である。
具体例２の回路３２は、上記具体例２で説明したメモリセル部１６及び１７と、センスアンプ１８及び１９と、動作判定部１１とを含む具体例２の誤動作防止回路である。
【００８６】
既に説明したように、ＲＯＭを内蔵する具体例１の回路３１は、正常動作時には、ＬレベルのＨＦＣＬＫＡ信号を出力する。同様に不揮発性メモリを内蔵する具体例２の回路３２も、正常動作時には、ＬレベルのＨＦＣＬＫＢ信号を出力する。従って、ＣＰＵ３５のリセット入力はＬレベルになりリセットされない。
一方、異状時には、ＨＦＣＬＫＡ信号及びＨＦＣＬＫＢ信号の少なくとも１つの信号がＨレベルになる。従って、ＣＰＵのリセット入力はＨレベルになりリセットされる。その結果、プログラム暴走等の大事故が発生するのを防止することができる。
【００８７】
以上説明した例ではマスクＲＯＭと不揮発性メモリの２つだけを含む半導体装置の場合のみについて示してしているが、本発明は、この例に限定されるものではない。即ち、他の方式、他の種類のメモリを含む場合も同様に対処することができる。かかる場合にはノアゲートの入力を増やすことによって容易に対処することができる。
【００８８】
〈具体例３の効果〉
以上説明したように、具体例３によれば、具体例１及び具体例２の効果に加えて、本発明をＲＯＭ及び不揮発性メモリの両方を内蔵する半導体装置に対しても適用できるという効果を有する。
【図面の簡単な説明】
【図１】具体例１の回路図である。
【図２】具体例１の回路に於ける正常時の波形である。
【図３】具体例１の回路に於ける異状時の波形である。
【図４】具体例２の回路図である。
【図５】具体例２の回路に於ける正常時の波形である。
【図６】具体例２の回路に於ける異状時の波形である。
【図７】具体例３の構成のブロック図である。
【図８】従来技術の回路構成図である。
【符号の説明】
１ メモリセル部
２ センスアンプ
３ 動作判定部
４ インバータ
５ Ｄ型フリップフロップ
６ ＣＰＵ
ＶＤＤ 電源電圧
ＶＳＳ グランド電圧
ｎ０〜ｎ１２ Ｎチャネルタイプのトランジスタ
ｐ０〜ｐ１ Ｐチャネルタイプのトランジスタ
Claims (9)
- メモリ内部の所定の位置に設けられ、クロック信号に同期するプリチャージ信号に同期して放電動作を停止する第１の不揮発性メモリセルと、
前記第１の不揮発性メモリセルに接続されている第１のビットラインに前記プリチャージ信号に同期して一定電圧を印加すると共に該電圧印加の停止後の前記第１の不揮発性メモリセルの放電動作に伴う前記第１のビットラインの電圧低下を検出する第１のセンスアンプと、
前記メモリ内部の所定位置に設けられ、前記プリチャージ信号に同期して放電動作を開始する第２の不揮発性メモリセルと、
前記第２の不揮発性メモリセルに接続されている第２のビットラインに一定電圧を印加し、前記第２の不揮発性メモリセルの放電動作の停止に伴う前記第２のビットラインの電圧上昇を検出する第２のセンスアンプと、
次のクロック信号を検出する時点で前記第１のセンスアンプの検出電圧が設定電圧より大きいと誤動作防止信号を出力すると共に前記第２のセンスアンプの検出電圧が設定電圧より小さいと前記誤動作防止信号を出力する動作判定部と、
を含むことを特徴とする半導体装置の誤動作防止回路。 - 請求項１に記載の半導体装置の誤動作防止回路において、
前記第１及び第２の不揮発性メモリセルは、
前記半導体装置の内部において、前記第１及び第２のセンスアンプから最も離れた位置に設けられることを特徴とする半導体装置の誤動作防止回路。 - 請求項１に記載の半導体装置の誤動作防止回路において、
前記第１及び第２のビットラインには前記電圧の検出を所定の時間遅らせる遅延素子が挿入されることを特徴とする半導体装置の誤動作防止回路。 - 請求項１記載の半導体装置の誤動作防止回路において、
前記動作判定部は、前記誤動作防止信号を前記半導体装置の備えるＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）に入力することを特徴とする半導体装置の誤動作防止回路。 - 請求項１記載の半導体装置の誤動作防止回路において、
前記第１及び第２の不揮発性メモリセル、前記第１及び第２のセンスアンプ、前記動作判定部は、同一半導体の内部に組み込まれていることを特徴とする半導体装置の誤動作防止回路。 - クロック信号に同期して動作するＣＰＵに接続される半導体装置に設けられる誤動作防止回路であって、
直列接続された複数のメモリセルトランジスタから成り、前記クロック信号に同期するプリチャージ信号の入力でオン状態からオフ状態に切り換わる判定用メモリセル部と、
該判定用メモリセル部に接続されているビットラインと、
前記プリチャージ信号の供給で前記判定用メモリセル部のオフ状態時に前記ビットラインに電圧を印加し、前記オン状態に戻った時の該ビットラインの電圧変動を示す検知信号を出力するセンスアンプと、
次のプリチャージ信号の供給直前に前記検知信号で示す電圧が設定値と相違すると、前記ＣＰＵにリセット信号を出力する動作判定部と、
を含むことを特徴とする半導体装置の誤動作防止回路。 - 請求項６記載の半導体装置の誤動作防止回路において、
前記判定用メモリセル部は、前記ビットラインと接地電位との間に直列に接続された複数のメモリセルトランジスタから成り、少なくとも一つのメモリセルトランジスタが前記プリチャージ信号の入力でオフ制御され、残りのメモリセルトランジスタが常時オン制御されていることを特徴とする半導体装置の誤動作防止回路。 - 請求項６記載の半導体装置の誤動作防止回路において、
前記判定用メモリセル部は、前記センスアンプから最も離れた位置に設けられることを特徴とすることを特徴とする半導体装置の誤動作防止回路。 - 請求項６記載の半導体装置の誤動作防止回路において、
前記ビットラインに、電圧の検出を所定の時間遅らせる遅延素子が挿入されることを特徴とする半導体装置の誤動作防止回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002296165A JP3692418B2 (ja) | 2002-10-09 | 2002-10-09 | 半導体装置の誤動作防止回路 |
| US10/420,743 US6795356B2 (en) | 2002-10-09 | 2003-04-23 | Wrong operation preventing circuit in semiconductor unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002296165A JP3692418B2 (ja) | 2002-10-09 | 2002-10-09 | 半導体装置の誤動作防止回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004133983A JP2004133983A (ja) | 2004-04-30 |
| JP3692418B2 true JP3692418B2 (ja) | 2005-09-07 |
Family
ID=32064134
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002296165A Expired - Fee Related JP3692418B2 (ja) | 2002-10-09 | 2002-10-09 | 半導体装置の誤動作防止回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6795356B2 (ja) |
| JP (1) | JP3692418B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5163863B2 (ja) * | 2006-12-14 | 2013-03-13 | セイコーエプソン株式会社 | クロック信号発生装置 |
| JP6309258B2 (ja) * | 2013-12-09 | 2018-04-11 | エイブリック株式会社 | データ読出装置及び半導体装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0793028B2 (ja) | 1984-12-22 | 1995-10-09 | 日本テキサス・インスツルメンツ株式会社 | 半導体記憶装置 |
| JPH0443436A (ja) | 1990-06-08 | 1992-02-13 | Fujitsu Ltd | マイクロプロセッサを有する装置 |
| JPH0668684A (ja) | 1991-02-08 | 1994-03-11 | Hitachi Ltd | 半導体記憶装置 |
| JPH07244537A (ja) | 1994-03-08 | 1995-09-19 | Fuji Electric Co Ltd | クロック監視機能を備える情報処理装置 |
| JPH08230651A (ja) | 1995-02-25 | 1996-09-10 | Mazda Motor Corp | 車両の制御装置 |
| KR100206887B1 (ko) | 1995-12-31 | 1999-07-01 | 구본준 | 프로그램 오동작 방지를 위한 씨피유 |
| JPH10326125A (ja) | 1997-05-23 | 1998-12-08 | Hitachi Ltd | 電子機器 |
| JP2000215680A (ja) * | 1999-01-21 | 2000-08-04 | Mitsubishi Electric Corp | メモリ制御回路 |
-
2002
- 2002-10-09 JP JP2002296165A patent/JP3692418B2/ja not_active Expired - Fee Related
-
2003
- 2003-04-23 US US10/420,743 patent/US6795356B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6795356B2 (en) | 2004-09-21 |
| JP2004133983A (ja) | 2004-04-30 |
| US20040071027A1 (en) | 2004-04-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN108320773B (zh) | 自动设时复位脉冲生成器及具有脉冲生成器的存储器装置 | |
| US6201731B1 (en) | Electronic memory with disturb prevention function | |
| US8923085B2 (en) | Low-pin-count non-volatile memory embedded in a integrated circuit without any additional pins for access | |
| EP2381450B1 (en) | Semiconductor memory | |
| US9136006B2 (en) | Method and device for reducing coupling noise during read operation | |
| US9147501B2 (en) | Retention logic for non-volatile memory | |
| US7391648B2 (en) | Low voltage sense amplifier for operation under a reduced bit line bias voltage | |
| KR100395770B1 (ko) | 시스템의 부트-업 메모리로서 사용 가능한 불휘발성플래시 메모리 장치 및 그의 동작 방법 | |
| US20150348641A1 (en) | Semiconductor memory device with power interruption detection and reset circuit | |
| EP3384497B1 (en) | Low power sense amplifier for a flash memory system | |
| KR20160054238A (ko) | 비휘발성 메모리 장치 및 그의 구동 방법 | |
| US8243528B2 (en) | Erase method of flash device | |
| KR20110088112A (ko) | 반도체 메모리 장치 및 그 제어 방법 | |
| JP3692418B2 (ja) | 半導体装置の誤動作防止回路 | |
| JP4822620B2 (ja) | 半導体集積回路 | |
| US8174919B2 (en) | Apparatus and method for increasing data line noise tolerance | |
| US6894939B2 (en) | Data processor, semiconductor memory device and clock frequency detecting method | |
| KR101943905B1 (ko) | 반도체 장치 및 메모리 장치 | |
| KR20170038258A (ko) | 이이피롬의 센싱회로 및 데이터버스 회로 | |
| JPH1166875A (ja) | 半導体記憶回路 | |
| KR102511902B1 (ko) | 리드 디스터브가 억제되는 불휘발성 메모리 소자 | |
| KR101093625B1 (ko) | 비휘발성 메모리 및 이의 버추얼 네가티브 리드 동작방법 | |
| KR102535182B1 (ko) | 반도체 장치 | |
| JPH04245316A (ja) | マイクロ・コンピュータ | |
| JPH1173249A (ja) | 電源電圧検出回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7426 Effective date: 20021126 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20021219 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20021126 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20030212 |
|
| A871 | Explanation of circumstances concerning accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A871 Effective date: 20030813 |
|
| A975 | Report on accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A971005 Effective date: 20030829 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20031007 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20031205 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041005 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041126 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050524 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050531 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080701 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090701 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090701 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100701 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100701 Year of fee payment: 5 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100701 Year of fee payment: 5 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100701 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110701 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120701 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120701 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130701 Year of fee payment: 8 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |