JPH07244537A - クロック監視機能を備える情報処理装置 - Google Patents

Abstract

(57)【要約】 【目的】クロック周波数の低下及び上昇の両方向が検出
可能なクロック監視回路及び情報処理装置全体を待機状
態または停止状態にし、不安定なクロック動作による情
報処理装置の不安定動作を除去する。 【構成】クロック監視機能は、被監視クロック信号ａの
エッジを検出する第１エッジ検出回路１と、この第１エ
ッジ検出回路１の第１検出信号ｂにもとづき、２次クロ
ック信号ｃを発生するクロック発生手段２と、このクロ
ック発生手段２の２次クロック信号ｃのエッジを検出す
る第２エッジ検出回路３と、この第２エッジ検出回路３
の第２検出信号ｄでリセットされる第２タイマ４と、を
備え、第２検出信号ｄの間隔が、第２タイマ設定時間T2
を超過することで異常検出信号ｅを検出する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、情報処理装置が動作す
るクロックの監視回路およびその情報処理装置の異常処
理に関わるクロック監視機能を備える情報処理装置に関
する。

【０００２】

【従来の技術】中央処理装置(CPU) を備える情報処理装
置は、クロックを基準にして、その制御演算動作が行わ
れている。情報処理装置としての使命の重要性によっ
て、単独の内蔵クロックでクロックの異常監視と表示と
か、複数のクロックを内蔵するか或いはシステムとして
のバックアップ用のクロックを有し、例えば、情報処理
装置のクロックを切り替えて稼働を継続するなどの処理
が図られる。

【０００３】この様な目的で、稼働中のクロックの動作
状態を監視するクロック監視回路がある。従来、この様
なクロック監視回路は、監視するクロックの立ち上り、
または立ち下がりを検出し、検出した信号をタイマのリ
セット信号としてクロックの監視を行っていた。ここ
で、タイマ設定時間以内に、再び、タイマにリセット信
号が入力されると、クロックは正常動作として検出さ
れ、タイマ設定時間までにリセット信号が入力されない
と、クロック異常として検出する方法が知られている。
従って、この方法では、クロック周波数が低下したと
き、その異常を検出することができる。

【０００４】また、この様なクロック監視回路を持つ情
報処理装置は、クロック異常となった異常検出信号をも
とに、発光ダイオード(LED) 等を使って外部にクロック
異常を表示する方法が知られている。

【０００５】

【発明が解決しようとする課題】上述のように、従来技
術のクロック監視回路は、クロック周波数が低下したと
きはクロック異常を検出することができるが、クロック
周波数が上昇したときはクロック異常を検出することが
できない、という問題があった。また、クロックが、正
常動作したり、異常動作したりの繰り返しを行うなどの
不安定な動作を行うと、中央処理装置自身が暴走した
り、不安定な動作をし、情報処理装置全体として、その
信頼性に問題が発生する。

【０００６】本発明は上記の点にかんがみてなされたも
のであり、その目的は前記した課題を解決して、クロッ
ク周波数の低下及び上昇の両方向が検出可能なクロック
監視回路、および、クロックが正常に復帰するまで、情
報処理装置全体を待機状態にしたり、或いは、情報処理
装置全体を停止状態とし、その後クロックが正常に復帰
しても、停止状態解除の操作が行われるまで、情報処理
装置全体を停止状態に維持し、不安定なクロック動作に
よる情報処理装置の不安定動作を除く方式を備えた、ク
ロック監視機能を備える情報処理装置を提供することに
ある。

【０００７】

【課題を解決するための手段】上記目的を達成するため
に、第１の発明においては、稼働中のクロックの動作を
監視するクロック監視機能を備える情報処理装置におい
て、クロック監視機能は、被監視クロック信号のエッジ
を検出する第１エッジ検出回路と、この第１エッジ検出
回路の第１検出信号にもとづき、２次クロック信号を発
生するクロック発生手段と、このクロック発生手段の２
次クロック信号のエッジを検出する第２エッジ検出回路
と、この第２エッジ検出回路の第２検出信号でリセット
される第２タイマと、を備え、第２検出信号の間隔が、
第２タイマ設定時間を超過することでクロック異常を検
出するものとする。

【０００８】また、第２の発明においては、２次クロッ
クを発生するクロック発生手段は、第１エッジ検出回路
の第１検出信号でリセットされる第１タイマを備え、こ
の第１タイマ設定時間は、正常なクロック周期の半分と
し、第１タイマ設定時間を越えた時点で異常検出信号を
出力し、次の第１検出信号によるリセットが行われるま
で、その出力を維持するものとする。

【０００９】また、第３の発明においては、クロック異
常を検出したとき、情報処理装置を待機状態にするもの
とする。また、第４の発明においては、クロック異常を
検出したとき、この異常検出信号をラッチするラッチ回
路を備え、ラッチされた異常検出信号によって、情報処
理装置を停止状態にするものとする。

【００１０】

【作用】クロックは、ある間隔毎に "H"、"L" を繰り返
す性質を持っているので、クロック信号の立ち上り、ま
たは、立ち下がりを検出することで、クロックが動作し
ていることが解る。上記構成により、第１エッジ検出回
路で稼働中の被監視クロック信号のエッジを検出し、正
常なクロック信号の周期のほぼ半分の時間に相当するタ
イマの設定時間を有する第１タイマを、この第１検出信
号でリセットさせることにより、２次クロック信号を発
生するクロック発生手段では、正常なクロック信号で
は、ほぼ、この正常なクロック信号に近いクロック信号
を発生することができる。一方、被監視クロック信号の
周波数が低下或いは停止したとき、この２次クロック発
生手段の２次クロック信号は、第１検出信号によるリセ
ット間隔が長くなり、"H" を出力する間隔が長くなる。
また、被監視クロック信号の周波数が上昇したとき、こ
の２次クロック発生手段の２次クロック信号は、第１検
出信号で頻繁にリセットされ、"L" を出力する間隔が長
くなる。従って、この２次クロック信号は、被監視クロ
ック信号が正常クロック信号に近い周波数では正常クロ
ック信号に近いクロック信号が再現され、正常クロック
信号から周波数が上昇または下降すると再現される２次
クロック信号の"H" 出力、または、"L" 出力の間隔が長
くなり、その結果、周期は長くなる。

【００１１】従って、この２次クロック信号を第２エッ
ジ検出回路でクロックエッジを検出し、第２タイマ設定
時間を２次クロック信号の "H"、"L" の長い方の間隔を
検出する時間に設定することにより、正常クロック信号
では第２タイマは作動せず、第２検出信号のリセット間
隔が第２タイマの設定時間を超えることで、クロック異
常を異常検出信号として検出することができる。

【００１２】上記クロック監視機能からのクロック異常
検出信号を情報処理装置の待機信号として用いることに
より、情報処理装置を待機状態にすることができ、ま
た、このクロック異常検出信号をラッチし、情報処理装
置の停止信号として用いることにより、情報処理装置を
停止状態にすることができ、この結果、情報処理装置の
暴走とか、不安定な動作を防ぐことができ、情報処理装
置の信頼性を向上させることができる。

【００１３】

【実施例】図１は本発明による一実施例の内部クロック
監視機能のブロック回路図、図２はクロック監視機能の
動作原理を説明する説明図、図３はクロック監視機能を
用いて情報処理装置に待機機能を付与したブロック回路
図、図４は図３の動作を説明する説明図、図５はクロッ
ク監視機能を用いて情報処理装置に停止機能を付与した
ブロック回路図、図６は図５の動作を説明する説明図で
ある。

【００１４】図１において、クロック監視機能は、稼働
中の被監視クロック信号ａのエッジを検出する第１エッ
ジ検出回路１と、この第１エッジ検出回路１の第１検出
信号ｂにもとづき、２次クロック信号ｃを発生するクロ
ック発生手段２と、この２次クロック発生手段２の２次
クロック信号ｃのエッジを検出する第２エッジ検出回路
３と、この第２エッジ検出回路３の第２検出信号ｄでリ
セットされる第２タイマ４と、から構成され、第２検出
信号ｄのパルス間隔が、第２タイマ設定時間（T2）を超
過することで、第２タイマ４は、異常検出信号ｅを検出
する。

【００１５】ここで、２次クロック信号を発生するクロ
ック発生手段２は、第１エッジ検出回路１の第１検出信
号ｂでリセットされる第１タイマとし、この第１タイマ
設定時間を正常なクロック周期のほぼ半分とすることに
よって、第１タイマ設定時間を越えた時点で、第１タイ
マは、出力 "H"を出力し、次の第１検出信号ｂによって
リセットされ、出力"L" に変化する。

【００１６】図２に従って図１に図示された実施例の動
作を説明する。図２において、縦軸は、上から順に、被
監視クロック信号ａ、第１検出信号ｂ、クロック発生手
段２としてアナログタイマを用いたときのタイマ動作の
状態2S、２次クロック信号ｃ、第２検出信号ｄ、第２タ
イマ４のタイマ動作の状態4S、および、第２タイマ４で
クロック異常を検出したときの異常検出信号ｅの波形が
図示され、また、横軸は、時間軸であり、左から順に、
被監視クロック周波数が正常クロック領域Ｎ、被監視ク
ロック周波数が高周波数にシフトした異常クロック領域
Ab1 、次に短期間正常に復帰して、更に被監視クロック
が停止（あるいはクロック周波数低下）した異常クロッ
ク領域Ab2 が図示されている。

【００１７】図２の図示例では、第１エッジ検出回路１
は、被監視クロック信号ａの立ち下がりの条件のエッジ
を検出し、第１検出信号ｂが検出される。次に、この実
施例では、クロック発生手段２をアナログタイマ（第１
タイマ2A）で構成した場合を図示し、このタイマ設定時
間を定める積分コンデンサの動作波形を2Sに示す。クロ
ック発生手段２は、上述の第１検出信号ｂをもとに第１
タイマ2Aをリセットし、第１タイマ2Aの起動をかける。
第１タイマ2Aの積分コンデンサの充電電圧は、第１検出
信号ｂでリセット後、充電され、設定時間T1経過後第１
タイマ閾値に到達し、第１タイマ2Aの出力を"L" から
"H"に反転し、再び第１検出信号ｂでリセットされ、第
１タイマ出力を"L" に反転して２次クロック信号ｃが出
力される。第１タイマ2Aの設定時間T1は、被監視クロッ
ク信号ａが正常とする周期のほぼ半分の時間に設定して
あるため、被監視クロック信号ａが正常クロック領域Ｎ
の場合は、被監視クロック信号ａとほぼ等しい周波数の
２次クロック信号ｃを発生する。また、被監視クロック
信号ａが高周波数に推移し、異常クロック領域Ab1 にシ
フトした場合は、第１タイマ2Aの積分コンデンサの充電
電圧は、第１タイマ閾値に到達することなく、絶えず第
１検出信号ｂでリセットされる。このため、２次クロッ
ク信号ｃは、最初短いパルスを出力後、 "L"状態の出力
が継続する。次に、正常な被監視クロック信号ａがくれ
ば、再び被監視クロック信号ａとほぼ等しい周波数の２
次クロック信号を発生する。また、被監視クロック信号
ａが停止状態乃至は低周波数に推移し、異常クロック領
域Ab2 にシフトした場合は、第１タイマ2Aの積分コンデ
ンサの充電電圧は、第１タイマ2Aの設定時間T1を経過
後、第１タイマ閾値に到達し、第１検出信号ｂでリセッ
トされることなく、あるいは長い間隔を経てからリセッ
トされ、このため、２次クロック信号ｃは、"H" 状態の
出力が継続する。

【００１８】第２エッジ検出回路３は、この２次クロッ
ク信号ｃのエッジを検出し、第２検出信号ｄを出力す
る。第２タイマー４（図示例ではアナログタイマの積分
コンデンサの充電電圧特性を示す。）は、この第２エッ
ジ検出回路３による第２検出信号ｄによって、第２タイ
マー４の積分コンデンサの充電電圧をリセットし、第２
タイマー４の設定時間T2経過後、タイマ２の閾値に到達
し、クロックの異常検出信号を検出する。

【００１９】第２タイマー４の設定時間T2は、２次クロ
ック信号ｃの出力状態 "H"、"L" の長い方の間隔が、正
常クロックの周期よりも長い間隔の時間に設定すること
により、正常クロック領域Ｎでは、第２タイマ４は作動
せず、異常クロック領域Ab1あるいは異常クロック領域A
b2 では、第２検出信号ｃのリセット間隔が第２タイマ
４の設定時間T2を超えることにより、クロック異常を異
常検出信号ｅとして検出することができる。

【００２０】図３はクロック監視機能を用いて情報処理
装置に待機機能を付与したブロック回路図であり、図４
の動作説明図と併用して説明する。尚、クロック信号を
監視する部分は、図１、図２に示した実施例と同一構成
であり、同一符号で示したこの部分の説明は省略し、追
加部分を主体に説明する。上述の被監視クロック信号ａ
を監視した結果得られた異常検出信号ｅは、中央処理装
置(CPU) ５のHALT端子に接続される。被監視クロック信
号ａが異常となり、異常検出信号ｅが有効となると、中
央処理装置(CPU) ５は待機状態になる。その後、クロッ
ク監視機能を有するクロック監視回路（１〜４）は、被
監視クロック信号ａが正常になるまで異常検出信号ｅを
有効にし続けるため、中央処理装置(CPU) ５は、異常検
出信号ｅが有効中、待機状態に留まる。被監視クロック
信号ａが正常になると異常検出信号ｅが無効となり、中
央処理装置(CPU) ５は、待機状態に入ったときのプログ
ラム状態から継続処理されてプログラムが実行される。
尚、図４では、被監視クロック信号ａの立ち下がり条件
でエッジを検出し、クロック監視を行ったときの各信号
（ａ〜ｅ）の波形変化及びクロック異常検出の場合の中
央処理装置(CPU) ５の動作を示したものである。

【００２１】図５はクロック監視機能を用いて情報処理
装置に停止機能を付与したブロック回路図であり、図６
の動作説明図と併用して説明する。尚、クロックを監視
する部分は、図１、図２に示した実施例と同一構成であ
るので、追加部分を主体に説明する。図５において、ラ
ッチ回路６は、第２タイマ４が検出した異常検出信号ｅ
を入力とし、被監視クロック信号ａのクロック異常を一
時記憶保持し、情報処理装置の停止信号ｆを出力する。
また、情報処理装置のリセット信号ｇは、ラッチ回路６
のクリア信号としてクリア端子clr に接続され、ラッチ
回路６に一時記憶保持された情報処理装置の停止信号ｆ
をクリアする。この情報処理装置停止信号ｆと，リセッ
ト信号ｇの反転信号とは、論理和回路７において論理和
がとられ、中央処理装置(CPU) ５のリセット端子RESET
に接続される。

【００２２】ラッチ回路６は第２タイマ４が検出した異
常検出信号ｅをラッチすることで、一旦クロック異常と
なった異常検出信号ｅを記憶保持し、この記憶保持した
信号を情報処理装置の停止信号ｆとして出力し、論理和
回路７を経由して、情報処理装置５のRESET 端子のリセ
ット信号を出力する。またラッチ回路６は、情報処理装
置の停止信号ｆをリセットするリセット信号ｇが有効に
なるまで、その信号を保持している。中央処理装置(CP
U) ５は、 RESET端子が有効になると停止状態（初期状
態のプログラムにもどる）になり、 RESET端子のリセッ
ト信号が無効になるまで停止状態に留まる。その後、リ
セット信号ｇが有効になり、かつ、稼働中のクロックが
正常であると、ラッチ回路６への異常検出信号ｅは、
"L" レベルにあり、リセット信号ｇが有効(L) によりラ
ッチ回路６はリセットされ、情報処理装置の停止信号ｆ
は無効(L) となる。一方、リセット信号ｇの有効(L) が
論理和回路７の否定入力端子に入力されているので、中
央処理装置(CPU) ５のRESET 端子はリセット信号有効の
まま維持され、次に、リセット信号ｇが無効(H) に切り
替わると、中央処理装置(CPU) ５のRESET 端子は、リセ
ット信号が無効となり、情報処理装置は初期状態からの
プログラムを実行する。

【００２３】図６は、被監視クロック信号ａの立ち下が
り条件でエッジを検出し、異常検出信号ｅが出力されて
から、情報処理装置のリセット信号ｇが有効となり、再
び無効となるまでの各信号（ａ〜ｇ）の波形変化及びそ
のタイミングを示し、クロック異常検出の場合の中央処
理装置(CPU) ５の動作を示すものである。尚、図２、図
４、図６で第１タイマ2A、第２のタイマ４をアナログタ
イマで説明したが、タイマ設定時間でその出力を変化さ
せるものであればよいので、ディジタルタイマでもこの
機能は発揮することができる。

【００２４】

【発明の効果】以上述べたように本発明の構成によれ
ば、被監視クロック信号のエッジを検出し、この第１検
出信号をもとに、２次クロック信号を作り出し、更に、
２次クロック信号のエッジを検出・監視することでクロ
ック周波数の低下及び上昇に対するクロック異常を検出
することができる。

【００２５】また、クロック異常検出信号を情報処理装
置内の待機信号とすることでクロック信号が正常に動作
しているときのみ、中央処置装置を動作させ、クロック
信号にみだれがあってもプログラムを確実に継続的に実
行することができる。また、クロック異常検出信号をラ
ッチし、そのラッチした信号で情報処理装置の停止信号
とすることで、クロック異常を検出した後、不用意にク
ロック信号が動作しても、中央処置装置を初期状態に留
めておくことができるため、情報処理装置の誤動作、又
は、暴走を防ぐことができ、信頼性の向上を図ることが
できる。

【図面の簡単な説明】

【図１】本発明による一実施例の内部クロック監視機能
のブロック回路図

【図２】クロック監視機能の動作原理を説明する説明図

【図３】クロック監視機能を用いて情報処理装置に待機
機能を付与したブロック回路図

【図４】図３の動作を説明する説明図

【図５】クロック監視機能を用いて情報処理装置に停止
機能を付与したブロック回路図

【図６】図５の動作を説明する説明図

【符号の説明】

１ 第１エッジ検出回路 ２ クロック発生手段 2A 第１タイマ ３ 第２エッジ検出回路 ４ 第２タイマ ５ 中央処理装置 ６ ラッチ回路 ７ 論理和回路 ａ 被監視クロック信号 ｂ 第１検出信号 ｃ ２次クロック信号 ｄ 第２検出信号 ｅ 異常検出信号 ｆ 停止信号 ｇ リセット信号 T1、T2 タイマ設定時間 2S クロック発生手段の動作波形 4S 第２タイマの動作波形

───────────────────────────────────────────────────── フロントページの続き (72)発明者 太田 英樹 神奈川県川崎市川崎区田辺新田１番１号 富士電機株式会社内 (72)発明者 新井 健司 東京都日野市富士町１番地 富士ファコム 制御株式会社内 (72)発明者 梅原 篤樹 東京都日野市富士町１番地 富士ファコム 制御株式会社内

Claims (4)

【特許請求の範囲】
1. 【請求項１】稼働中のクロックの動作を監視するクロッ
   ク監視機能を備える情報処理装置において、 前記クロック監視機能は、 前記被監視クロック信号のエッジを検出する第１エッジ
   検出回路と、 この第１エッジ検出回路の第１検出信号にもとづき、２
   次クロック信号を発生するクロック発生手段と、 このクロック発生手段の２次クロック信号のエッジを検
   出する第２エッジ検出回路と、 この第２エッジ検出回路の第２検出信号でリセットされ
   る第２タイマと、を備え、 前記第２検出信号の間隔が、前記第２タイマ設定時間を
   超過することでクロック異常を検出する、 ことを特徴とするクロック監視機能を備える情報処理装
   置。
2. 【請求項２】請求項１に記載のクロック監視機能を備え
   る情報処理装置において、２次クロックを発生するクロ
   ック発生手段は、 第１エッジ検出回路の第１検出信号でリセットされる第
   １タイマを備え、 この第１タイマ設定時間は、正常なクロック周期の半分
   とし、 前記第１タイマ設定時間を越えた時点で異常検出信号を
   出力し、次の第１検出信号によるリセットが行われるま
   で、その出力を維持する、 ことを特徴とするクロック監視機能を備える情報処理装
   置。
3. 【請求項３】請求項１または請求項２に記載のクロック
   監視機能を備える情報処理装置において、クロック異常
   を検出したとき、情報処理装置を待機状態にする、こと
   を特徴とするクロック監視機能を備える情報処理装置。
4. 【請求項４】請求項１または請求項２に記載のクロック
   監視機能を備える情報処理装置において、クロック異常
   を検出したとき、この異常検出信号をラッチするラッチ
   回路を備え、ラッチされた異常検出信号によって、情報
   処理装置を停止状態にする、ことを特徴とするクロック
   監視機能を備える情報処理装置。