JPS60238947A - マイクロプロセツサの誤動作検出回路 - Google Patents
マイクロプロセツサの誤動作検出回路Info
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- JPS60238947A JPS60238947A JP59094311A JP9431184A JPS60238947A JP S60238947 A JPS60238947 A JP S60238947A JP 59094311 A JP59094311 A JP 59094311A JP 9431184 A JP9431184 A JP 9431184A JP S60238947 A JPS60238947 A JP S60238947A
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- JP
- Japan
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- signal
- microprocessor
- runaway
- program
- supply voltage
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0763—Error or fault detection not based on redundancy by bit configuration check, e.g. of formats or tags
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
- G06F11/0757—Error or fault detection not based on redundancy by exceeding limits by exceeding a time limit, i.e. time-out, e.g. watchdogs
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はプログラムの暴走を検知し、或いは暴走を事前
に防止できるようにしたマイク四ブロセ、すの誤動作検
知回路に関する。
に防止できるようにしたマイク四ブロセ、すの誤動作検
知回路に関する。
従来のマイクロプロセッサの誤動作検知回路として、例
えば、第１図に示すものがあり、プログラムに従って一
定時間間隔（例えば、数ミリ〜数十ミリ秒）でパルス信
号をインターフェイス４ニジ出力させるｗａｔｃｈ−ｄ
ｏｇ ｔ１ｍ＠ｒが備えられ、このパルス信号をワンシ
ｍｙ）タイマ５にスタート信号として印加し、該スター
ト信号が一定時間以上途絶えた際にワンシ冒ットタイマ
５より出力されるタイムアウト信号をリセット信号とし
てＯＰＵ １に供給するものがある。
えば、第１図に示すものがあり、プログラムに従って一
定時間間隔（例えば、数ミリ〜数十ミリ秒）でパルス信
号をインターフェイス４ニジ出力させるｗａｔｃｈ−ｄ
ｏｇ ｔ１ｍ＠ｒが備えられ、このパルス信号をワンシ
ｍｙ）タイマ５にスタート信号として印加し、該スター
ト信号が一定時間以上途絶えた際にワンシ冒ットタイマ
５より出力されるタイムアウト信号をリセット信号とし
てＯＰＵ １に供給するものがある。
第１図において、コンピュータシステムは、システムを
制御するプログラムが格納されたＲＯＭ ２及びデータ
を記憶するＲＡＭ３のメモリと。
制御するプログラムが格納されたＲＯＭ ２及びデータ
を記憶するＲＡＭ３のメモリと。
プログラム実行の過程で得られる各種の指令を外部に送
出すると共に、外部よりの情報（センサ出力、スイッチ
出力等）及び入力装置（図示せず）よりの情報及びデー
タを入力するインター７８イス４の各々にアドレスバス
６及びデータバス７、更には図示を省略したコントロー
ルバスの各々を介してＯＰＵ １に接続して構成される
。また、ワｙシ、ットタイマ５は、タイマー用に回路構
成がなされたｌ０５１と、タイマ一時間を設定すべ（Ｉ
Ｏ５１に外付される抵抗５２（６）及びコンデンサ５３
（Ｑとより構成され。
出すると共に、外部よりの情報（センサ出力、スイッチ
出力等）及び入力装置（図示せず）よりの情報及びデー
タを入力するインター７８イス４の各々にアドレスバス
６及びデータバス７、更には図示を省略したコントロー
ルバスの各々を介してＯＰＵ １に接続して構成される
。また、ワｙシ、ットタイマ５は、タイマー用に回路構
成がなされたｌ０５１と、タイマ一時間を設定すべ（Ｉ
Ｏ５１に外付される抵抗５２（６）及びコンデンサ５３
（Ｑとより構成され。
Ｔ端子に入力されるパルス信号が一定時間（Ｃ×凡の時
定数で設定された時間例えば、５０ｍ５）を経過しても
次のパルス信号が入力されないとき、Ｑ端子からリセッ
ト信号としての出力信号を発生する。なお、図中の■。
定数で設定された時間例えば、５０ｍ５）を経過しても
次のパルス信号が入力されないとき、Ｑ端子からリセッ
ト信号としての出力信号を発生する。なお、図中の■。
、は＋５ｖの直流電源であり、デジタルＩＯの各々に供
給される。
給される。
以上の構成において、第２図のタイムチャートに基づい
て説明するに、ＲＯＭ２に設定されたプログラムに従っ
て、ＷＤＴ （ｗａｔｏｈ ｄｏｇ ｔｉｍ＠ｒ）を働
かせ１通常時には、インターフェイス４より１μＳ〜５
μｓ幅のパルスを、例えば１０ｚｎ８程度の間隔でワン
ショットタイマ５に供給する。
て説明するに、ＲＯＭ２に設定されたプログラムに従っ
て、ＷＤＴ （ｗａｔｏｈ ｄｏｇ ｔｉｍ＠ｒ）を働
かせ１通常時には、インターフェイス４より１μＳ〜５
μｓ幅のパルスを、例えば１０ｚｎ８程度の間隔でワン
ショットタイマ５に供給する。
ワンショットタイマ５の時定数は５０ｍ８程度で、イン
ターフェイス４エリ出力されるノ々ルス間隔に比べて充
分長いため、ワンショットタイマ５の出力端子Ｑには常
時ノーイレベル信号が出力されている。しかし、 ＯＰ
Ｕ １のリセット信号は負論理のため、Ｑ端子出力をリ
セット信号として受け付けない。
ターフェイス４エリ出力されるノ々ルス間隔に比べて充
分長いため、ワンショットタイマ５の出力端子Ｑには常
時ノーイレベル信号が出力されている。しかし、 ＯＰ
Ｕ １のリセット信号は負論理のため、Ｑ端子出力をリ
セット信号として受け付けない。
ところが、プログラムに暴走があると、インターフェイ
ス４エクのＶＤＴ信号が消滅し、或いは１００ｍ８以上
に及んで信号が途絶する。すると、ワンシ璽ットタイマ
５は予め″Ｊ定璧かｆｃ待時間ｓｏｔｒＬｓ）後に出力
信号が反転する。この信号立下りでリセット信号（几Ｂ
ＳＥＴ ）が発生し。
ス４エクのＶＤＴ信号が消滅し、或いは１００ｍ８以上
に及んで信号が途絶する。すると、ワンシ璽ットタイマ
５は予め″Ｊ定璧かｆｃ待時間ｓｏｔｒＬｓ）後に出力
信号が反転する。この信号立下りでリセット信号（几Ｂ
ＳＥＴ ）が発生し。
この信号を受けたＯＰＵ １は総ての動作を停止し。
暴走プログラムによる異常な制御や処理が実行されるの
が防止される。
が防止される。
しかし、従来のマイクロプロセ、すの誤動作検出回路に
あっては、タイマが用いられているため、該タイマの動
作時間分（例えば５０ｍ５）だけ誤動作検知時間が遅れ
るという不都合がある。また、 ＯＰＨの誤動作の毫−
ドによっては。
あっては、タイマが用いられているため、該タイマの動
作時間分（例えば５０ｍ５）だけ誤動作検知時間が遅れ
るという不都合がある。また、 ＯＰＨの誤動作の毫−
ドによっては。
誤動作が発生してもパルス信号の出力される場合がある
ため、誤動作を検知することができない。更には、電源
電圧の低下、遮断等に対する誤動作を未然に防止する対
策等も何ら取られていなかった。
ため、誤動作を検知することができない。更には、電源
電圧の低下、遮断等に対する誤動作を未然に防止する対
策等も何ら取られていなかった。
〔問題点を解決するための手段および作用〕本発明は上
記に鑑みてなされたものであり、プログラムの暴走を検
知し或いは暴走を予め防止できるようにするため、 Ｗ
ＤＴ信号の＃１かに未定義アドレスのアクセスまたは電
源電圧の異常低下を検知してマイクロプロセッサの誤動
作を検知するようにしたマイクロプロセッサの誤動作検
知回路を提供するものである。
記に鑑みてなされたものであり、プログラムの暴走を検
知し或いは暴走を予め防止できるようにするため、 Ｗ
ＤＴ信号の＃１かに未定義アドレスのアクセスまたは電
源電圧の異常低下を検知してマイクロプロセッサの誤動
作を検知するようにしたマイクロプロセッサの誤動作検
知回路を提供するものである。
以下、本発明によるマイクロプロセッサの誤動作検知回
路を詳細に説明する。
路を詳細に説明する。
第３図は本発明の一実施例を示し、第１図と同一の部分
は同一の引用数字で示したので重複する説明は省略する
が、未定義アドレスへのアクセスを検知するトラップア
ドレスデコーダｌＯと、電源電圧Ｖ、ｃ（＋ａＶ）が設
定電圧（例えば、４．２Ｖ）以下になったときに出力信
号をローレベルにし、 ＲＥ８ＥＴ信号を発生する電源
電圧低下検知回路２０とを設けたものである。
は同一の引用数字で示したので重複する説明は省略する
が、未定義アドレスへのアクセスを検知するトラップア
ドレスデコーダｌＯと、電源電圧Ｖ、ｃ（＋ａＶ）が設
定電圧（例えば、４．２Ｖ）以下になったときに出力信
号をローレベルにし、 ＲＥ８ＥＴ信号を発生する電源
電圧低下検知回路２０とを設けたものである。
トラップアドレスデコーダ１０は、アドレスバス６に接
続され、メモリのチップセレクト等を実行する機能を有
する。更に、第４図に示すように１例えばＯＮＦＦＦＦ
番地（６５５３５バイト）のアドレスエリアを有しｓ
θ番地よｆｉ ＲＯＭエリア、鯛エリア、入出カニリア
等が割り当てられ、残りが未定義アドレスエリアである
場合、トラ、プアドレスデコーダ１ｏは未定義アドレス
をアクセスしたときにアドレスドラ、プ信号（百ＡＴ
）をＯＰＵ １へＲＥＳＦｉＴ信号として送出する機能
を有している。
続され、メモリのチップセレクト等を実行する機能を有
する。更に、第４図に示すように１例えばＯＮＦＦＦＦ
番地（６５５３５バイト）のアドレスエリアを有しｓ
θ番地よｆｉ ＲＯＭエリア、鯛エリア、入出カニリア
等が割り当てられ、残りが未定義アドレスエリアである
場合、トラ、プアドレスデコーダ１ｏは未定義アドレス
をアクセスしたときにアドレスドラ、プ信号（百ＡＴ
）をＯＰＵ １へＲＥＳＦｉＴ信号として送出する機能
を有している。
電源電圧検出回路２０は、電源電圧ｖｃｃが印加される
抵抗２１と、該抵抗２１の他端と接地間に接続されカソ
ードに安定化された電圧を出力するツェナーダイオード
２２と、電源電圧■ｃｃが非反転端子に印加されると共
に反転端子にツェナーダイオード２２のツェナー電圧ｖ
８が印加され、■８−■ｃｃのときに出力電圧をハイレ
ベルからローレベルに転する電圧比較器２３とより構成
される。
抵抗２１と、該抵抗２１の他端と接地間に接続されカソ
ードに安定化された電圧を出力するツェナーダイオード
２２と、電源電圧■ｃｃが非反転端子に印加されると共
に反転端子にツェナーダイオード２２のツェナー電圧ｖ
８が印加され、■８−■ｃｃのときに出力電圧をハイレ
ベルからローレベルに転する電圧比較器２３とより構成
される。
以上の構成におｈて、プログラムに暴走が生じると、未
定義アドレスエリアがアクセスされ。
定義アドレスエリアがアクセスされ。
このアクセスを確認するのと同時にトラップアドレスデ
コーダ１０は、アドレスドラ、プ信号あり、 ＲＥＳＥ
Ｔ信号としてＯＰＵ １のリセット端子Ｂ１に印加され
、０ＰＵＩはリセットされる。この”ＡＴ倍信号発生し
て数十ｍｓ後にＷＤＴ信号がインターフェイス４より出
力されるが、この時点においては、すでにＯＰＵ １は
リセットされている。ＯＰＵ １の暴走モードの内、全
アドレス領域を繰返しアクセスするような７リーランモ
ードに於ては、 ＷＤＴのみで誤動作検知を行なうこと
ができない。しかし、トラップアドレスデコーダ１０′
ｔ−併用することにエリ、フリーランモードにおけるプ
ログラム暴走を検知することができる。
コーダ１０は、アドレスドラ、プ信号あり、 ＲＥＳＥ
Ｔ信号としてＯＰＵ １のリセット端子Ｂ１に印加され
、０ＰＵＩはリセットされる。この”ＡＴ倍信号発生し
て数十ｍｓ後にＷＤＴ信号がインターフェイス４より出
力されるが、この時点においては、すでにＯＰＵ １は
リセットされている。ＯＰＵ １の暴走モードの内、全
アドレス領域を繰返しアクセスするような７リーランモ
ードに於ては、 ＷＤＴのみで誤動作検知を行なうこと
ができない。しかし、トラップアドレスデコーダ１０′
ｔ−併用することにエリ、フリーランモードにおけるプ
ログラム暴走を検知することができる。
また、電源スィッチの誤操作、瞬間的な停電等により、
電源電圧ＶＣＣが瞬時的に低下し、これがプログラム暴
走の一因となっている。しかし１本発明によれば電源電
圧検出回路２０會設け、電圧低下時にリセット信号？
ＯＰＵ １に印加するようにしたため、暴走の発生を防
止することができる。電源電圧ＶＣＣが設定電圧（例え
ば４．２■でツェナーダイオード２２のツェナー電圧ｖ
２に等しい）より下がると、電圧比較器２３の出力値・
号はハイレベルからローレベルに転じ、これがＲＥ８Ｅ
Ｔ信号となってＯＰＵ １のリセット端子Ｒに印加され
、０ＰＵＩはリセットされ、強制的に初期状態に戻され
る。
電源電圧ＶＣＣが瞬時的に低下し、これがプログラム暴
走の一因となっている。しかし１本発明によれば電源電
圧検出回路２０會設け、電圧低下時にリセット信号？
ＯＰＵ １に印加するようにしたため、暴走の発生を防
止することができる。電源電圧ＶＣＣが設定電圧（例え
ば４．２■でツェナーダイオード２２のツェナー電圧ｖ
２に等しい）より下がると、電圧比較器２３の出力値・
号はハイレベルからローレベルに転じ、これがＲＥ８Ｅ
Ｔ信号となってＯＰＵ １のリセット端子Ｒに印加され
、０ＰＵＩはリセットされ、強制的に初期状態に戻され
る。
以上説明した通シ１本発明のマイクロプロセッサの誤動
作検知回路によれば、 ＷＤＴのほかに未定義アドレス
をアクセスするトラ、プアドレスデコーダ及び電源電圧
の低下を検知する電源電圧検出回路を設けて、そのいず
れからもＯＰＵに対してリセット信号を印加できるよう
にしたため、プ目グラムの暴走を遅延なく検知できると
共に、プログラム暴走を未然に防止することができる。
作検知回路によれば、 ＷＤＴのほかに未定義アドレス
をアクセスするトラ、プアドレスデコーダ及び電源電圧
の低下を検知する電源電圧検出回路を設けて、そのいず
れからもＯＰＵに対してリセット信号を印加できるよう
にしたため、プ目グラムの暴走を遅延なく検知できると
共に、プログラム暴走を未然に防止することができる。
第１図は従来のマイクロプロセッサの誤動作検知回路の
回路図、第２図は第１図の回路のタイムチャート、第３
図は本発明の一実施例の回路図、第４図は未定義アドレ
スエリアを含むメモリ割り付けの一例を示すメモリマツ
プ。 符号の説明 １ ＝ ＯＰＵ 、 ２ ・・・ ＲＯＭ 、 ３ ・
・・ Ｒ−へ］〜（、４・・・（９） インターフェイス、５・・・ワンショットタイマ。 ６・・・アドレスバス、７・・・データバス、１０００
．トラップアドレスデコーダ、２０・・・電源電圧検出
回路。 特許出願人 富士ゼロックス株式会社 代理人 弁理士 松 原 伸 ２ 同 弁理士 村 木 清 司 同 弁理士 平 １） 忠 雄 同 弁理士 上 島 淳 − 同 弁理士 鈴 木 均 （ｌＯ） 第３図 −２５８ 第４因 イドし人
回路図、第２図は第１図の回路のタイムチャート、第３
図は本発明の一実施例の回路図、第４図は未定義アドレ
スエリアを含むメモリ割り付けの一例を示すメモリマツ
プ。 符号の説明 １ ＝ ＯＰＵ 、 ２ ・・・ ＲＯＭ 、 ３ ・
・・ Ｒ−へ］〜（、４・・・（９） インターフェイス、５・・・ワンショットタイマ。 ６・・・アドレスバス、７・・・データバス、１０００
．トラップアドレスデコーダ、２０・・・電源電圧検出
回路。 特許出願人 富士ゼロックス株式会社 代理人 弁理士 松 原 伸 ２ 同 弁理士 村 木 清 司 同 弁理士 平 １） 忠 雄 同 弁理士 上 島 淳 − 同 弁理士 鈴 木 均 （ｌＯ） 第３図 −２５８ 第４因 イドし人
Claims (1)
- 【特許請求の範囲】 ＲＯＭ等に格納されたプログラムに従って処理を実行す
るマイクロプロセッサを備えると共に。 プログラムに従って定期的にパルス信号を生成し、該パ
ルス信号が所定時間以上途絶したことをもって前記マイ
ク目プロセッサをリセットする手段を備えたシステムに
於て。 未定義アドレスがアクセスされたことを検知して前記マ
イクロプロセ、すにリセット信号を出力するトラップア
ドレスデコーダと。 前記マイクロプロセッサに供給される電源電圧が設定電
圧に低下したことをもって前記マイクロプロセッサにリ
セット信号を出力する電源電圧検出回路とを設けたこと
を特徴とするマイクロプロセッサの誤動作検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59094311A JPS60238947A (ja) | 1984-05-11 | 1984-05-11 | マイクロプロセツサの誤動作検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59094311A JPS60238947A (ja) | 1984-05-11 | 1984-05-11 | マイクロプロセツサの誤動作検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60238947A true JPS60238947A (ja) | 1985-11-27 |
Family
ID=14106729
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59094311A Pending JPS60238947A (ja) | 1984-05-11 | 1984-05-11 | マイクロプロセツサの誤動作検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60238947A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01102937U (ja) * | 1987-12-26 | 1989-07-12 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5557956A (en) * | 1978-10-25 | 1980-04-30 | Nissan Motor Co Ltd | Malfunction prevention unit of microcomputer |
| JPS5720044B2 (ja) * | 1979-02-28 | 1982-04-26 | ||
| JPS57127257A (en) * | 1981-01-29 | 1982-08-07 | Fujitsu Ltd | System for detecting runaway of program |
-
1984
- 1984-05-11 JP JP59094311A patent/JPS60238947A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5557956A (en) * | 1978-10-25 | 1980-04-30 | Nissan Motor Co Ltd | Malfunction prevention unit of microcomputer |
| JPS5720044B2 (ja) * | 1979-02-28 | 1982-04-26 | ||
| JPS57127257A (en) * | 1981-01-29 | 1982-08-07 | Fujitsu Ltd | System for detecting runaway of program |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01102937U (ja) * | 1987-12-26 | 1989-07-12 |
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