JPH11203173A - ウオッチドッグタイマ回路 - Google Patents
ウオッチドッグタイマ回路Info
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- JPH11203173A JPH11203173A JP10006280A JP628098A JPH11203173A JP H11203173 A JPH11203173 A JP H11203173A JP 10006280 A JP10006280 A JP 10006280A JP 628098 A JP628098 A JP 628098A JP H11203173 A JPH11203173 A JP H11203173A
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Abstract
(57)【要約】
【課題】 ＣＰＵが動作状態にあるときのみ動作し、ス
タンバイモード時には動作停止するウオッチドッグタイ
マ回路を得る。 【解決手段】 監視さるべきＣＰＵ１、ＣＰＵ１の動作
状態を検出するＣＰＵ動作検出器２、ウオッチドッグタ
イマ３から構成される。ＣＰＵ動作検出器２の入力に
は、ＣＰＵ１の動作中に変化する信号や電源の配線から
の監視制御信号が接続され、出力はウオッチドッグタイ
マ３のイネーブル端子に接続される。ウオッチドッグタ
イマ３の出力はＣＰＵ１のリセット入力端子に接続され
る。ＣＰＵ１が動作モードにあるときには、監視制御信
号は必ず変化するので、この信号を監視して、ＣＰＵが
動作モードにあるときにのみウォッチドッグタイマ３を
動作させ、他のスタンバイモード時には動作停止させ
る。
タンバイモード時には動作停止するウオッチドッグタイ
マ回路を得る。 【解決手段】 監視さるべきＣＰＵ１、ＣＰＵ１の動作
状態を検出するＣＰＵ動作検出器２、ウオッチドッグタ
イマ３から構成される。ＣＰＵ動作検出器２の入力に
は、ＣＰＵ１の動作中に変化する信号や電源の配線から
の監視制御信号が接続され、出力はウオッチドッグタイ
マ３のイネーブル端子に接続される。ウオッチドッグタ
イマ３の出力はＣＰＵ１のリセット入力端子に接続され
る。ＣＰＵ１が動作モードにあるときには、監視制御信
号は必ず変化するので、この信号を監視して、ＣＰＵが
動作モードにあるときにのみウォッチドッグタイマ３を
動作させ、他のスタンバイモード時には動作停止させ
る。
Description
【０００１】
【発明の属する技術分野】本発明はウオッチドッグタイ
マ回路に関し、特にＣＰＵの動作モード検出器付きウオ
ッチドッグタイマ回路に関する。
マ回路に関し、特にＣＰＵの動作モード検出器付きウオ
ッチドッグタイマ回路に関する。
【０００２】
【従来の技術】中央処理装置（ＣＰＵ；コンピュータ）
の暴走を監視するタイマをウオッチドッグタイマと呼
ぶ。すなわち、ウオッチドッグタイマは常にクロックを
計数する形にて動作しており、一定時間毎に、ＣＰＵが
ウオッチドッグタイマをクリアするようになっている。
ＣＰＵからのクリア信号が途絶えた後、別の一定時間が
経過後、ウオッチドッグタイマがタイムアウトした場合
は、ＣＰＵが暴走したと見なしてウオッチドッグタイマ
はＣＰＵをリセットする。
の暴走を監視するタイマをウオッチドッグタイマと呼
ぶ。すなわち、ウオッチドッグタイマは常にクロックを
計数する形にて動作しており、一定時間毎に、ＣＰＵが
ウオッチドッグタイマをクリアするようになっている。
ＣＰＵからのクリア信号が途絶えた後、別の一定時間が
経過後、ウオッチドッグタイマがタイムアウトした場合
は、ＣＰＵが暴走したと見なしてウオッチドッグタイマ
はＣＰＵをリセットする。
【０００３】しかし、携帯端末等に用いられるＣＰＵは
消費電力低減のためにほとんどの時間スタンバイモード
に遷移して、停止状態にある。この場合においても、一
定時間毎にウオッチドッグタイマをクリアしようとする
と、その都度ＣＰＵはスタンバイモードから抜け出す必
要があった。
消費電力低減のためにほとんどの時間スタンバイモード
に遷移して、停止状態にある。この場合においても、一
定時間毎にウオッチドッグタイマをクリアしようとする
と、その都度ＣＰＵはスタンバイモードから抜け出す必
要があった。
【０００４】すなわちこの場合、ＣＰＵはウオッチドッ
グタイマをクリアするためだけに、例えば数１００ｍｓ
毎にスタンバイモードから抜け出し、ウオッチドッグタ
イマのクリア後、再びスタンバイモードに戻っていた。
このような動作により消費電力の増加が生じることは避
けられない。
グタイマをクリアするためだけに、例えば数１００ｍｓ
毎にスタンバイモードから抜け出し、ウオッチドッグタ
イマのクリア後、再びスタンバイモードに戻っていた。
このような動作により消費電力の増加が生じることは避
けられない。
【０００５】特開平７−５６７７４号公報には、ＣＰＵ
がスタンバイモードに入る前に、自らスリープフラグを
書き込み、そのスリープフラグによりウオッチドッグタ
イマを起動／停止する方法が提案されている。すなわち
図５に示すように、ＣＰＵ１はスタンバイモードに入る
際に、自らＣＰＵバスを介してスリープフラグ６をセッ
トする。スリープフラグ６がセットされると、ウオッチ
ドッグタイマ３はカウント動作を停止する。ＣＰＵ１が
スタンバイモードから動作モードに復帰すると、ＣＰＵ
バスを介してスリープフラグ６をリセットする。
がスタンバイモードに入る前に、自らスリープフラグを
書き込み、そのスリープフラグによりウオッチドッグタ
イマを起動／停止する方法が提案されている。すなわち
図５に示すように、ＣＰＵ１はスタンバイモードに入る
際に、自らＣＰＵバスを介してスリープフラグ６をセッ
トする。スリープフラグ６がセットされると、ウオッチ
ドッグタイマ３はカウント動作を停止する。ＣＰＵ１が
スタンバイモードから動作モードに復帰すると、ＣＰＵ
バスを介してスリープフラグ６をリセットする。
【０００６】スリープフラグ６がリセットされると、ウ
オッチドッグタイマ３はカウント動作を開始する。カウ
ント動作開始後、一定時間ＣＰＵ１からウオッチドッグ
タイマのクリアが行われない場合、タイムアウト後にウ
オッチドッグタイマ３からＣＰＵ１に対してリセット信
号が出力される。
オッチドッグタイマ３はカウント動作を開始する。カウ
ント動作開始後、一定時間ＣＰＵ１からウオッチドッグ
タイマのクリアが行われない場合、タイムアウト後にウ
オッチドッグタイマ３からＣＰＵ１に対してリセット信
号が出力される。
【０００７】
【発明が解決しようとする課題】特開平７−５６７７４
号公報記載の提案においては、ＣＰＵがスリープフラグ
を書き込んだ直後に暴走した場合や、ＣＰＵが暴走した
結果として、誤ってスリープフラグを書き込んでしまっ
た場合などに、ウオッチドッグタイマが働かなくなり、
ＣＰＵが暴走状態から復帰することが出来なくなる問題
がある。すなわち、スタンバイモード時に、スリープフ
ラグのセット／リセットをＣＰＵが自らの書き込みによ
って行うからである。
号公報記載の提案においては、ＣＰＵがスリープフラグ
を書き込んだ直後に暴走した場合や、ＣＰＵが暴走した
結果として、誤ってスリープフラグを書き込んでしまっ
た場合などに、ウオッチドッグタイマが働かなくなり、
ＣＰＵが暴走状態から復帰することが出来なくなる問題
がある。すなわち、スタンバイモード時に、スリープフ
ラグのセット／リセットをＣＰＵが自らの書き込みによ
って行うからである。
【０００８】本発明の目的は、ＣＰＵが動作状態にある
ときのみ動作し、スタンバイモード時には動作停止する
ようにしたウオッチドッグタイマ回路を提供することで
ある。
ときのみ動作し、スタンバイモード時には動作停止する
ようにしたウオッチドッグタイマ回路を提供することで
ある。
【０００９】
【課題を解決するための手段】本発明によるウオッチド
ッグタイマ回路は、ＣＰＵが動作モードにある時には一
定時間間隔にてクリア制御を受け、前記ＣＰＵからのク
リア制御が途絶えたときタイムアウトして暴走を検出し
前記ＣＰＵをリセットするウオッチドッグタイマ回路で
あって、前記ＣＰＵの動作状態を監視し前記ＣＰＵが動
作モードにあることを検知する動作検出手段と、前記動
作検出手段が、前記ＣＰＵが動作モードにあることを検
知したときにのみタイマ動作をなすよう制御する手段と
を含むことを特徴とする。
ッグタイマ回路は、ＣＰＵが動作モードにある時には一
定時間間隔にてクリア制御を受け、前記ＣＰＵからのク
リア制御が途絶えたときタイムアウトして暴走を検出し
前記ＣＰＵをリセットするウオッチドッグタイマ回路で
あって、前記ＣＰＵの動作状態を監視し前記ＣＰＵが動
作モードにあることを検知する動作検出手段と、前記動
作検出手段が、前記ＣＰＵが動作モードにあることを検
知したときにのみタイマ動作をなすよう制御する手段と
を含むことを特徴とする。
【００１０】前記ＣＰＵの動作モードの検知は、メモリ
リード信号の変化状態や、電源線における電流の増大等
を監視して行うことができる。
リード信号の変化状態や、電源線における電流の増大等
を監視して行うことができる。
【００１１】本発明の作用は次の通りである。ＣＰＵの
動作を外部からハードウェアにより監視し、ＣＰＵが動
作モードにある時のみウオッチドッグタイマを動作せし
め、スタンバイモードにあるときにはウオッチドッグタ
イマを停止する。この様に、ＣＰＵの動作を外部からハ
ードウェアにより検出することによって、ＣＰＵからソ
フトウェアによりフラグを設定するときに比べ、ＣＰＵ
モードの誤認識の可能性がなくなり、セキュリティ及び
信頼性の向上につながる。
動作を外部からハードウェアにより監視し、ＣＰＵが動
作モードにある時のみウオッチドッグタイマを動作せし
め、スタンバイモードにあるときにはウオッチドッグタ
イマを停止する。この様に、ＣＰＵの動作を外部からハ
ードウェアにより検出することによって、ＣＰＵからソ
フトウェアによりフラグを設定するときに比べ、ＣＰＵ
モードの誤認識の可能性がなくなり、セキュリティ及び
信頼性の向上につながる。
【００１２】また、ＣＰＵが動作モードにあるときのみ
ウオッチドッグタイマが動作することにより、ウオッチ
ドッグタイマをクリアするためだけにＣＰＵがわざわざ
スタンバイモードを抜ける必要がなくなり、消費電力の
低減につながる。
ウオッチドッグタイマが動作することにより、ウオッチ
ドッグタイマをクリアするためだけにＣＰＵがわざわざ
スタンバイモードを抜ける必要がなくなり、消費電力の
低減につながる。
【００１３】
【発明の実施の形態】以下に、本発明の実施例について
図面を参照して説明する。
図面を参照して説明する。
【００１４】図１は本発明によるウオッチドッグタイマ
回路の実施例の構成を示すブロック図であり、図５と同
等部分は同一符号にて示している。図１を参照すると、
本発明によるウオッチドッグタイマ回路は、監視さるべ
きＣＰＵ（中央処理装置）１、ＣＰＵ１の動作状態を検
出するＣＰＵ動作検出器２、ウオッチドッグタイマ（本
体）３から構成される。
回路の実施例の構成を示すブロック図であり、図５と同
等部分は同一符号にて示している。図１を参照すると、
本発明によるウオッチドッグタイマ回路は、監視さるべ
きＣＰＵ（中央処理装置）１、ＣＰＵ１の動作状態を検
出するＣＰＵ動作検出器２、ウオッチドッグタイマ（本
体）３から構成される。
【００１５】ＣＰＵ動作検出器２としては、図３、図４
に示すような回路が使用され、その入力には、ＣＰＵ１
が動作状態にある動作モードの場合に状態が変化する信
号線や電源線からの信号が監視制御信号として接続さ
れ、出力はウオッチドッグタイマ（ＷＤＴ）３のイネー
ブル（ＷＤＴ ＥＮ）端子に接続される。ウオッチドッ
グタイマ３の出力はＣＰＵ１のリセット入力端子に接続
される。
に示すような回路が使用され、その入力には、ＣＰＵ１
が動作状態にある動作モードの場合に状態が変化する信
号線や電源線からの信号が監視制御信号として接続さ
れ、出力はウオッチドッグタイマ（ＷＤＴ）３のイネー
ブル（ＷＤＴ ＥＮ）端子に接続される。ウオッチドッ
グタイマ３の出力はＣＰＵ１のリセット入力端子に接続
される。
【００１６】構成するシステムによっては、ウオッチド
ッグタイマ３の出力がＣＰＵ１の割り込み（プロセスイ
ンタラプト）端子に接続されることもある。ウオッチド
ッグタイマ３のクリアはＣＰＵ１からポート等を介して
直接行われることもあり、他のＬＳＩ等を介して行われ
ることもある。
ッグタイマ３の出力がＣＰＵ１の割り込み（プロセスイ
ンタラプト）端子に接続されることもある。ウオッチド
ッグタイマ３のクリアはＣＰＵ１からポート等を介して
直接行われることもあり、他のＬＳＩ等を介して行われ
ることもある。
【００１７】次に、本発明の実施例の詳細について図１
及び図２を参照して詳細に説明する。図２は本発明によ
るウオッチドッグタイマ回路の動作タイミング波形図で
ある。ＣＰＵ１からの監視制御信号の出力をＣＰＵ動作
検出器２により監視し、ＣＰＵ１が動作モードにあるの
か、スタンバイモードにあるのかを判断する。図２にお
いて、ＣＰＵ１が動作モードにある間は、ＣＰＵ動作検
出器２の出力（ＷＤＴＥＮ）がアクテイブになり、ウオ
ッチドッグタイマ３をイネーブル（動作）状態にする。
及び図２を参照して詳細に説明する。図２は本発明によ
るウオッチドッグタイマ回路の動作タイミング波形図で
ある。ＣＰＵ１からの監視制御信号の出力をＣＰＵ動作
検出器２により監視し、ＣＰＵ１が動作モードにあるの
か、スタンバイモードにあるのかを判断する。図２にお
いて、ＣＰＵ１が動作モードにある間は、ＣＰＵ動作検
出器２の出力（ＷＤＴＥＮ）がアクテイブになり、ウオ
ッチドッグタイマ３をイネーブル（動作）状態にする。
【００１８】ＣＰＵ１は動作モードにある間は一定時間
間隔にてＷＤＴ ＣＬＲ（ウオッチドッグタイマクリ
ア）を用いてウオッチドッグタイマ３をクリアする。一
定時間クリアされなかった場合は、タイムアウト（ＷＤ
Ｔ ＯＵＴ）して、図２に示すように、ウオッチドッグ
タイマ３はＣＰＵ１に対してリセット（あるいは割り込
み）（ＣＰＵ ＲＥＳＥＴ）信号を発生する。
間隔にてＷＤＴ ＣＬＲ（ウオッチドッグタイマクリ
ア）を用いてウオッチドッグタイマ３をクリアする。一
定時間クリアされなかった場合は、タイムアウト（ＷＤ
Ｔ ＯＵＴ）して、図２に示すように、ウオッチドッグ
タイマ３はＣＰＵ１に対してリセット（あるいは割り込
み）（ＣＰＵ ＲＥＳＥＴ）信号を発生する。
【００１９】図２において、ＣＰＵ１がスタンバイモー
ドにある間はＣＰＵ動作検出器２の出力（ＷＤＴ Ｅ
Ｎ）がノンアクテイブになり、ウオッチドッグタイマ３
をディセネーブル状態にする。このときは、ウオッチド
ッグタイマ３のカウント動作は行われないため、ＣＰＵ
１は一定時間毎のクリアを行う必要はない。
ドにある間はＣＰＵ動作検出器２の出力（ＷＤＴ Ｅ
Ｎ）がノンアクテイブになり、ウオッチドッグタイマ３
をディセネーブル状態にする。このときは、ウオッチド
ッグタイマ３のカウント動作は行われないため、ＣＰＵ
１は一定時間毎のクリアを行う必要はない。
【００２０】次に、本発明に関連するＣＰＵ動作検出器
２の動作について、図３を参照して詳細に説明する。図
３において、ＣＰＵ１が動作モードにある場合、通常、
ＣＰＵ１はプログラムのフェッチのために絶えずメモリ
リード（ＲＥＡＤ）信号（ＣＰＵ ＲＥＡＤ）を変化さ
せている。
２の動作について、図３を参照して詳細に説明する。図
３において、ＣＰＵ１が動作モードにある場合、通常、
ＣＰＵ１はプログラムのフェッチのために絶えずメモリ
リード（ＲＥＡＤ）信号（ＣＰＵ ＲＥＡＤ）を変化さ
せている。
【００２１】従って、このメモリリード信号をリトリガ
ラブルモノステーブルマルチバイブレータ４（通常のモ
ノステーブルマルチバイブレータはトリガが入ったとき
からパルスを出力し、外部に取り付けられたキャパシタ
及び抵抗器の持つ時定数により、一定時間後にパルス出
力を終了するが、リトリガラブルマルチバイブレータ
は、パルス出力中もトリガ入力を受け付け、従って、ト
リガ間隔が時定数より短ければ、連続出力できる）に入
力し、それをトリガにして、連続出力をＷＤＴＥＮとし
て作り出す。
ラブルモノステーブルマルチバイブレータ４（通常のモ
ノステーブルマルチバイブレータはトリガが入ったとき
からパルスを出力し、外部に取り付けられたキャパシタ
及び抵抗器の持つ時定数により、一定時間後にパルス出
力を終了するが、リトリガラブルマルチバイブレータ
は、パルス出力中もトリガ入力を受け付け、従って、ト
リガ間隔が時定数より短ければ、連続出力できる）に入
力し、それをトリガにして、連続出力をＷＤＴＥＮとし
て作り出す。
【００２２】この結果、ＣＰＵ１のリード信号が変化し
ている間、すなわちＣＰＵ１が動作モードにある間は、
ＣＰＵ動作検出器２の出力はアクティブとなる。モノス
テーブルマルチバイブレータ４の持つパルス幅は、ＣＰ
Ｕ１のリード信号の最大間隔を考慮して、外部のキャパ
シタＣと抵抗器Ｒとの時定数により調節する（時定数を
リード信号の最大間隔より大きくとる）。
ている間、すなわちＣＰＵ１が動作モードにある間は、
ＣＰＵ動作検出器２の出力はアクティブとなる。モノス
テーブルマルチバイブレータ４の持つパルス幅は、ＣＰ
Ｕ１のリード信号の最大間隔を考慮して、外部のキャパ
シタＣと抵抗器Ｒとの時定数により調節する（時定数を
リード信号の最大間隔より大きくとる）。
【００２３】次に、本発明に関連するＣＰＵ動作検出器
２の別の例について、図４を参照して詳細に説明する。
図４において、ＣＰＵ１に流れる電流量を検出しその電
流量によって、ＣＰＵ１のモードを検出する方法につい
て述べる。ＣＰＵ１は動作モード中とスタンバイモード
中とによって、消費する電流量が大きく異なる。具体的
には、１０００〜１００００倍程度の違いがある。
２の別の例について、図４を参照して詳細に説明する。
図４において、ＣＰＵ１に流れる電流量を検出しその電
流量によって、ＣＰＵ１のモードを検出する方法につい
て述べる。ＣＰＵ１は動作モード中とスタンバイモード
中とによって、消費する電流量が大きく異なる。具体的
には、１０００〜１００００倍程度の違いがある。
【００２４】この消費電流（ＣＰＵ電源）の違いを電流
量検出器５にて検出し、動作モードの時はＷＤＴ ＥＮ
を出力してウオッチドッグタイマ３をイネーブルにし、
スタンバイモードの時にはディセネーブルにする。
量検出器５にて検出し、動作モードの時はＷＤＴ ＥＮ
を出力してウオッチドッグタイマ３をイネーブルにし、
スタンバイモードの時にはディセネーブルにする。
【００２５】
【発明の効果】以上説明したように本発明は、ＣＰＵの
動作モードを誤りなく検出できる効果がある。すなわ
ち、ＣＰＵが自らスリープフラグを立てる方法ではな
く、外部からハードウェアにて監視する方法を用いるた
めである。ＣＰＵが自らスリーブフラグを立てる方法で
は、スリーブフラグセット後の暴走や、暴走により誤っ
てスリープフラグをセットしてしまった場合などに、ウ
オッチドッグタイマが停止してしまうという問題が発生
する。
動作モードを誤りなく検出できる効果がある。すなわ
ち、ＣＰＵが自らスリープフラグを立てる方法ではな
く、外部からハードウェアにて監視する方法を用いるた
めである。ＣＰＵが自らスリーブフラグを立てる方法で
は、スリーブフラグセット後の暴走や、暴走により誤っ
てスリープフラグをセットしてしまった場合などに、ウ
オッチドッグタイマが停止してしまうという問題が発生
する。
【００２６】しかし、本発明のように外部のハードウェ
アにて検出する場合は、検出はＣＰＵの動作内容に関わ
らず行われるため、ＣＰＵの暴走時にも、ウオッチドッ
グタイマが停止することはなく、一定時間の経過後にタ
イムアウトしてＣＰＵをリセットする。
アにて検出する場合は、検出はＣＰＵの動作内容に関わ
らず行われるため、ＣＰＵの暴走時にも、ウオッチドッ
グタイマが停止することはなく、一定時間の経過後にタ
イムアウトしてＣＰＵをリセットする。
【００２７】さらに、消費電流の低減が得られる効果が
ある。すなわち、ＣＰＵがウオッチドッグタイマのクリ
アのためだけに、スタンバイモードから動作モードに移
行する必要がない。
ある。すなわち、ＣＰＵがウオッチドッグタイマのクリ
アのためだけに、スタンバイモードから動作モードに移
行する必要がない。
【図１】本発明の実施例のブロック図である。
【図２】本発明の実施例の動作タイミング波形図であ
る。
る。
【図３】ＣＰＵ動作検出器の一例のブロック図である。
【図４】ＣＰＵ動作検出器の他の一例のブロック図であ
る。
る。
【図５】従来のウオッチドッグタイマシステムの一例の
ブロック図である。
ブロック図である。
１ ＣＰＵ ２ ＣＰＵ動作検出器 ３ ウオッチドッグタイマ
Claims (4)
- 【請求項１】 ＣＰＵが動作モードにある時には一定時
間間隔にてクリア制御を受け、前記ＣＰＵからのクリア
制御が途絶えたときタイムアウトして暴走を検出し前記
ＣＰＵをリセットするウオッチドッグタイマ回路であっ
て、前記ＣＰＵの動作状態を監視し前記ＣＰＵが動作モ
ードにあることを検知する動作検出手段と、前記動作検
出手段が、前記ＣＰＵが動作モードにあることを検知し
たときにのみタイマ動作をなすよう制御する手段とを含
むことを特徴とするウオッチドッグタイマ回路。 - 【請求項２】 前記動作検出手段は、前記ＣＰＵのメモ
リリード信号の変化を検出して動作モードにあることを
検知するようにしたことを特徴とする請求項１記載のウ
オッチドッグタイマ回路。 - 【請求項３】 前記動作検出手段は、前記ＣＰＵのメモ
リリード信号の変化を当該リード信号の最大変化周期よ
り大きい時定数を持つリトリガラブルモノステーブルマ
ルチバイブレータに入力して動作モードにあることを検
知することを特徴とする請求項１あるいは２記載のウオ
ッチドッグタイマ回路。 - 【請求項４】 前記動作検出手段は、前記ＣＰＵの消費
電流の増大を検出して動作モードにあることを検知する
ようにしたことを特徴とする請求項１記載のウオッチド
ッグタイマ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10006280A JPH11203173A (ja) | 1998-01-16 | 1998-01-16 | ウオッチドッグタイマ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10006280A JPH11203173A (ja) | 1998-01-16 | 1998-01-16 | ウオッチドッグタイマ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11203173A true JPH11203173A (ja) | 1999-07-30 |
Family
ID=11633995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10006280A Withdrawn JPH11203173A (ja) | 1998-01-16 | 1998-01-16 | ウオッチドッグタイマ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11203173A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008217105A (ja) * | 2007-02-28 | 2008-09-18 | Ricoh Elemex Corp | マイクロコンピュータのプログラム暴走防止装置、及び電子機器 |
| JP2010224759A (ja) * | 2009-03-23 | 2010-10-07 | Fujitsu Ten Ltd | 電子制御装置、異常監視方法 |
| JP2015141445A (ja) * | 2014-01-27 | 2015-08-03 | カルソニックカンセイ株式会社 | プロセッサの制御装置及び制御方法 |
| JP2018126617A (ja) * | 2018-05-24 | 2018-08-16 | 株式会社三共 | 遊技機 |
| JP2019185337A (ja) * | 2018-04-09 | 2019-10-24 | 矢崎総業株式会社 | ウォッチドッグタイマ監視システム |
-
1998
- 1998-01-16 JP JP10006280A patent/JPH11203173A/ja not_active Withdrawn
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| CN105934726A (zh) * | 2014-01-27 | 2016-09-07 | 康奈可关精株式会社 | 处理器控制设备以及处理器控制方法 |
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