JP2001337736A

JP2001337736A - コンピュータシステム

Info

Publication number: JP2001337736A
Application number: JP2000158010A
Authority: JP
Inventors: Shuichi Wakabayashi; 修一若林
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2000-05-29
Filing date: 2000-05-29
Publication date: 2001-12-07

Abstract

(57)【要約】【課題】パフォーマンスを低下させることなく、消費
電流を低減することができるコンピュータシステムを提
供する。【解決手段】本発明のコンピュータシステムは、ＣＰ
Ｕと、ＣＰＵ動作クロック発生部と、ブリッジ部と、Ｒ
ＡＭと、ＲＯＭと、入力部と、出力部と、通信処理部
と、外部記憶装置と、外部バスと、クロック制御バス
と、内部バスと、ＣＰＵの動作／停止クロック信号を制
御するクロック制御部とを備え、クロック制御部は、ブ
リッジＩ／Ｆ（Inter／Face）部２０と、制御部２１
と、カウンタＡ２２と、レジスタＡ２３と、コンパレー
タＡ３０と、カウンタＢ２４と、レジスタＢ２５と、コ
ンパレータＢ３１と、レジスタＣ２６と、レジスタＤ２
７と、イベント監視部２８と、レジスタＥ２９と、ＳＴ
ＯＰＣＬＫ＃信号生成部３２と、ＣＰＵ制御部３３と、
ＡＮＤゲート３４と、ＮＯＲゲート３５とを備えてい
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えばパーソナル
コンピュータ、携帯型情報端末等のコンピュータシステ
ムに関し、特に、ＣＰＵ（Central Processing Unit）
に供給されるＣＰＵの動作クロック（以下、単に「ＣＰ
Ｕクロック」ともいう）を制御することができるコンピ
ュータシステムに関する。

【０００２】

【従来の技術】近年、携帯型パーソナルコンピュータや
携帯型情報端末などの携帯型のコンピュータシステムが
種々開発されている。これらの携帯型のコンピュータシ
ステムは、バッテリによって駆動することが多いため、
低消費電力化が望まれている。ところが、これらコンピ
ュータシステムに搭載されるＣＰＵは年々高速化され、
ＣＰＵの消費電力は増加する一方である。

【０００３】従来のコンピュータシステムは、ＣＰＵ、
ＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access
Memory）、入出力装置などの他に、ＣＰＵの消費電流を
低減させるためのクロック制御部を備えている。この様
な従来のコンピュータシステムにおいては、ＣＰＵの負
荷が大きい場合、クロック制御部は、ＣＰＵクロック停
止信号（ＳＴＯＰＣＬＫ＃）をＯＦＦにしてＣＰＵを高
速の動作クロックに基づいて動作させ、また、ＣＰＵの
負荷が小さい場合には、ＣＰＵクロック停止信号（ＳＴ
ＯＰＣＬＫ＃）をＯＮにしてＣＰＵの稼動を一時的に停
止させている。この様に、従来のコンピュータシステム
においては、クロック制御部がＣＰＵクロック停止信号
（ＳＴＯＰＣＬＫ＃）に基づいてＣＰＵクロックの供給
を制御し、ＣＰＵを効率良く動作させることによって、
ＣＰＵの消費電流を低減させている。

【０００４】

【発明が解決しようとする課題】しかしながら、従来の
コンピュータシステムにおいては、クロック制御部がＣ
ＰＵクロック停止信号（ＳＴＯＰＣＬＫ＃）のＯＮ／Ｏ
ＦＦを行ってＣＰＵクロックの供給を制御していた。そ
のため、データのシリアル処理を行う通信処理などの場
合、ＣＰＵの負荷が小さくなると、クロック制御部がＣ
ＰＵクロック停止信号（ＳＴＯＰＣＬＫ＃）をＯＮにし
て、ＣＰＵの稼動を一時的に停止してしまい、データの
取りこぼし等のエラーが発生し、また、このエラー処理
などによってコンピュータシステムのパフォーマンスが
低下してしまうという問題があった。

【０００５】また、上記の様にコンピュータシステム全
体のパフォーマンスを低下させないために、データのシ
リアル処理時に常にＣＰＵクロック停止信号（ＳＴＯＰ
ＣＬＫ＃）をＯＦＦした場合、消費電流がほとんど低減
できないという問題があった。

【０００６】そこで、上記の点に鑑み、本発明の目的
は、パフォーマンスを低下させることなく、消費電流を
低減することができるコンピュータシステムを提供する
ことである。

【０００７】

【課題を解決するための手段】以上の課題を解決するた
め、本発明のコンピュータシステムは、自分自身の動作
／停止を外部から信号で制御可能なＣＰＵ（Central Pr
ocessing Unit）と、ＣＰＵの動作／停止クロック信号
を制御するクロック制御手段を備えたコンピュータシス
テムにおいて、クロック制御手段は、ＣＰＵの負荷に応
じて動作／停止クロック信号を任意に設定するクロック
設定手段を備える事を特徴とする。

【０００８】また、上述のコンピュータシステムにおい
て、クロック設定手段は、基準クロックの分周比または
デューティ比に基づいて動作／停止クロック信号を設定
することもできる。

【０００９】さらに、上述のコンピュータシステムにお
いて、クロック設定手段は、ＣＰＵの負荷に応じた比率
で動作／停止クロック信号をＯＮ又はＯＦＦに設定する
こともできる。

【００１０】ＣＰＵの負荷に応じて動作／停止クロック
信号を任意に設定することができるので、ＣＰＵを効率
よく動作させることができる。

【００１１】また、上述のコンピュータシステムにおい
て、クロック制御手段は、割り込みなどのイベントが発
生した場合、クロック設定手段で設定した動作／停止ク
ロック信号を基準クロックにするクロック回帰手段を有
することもできる。

【００１２】さらに、上述のコンピュータシステムにお
いて、クロック制御手段は、クロック回帰手段に所定の
タイミングで割り込みを発生することもできる。

【００１３】割り込みなどのイベント発生時に、動作／
停止クロック信号を基準クロックに即座に変更すること
ができるので、エラー処理などでパフォーマンスを低下
させることがない。

【００１４】

【発明の実施の形態】以下、本発明のコンピュータシス
テムについての図面を参照しつつ説明する。

【００１５】図１は、本発明のコンピュータシステムの
構成の一例を示す図である。図１において、本発明のコ
ンピュータシステムは、システム全体を制御するＣＰＵ
（Central Processing Unit）１と、ＣＰＵ１に動作ク
ロックを供給するＣＰＵ動作クロック発生部３と、ＣＰ
Ｕ１の動作／停止クロック信号を制御するクロック制御
部２と、データなどを記憶するＲＡＭ（Random Access
Memory）５と、ＯＳ（Operating System）などを記憶し
ているＲＯＭ（Read Only Memory）６と、キーボードな
どの入力部７と、液晶画面などの出力部８と、外部ネッ
トワークなどに接続してデータの送受信を行う通信処理
部９と、外部記憶装置（ＨＤＤなど）１０と、クロック
制御部２のＩ／ＯレジスタへのアクセスやＲＡＭ５への
アクセスと各構成部６〜１０へのアクセスを分離し、個
々のアクセスタイミングを生成するブリッジ部４と、Ｃ
ＰＵ１と、ブリッジ部４及びクロック制御部２とを接続
する内部バス１３と、ブリッジ部４と各構成部６〜１０
を接続する外部バス１１と、ブリッジ部４とクロック制
御部２との間でデータをやり取りするクロック制御バス
１２を備えている。

【００１６】このコンピュータシステムにおいては、Ｃ
ＰＵ１は、ＲＯＭ６や外部記憶装置１０に記憶されてい
るプログラムを入力部７や通信処理部９などから入力さ
れる信号に基づいて実行する。このとき、クロック制御
部２は、ソフトウェアまたはハードウェアによってＣＰ
Ｕ１の負荷を監視して、その状況に応じて、ＣＰＵ１の
動作／停止信号を制御する。

【００１７】図２は、本発明のクロック制御部２の構成
を示すブロック図である。図２において、このクロック
制御部２は、ブリッジ部４（図１参照）経由でのＣＰＵ
１（図１）との命令やデータの受け渡しのＩ／Ｆ（Inte
r／Face）となるブリッジＩ／Ｆ（Inter／Face）部２０
と、クロック制御部２全体を制御する制御部２１と、Ｃ
ＰＵ１（図１）の動作／停止の制御を行うＣＰＵ制御部
３３と、動作タイミングを計るために基準クロックを計
数するカウンタＡ２２と、制御部２１によって設定され
るＣＰＵ１（図１）の間欠動作比のうち非動作の比率値
を保持するレジスタＡ２３と、レジスタＡ２３の非動作
の設定値とカウンタＡ２２から出力されるカウント値と
を比較するコンパレータＡ３０と、動作タイミングを計
るために基準クロックを計数するカウンタＢ２４と、制
御部２１によって設定されるＣＰＵ１（図１）の間欠動
作比のうち動作の比率値を保持するレジスタＢ２５と、
レジスタＢ２５の動作の設定値とカウンタＢ２４から出
力されるカウント値とを比較するコンパレータＢ３１
と、制御部２１からの制御信号に基づいて間欠動作要求
（ＳＬＯＷＣＬＫＲＥＱ）信号を出力するレジスタＣ２
６と、制御部２１からの制御信号に基づいて動作停止要
求（ＳＴＯＰＣＬＫＲＥＱ）信号を出力するレジスタＤ
２７と、外部からの割込み信号及び入力部７（図１）や
出力部８（図１）、通信処理部９（図１）、外部記憶装
置１０（図１）等へのＩ／Ｏアクセスなどのイベント情
報に応じたイベント信号（ＥＶＥＮＴ＃）をトリガ信号
としてレジスタＤ２７に出力するイベント監視部２８
と、制御部２１の制御信号に基づいてイベント監視部２
８からイベント情報をリードし保持するレジスタＥ２９
と、コンパレータＡ３０、コンパレータＢ３１、レジス
タＣ２６及びレジスタＤ２７から出力される信号に基づ
いてＣＰＵ１（図１）の動作を停止させるためのクロッ
ク停止信号（ＳＴＯＰＣＬＫ＃）を生成してＣＰＵ制御
部３３などに出力するＳＴＯＰＣＬＫ＃信号生成部３２
と、ＣＰＵ制御部３３からのＧＲＡＮＴ信号の反転信号
とＳＴＯＰＣＬＫ＃信号生成部３２からのＳＴＯＰＣＬ
Ｋ＃信号の反転信号を論理積するＡＮＤゲート３４と、
ＡＮＤゲート３４からの出力信号とＳＴＯＰＣＬＫ＃信
号生成部３２からのＳＴＯＰＣＬＫ＃信号を論理和して
反転出力するＮＯＲゲート３５とを備えている。

【００１８】ここで、レジスタＡ２３及びレジスタＢ２
５に保持される間欠動作の比は、ＣＰＵ１（図１）稼動
時の基準クロックの分周比やデューティ比に基づいて、
ブリッジＩ／Ｆ（Inter Face）部２０をとおして、ソフ
トウェア等でプログラマブルに決定することができる。

【００１９】ＣＰＵ制御部３３は、ＳＴＯＰＣＬＫ＃信
号生成部３２から出力されるＳＴＯＰＣＬＫ＃信号に基
づいて、ＣＰＵＳＴＯＰＣＬＫ＃をＣＰＵ１（図１）に
出力する。また、ＣＰＵ制御部３３は、ＣＰＵ１（図
１）から内部バス１３を通してＣＰＵ１（図１）の状態
を受け取りＧＲＡＮＴ信号をＡＮＤゲート３４に出力す
るとともに、レディ信号（ＲＤＹ＃）をＣＰＵ１（図
１）に出力する。

【００２０】カウンタＡ２２は、ＳＴＯＰＣＬＫ＃信号
生成部３２からＣＰＵ制御部３３に出力されるＳＴＯＰ
ＣＬＫ＃信号がアクティブ（「ロー」レベル）で、か
つ、ＣＰＵ制御部３３から出力されるＧＲＡＮＴ信号が
アクティブ（「ハイ」レベル）の場合（つまりＳＴＯＰ
ＣＬＫ＃信号が「ロー」レベルでかつＣＰＵ１が停止し
ている間）にのみカウントを続行する。また、ＳＴＯＰ
ＣＬＫ＃信号生成部３２及びＣＰＵ制御部３３からの出
力信号が上記以外の場合には、カウンタＡ２２は、ＣＬ
Ｒ端子が「ロー」レベルとなり、カウントをリセットす
る。一方、カウンタＢ２４は、ＳＴＯＰＣＬＫ＃信号生
成部３２からＣＰＵ制御部３３へ出力されるＳＴＯＰＣ
ＬＫ＃信号がインアクティブ（「ハイ」レベル）の場合
にカウントを続行し、ＳＴＯＰＣＬＫ＃信号がアクティ
ブ（「ロー」レベル）の場合にはカウントをリセットす
る。

【００２１】コンパレータＡ３０は、カウンタＡ２２か
らの出力値であるカウント値とレジスタＡ２３の設定値
とを比較し、カウント値と設定値が一致すると、ＳＴＯ
ＰＣＬＫ＃信号生成部３２のＡ端子に「ハイ」レベルを
出力する。一方、コンパレータＢ３１は、カウンタＢ２
４からの出力値であるカウント値とレジスタＢ２５の設
定値とを比較し、カウント値と設定値が一致すると、Ｓ
ＴＯＰＣＬＫ＃信号生成部３２のＢ端子に「ハイ」レベ
ルを出力する。

【００２２】イベント監視部２８は、レジスタＥ２９か
ら出力されるＥＶＥＮＴＣＬＲ＃信号がアクティブ
（「ロー」レベル）になった時にリセットされる。ま
た、レジスタＤ２７は、イベント監視部２８から出力さ
れるＥＶＥＮＴ＃信号がアクティブ（「ロー」レベル）
になるとリセットされる。

【００２３】図３は、ＳＴＯＰＣＬＫ＃信号生成部３２
の具体的な回路構成を示す図である。ＳＴＯＰＣＬＫ＃
信号生成部３２（図２）は、コンパレータＡ３０及びコ
ンパレータＢ３１（図２）からのパルス信号に基づいて
信号を出力するトグル回路４０と、トグル回路４０から
の出力信号及びレジスタＣ２６（図２）から出力される
ＳＬＯＷＣＬＫＲＥＱ信号を入力して論理積するＡＮＤ
ゲート４１と、ＡＮＤゲート４１からの出力される信号
及びレジスタＤ２７（図２）から出力されるＳＴＯＰＣ
ＬＫＲＥＱ信号を入力して、論理積し反転出力するＮＯ
Ｒゲート４２とから構成される。

【００２４】トグル回路４０は、コンパレータＡ３０
（図２）から「ハイ」のパルス信号が出力されると出力
を「ハイ」に固定し、コンパレータＢ３１（図２）から
「ハイ」のパルス信号が出力されると出力を「ロー」に
固定する。

【００２５】以下、図１〜図３で示したコンピュータシ
ステムの機能について説明する。

【００２６】図４は、本発明のコンピュータシステムに
おけるＣＰＵ１の動作状態と動作モードとの関係を示す
概念図である。図４に示すとおり、ＣＰＵ１の動作状態
は、「ビジー状態」と「アイドル状態」に分類される。
「ビジー状態」は、画像処理や文字認識、数値計算など
のようにＣＰＵ１の負荷が大きい場合であり、「アイド
ル状態」は、キー入力待ち状態などＣＰＵ１の負荷が小
さい場合である。

【００２７】制御部２１は、ブリッジ部４から与えられ
るＣＰＵ１の動作状態を検出し（ステップ４０１）、Ｃ
ＰＵ１の動作状態が変化したかを判断する（ステップ４
０２）。ＣＰＵ１の動作状態が変化していなければ、処
理を終了する。またＣＰＵ１の動作状態が変化していた
場合には、現在のＣＰＵ１の動作状態を判断する（ステ
ップ４０３）。ＣＰＵ１の動作状態が「ビジー状態」の
場合は、（Ａ）ビジーモードの処理を実行する（ステッ
プ４０４）。「アイドル状態」の場合は、「アイドル状
態」を所定の閾値（ＣＰＵの稼働率など）に基づいて判
断し（ステップ４０５）、（Ｂ）完全停止モード（ステ
ップ４０６）または（Ｃ）間欠動作モード（ステップ４
０７）の処理をそれぞれ実行する。

【００２８】制御部２１は、検出したＣＰＵ１の動作状
態である稼働率などから、所定の閾値に基づいて、ＣＰ
Ｕ１の動作モード及びアイドルの状態を判断する。例え
ば、基準クロックの分周比やデューティ比を稼働率とし
て、予めシステム構成に基づいて決定した閾値と稼働率
を比較することによって、ＣＰＵ１の状態を判断するよ
うにしてもよい。

【００２９】以下に、各ＣＰＵ動作モードにおける本発
明のコンピュータシステムの処理の流れを詳細に説明す
る。

【００３０】（Ａ）ビジーモード図５は、ビジーモードにおける本発明のコンピュータシ
ステムの処理の流れを示すフローチャートである。図５
において、制御部２１は、レジスタＣ２６に制御信号を
出力し、レジスタＣ２６から出力されるＳＬＯＷＣＬＫ
ＲＥＱ信号をインアクティブ（「ロー」レベル）にリセ
ットする（ステップ５０１）。従って、ＣＰＵ１は間欠
動作や停止動作ではなく、通常の動作状態で稼動する。

【００３１】（Ｂ）完全停止モード図６は、完全停止モードにおける本発明のコンピュータ
システムの処理の流れを示すフローチャートである。図
６において、まず、制御部２１がレジスタＥ２９に制御
信号を出力して、レジスタＥ２９から出力されるＥＶＥ
ＮＴＣＬＲ＃信号をアクティブ（「ロー」レベル）に変
化させ、イベント監視部２８をリセットする（ステップ
６０１）。

【００３２】次に、制御部２１がレジスタＥ２９に制御
信号を出力すると、レジスタＥ２９はＥＶＥＮＴＣＬＲ
＃信号をインアクティブ（「ハイ」レベル）状態でイベ
ント監視部２８に出力する。このとき、イベント監視部
２８のリセット状態は解除される（ステップ６０２）。

【００３３】次に、イベント監視部２８でイベントを検
出した場合（ステップ６０３）、イベント監視部２８は
ＥＶＥＮＴ＃信号をアクティブ（「ロー」レベル）にセ
ットして、レジスタＤ２７をリセット状態にし（ステッ
プ６０４）、完全停止モードには入らず処理を終了す
る。

【００３４】一方、イベント監視部２８でイベントを検
出していない場合（ステップ６０３）、制御部２１から
の制御信号で、レジスタＤ２７から出力されるＳＴＯＰ
ＣＬＫＲＥＱ信号がアクティブ（「ハイ」レベル）とな
る（ステップ６０５）。ＳＴＯＰＣＬＫ＃信号生成部３
２は、ＮＯＲゲート４２でレジスタＤ２７から出力され
たＳＴＯＰＣＬＫＲＥＱ信号の「ハイ」レベルを受け取
ると、ＳＴＯＰＣＬＫ＃がアクティブ（「ロー」レベ
ル）となり、その信号をＣＰＵ制御部３３に出力する
（ステップ６０６）。ＣＰＵ制御部３３は、ＳＴＯＰＣ
ＬＫ＃信号生成部３２から、アクティブ（「ロー」レベ
ル）状態のＳＴＯＰＣＬＫ＃を受け取ると、所定のＣＰ
Ｕ停止処理を行う（ステップ６０７）。これにより、Ｃ
ＰＵ１は完全停止する（ステップ６０８）。

【００３５】ここで、イベント監視部２８が、予めイベ
ント監視部２８内部に登録しておいた監視すべき割り込
み信号やＩ／Ｏアクセスなどを検出すると（ステップ６
０９）、イベント監視部２８は、ＥＶＥＮＴ＃信号をア
クティブ（「ロー」レベル）にする（ステップ６１
０）。レジスタＤ２７は、ＣＬＲ端子に「ロー」レベル
の信号が入力されるとリセットされ、レジスタＤ２７か
ら出力されるＳＴＯＰＣＬＫＲＥＱ信号はインアクティ
ブ（「ロー」レベル）にリセットされる（ステップ６１
１）。一方、レジスタＥ２９は、イベント情報を受け取
ると、イベント情報を内部に保存後、イベント監視部２
８に対してＥＶＥＮＴＣＬＲ＃信号をアクティブ（「ロ
ー」レベル）にして、ＥＶＥＮＴ＃信号とイベントステ
ータスをリセットする（ステップ６１２）。また、レジ
スタＥ２９は、イベント監視部２８のイベントステータ
ス信号がリセットされると、ＥＶＥＮＴＣＬＲ＃信号を
インアクティブ（「ハイ」レベル）に戻す（ステップ６
１３）。ＳＴＯＰＣＬＫ＃信号生成部３２は、ＮＯＲゲ
ート４２でレジスタＤ２７から出力されたＳＴＯＰＣＬ
ＫＲＥＱ信号（「ロー」レベル）を受け取ると、ＡＮＤ
ゲート４１からの「ロー」レベルの信号に応じてＳＴＯ
ＰＣＬＫ＃がインアクティブ（「ハイ」レベル）状態と
なってＣＰＵ制御部３３に出力される（ステップ６１
４）。ＣＰＵ制御部３３は、ＳＴＯＰＣＬＫ＃信号生成
部３２から、インアクティブ（「ハイ」レベル）状態の
ＳＴＯＰＣＬＫ＃を受け取ると、ＣＰＵ動作開始処理を
行う（ステップ６１５）。これにより、ＣＰＵ１は動作
を開始する（ステップ６１６）。

【００３６】（Ｃ）間欠動作モード図７は、間欠動作モードにおける本発明のコンピュータ
システムの処理の流れを示すフローチャートである。図
７において、まず、制御部２１は、ブリッジ部４から与
えられるＣＰＵ１の動作状態に基づいて間欠動作比を設
定し、レジスタＡ２３に非動作の比率値、レジスタＢ２
５に動作の比率値を出力する（ステップ７０１）。レジ
スタＡ２３及びレジスタＢ２５の値に基づいてコンパレ
ータＡ３０及びコンパレータＢ３１が動作し、それぞれ
の比較結果信号をＳＴＯＰＣＬＫ＃信号生成部３２のト
グル回路４０に出力する。ここで、比較結果信号は、レ
ジスタの設定値とカウンタの値が一致した場合に「ハ
イ」レベルとなる。トグル回路４０は、コンパレータＡ
３０からの信号で「ハイ」レベルの信号を出力し、コン
パレータＢ３１からの信号で「ロー」レベルの信号を出
力する。

【００３７】次に、制御部２１は、レジスタＣ２６に制
御信号を出力し、レジスタＣ２６から出力されるＳＬＯ
ＷＣＬＫＲＥＱ信号をアクティブ（「ハイ」レベル）に
設定する（ステップ７０２）。ＳＴＯＰＣＬＫ＃信号生
成部３２において、ＡＮＤゲート４１は、レジスタＣ２
６から出力されたＳＬＯＷＣＬＫＲＥＱ信号がアクティ
ブ（「ハイ」レベル）の時、トグル回路４０からの「ハ
イ」レベルの出力信号に応じて、「ハイ」レベルの信号
を出力する。ＮＯＲゲート４２は、レジスタＤ２７から
のＳＴＯＰＣＬＫＲＥＱ信号に応じてＳＴＯＰＣＬＫ＃
信号をＣＰＵ制御部３３に出力する（ステップ７０
３）。

【００３８】ＣＰＵ制御部３３は、ＳＴＯＰＣＬＫ＃信
号生成部３２からＳＴＯＰＣＬＫ＃信号がアクティブ
（「ロー」レベル）で出力されると（ステップ７０
４）、所定のＣＰＵ停止処理（ステップ７０５）を行
い、ＣＰＵ１は動作を停止する（ステップ７０６）。

【００３９】ここで、イベント監視部２８において外部
からの割り込み信号やＩ／Ｏアクセスなどを検出すると
（ステップ７０７）、制御部２１は、レジスタ２６に制
御信号を出力し、レジスタ２６から出力されるＳＬＯＷ
ＣＬＫＲＥＱ信号をインアクティブ（「ロー」レベル）
にリセットする（ステップ７１３）。ＳＬＯＷＣＬＫＲ
ＥＱ信号がリセットされると、ＣＰＵ制御部３３には、
インアクティブ（「ハイ」レベル）のＳＴＯＰＣＬＫ＃
信号が入力され、ＣＰＵ制御部３３は、所定のＣＰＵ動
作開始処理を行う（ステップ７１４）。これにより、Ｃ
ＰＵ１は動作を開始する（ステップ７１５）。また、制
御部２１は、イベント監視部２８をリセット（ステップ
７１６）した後、イベント監視部２８のリセットを解除
する（ステップ７１７）。これにより、間欠動作モード
は終了する。

【００４０】一方、イベント監視部２８において外部か
らの割り込み信号やＩ／Ｏアクセスなどが検出されない
状態で（ステップ７０７）、ＣＰＵ制御部３３に入力さ
れているＳＴＯＰＣＬＫ＃がインアクティブ（「ハイ」
レベル）へと変化すると（ステップ７０８）、ＣＰＵ制
御部３３は、所定のＣＰＵ動作開始処理を行う（ステッ
プ７０９）。これにより、ＣＰＵ１は動作を開始する
（ステップ７１０）。ここで、イベント監視部２８にお
いて外部からの割り込み信号やＩ／Ｏアクセスなどが検
出されず（ステップ７１１）、ＳＴＯＰＣＬＫ＃信号が
アクティブ（「ロー」レベル）になった場合（ステップ
７１２）には、再びＣＰＵ制御部３３によって、所定の
ＣＰＵ停止処理（ステップ７０５）を行い、ＣＰＵ１は
動作を停止する（ステップ７０６）。また、イベント監
視部２８において外部からの割り込み信号やＩ／Ｏアク
セスなどを検出すると（ステップ７１１）、制御部２１
は、レジスタ２６に制御信号を出力し、レジスタ２６か
ら出力されるＳＬＯＷＣＬＫＲＥＱ信号をインアクティ
ブ（「ロー」レベル）にリセットする（ステップ７１
３）。ＳＬＯＷＣＬＫＲＥＱ信号がリセットされると、
ＣＰＵ制御部３３には、インアクティブ（「ハイ」レベ
ル）のＳＴＯＰＣＬＫ＃信号が入力され、ＣＰＵ制御部
３３は、所定のＣＰＵ動作開始処理を行う（ステップ７
１４）。これにより、ＣＰＵ１は動作を開始する（ステ
ップ７１５）。また、制御部２１は、イベント監視部２
８をリセット（ステップ７１６）した後、イベント監視
部２８のリセットを解除する（ステップ７１７）。これ
により、間欠動作モードは終了する。

【００４１】また、ステップ７０７において、イベント
監視部２８で外部からの割り込み信号やＩ／Ｏアクセス
などが検出されない場合で、ＳＴＯＰＣＬＫ＃がアクテ
ィブ（「ロー」レベル）の場合（ステップ７０８）に
は、引き続きイベント監視部２８によってイベントの監
視が行われる（ステップ７０７）。

【００４２】同様に、ステップ７１１において、イベン
ト監視部２８で外部からの割り込み信号やＩ／Ｏアクセ
スなどが検出されない場合で、ＳＴＯＰＣＬＫ＃がアク
ティブ（「ロー」レベル）の場合（ステップ７１５）に
は、引き続きイベント監視部２８によってイベントの監
視が行われる（ステップ７１１）。

【００４３】図８は、所定のＣＰＵ停止処理の流れを示
すフローチャートである。

【００４４】ＣＰＵ制御部３３は、ＳＴＯＰＣＬＫ＃信
号生成部３２から出力されるＳＴＯＰＣＬＫ＃信号がア
クティブ（「ロー」レベル）になると、ＣＰＵＳＴＯＰ
ＣＬＫ＃信号をアクティブ状態（「ロー」レベル）とし
てＣＰＵ１に出力する（ステップ８０１）。ＣＰＵ１
は、ＣＰＵＳＴＯＰＣＬＫ＃信号がアクティブ（「ロ
ー」レベル）となり、停止コマンドを受け付けると、Ｃ
ＰＵステータス（ＳＴＯＰＣＬＫ＃受領状態）をＣＰＵ
制御部３３に出力する（ステップ８０２）。次に、ＣＰ
Ｕ制御部３３が、ＲＤＹ＃信号をアクティブ（「ロー」
レベル）にしてＣＰＵ１に返す（ステップ８０３）。１
ＣＰＵＣＬＫ後、ＣＰＵ制御部３３は、ＲＤＹ＃信号を
インアクティブ（「ハイ」レベル）にリセットし、ＧＲ
ＡＮＴ信号をアクティブ（「ハイ」レベル）にセットす
る（ステップ８０４）。これにより、ＣＰＵ１は完全停
止状態となる。

【００４５】図９は、所定のＣＰＵ動作開始処理の流れ
を示すフローチャートである。

【００４６】ＣＰＵ制御部３３は、ＳＴＯＰＣＬＫ＃信
号生成部３２から出力されるＳＴＯＰＣＬＫ＃信号がイ
ンアクティブ（「ハイ」レベル）になると、ＣＰＵＳＴ
ＯＰＣＬＫ＃信号をインアクティブ状態（「ハイ」レベ
ル）としてＣＰＵ１に出力する（ステップ９０１）。Ｃ
ＰＵ制御部３３は、ＧＲＡＮＴ信号をインアクティブ
（「ロー」レベル）にリセットする（ステップ９０
２）。これにより、ＣＰＵ１は動作を開始する。

【００４７】このように、制御部２１が、ＣＰＵ１の負
荷に応じてＣＰＵの動作状態を判断し、ＣＰＵ動作停止
信号（ＳＴＯＰＣＬＫ＃）を複数のモードで変化させる
ことによって、ＣＰＵ１を完全停止状態から完全動作状
態までの間でリニア（段階的）に制御することができ
る。

【００４８】以上、本発明のコンピュータシステムにつ
いて説明したが、（Ｂ）完全停止モードや（Ｃ）間欠動
作モードのとき、制御部２１からイベント監視回路２８
に対して、所定のタイミングで割り込みを発生し、
（Ｂ）完全停止モードや（Ｃ）間欠動作モードから
（Ａ）ビジーモードに回帰させるようにしてもよい。

【００４９】また、制御部２１に温度センサーやバッテ
リセンサー等を装着し、ＣＰＵ１の温度やバッテリー残
量を監視し、これらのセンサーからの信号がある閾値を
超えたら強制的に（Ｃ）間欠動作モードや（Ｂ）完全停
止モードに移行させ、信号がある閾値より下がったら、
（Ａ）ビジーモードに回帰させるようにしてもよい。

【００５０】

【発明の効果】以上のように、本発明のコンピュータシ
ステムによれば、当該コンピュータシステムのパフォー
マンスを低下させることなく、その消費電流を低減する
ことができるようになった。

【図面の簡単な説明】

【図１】本発明のコンピュータシステムの構成の一例を
示す図である。

【図２】本発明のクロック制御部の構成を示すブロック
図である。

【図３】ＳＴＯＰＣＬＫ＃信号生成部の回路構成を示す
図である。

【図４】本発明のコンピュータシステムにおけるＣＰＵ
の動作状態と動作モードとの関係を示す概念図である。

【図５】ビジーモードの処理の流れを示すフローチャー
トである。

【図６】完全停止モードの処理の流れを示すフローチャ
ートである。

【図７】間欠モードの処理の流れを示すフローチャート
である。

【図８】ＣＰＵ停止処理の流れを示すフローチャートで
ある。

【図９】ＣＰＵ動作開始処理の流れを示すフローチャー
トである。

【符号の説明】

１ＣＰＵ２クロック制御部３ＣＰＵ動作クロック発生部４ブリッジ部５ＲＡＭ６ＲＯＭ７入力部８出力部９通信処理部１０外部記憶装置１１外部バス１２クロック制御バス１３内部バス２０ブリッジＩ／Ｆ部２１制御部２２カウンタＡ２３レジスタＡ２４カウンタＢ２５レジスタＢ２６レジスタＣ２７レジスタＤ２８イベント監視部２９レジスタＥ３０コンパレータＡ３１コンパレータＢ３２ＳＴＯＰＣＬＫ＃信号生成部３３ＣＰＵ制御部３４、４１ＡＮＤゲート３５、４２ＮＯＲゲート４０トグル回路

Claims

【特許請求の範囲】

【請求項１】自分自身の動作／停止を外部からの信号
で制御可能なＣＰＵ（Central Processing Unit）と、
前記ＣＰＵの動作／停止を外部から動作／停止クロック
信号として入力する手段と、前記動作／停止クロック信
号を制御するクロック制御手段を備えたコンピュータシ
ステムにおいて、前記クロック制御手段は、前記ＣＰＵの負荷に応じて前
記動作／停止クロック信号を任意に設定するクロック設
定手段を備えることを特徴とするコンピュータシステ
ム。
【請求項２】前記クロック設定手段は、基準クロック
の分周比またはデューティ比に基づいて前記動作／停止
クロックを設定することを特徴とする請求項１記載のコ
ンピュータシステム。
【請求項３】前記クロック設定手段は、前記ＣＰＵの
負荷に応じた比率で前記発動作／停止クロックをＯＮま
たはＯＦＦの固定値に設定することを特徴とする請求項
１乃至２記載のコンピュータシステム。
【請求項４】前記クロック設定手段は、割り込みなど
のイベントが発生した場合、前記クロック設定手段で設
定した前記動作／停止クロックを基準クロックにするク
ロック回帰手段を有することを特徴とする請求項１乃至
３記載のコンピュータシステム。
【請求項５】前記クロック設定手段は、前記に所定の
タイミングで割り込みを発生することを特徴とする請求
項４記載のコンピュータシステム。