JPS6278617A - 省電力ｍｐｕシステム - Google Patents
省電力ｍｐｕシステムInfo
- Publication number
- JPS6278617A JPS6278617A JP60219329A JP21932985A JPS6278617A JP S6278617 A JPS6278617 A JP S6278617A JP 60219329 A JP60219329 A JP 60219329A JP 21932985 A JP21932985 A JP 21932985A JP S6278617 A JPS6278617 A JP S6278617A
- Authority
- JP
- Japan
- Prior art keywords
- level
- state
- terminal
- microprocessor
- power
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Power Sources (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
マイクロプロセッサシステムにおいて、スリープ状態に
入る時に、スリープ状態でアト１／スバスがハイインピ
ーダンスとなることによってアドレスされてしまうメモ
リ等のチップセレクト端子を強制的に非選択として、ス
リープ時のメモリの動作を（’！止させて低消費電力化
を行う。
入る時に、スリープ状態でアト１／スバスがハイインピ
ーダンスとなることによってアドレスされてしまうメモ
リ等のチップセレクト端子を強制的に非選択として、ス
リープ時のメモリの動作を（’！止させて低消費電力化
を行う。
本発明はマイク１：１プロセソサシステノ、に係り１特
にスリープモー１゛を有するマイクロプロセッサを用い
た省電力Ｍ Ｐ １．１システムに関する。
にスリープモー１゛を有するマイクロプロセッサを用い
た省電力Ｍ Ｐ １．１システムに関する。
マイクロプロセッサはその処理能力から各方面で制御装
置として用いられている。これらの制御装置としてはｆ
ｉｌ必要な時に装置全体の電源を投入し始めより動作さ
川る。（２）常に電力が供給され動作している。（３）
電源断時の状態を記憶し再投入の時には電源断時の状態
から実行する２等に大別される。
置として用いられている。これらの制御装置としてはｆ
ｉｌ必要な時に装置全体の電源を投入し始めより動作さ
川る。（２）常に電力が供給され動作している。（３）
電源断時の状態を記憶し再投入の時には電源断時の状態
から実行する２等に大別される。
前述の（１１，（２１の場合には一般的にバソテリハ・
ツクアップ等は要求されないが、（３）の場合には電源
−つ − 断時の状態を記憶していなければならず、バッテリバッ
クアップが用いられている。尚、（２）の場合にも電源
断後の再投入時には電源断時の状態からの実行が要求さ
れる場合もある。
ツクアップ等は要求されないが、（３）の場合には電源
−つ − 断時の状態を記憶していなければならず、バッテリバッ
クアップが用いられている。尚、（２）の場合にも電源
断後の再投入時には電源断時の状態からの実行が要求さ
れる場合もある。
従来、前述した（３）の場合には、電源断後のパンテリ
バックアンプの動作を検出し、これによってマイクロプ
ロセッサに割込みをかけ１割込み処理でスリープ（スタ
ンバイ）モードに入るように構成している。スリープ状
態のマイクロプロセッサは今までの状態を記憶するとと
もにパスラインをハイインピーダンス状態にして低消費
電力となるように構成されている。
バックアンプの動作を検出し、これによってマイクロプ
ロセッサに割込みをかけ１割込み処理でスリープ（スタ
ンバイ）モードに入るように構成している。スリープ状
態のマイクロプロセッサは今までの状態を記憶するとと
もにパスラインをハイインピーダンス状態にして低消費
電力となるように構成されている。
前述した様に、マイクロプロセンサシステムにおけるマ
イクロプロセッサのスリープモードではそのパスライン
はハイインピーダンスすなわちオープン状態となる。一
方、マイクロプロセッサシステムのパスラインは雑音に
おける誤動作の防止等のために、パスラインが各ビット
単位で抵抗でプルアンプ（又はプルダウン）されている
。この為、スリープモー１においてマイクロプロセッサ
自身はハイインピーダンスとなっていても、パスライン
はプルアンプされているのでアドレスラインはＨレベル
となってしまう。例えばアドレスが１６ビツトで構成さ
れている時にはＰＦＰＦＩＩ （Ｈは１６進を表す）が
アドレス線上に出力されたと等価となる。これにより、
リードオンリメモリ等の素子がそのアドレスに設定され
ている時にはスリープモードであっても動作（選択状態
）してしまい。
イクロプロセッサのスリープモードではそのパスライン
はハイインピーダンスすなわちオープン状態となる。一
方、マイクロプロセッサシステムのパスラインは雑音に
おける誤動作の防止等のために、パスラインが各ビット
単位で抵抗でプルアンプ（又はプルダウン）されている
。この為、スリープモー１においてマイクロプロセッサ
自身はハイインピーダンスとなっていても、パスライン
はプルアンプされているのでアドレスラインはＨレベル
となってしまう。例えばアドレスが１６ビツトで構成さ
れている時にはＰＦＰＦＩＩ （Ｈは１６進を表す）が
アドレス線上に出力されたと等価となる。これにより、
リードオンリメモリ等の素子がそのアドレスに設定され
ている時にはスリープモードであっても動作（選択状態
）してしまい。
システム全体としての消費電力は大きくなってしまう問
題があった。
題があった。
本発明は前記問題点を解決するものであり、その特徴と
するところは、マイクロプロセッサシステムにおいて。
するところは、マイクロプロセッサシステムにおいて。
少なくとも１個の素子を非動作状態とする制御端子を設
け、前記マイクロプロセッサがスリープ状態となる時に
前記制御端子を介して前記少なくとも１個の素子を非動
作状態にすることを特徴とした省電力Ｍ Ｐ ＩＪシス
テムにある。
け、前記マイクロプロセッサがスリープ状態となる時に
前記制御端子を介して前記少なくとも１個の素子を非動
作状態にすることを特徴とした省電力Ｍ Ｐ ＩＪシス
テムにある。
マイクロプロセッサシステムにおいて、マイクロプロセ
ッサがスリープ状態となる時に、少なくとも１個の素子
を制御端子を介して非動作状態とする。
ッサがスリープ状態となる時に、少なくとも１個の素子
を制御端子を介して非動作状態とする。
以下２図面を用いて本発明の詳細な説明する。
第１図は本発明の実施例の回路構成図である。
マイクロプロセッサ１の上位アドレスバス＾ｄｒｈはア
ドレスデコーダ２に接続されている。面上位アドレスバ
スＡｄｒｈは抵抗群Ｒを介して各ビットはプルアップさ
れる。アドレスデコーダ２は加わる上位アドレスバスＡ
ｄｒｈの値をデコードし１選択信号をアントゲ−１３の
一方の入力に出力する。パンテリバンクアンプ検出回路
４の検出出力はマイクロプロセッサ１のＮＭ１端子ＮＭ
Ｉとオアゲート５の一方の入力に接続されている。マイ
クロプロセッサの出力端子Ｄｏはオアゲート５の一方の
入力に加わり、オアゲート５の出力はアンドゲート３の
他方の入力に加わる。そしてアドレスゲート３の出力は
リードオンリメモリ６の選択端子ＣＳに接続されている
。第１図の本発明の実施例の回路構成は本発明の詳細な
説明する為の図であり、他にランダムアクセスメモリや
ｉ ／ ｏ素子を有し、下位アドレスバス、データバス
は図示しないがリードオンリメモリ６や前述したランダ
ムアクセスメモリやｉ ／ ｏ素子に接続されている。
ドレスデコーダ２に接続されている。面上位アドレスバ
スＡｄｒｈは抵抗群Ｒを介して各ビットはプルアップさ
れる。アドレスデコーダ２は加わる上位アドレスバスＡ
ｄｒｈの値をデコードし１選択信号をアントゲ−１３の
一方の入力に出力する。パンテリバンクアンプ検出回路
４の検出出力はマイクロプロセッサ１のＮＭ１端子ＮＭ
Ｉとオアゲート５の一方の入力に接続されている。マイ
クロプロセッサの出力端子Ｄｏはオアゲート５の一方の
入力に加わり、オアゲート５の出力はアンドゲート３の
他方の入力に加わる。そしてアドレスゲート３の出力は
リードオンリメモリ６の選択端子ＣＳに接続されている
。第１図の本発明の実施例の回路構成は本発明の詳細な
説明する為の図であり、他にランダムアクセスメモリや
ｉ ／ ｏ素子を有し、下位アドレスバス、データバス
は図示しないがリードオンリメモリ６や前述したランダ
ムアクセスメモリやｉ ／ ｏ素子に接続されている。
さらに上位アドレスＡｄｒｈをデコードした選択線が各
素子に接続されている。
素子に接続されている。
電源投入時には、前述した上位、下位アドレスバス、デ
ータバスを介してリードオンリメモリ６内に格納されて
いるプログラムを実行している。
ータバスを介してリードオンリメモリ６内に格納されて
いるプログラムを実行している。
そして目的の制御が図示しないｉ ／ ｏ素子を介して
なされている。前述した動作中に、電源が断となり、バ
ッテリバックアップ動作に入った時には次の動作をする
。先ずバソテリバンクアソプ検−６＝ 出回路がパンテリハックアップ動作に人、ったことを検
出し、検出出力端子りいを１、レー・ルとする。
なされている。前述した動作中に、電源が断となり、バ
ッテリバックアップ動作に入った時には次の動作をする
。先ずバソテリバンクアソプ検−６＝ 出回路がパンテリハックアップ動作に人、ったことを検
出し、検出出力端子りいを１、レー・ルとする。
この検出出力端子■）、のＩ４レベルがマイク１コプロ
セツサ１のＮＭｉ端子に加わると、マ・イクロプロセソ
サ１はＮＭＩ処理を実行する。ＮＭｉ（ノンマスカブル
インターラブド）処理とはマイクロプロセッサにおける
最上位の割込み処理である。尚。
セツサ１のＮＭｉ端子に加わると、マ・イクロプロセソ
サ１はＮＭＩ処理を実行する。ＮＭｉ（ノンマスカブル
インターラブド）処理とはマイクロプロセッサにおける
最上位の割込み処理である。尚。
ＮＭｉ処理の実行用プロゲラＪ・は例えば図示しない他
のメモリに格納されている。ＮＭｉ処理のプログラムが
実行すると次に電？Ｒ断における他の処理を実行し５続
いて端子ＤＯを１７レベルとする処理を行う。
のメモリに格納されている。ＮＭｉ処理のプログラムが
実行すると次に電？Ｒ断における他の処理を実行し５続
いて端子ＤＯを１７レベルとする処理を行う。
第２図は端子り、と端子Ｄｏとリードオンリメモリ６の
選択端子Ｃ８のレベルの変化を表すタイミングチャート
図である。前述した様にバッテリバンクアップ検出回路
４が電源断（Ｐｏｗｅｒ Ｏｆｆ ）を検出して■、レ
ベルとなり、その後ＮＭＩ処理中でＤｏを１７レベルと
する命令を実行し、端子り。
選択端子Ｃ８のレベルの変化を表すタイミングチャート
図である。前述した様にバッテリバンクアップ検出回路
４が電源断（Ｐｏｗｅｒ Ｏｆｆ ）を検出して■、レ
ベルとなり、その後ＮＭＩ処理中でＤｏを１７レベルと
する命令を実行し、端子り。
をＬレベルとする。その後スリープ命令を実行してスリ
ープ（点Ａ）となる。スリープ命令を実行すると、アド
レスバスラインはハイインピーダンスとなるので、アド
レスデコーダ２には−Ｌ位子アドレス Ａｄｒｈ）がア
ドレスされたと等価となり１選択信号を出力する。従来
の回路においては、アドレスデコーダ２の出力がそのま
まリードオンリメモリ６の選択端子Ｃ８に加わるように
してなっているので、第２図のスリープ期間ｔにわたっ
て■ルヘル（点線部）となる。しかしながら、端子Ｄｏ
が■、レベルあるいはバッテリバックアップ検出回路４
の出力り、がＬレベルの時にはアンドゲート３によって
アドレスデコーダ２のＨレベルがリードオンリメモリ６
に加わるのを防止しているので、第２図の実線で示すよ
うに１、レベルとなる。
ープ（点Ａ）となる。スリープ命令を実行すると、アド
レスバスラインはハイインピーダンスとなるので、アド
レスデコーダ２には−Ｌ位子アドレス Ａｄｒｈ）がア
ドレスされたと等価となり１選択信号を出力する。従来
の回路においては、アドレスデコーダ２の出力がそのま
まリードオンリメモリ６の選択端子Ｃ８に加わるように
してなっているので、第２図のスリープ期間ｔにわたっ
て■ルヘル（点線部）となる。しかしながら、端子Ｄｏ
が■、レベルあるいはバッテリバックアップ検出回路４
の出力り、がＬレベルの時にはアンドゲート３によって
アドレスデコーダ２のＨレベルがリードオンリメモリ６
に加わるのを防止しているので、第２図の実線で示すよ
うに１、レベルとなる。
よってスリープ期間ｔにおけるリードオンリメモリ６の
非正常な選択はなされない。
非正常な選択はなされない。
一方、電源がオンとなり、電源より電力が供給されると
、バッテリバンクアップ検出回路４の端子り、がＨレベ
ルとなるので、リードオンリメモＩＪ ６は動作可能と
なる。尚、第２図においては他のメモリに格納されてい
るプログラムが実行しているので、Ｌレベルのままであ
る。
、バッテリバンクアップ検出回路４の端子り、がＨレベ
ルとなるので、リードオンリメモＩＪ ６は動作可能と
なる。尚、第２図においては他のメモリに格納されてい
るプログラムが実行しているので、Ｌレベルのままであ
る。
電源オンによって実行が再開された時に端子ＤｏをＨレ
ベルとすることにより、初期の状態となる。
ベルとすることにより、初期の状態となる。
本発明の実施例において端子Ｄｏをブｌ’１グラム中の
命令によって１．レベルとしているが、これに限らず、
スリープ命令を実行した時に自動的に端子ＤＯをＬレベ
ルにするごとによっても同様の効果を発生する。さらに
本発明の実施例においてはリードオンリメモリ６の選択
端子Ｃ８を正論理で説明しているがこれに限らず、負論
理の場合にも同様に可能である。
命令によって１．レベルとしているが、これに限らず、
スリープ命令を実行した時に自動的に端子ＤＯをＬレベ
ルにするごとによっても同様の効果を発生する。さらに
本発明の実施例においてはリードオンリメモリ６の選択
端子Ｃ８を正論理で説明しているがこれに限らず、負論
理の場合にも同様に可能である。
以上述べた様に本発明はマイク１コプロセツサがスリー
プ状態となる時にスリープ状態におけるパスラインのハ
イインピーダンスで選択される素子を非選択となる様に
するので１本発明によれば低消費電力化を行った省電力
Ｍ Ｐ Ｕシステムが可能となる。
プ状態となる時にスリープ状態におけるパスラインのハ
イインピーダンスで選択される素子を非選択となる様に
するので１本発明によれば低消費電力化を行った省電力
Ｍ Ｐ Ｕシステムが可能となる。
第１図は本発明の実施例の回路構成図。
第２図は各端子のタイミングチャート図である。
ｌ ・ ・ ・Ｍ ）） Ｕ 。
２・・・アドレスデコーダ。
３・・・アンドゲート。
４・・・バッテリバンクアップ検出回路。
５・・・オアゲート。
６・・・リードオンリメモリ。
特許 出願人 富士通機電株式会社−】Ｏ−
ダイミン７′＋ヤーｌ′″図
第２図
８６一
Claims (2)
- （１）マイクロプロセッサシステムにおいて、少なくと
も１個の素子を非動作状態とする制御端子を設け、前記
マイクロプロセッサがスリープ状態となる時に前記制御
端子を介して前記少なくとも１個の素子を非動作状態に
することを特徴とした省電力ＭＰＵシステム。 - （２）前記スリープ状態となる時は前記マイクロプロセ
ッサシステムがバッテリバックアップ動作となった直後
であることを特徴とした特許請求の範囲第１項記載の省
電力ＭＰＵシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60219329A JPS6278617A (ja) | 1985-10-01 | 1985-10-01 | 省電力ｍｐｕシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60219329A JPS6278617A (ja) | 1985-10-01 | 1985-10-01 | 省電力ｍｐｕシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6278617A true JPS6278617A (ja) | 1987-04-10 |
Family
ID=16733753
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60219329A Pending JPS6278617A (ja) | 1985-10-01 | 1985-10-01 | 省電力ｍｐｕシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6278617A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5548765A (en) * | 1990-08-28 | 1996-08-20 | Seiko Epson Corporation | Power saving display subsystem for portable computers |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5769588A (en) * | 1980-10-16 | 1982-04-28 | Nec Corp | Memort circuit |
| JPS57147190A (en) * | 1981-03-05 | 1982-09-10 | Nec Corp | Memory circuit |
-
1985
- 1985-10-01 JP JP60219329A patent/JPS6278617A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5769588A (en) * | 1980-10-16 | 1982-04-28 | Nec Corp | Memort circuit |
| JPS57147190A (en) * | 1981-03-05 | 1982-09-10 | Nec Corp | Memory circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5548765A (en) * | 1990-08-28 | 1996-08-20 | Seiko Epson Corporation | Power saving display subsystem for portable computers |
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