JPS59142624A - バツテリセ−ビング方式 - Google Patents
バツテリセ−ビング方式Info
- Publication number
- JPS59142624A JPS59142624A JP58016101A JP1610183A JPS59142624A JP S59142624 A JPS59142624 A JP S59142624A JP 58016101 A JP58016101 A JP 58016101A JP 1610183 A JP1610183 A JP 1610183A JP S59142624 A JPS59142624 A JP S59142624A
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- JP
- Japan
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- power supply
- rom
- circuit
- cpu
- control circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microcomputers (AREA)
- Direct Current Feeding And Distribution (AREA)
- Power Sources (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、ワンチップＣＰＵ （集積回路により１個の
半導体チップに形成されたマイクロプロセッサをいう。
半導体チップに形成されたマイクロプロセッサをいう。
）に、ＲＯＭ（続出専用メモリ）その他周辺デバイスを
接続して使用する装置で、周辺デバイスを使用しない時
間は、その周辺デバイスに供給する電源を遮断して、電
源電力の消耗を経済化する方式の改良に関する。特に、
移動無線装置など、携帯形の通信装置に適する方式に関
するものである。
接続して使用する装置で、周辺デバイスを使用しない時
間は、その周辺デバイスに供給する電源を遮断して、電
源電力の消耗を経済化する方式の改良に関する。特に、
移動無線装置など、携帯形の通信装置に適する方式に関
するものである。
第１図は従来例方式の構成図である。ワンチップｃｐｕ
ｔは、パスライン２により、外部メモリ３および拡張Ｒ
ＯＭ４と接続され、所望の制御動作を行うように構成さ
れている。これらの装置の電源は＋５■端子から供給さ
れるが、拡張ＲＯＭ４については、これを格納された制
御プログラムを読出すときなど、使用される時間が短時
間であるため、その電源供給線は電源コントロール回路
５を介して供給されるように構成して、不要な時間は電
源コントロール回路５を遮断状態にして、電源電力の消
耗を経済化するように構成されている。
ｔは、パスライン２により、外部メモリ３および拡張Ｒ
ＯＭ４と接続され、所望の制御動作を行うように構成さ
れている。これらの装置の電源は＋５■端子から供給さ
れるが、拡張ＲＯＭ４については、これを格納された制
御プログラムを読出すときなど、使用される時間が短時
間であるため、その電源供給線は電源コントロール回路
５を介して供給されるように構成して、不要な時間は電
源コントロール回路５を遮断状態にして、電源電力の消
耗を経済化するように構成されている。
ところがこのような装置では、電源の開閉を行うと、そ
れに伴いパスラインに雑音が発生しその雑音がＣＰＵの
動作に影響を与えて、誤動作の原因となることがあった
。このため、拡張ＲＯＭ４とパスライン２との結合点に
、トライステート回路６を挿入して、電源の開閉が行わ
れる過渡的な期間は、パスラインを切断状態にするとと
もに、パスラインの対接地インピーダンスを高くして、
データの授受が行われないようにする方式が用いられて
いた。このため、トライステー１−回路６をハードウェ
アとして付加することが必要であった。
れに伴いパスラインに雑音が発生しその雑音がＣＰＵの
動作に影響を与えて、誤動作の原因となることがあった
。このため、拡張ＲＯＭ４とパスライン２との結合点に
、トライステート回路６を挿入して、電源の開閉が行わ
れる過渡的な期間は、パスラインを切断状態にするとと
もに、パスラインの対接地インピーダンスを高くして、
データの授受が行われないようにする方式が用いられて
いた。このため、トライステー１−回路６をハードウェ
アとして付加することが必要であった。
本発明は、上記の問題点を解決するものであり、ワンチ
ップＣＰＵでＲＡＭ、、ＲＯＭ、Ｉ１０ボートなどの電
源開閉を行う周辺デバイスを拡張する場合に、特別な付
加部分を使用せずに電源開閉に伴う誤動作の発生を防ぎ
、かつバッテリセービングを可能にする方式を櫂供する
ことを目的とする。
ップＣＰＵでＲＡＭ、、ＲＯＭ、Ｉ１０ボートなどの電
源開閉を行う周辺デバイスを拡張する場合に、特別な付
加部分を使用せずに電源開閉に伴う誤動作の発生を防ぎ
、かつバッテリセービングを可能にする方式を櫂供する
ことを目的とする。
本発明は、ワンチップＣＰＵを用いた回路で、周辺に消
費電流の多いような拡張用のメモリおよびＩ１０デバイ
ス等の周辺デバイスを接続する場合に、バス信号にはト
ライステート回路を使用せずに単にバス結合の形式のま
まこれらの周辺デバイスの電源コントロールをワンチッ
プＣＰｔＪに内蔵のＩ１０ポートで行い、かつそのＩ１
０ボートをコントロールする命令を内蔵のメモリで行う
ように構成すると、命令発生の時間番こは、バス信号ラ
インに出力されるノイズに影響されずバッテリセービン
グが可能とすることを特徴とする。
費電流の多いような拡張用のメモリおよびＩ１０デバイ
ス等の周辺デバイスを接続する場合に、バス信号にはト
ライステート回路を使用せずに単にバス結合の形式のま
まこれらの周辺デバイスの電源コントロールをワンチッ
プＣＰｔＪに内蔵のＩ１０ポートで行い、かつそのＩ１
０ボートをコントロールする命令を内蔵のメモリで行う
ように構成すると、命令発生の時間番こは、バス信号ラ
インに出力されるノイズに影響されずバッテリセービン
グが可能とすることを特徴とする。
この発明は、次の２つの点に着目したものである。
■ ワンチップＣＰＵでは、内蔵Ｉ１０ポートの出力ポ
ートにｒＬＪレベル、「Ｈ」レベルの信号を出すための
専用の命令があり、その命令によって例えば汎用の８ビ
ツトＣＰＵのように■１０アドレス（Ｉｌｏの番地）の
データがバス信号ラインに出力されることはない。
ートにｒＬＪレベル、「Ｈ」レベルの信号を出すための
専用の命令があり、その命令によって例えば汎用の８ビ
ツトＣＰＵのように■１０アドレス（Ｉｌｏの番地）の
データがバス信号ラインに出力されることはない。
■ ワンチップＣＰＵでは内蔵のＲＯＭまたはＲＡＭを
アクセスしているときには、データはバス信号ラインに
は出力されない。
アクセスしているときには、データはバス信号ラインに
は出力されない。
上記の２つの点は現在存在する一般のワンチップＣＰＵ
で満たされている。
で満たされている。
第２図は本発明実施例装置の構成図である。ワンチップ
ＣＰＵＩは、アドレスバス、データバスおよびコントロ
ールバスなどのパスライン２により、周辺デバイスであ
る拡張ＲＯＭ４、外部メモＩ７３に接続されている。ワ
ンチップＣＰＵＩ、外部メモリ３および拡張ＲＯＭ４に
は、＋５Ｖ端子から電源が接続されるが、拡張ＲＯＭ４
の電源供給線は、電源コントロール回路５を経由して接
続される。この電源コントロール回路５はワンチップＣ
ＰＵＩにより制御される。
ＣＰＵＩは、アドレスバス、データバスおよびコントロ
ールバスなどのパスライン２により、周辺デバイスであ
る拡張ＲＯＭ４、外部メモＩ７３に接続されている。ワ
ンチップＣＰＵＩ、外部メモリ３および拡張ＲＯＭ４に
は、＋５Ｖ端子から電源が接続されるが、拡張ＲＯＭ４
の電源供給線は、電源コントロール回路５を経由して接
続される。この電源コントロール回路５はワンチップＣ
ＰＵＩにより制御される。
ここで、本発明の特徴とするところは、第１図に示す従
来回路で必要であったトライステート回路６を省いて、
拡張ＲＯＭ４に対してパスライン２を直接接続するとこ
ろ、および、電源コントロール回路５の制御信号を特に
ワンチップＣＰＵＩの内蔵Ｉ１０ポートから供給すると
ころにある。
来回路で必要であったトライステート回路６を省いて、
拡張ＲＯＭ４に対してパスライン２を直接接続するとこ
ろ、および、電源コントロール回路５の制御信号を特に
ワンチップＣＰＵＩの内蔵Ｉ１０ポートから供給すると
ころにある。
さらにもう一つの特徴は、電源コントロール回路５の制
御については、外部メモリ３などを利用することなく、
ワンチップＣＰＵＩに内蔵するメモリにより行うように
、そのプログラムを構成するところにある。
御については、外部メモリ３などを利用することなく、
ワンチップＣＰＵＩに内蔵するメモリにより行うように
、そのプログラムを構成するところにある。
このような装置では、ワンチップＣＰＵＩおよび外部メ
モリ３は連続的な動作状態にあるが、拡張ＲＯＭ４につ
いては、電源コントロール回路５が遮断状態になって動
作を停止させている。ワンチップＣＰＵＩで情報処理が
行われ、拡張ＲＯＭ４からの読出データが必要になると
、電源コントロール回路５に制御信号を送って、電源コ
ントロール回路５を導通状態にして、拡張ＲＯＭ４に電
源を供給する。拡張ＲＯＭ４の使用が終了すると、電源
コントロール回路５を遮断状態にして、再びバッテリセ
ービングの状態に入る。
モリ３は連続的な動作状態にあるが、拡張ＲＯＭ４につ
いては、電源コントロール回路５が遮断状態になって動
作を停止させている。ワンチップＣＰＵＩで情報処理が
行われ、拡張ＲＯＭ４からの読出データが必要になると
、電源コントロール回路５に制御信号を送って、電源コ
ントロール回路５を導通状態にして、拡張ＲＯＭ４に電
源を供給する。拡張ＲＯＭ４の使用が終了すると、電源
コントロール回路５を遮断状態にして、再びバッテリセ
ービングの状態に入る。
第３図および第４図に、この電源コントロール回路５を
制御するための制御フローチャート要部を示す。
制御するための制御フローチャート要部を示す。
上述のように、電源コントロール回路５の制御信号をワ
ンチップＣＰＵＩの内蔵のＩ１０ポートから供給し、そ
の制御を同じく内蔵のメモリで行うと、この電源開閉の
制御の時間は、パスライン２へ他の信号が送信されるこ
とがなく、かりに電源開閉により雑音が発生しても、こ
の時間にはパスライン２には有効な信号が存在しないの
で、誤動作の原因になることはない。
ンチップＣＰＵＩの内蔵のＩ１０ポートから供給し、そ
の制御を同じく内蔵のメモリで行うと、この電源開閉の
制御の時間は、パスライン２へ他の信号が送信されるこ
とがなく、かりに電源開閉により雑音が発生しても、こ
の時間にはパスライン２には有効な信号が存在しないの
で、誤動作の原因になることはない。
さらに、第３図および第４図に示すように、電源コント
ロール回路５を制御した直後は、拡張ＲＯＭ４の過渡状
態が終了するまでの短い時間だけ時間待ちのループを設
けて、処理動作を中断させておくことが有効である。こ
れにより、起動あるいは停止直後の拡張ＲＯＭ４から、
不確実なデータが読出され、あるいは雑音の妨害を受け
るようなことがなくなる。
ロール回路５を制御した直後は、拡張ＲＯＭ４の過渡状
態が終了するまでの短い時間だけ時間待ちのループを設
けて、処理動作を中断させておくことが有効である。こ
れにより、起動あるいは停止直後の拡張ＲＯＭ４から、
不確実なデータが読出され、あるいは雑音の妨害を受け
るようなことがなくなる。
上記例では、電源を開閉する周辺デバイスは拡張ＲＯＭ
であったが、その他の周辺デバイスについても、同様に
本発明を実施することができる。
であったが、その他の周辺デバイスについても、同様に
本発明を実施することができる。
以上説明したように、本発明によれば周辺デバイスとの
間に設けられていた、トライステート回路を省くことが
でき、これを省いても他に付加装置を設けることなく、
電源開閉に伴う雑音の影響がない誤動作のない方式を提
供することができる。
間に設けられていた、トライステート回路を省くことが
でき、これを省いても他に付加装置を設けることなく、
電源開閉に伴う雑音の影響がない誤動作のない方式を提
供することができる。
第１図は従来例方式の構成図。
第２図は本発明実施例方式の構成図。
第３図は電源コントロール回路の制御フローチャート要
部を示す図（電源投入時）。 第４図は電源コントロール回路の制御フローチャート要
部を示す図（電源遮断時）。 １・・・ワンチップＣＰＵ、２・・・パスライン、３・
・・外部メモリ、４・・・拡張ＲＯＭ （周辺デバイス
）、５・・・電源コントロール回路、６・・・トライス
テート回路。 特許出願人 日本電気株式会社・−ム代理人 弁理
士 井 出 直 孝 ］；：、［″、゛。 ３１ 図 （スミ勉理へ） 第 ３ 図 （ズＱ廻理へ） 篤 ４ 口
部を示す図（電源投入時）。 第４図は電源コントロール回路の制御フローチャート要
部を示す図（電源遮断時）。 １・・・ワンチップＣＰＵ、２・・・パスライン、３・
・・外部メモリ、４・・・拡張ＲＯＭ （周辺デバイス
）、５・・・電源コントロール回路、６・・・トライス
テート回路。 特許出願人 日本電気株式会社・−ム代理人 弁理
士 井 出 直 孝 ］；：、［″、゛。 ３１ 図 （スミ勉理へ） 第 ３ 図 （ズＱ廻理へ） 篤 ４ 口
Claims (2)
- （１） ワンチップＣＰＵと、 このワンチップＣＰＵとの間にパスラインで接続された
周辺デバイスと、 この周辺デバイスに供給する電源を開閉する電源コント
ロール回路と を備え、 この電源コントロール回路は上記ワンチップＣＰＵによ
り制御するように構成され、 上記周辺デバイスを使用しない時間はその周辺デバイス
への電源の供給を遮断するように構成されたバッテリセ
ービング方式において、上記電源コントロール回路への
制御信号は上記ワンチップＣＰＵの内蔵Ｉ１０ポートか
ら結合され、 上記電源コントロール回路の制御を上記ワンチップＣＰ
Ｕの内蔵メモリにより行うように構成されたことを特徴
とするバッテリセービング方式。 - （２）周辺デバイスが拡張用続出専用メモリである特許
請求の範囲第（１１項に記載のバッテリセービング方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58016101A JPS59142624A (ja) | 1983-02-04 | 1983-02-04 | バツテリセ−ビング方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58016101A JPS59142624A (ja) | 1983-02-04 | 1983-02-04 | バツテリセ−ビング方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59142624A true JPS59142624A (ja) | 1984-08-15 |
Family
ID=11907120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58016101A Pending JPS59142624A (ja) | 1983-02-04 | 1983-02-04 | バツテリセ−ビング方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59142624A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6152722A (ja) * | 1984-08-22 | 1986-03-15 | Nippon Data General Kk | 電力節約システム |
| JPS62195781A (ja) * | 1986-02-24 | 1987-08-28 | Ricoh Co Ltd | Ｉｃカ−ドを使用したデ−タ装置 |
| JPS63165984A (ja) * | 1986-12-27 | 1988-07-09 | Nec Corp | 着脱式ｒａｍカ−ドの電源制御インタフエ−ス回路 |
| JPS6437992A (en) * | 1987-08-04 | 1989-02-08 | Janome Sewing Machine Co Ltd | Embroidering machine having detachable memory card |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57136234A (en) * | 1981-02-18 | 1982-08-23 | Toshiba Corp | Terminal device |
| JPS57136243A (en) * | 1981-02-17 | 1982-08-23 | Ikuo Wakamatsu | Information input keyboard device of character, symbol and the like |
-
1983
- 1983-02-04 JP JP58016101A patent/JPS59142624A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57136243A (en) * | 1981-02-17 | 1982-08-23 | Ikuo Wakamatsu | Information input keyboard device of character, symbol and the like |
| JPS57136234A (en) * | 1981-02-18 | 1982-08-23 | Toshiba Corp | Terminal device |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6152722A (ja) * | 1984-08-22 | 1986-03-15 | Nippon Data General Kk | 電力節約システム |
| JPS62195781A (ja) * | 1986-02-24 | 1987-08-28 | Ricoh Co Ltd | Ｉｃカ−ドを使用したデ−タ装置 |
| JPS63165984A (ja) * | 1986-12-27 | 1988-07-09 | Nec Corp | 着脱式ｒａｍカ−ドの電源制御インタフエ−ス回路 |
| JPS6437992A (en) * | 1987-08-04 | 1989-02-08 | Janome Sewing Machine Co Ltd | Embroidering machine having detachable memory card |
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