JPH02201516A - パワーセーブ方式 - Google Patents

パワーセーブ方式

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JPH02201516A
JPH02201516A JP1019645A JP1964589A JPH02201516A JP H02201516 A JPH02201516 A JP H02201516A JP 1019645 A JP1019645 A JP 1019645A JP 1964589 A JP1964589 A JP 1964589A JP H02201516 A JPH02201516 A JP H02201516A
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power
register
clock oscillator
power supply
clock
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JP1019645A
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Norio Aihara
相原　則夫
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Toshiba Corp
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Publication date
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/325—Power saving in peripheral device
    • G—PHYSICS
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    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D30/00—Reducing energy consumption in communication networks
    • Y02D30/50—Reducing energy consumption in communication networks in wire-line communication networks, e.g. low power modes or reduced link rate

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はＣＭＯＳ　　ＩＣを用いたパーソナルコンピ
ュータに用いて好適なパワーセーブ方式に関する。
（従来の技術） 最近の゛ト導体技術の進歩によりマイクロプロセッサ、
メモリ、ＬＳＩが比較的安価に供給されるようになり、
これらを適宜組合わせるたけて比較的高性能なパーソナ
ルコンピュータを構築できるようになった。また、パー
ソナルコンピュータの分野では従来のディスクトラップ
タイプのものに代わり、小形、軽量、携帯に便利なラッ
プトツブと称されるものが台頭してきた。これらは電池
駆動のものが多い。従って、内部のＬＳＩはｃ　＞ｉ　
ｏ　ｓが多用され、至るところでパワーセーブのための
配慮がなされている。
（発明が解決しようとする課題） ところがキーボードユニットからのキー人力待ち等無駄
な電力消費が至るところに存在し、これらは人手による
省電力操作以外に適切な手段が存在しなかった。本発明
は上記事情に鑑みてなされたものであり、クロックが供
給されないときに消費電力が最小となるＣＭＯＳの特性
を利用し、ソフトウェア指示によりパワーセーブを行う
パワーセーブ方式を提供することを目的とする。
［発明の構成］ （課題を解決するための手段） 本発明は、ＣＭＯ５により論理回路が構成されるパーソ
ナルコンピュータにおいて、ＣＰＵによりアクセス可能
なレジスタと、このレジスタ指示に基づき電源をオン／
オフするスイッチを備え、上記レジスタにはクロック発
振器に対する電源供給を許可／禁止するビットを割付け
、このビットにＣＰＵより適当データを書込み、Ｔｔｉ
源倶給を制御することによりパワーセーブを行う構成と
したものである。
（作　用） −１−紀構成において、電源投入時はクロックが停止し
ているため電流消費が極めて少くなっており、使用時は
ソフトウェアの指令でクロック発振を開始する。このた
め、クロック発振器への電源供給を指示するレジスタと
その指示を受けて電源をオン／オフするスイッチ回路が
設けられ、使用時は上記レジスタに、クロック発振器へ
電源を供給するだめの情報をソフトウェアにより書込む
ことにより動作せしめ、不使用時には１−記レジスタに
、クロック発振器への電源供給を遮断する情報を書込ん
でクロック発振を停正させ、電力消費を極小に抑えるも
のである。
このことにより、パワーセーブを確実に行うことができ
、特にバッテリ駆動機器に用いて得られる効果が大きい
。
（実施例） 以下、図面を使用して本発明実施例について詳細に説明
する。第１図は本発明の実施例を示すブロック図である
。図において、７１号１は１：１算機等電子機器のバス
であり、制御信号、データの交換を行う。符号２は電力
供給線であり、スイッチ５に入力される。符号３はバス
接続線であり、レジスタ４及び論理回路７をバス１に接
続する。７１号４はレジスタであり、ソフトウェアによ
りデータのリード／ライトがなされる。レジスタ４はメ
モリアドレス、入出力アドレス等ソフトウェアからアク
セス可能な方法でバス脱線３を介してハス１に接続され
、発振器６に対する電ｒｔｔｔｔ給の許可／禁止の情報
を保持する。符号５はスイッチであり、発振器６への電
源供給をレジスタ４の情報に基いてオン／オフする。符
号６は発振器（クロック発振器）であり論理回路７ヘク
ロツクを供給する。符号７はＣＭＯ８により構成される
論理回路であり、計算機等の電子機等のの一部の機能を
実現している。符号８は発振器６への電力供給可否を、
スイッチ５に指示する信号線である。
第２図は本発明の他の実施例であり、第１図と同一部分
には同一符号を付しである。図において、符号９はゲー
トであり、信号線８を伝わる信号に従って発揚器６から
の論理回路７に対するクロックを通過／阻止するための
制御を行う。
以下、本発明実施例の動作について詳細に説明する。ま
ずソフトウェアにより図示せぬＣＰＵからレジスタ４に
バス１、バス接続線３を介して電力供給に関する指示を
出す。ここではレジスタ４の所定の１ビツトを用い、“
１”は供給、“θ″は非供給とする。このレジスタ４の
所定ビットからの信号は信号線８を通してスイッチ５に
供給され、同スイッチ５をメーク／ブレークし、発振器
６への電力をオン／オフする。論理回路７はＣＭＯ３４
子で構成した場合、発振器６からのクロックが供給され
ない時は論理回路７の消費電力が最小になる特性を利用
している。又、第２図に示すように発振器６へは常時電
力を供給しておいて、発振器６から論理回路７へのクロ
ックをゲート８で通過／阻止しても良い。これを第２図
に示す。
電池駆動のラップトツブタイプのパーソナルコンピュー
タが出現し、ＣＭＯＳ素子が論理回路に多用され、至る
ところにパワーセーブのための設計がみられる。これら
の中にはＨＡＬＴ命令を実行すれば通常動作時の１／１
０程度まで消費電力をセーブするものも知られている。
更にＨＡＬＴ命令を実行するとメモリに対するアクセス
回数も減るため、メモリの消費電力も減るといった効果
も合せ持つ。本発明と混合使用することにより、−層パ
ワーセーブを実現できる。
［発明の効果１ 以り説明のように本発明実施例によれば、パワーセーブ
を完全に実現し得、特に、バッテリ駆動機器のバッテリ
接続時間の延長等に効果が顕著に現れる。
【図面の簡単な説明】
第１図は本発明の実施例を示すブロック図、第２図−は
本発明の他の実施例を示す要部プロ、ツク図−Ｃある。 １・・・バス、２・・電力供給線、４・・・レジスタ、
５・・・スイッチ、６・・発振器、７・・・論理回路、
９・・・ゲート。 出願人代理人　弁理士　鈴江武彦

Claims (1)

    【特許請求の範囲】
  1. ＣＭＯＳにより論理回路が構成されるパーソナルコンピ
    ュータにおいて、ＣＰＵによりアクセス可能なレジスタ
    手段と、このレジスタ手段の所定ビットの状態に応じて
    クロック発振器に対する電源供給を許可／禁止するスイ
    ッチ手段とを備え、上記レジスタ手段に上記ＣＰＵによ
    り適当データを書込み、上記レジスタ手段の上記所定ビ
    ットによって電源供給を制御することによりパワーセー
    ブを行うことを特徴とするパワーセーブ方式。
JP1019645A 1989-01-31 1989-01-31 パワーセーブ方式 Pending JPH02201516A (ja)

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