JP2588911B2 - メモリカード回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、メモリカード回路に関し、特に、外部記
憶装置を半導体メモリに置換え、半導体メモリの持つ高
速性，低消費電力，無騒音の特長を生かした所持携帯形
メモリカードの回路に関するものである。

〔従来の技術〕

第４図に従来のメモリカードの回路を示す。この図に
おいて、１はスタチックRAM群であり、複数のスタチッ
クRAM2を有している。３はアドレスデコーダ回路であ
り、アドレスバス信号8,チップイネーブル信号９により
スタチックRAM群１の中から各スタチックRAM2を選択す
るためのスタチックRAM選択信号13を発生する。スタチ
ックRAM群１には周知のチップイネーブル信号（▲
▼）9,ライトイネーブル信号（▲▼）10,アウトプ
ットイネーブル信号（▲▼）11,及びデータバス信
号12が接続される。14は電源入力であり、シリーズダイ
オード16を介し内部電源15となる。この電源入力14が断
（遮断）状態の時または所持携帯時は電池６が動作し、
シリーズ抵抗5,保護ダイオード４を介し内部電源15とし
て電流を供給する。また、７はコンデンサ、17はプルア
ップ抵抗である。なお、信号，▲▼，▲▼，
▲▼は“L"アクティブ（“L"で動作可能）である。

第４図に示す回路は、メモリカードの回路としては必
要最小限の回路構成であり、一般に良く知られているも
のである。スタチックRAM群１の各スタチックRAM2を選
択するために、アドレスデコーダ回路３が使用される。
このアドレスデコーダ３の出力であるスタチックRAM選
択信号13は、各々対応するRAM2のチップセレクト信号に
接続されている。すなわち、この従来のメモリカードの
回路はRAM2の各端子信号を直接外部に出している回路で
ある。従って、本図に示す回路の動作は基本的にRAM2の
単体の動作に全く同一である。

以下、この回路の動作について説明する。

まず、電源入力14が無い場合の動作を説明する。RAM
2,アドレスデコーダ３にはシリーズ抵抗５及び保護ダイ
オード４を介し電池６の電圧が供給されている。また、
デコーダ３の出力であるRAM選択信号13は、チップイネ
ーブル信号９の抵抗17が内部電源15にプルアップされて
いるので全部“H"レベルにある。よって、各RAM2の信号
９は“H"レベルとなるので、RAM2のデータバス信号12は
フローティング状態となる。従って、RAM2の記憶データ
は消滅せず記憶を維持することができる。

次に、端末機から電源入力14が供給された場合の動作
を説明する。電源入力14はシリーズダイオード16を介し
内部電源15に供給される。一般的に、この時の内部電源
15の電圧は電池６よりも大きく設定されるため、保護ダ
イオード４の作用により内部電源15と電池６とは遮断さ
れる。よって、電池６は電流が流れないため消耗は無
い。

RAM2の読出し（リード）及び書込み（ライト）の動作
は単体のRAMの動作と同一であるので、詳細な説明は省
き、以下簡単に説明する。まず、端末機からアドレスバ
ス信号８が入力され、デコーダ3,RAM2に印加される。デ
コーダ３はアドレスバス信号８に対応するRAM2のチップ
イネーブル信号（▲▼）９をデコードするが、実際
に出力に出るのはデコーダ３のチップイネーブル信号９
入力が“L"レベルの時である。今、該当のRAM2がデコー
ダ３により選択され、そのRAM2のチップイネーブル信号
▲▼が“L"であるとする。RAM2の記憶エリアにデー
タバス信号12からのデータを書込む（ライト）場合は、
その信号▲▼の“L"レベル区間にライトイネーブル
信号（▲▼）10を“L"レベルにすることで可能であ
る。この時、アウトプットイネーブル信号（▲▼）
11は“H"レベルとする。また、RAM2の記憶エリアから読
出す（リード）場合は、その信号▲▼の“L"レベル
区間に信号11を“L"レベルにすれば可能である。この
時、信号10は“H"レベルとする。また、信号９を“H"レ
ベルにすればRAM2のデータバス信号12はフローティング
状態となり、読出し（リード）も書込み（ライト）もで
きない状態となる。これらの動作は単体のRAMの動作に
同一であり、一般的に周知である。

〔発明が解決しようとする問題点〕

従来のメモリカード回路では、下記のような問題点が
ある。

１）RAM2の単体の端子信号が外部に直接露出（出力）し
ており、端末機の動作状態（電源入力14が供給状態）で
メモリカードを挿入する場合，引抜く場合に、メモリカ
ードと端末機との結合手段箇所の信号レベル不安定さ
（挿入，引抜きの瞬間を従えた時、各信号は同一レベル
で変化せず短時間的に差異が発生する）により、RAM2の
記憶データを破壊する。

２）端末機とメモリカードが接続状態にある時に電源入
力14を断とした場合に、チップイネーブル信号９及びラ
イトイネーブル信号10が端末機側で“L"レベルである
と、シリーズ抵抗5,保護ダイオード4,プルアップ抵抗17
を介し電池６の電流が端末機側に流出し、電池６は瞬時
に放電，消耗する。

３）基本的にRAM2の各端子信号が外部に出力しているた
めに、静電気耐量はRAM2の単体の静電気耐量に依存す
る。

４）所持携帯時のメモリカードの入出力インピーダンス
はRAM2,アドレスデコーダ回路３の単体のインピーダン
スに依存し、これが一般的には非常にハイインピーダン
スのため、静電気耐量，電磁界耐量は低い値となる。

５）RAM2が増加すると信号９〜12の各信号の入出力容量
が増加し、各信号の立上り，立下り時間が非常に長くな
り、RAM2の単体における規格値を満足しなくなり電気的
性能が非常に劣化する。

この発明は上記のような問題点を解消するためになさ
れたもので、端末機とメモリカードが活線状態（通電状
態）で接続されている時においてメモリカードを直接引
抜いたり、直接挿入したりしてもRAM等半導体メモリの
記録データを確実に保証でき、またメモリカードの電池
電流が外部へ流出することは無く、静電気耐量，電磁界
耐量の高い高信頼性の大容量メモリカード回路を提供す
ることを目的とする。

〔問題点を解決するための手段〕

所持携帯形のメモリカードを有するメモリカード回路
において、上記メモリカードに設けられた半導体メモリ
と端末機との間をインターフェイスするために該半導体
メモリのアドレスバス，コントロールバスおよびデータ
バスにそれぞれ接続されたアドレスデコーダ回路，単方
向３ステートバッファ回路および双方向３ステートバッ
ファ回路と、上記単方向３ステートバッファ回路からの
コントロールバス出力のうちチップイネーブル信号出力
を上記双方向３ステートバッファ回路のイネーブル端子
に接続して該チップイネーブル信号出力の値に応じて該
双方向３ステートバッファ回路の導通状態，遮断状態を
制御するチップイネーブル出力信号接続手段と、上記端
末機から上記メモリカードに電源を供給するための電源
入力と、上記メモリカードに設けられた内部電源と、上
記メモリカードの電源入力と上記内部電源との間に設け
られたシリーズトランジスタと、上記端末機からのカー
ド挿抜信号によりその動作，非動作状態が選択され、上
記メモリカードの電源入力が規定値以上のときは上記シ
リーズトランジスタを導通状態とするとともに、上記単
方向３ステートバッファ回路および上記アドレスデコー
ダ回路を導通状態とし、上記電源入力が規定値以下の時
は、上記当該シリーズトランジスタ，当該単方向３ステ
ートバッファ回路および当該アドレスデコーダ回路を遮
断状態とする電源電圧検出手段と、上記メモリカードの
電源入力と全端子信号との間に設けられ、該全端子信号
を上記電源入力にプルアップする第１のプルアップ抵抗
および該メモリカードの所持携帯時に該第１のプルアッ
プ抵抗を接地するプルダウン抵抗と、上記チップイネー
ブル出力信号接続手段と上記内部電源との間に設けら
れ、上記双方向３ステートバッファ回路の上記イネーブ
ル端子を上記内部電源にプルアップする第２のプルアッ
プ抵抗とを備えたことを特徴とするものである。

〔作用〕

この発明においては、 この発明においては、上記構成としたことにより、端
末機とメモリカードを接続状態にし、チップイネーブル
信号を“L"レベル（“L"アクティブ）にして、半導体メ
モリに記憶されたデータを端末機に読み出す時、コント
ロールバスに接続された単方向３ステートバッファ回路
が、内部電源（電池）からチップイネーブル信号端子へ
向けて電流が流れることを防止して、記憶データの消失
が防止され、かつ、メモリカードの引き抜き時、チップ
イネーブル信号がプルダンウンされるとともに、このチ
ップイネーブル信号と内部チップイネーブル信号とが遮
断状態となり、当該内部チップイネーブル信号が上記第
２のプルアップ抵抗によってプルアップされて、上記半
導体メモリの記憶データが確実に保持されることとな
る。また、半導体メモリのアクセス中であってもそのア
クセスを中断することが可能となり、誤書込み，誤読出
しを防止することができる。また、所持携帯時に、単方
向３ステートバッファの入力側及び双方向の３ステート
バッファの出力側等全端子がプルアップ，プルダウン抵
抗にて接地されることとなるので、全端子の入力インピ
ーダンスを下げることができる。

〔実施例〕

第１図は本発明の一実施例によるメモリカード回路を
示す。この図において、１ないし17は基本的に第４図に
同じである。信号８ないし11は単方向３ステートバッフ
ァ18、信号12は双方向３ステートバッファ19を介してRA
M2に接続される。電源入力14と内部電源15との間にシリ
ーズトランジスタ20を介し、その接／断は電源電圧検出
回路21で行なう。この電源電圧検出回路21はカード挿抜
信号入力23で制御可能である。カード挿抜信号入力23が
“H"レベルの時検出回路21は動作可能であり、この時に
電源入力14が印加され、正常な電圧値に達するとトラン
ジスタ20は動作し、内部電源15に供給されると同時に、
入出力バッファ接／断信号24は“H"レベルとなり、アド
レスデコーダ回路3,単方向３ステートバッファ18を接と
する。チップイネーブル信号９はバッファ18を介しバッ
ファ19の端子（イネーブル端子）に接続されている。
バッファ19は端子が“L"レベルの時双方向の接続が可
能であり、“H"レベルの時はフローティングになり双方
向の接続が不可となる。アウトプットイネーブル信号11
はバッファ18を介しバッファ19のDIR端子（方向制御端
子）に接続される。バッファ19のDIR端子を“L"レベル
にするとRAM2の記憶データを読出し、“H"レベルの時に
RAM2にデータを書込むことができる。22はプルダウン抵
抗であり、メモリカードを所持携帯時信号８〜12に接続
されているプルアップ抵抗17を接地する。図中、信号Ｅ
は“H"アクティブ（“H"で動作可能）である。

次に、本実施例の動作を以下の３つの動作モードに分
けて説明する。

動作モード1:端末機とメモリカードが接続状態にある場
合の動作 動作モード2:動作モード１からメモリカードを引抜く場
合の動作 動作モード3:端末機にメモリカードを挿入する場合の動
作 まず、動作モード１について以下説明する。

端末機からカード挿抜信号入力23を“H"レベルとして
電源電圧検出回路21に印加する。検出回路21は“H"レベ
ルで動作可能である。今端末機から電源入力14が供給さ
れて、その電圧が規定値に達すると検出回路21が動作し
シリーズトランジスタ20のベース電流を引込むため、こ
のトランジスタ20は導通し内部電源15に印加される。こ
れと同時に入出力バッファ接／断信号24が“H"レベルと
なりアドレスデコーダ回路3,単方向３ステートバッファ
18に加えられ、これらはイネーブル状態となる。通常RA
M2をアクセスしない状態である時は、チップイネーブル
信号９＝“H"レベル，ライトイネーブル信号10＝“H"レ
ベル，アウトプットイネーブル信号11＝“H"レベルにあ
る。従ってスタチックRAM選択信号13は全て“H"レベ
ル、双方向３ステートバッファ19の端子も“H"レベル
にある。この状態においてRAM2に端末機からデータバス
信号12を書込む場合は以下の通りとなる。

書込みアドレスをアドレスバス信号８に与え、チップ
イネーブル信号９を“L"レベルにすると、アドレスデコ
ーダ３は当該メモリのスタチックRAM選択信号13を“L"
レベルにする。このRAM選択信号13の“L"レベル区間に
ライトイネーブル信号10を“L"レベルとすることによ
り、その時のデータバス信号12をRAM2に書込むことがで
きる。この時、アウトプットイネーブル信号11は“H"レ
ベルとする。次にRAM2の記憶データを端末機へ読出す場
合は読出しアドレスを信号８に与え、信号９を“L"レベ
ルにすると、デコーダ３は該当メモリの信号13を“L"レ
ベルにする。この“L"レベル区間に信号11を“L"レベル
とすることにより、そのアドレスに記憶されたデータを
端末機に読出すことができる。バッファ19のDIR端子は
双方向バッファの方向を制御するもので、信号11が“H"
レベルの時は端末機からRAM2に向き、“L"レベルの時は
RAM2から端末機に向く。以上の動作は単品のRAMに同一
であり、一般的に周知の動作である。本動作モードで
は、内部電源15の電圧は電池６の電圧より高いため、電
池６は保護ダイオード４で遮断されこの電池６の電流は
流れない。

また、電源入力14の電圧が規定値より低下した場合は
検出回路21が作動し、直ちに入出力バッファ接／断信号
24は“L"レベルになりトランジスタ20は遮断され、デコ
ーダ３はディセイブル（非動作）となり信号13は全て
“H"レベルとなる。またバッファ18は遮断され、従って
バッファ19の端子はプルアップ抵抗17でプルアップさ
れるので“H"レベルとなり、バッファ19はフローティン
グとなる。すなわち、内部電源15は電池６により供給さ
れておりRAM2の記憶データは保持される。

次に、動作モード２について以下説明する。

端末機からメモリカードを引抜く場合に、端末機でカ
ード挿抜信号23を“L"レベルにした上で引抜くと、RAM2
の記憶データを破壊すること無く引抜くことができる。
信号23を“L"レベルにすると信号13は全て“H"レベル、
バッファ18,19は遮断状態となるため、端末機とRAM2の
全端子信号は完全に遮断される。従って、RAM2は端末機
とメモリカードとの結合部（通常コネクタ）において引
抜く瞬間に発生するレベル変動，時間差等ノイズの影響
を受けないため、その記憶データは破壊することは無
く、保証される。この後、メモリカードは電源入力14が
無く、抵抗22がプルダウン（“L"レベルを維持）である
ため、入出力バッファ接／断信号24が“L"レベルとなり
記憶データを保持する。この時の内部電源15は電池６に
より供給される。

端末機における信号23の発生手段として、第２図に示
すようなスイッチによる方法または第３図に示すような
端末機のCPU制御による方法がある。これらの図におい
て、25はメモリカード、30,40はバッファ、32はスイッ
チ、31はCPUの割込み信号またはI/Oポートへ接続される
信号線、41はCPUのソフトウェア制御からの信号線であ
る。これらの方法では、信号23をメモリカード25に供給
すると同時に端末機のCPUの割込み端子またはI/O端子に
加えることにより、メモリカードのアクセス状態（書込
み，読出し）を中止することができるため、挿入，引抜
き時の誤書込み，誤読出しは完全に防止できる。

最後に、動作モード３について以下説明する。

動作モード２においてメモリカードを引抜いた状態か
ら、端末機へ挿入する場合の動作を以下に示す。端末機
とRAM2の全端子信号が完全に遮断されているので、端末
機が活線状態（通電状態）である場合にメモリカードを
挿入しても、記憶データは破壊されることは無く保証さ
れる。以降の動作は、モード1,モード２に同じであるの
で省略する。

なお、上記実施例によれば半導体メモリはスタチック
RAMとしたが、電池，シリーズ抵抗，保護ダイオードを
除けば本発明は他の半導体メモリにも適用可能である。
例えばOTP（ワン・タイム・プログラマブル）ROM,マス
クROM,EEPROMにおいても上記実施例と同様の効果を達成
できる。

〔発明の効果〕

以上のように、本発明に係るメモリカード回路によれ
ば、所持携帯形のメモリカードを有するメモリカード回
路において、上記メモリカードに設けられた半導体メモ
リと端末機との間をインターフェイスするために該半導
体メモリのアドレスバス，コントロールバスおよびデー
タバスにそれぞれ接続されたアドレスデコーダ回路，単
方向３ステートバッファ回路および双方向３ステートバ
ッファ回路と、上記単方向３ステートバッファ回路から
のコントロールバス出力のうちチップイネーブル信号出
力を上記双方向３ステートバッファ回路のイネーブル端
子に接続して該チップイネーブル信号出力の値に応じて
該双方向３ステートバッファ回路の導通状態，遮断状態
を制御するチップイネーブル出力信号接続手段と、上記
端末機から上記メモリカードに電源を供給するための電
源入力と、上記メモリカードに設けられた内部電源と、
上記メモリカードの電源入力と上記内部電源との間に設
けられたシリーズトランジスタと、上記端末機からのカ
ード挿抜信号によりその動作，非動作状態が選択され、
上記メモリカードの電源入力が規定値以上のときは上記
シリーズトランジスタを導通状態とするとともに、上記
単方向３ステートバッファ回路および上記アドレスデコ
ーダ回路を導通状態とし、上記電源入力が規定値以下の
時は、上記当該シリーズトランジスタ，当該単方向３ス
テートバッファ回路および当該アドレスデコーダ回路を
遮断状態とする電源電圧検出手段と、上記メモリカード
の電源入力と全端子信号との間に設けられ、該全端子信
号を上記電源入力にプルアップする第１のプルアップ抵
抗および該メモリカードの所持携帯時に該第１のプルア
ップ抵抗を接地するプルダウン抵抗と、上記チップイネ
ーブル出力信号接続手段と上記内部電源との間に設けら
れ、上記双方向３ステートバッファ回路の上記イネーブ
ル端子を上記内部電源にプルアップする第２のプルアッ
プ抵抗とを備えるようにしたので、端末機と半導体メモ
リを上記バッファにて遮断することができ、端末機が活
性状態にある場合にメモリカードの挿入，引き抜きを行
っても、記憶データが破壊（消失）することを防止で
き、また、電池電流が端末機に流出することを防止でき
る効果がある。また、半導体メモリのアクセス中であっ
てもそのアクセスを中断することができ、誤書込み，誤
読出しを防止できるとともに、所持携帯時に、単方向３
ステートバッファの入力側及び双方向の３ステートバッ
ファの出力側等全端子がプルアップ，プルダウン抵抗に
て接地されるので、全端子の入力インピーダンスを小さ
くできる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例によるメモリカード回路を示
す図、第２図はスイッチによるカード挿抜信号入力を説
明するための図、第３図は端末機のCPUによるカード挿
抜信号入力を説明するための図、第４図は従来のメモリ
カード回路を示す図である。 １はスタチックRAM群、２はスタチックRAM、３はアドレ
スデコーダ回路、４は保護ダイオード、５はシリーズ抵
抗、６は電池、７はコンデンサ、８はアドレスバス信
号、９はチップイネーブル信号、10はライトイネーブル
信号、11はアウトプットイネーブル信号、12はデータバ
ス信号、13はスタチックRAM選択信号、14は電源入力、1
5は内部電源、16はシリーズダイオード、17はプルアッ
プ抵抗、18は単方向３ステートバッファ回路、19は双方
向３ステートバッファ回路、20はシリーズトランジス
タ、21は電源電圧検出回路、22はプルダウン抵抗、23は
カード挿抜信号入力、24は入出力バッファ接／断信号。 なお、図中、同一符号は同一、又は相当部分を示す。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】所持携帯形のメモリカードを有するメモリ
   カード回路において、 上記メモリカードに設けられた半導体メモリと端末機と
   の間をインターフェイスするために該半導体メモリのア
   ドレスバス，コントロールバスおよびデータバスにそれ
   ぞれ接続されたアドレスデコーダ回路，単方向３ステー
   トバッファ回路および双方向３ステートバッファ回路
   と、 上記単方向３ステートバッファ回路からのコントロール
   バス出力のうちチップイネーブル信号出力を上記双方向
   ３ステートバッファ回路のイネーブル端子に接続して該
   チップイネーブル信号出力の値に応じて該双方向３ステ
   ートバッファ回路の導通状態，遮断状態を制御するチッ
   プイネーブル出力信号接続手段と、 上記端末機から上記メモリカードに電源を供給するため
   の電源入力と、 上記メモリカードに設けられた内部電源と、 上記メモリカードの電源入力と上記内部電源との間に設
   けられたシリーズトランジスタと、 上記端末機からのカード挿抜信号によりその動作，非動
   作状態が選択され、上記メモリカードの電源入力が規定
   値以上のときは上記シリーズトランジスタを導通状態と
   するとともに、上記単方向３ステートバッファ回路およ
   び上記アドレスデコーダ回路を導通状態とし、上記電源
   入力が規定値以下の時は、上記当該シリーズトランジス
   タ，当該単方向３ステートバッファ回路および当該アド
   レスデコーダ回路を遮断状態とする電源電圧検出手段
   と、 上記メモリカードの電源入力と全端子信号との間に設け
   られ、該全端子信号を上記電源入力にプルアップする第
   １のプルアップ抵抗および該メモリカードの所持携帯時
   に該第１のプルアップ抵抗を接地するプルダウン抵抗
   と、 上記チップイネーブル出力信号接続手段と上記内部電源
   との間に設けられ、上記双方向３ステートバッファ回路
   の上記イネーブル端子を上記内部電源にプルアップする
   第２のプルアップ抵抗とを備えたことを特徴とするメモ
   リカード回路。
2. 【請求項２】特許請求の範囲第１項記載のメモリカード
   回路において、 上記単方向３ステートバッファ回路からのコントロール
   バス出力のうちライトイネーブル信号出力を上記半導体
   メモリのライトイネーブル端子に接続するライトイネー
   ブル出力信号接続手段と、 上記単方向３ステートバッファ回路からのコントロール
   バス出力のうち、アウトプットイネーブル信号出力を上
   記双方向３ステートバッファ回路のデータの方向を制御
   する方向制御端子に接続するアウトプットイネーブル出
   力信号接続手段とを備えたことを特徴とするメモリカー
   ド回路。