JPH0795254B2

JPH0795254B2 - メモリカード回路

Info

Publication number: JPH0795254B2
Application number: JP62274357A
Authority: JP
Inventors: 正俊木村; 弘一早水
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1987-10-29
Filing date: 1987-10-29
Publication date: 1995-10-11
Anticipated expiration: 2010-10-11
Also published as: JPH01116717A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、メモリカード回路に関し、特に、外部記憶
装置を半導体メモリに置換え、半導体メモリの持つ高速
性，低消費電力，無騒音の特長を生かした所持携帯形メ
モリカードの回路に関するものである。

〔従来の技術〕

第４図に従来のメモリカードの回路を示す。この図にお
いて、１はスタチックRAM群であり、複数のスタチックR
AM2を有している。３はアドレスデコーダ回路であり、
アドレスバス信号8,チップイネーブル信号９によりスタ
チックRAM群１の中から各スタチックRAM2を選択するた
めのスタチックRAM選択信号13を発生する。スタチックR
AM群１には周知のチップイネーブル信号（▲▼）9,
ライトイネーブル信号（▲▼）10,アウトプットイ
ネーブル信号（▲▼）11,及びデータバス信号12が
接続あれる。14は電源入力であり、シリーズダイオード
16を介し内部電源15となる。この電源入力14が断（遮
断）状態の時または所持携帯時は電池６が動作し、電流
制限をするシリーズ抵抗5,逆充電を防止する保護ダイオ
ード４を介し内部電源15として電流を供給し、RAM2の記
憶データをバックアップする。また、７は等価的な負荷
コンデンサ、17はプルアップ抵抗である。なお、信号
，▲▼，▲▼，▲▼は“L"アクティブ
（“L"で動作可能）である。

第４図に示す回路は、メモリカードの回路としては必要
最小限の回路構成であり、一般に良く知られているもの
である。スタチックRAM群１の各スタチックRAM2を選択
するために、アドレスデコーダ回路３が使用される。こ
のアドレスデコーダ３の出力であるスタチックRAM選択
信号13は、各々対応するRAM2のチップセレクト信号に接
続されている。すなわち、この従来のメモリカードの回
路はRAM2の各端子信号を直接外部に出している回路であ
る。従って、本図に示す回路の動作は基本的にRAM2の単
体の動作に全く同一である。

以下、この回路の動作について説明する。

まず、電源入力14が無い場合の動作を説明する。RAM2,
アドレスデコーダ３にはシリーズ抵抗５及び保護ダイオ
ード４を介し電池６の電圧が供給されている。また、デ
コーダ３の出力であるRAM選択信号13は、チップイネー
ブル信号３の抵抗17が内部電源15にプルアップされてい
るので全部“H"レベルにある。よって、各RAM2の信号９
は“H"レベルとなるので、RAM2のデータバス信号12はフ
ローティング状態となる。従って、RAM2の記憶データは
消滅せず記憶を維持することができる。

次に、端末機から電源入力14が供給された場合の動作を
説明する。電源入力14はシリーズダイオード16を介し内
部電源15に供給される。一般的に、この時の内部電源15
の電圧は電池６よりも大きく設定されるため、保護ダイ
オード４の作用により内部電源15と電池６とは遮断され
る。よって、電池６は電流が流れないため消耗は無い。

RAM2の読出し（リード）及び書込み（ライト）の動作は
単体のRAMの動作と同一であるので、詳細な説明は省
き、以下簡単に説明する。まず、端末機からアドレスバ
ス信号８が入力され、デコーダ3,RAM2に印加される。デ
コーダ３はアドレスバス信号８に対応するRAM2のチップ
イネーブル信号（▲▼）９をデコードするが、実際
に出力に出るのはデコーダ３のチップイネーブル信号９
入力が“L"レベルの時である。今、該当のRAM2がデコー
ダ３により選択され、そのRAM2のチップイネーブル信号
▲▼が“L"であるとする。RAM2の記憶エリアにデー
タバス信号12からのデータを書込む（ライト）場合は、
その信号▲▼の“L"レベル区間にライトイネーブル
信号（▲▼）10を“L"レベルにすることで可能であ
る。この時、アウトプットイネーブル信号（▲▼）
11は“H"レベルとする。また、RAM2の記憶エリアから読
出す（リード）場合は、その信号▲▼の“L"レベル
区間に信号11を“L"レベルにすれば可能である。この
時、信号10は“H"レベルとする。また、信号９を“H"レ
ベルにすればRAM2のデータバス信号12はフローティング
状態となり、読出し（リード）も書込み（ライト）もで
きない状態となる。これらの動作は単体のRAMの動作に
同一であり、一般的に周知である。

〔発明が解決しようとする問題点〕

従来のメモリカード回路では、下記のような問題点があ
る。

１） RAM2の単体の端子信号が外部に直接露出（出力）
しており、端末機の動作状態（電源入力14が供給状態）
でメモリカードを挿入する場合，引抜く場合に、メモリ
カードと端末機との結合手段箇所の信号レベル不安定さ
（挿入，引抜きの瞬間を従えた時、各信号は同一レベル
で変化せず短時間的に差異が発生する）により、RAM2の
記憶データを破壊する。

２）端末機とメモリカードが接続状態にある時に電源
入力14を断とした場合に、チップイネーブル信号９及び
ライトイネーブル信号10が端末機側で“L"レベルである
と、シリーズ抵抗5,保護ダイオード4,プルアップ抵抗17
を介し電池６の電流が端末機側に流出し、電池６は瞬時
に放電，消耗する。

３）基本的にRAM2の各端子信号が外部に出力している
ために、静電気耐量はRAM2の単体の静電気耐量に依存す
る。

４）所持携帯時のメモリカードの入出力インピーダン
スはRAM2,アドレスデコーダ回路３の単体のインピーダ
ンスに依存し、これが一般的には非常にハイインピーダ
ンスのため、静電気耐量，電磁界耐量は低い値となる。

５） RAM2が増加すると信号９〜12の各信号の入出力容
量が増加し、各信号の立上り，立下り時間が非常に長く
なり、RAM2の単体における規格値を満足しなくなり電気
的性能が非常に劣化する。

この発明は上記のような問題点を解消するためになされ
たもので、端末機とメモリカードが活線状態（通電状
態）で接続されている時においてメモリカードを直接引
抜いたり、直接挿入したりしてもRAM等半導体メモリの
記録データを確実に保証でき、またメモリカードの電池
電流が外部へ流出することは無く、静電気耐量，電磁界
耐量の高い高信頼性の大容量メモリカード回路を提供す
ることを目的とする。

〔問題点を解決するための手段〕

この発明に係るメモリカード回路は、半導体メモリと、
メモリカードの外部入力端子と上記半導体メモリの信号
端子との間に直列に接続され、上記半導体メモリと端末
機間をインターフェイスする単方向ノンインバータバッ
ファと、上記外部入力端子と上記単方向ノンインバータ
バッファとの間に直列に接続された第１のアナログスイ
ッチと、該第１のアナログスイッチと上記単方向ノンイ
ンバータバッファとの接続ノードと接地との間に直列に
接続された第２のアナログスイッチと、メモリカードの
外部入出力端子と上記半導体メモリの入出力端子との間
に直列に接続され、上記半導体メモリと端末機間をイン
ターフェイスする双方向３ステートバッファと、上記外
部入出力端子と上記双方向ステートバッファとの間に直
列に接続された第３のアナログスイッチと、該第３のア
ナログスイッチと上記双方向３ステートバッファとの接
続ノードと接地との間に直列に接続された第４のアナロ
グスイッチと、上記双方向３ステートバッファと上記半
導体メモリの入出力端子との接続ノードと接地との間に
直列に接続された第５のアナログスイッチと、上記端末
機からの電源入力と上記メモリカードの内部電源との間
に直列に設けられ、上記電源入力と内部電源との間の接
／断制御を行なうトランジスタと、上記第１ないし第５
のアナログスイッチ及び上記トランジスタを制御して、
上記外部入力端子と上記単方向ノンインバータバッファ
間，上記外部入出力端子と上記双方向３ステートバッフ
ァ間，及び上記電源入力と内部電源間の接続／遮断の制
御を行なう制御手段とを備えたものである。

〔作用〕

この発明においては、半導体メモリと、メモリカードの
外部入力端子と上記半導体メモリの信号端子との間に直
列に接続され、上記半導体メモリと端末機間をインター
フェイスする単方向ノンインバータバッファと、上記外
部入力端子と上記単方向ノンインバータバッファとの間
に直列に接続された第１のアナログスイッチと、該第１
のアナログスイッチと上記単方向ノンインバータバッフ
ァとの接続ノードと接地との間に直列に接続された第２
のアナログスイッチと、メモリカードの外部入出力端子
と上記半導体メモリの入出力端子との間に直列に接続さ
れ、上記半導体メモリと端末機間をインターフェイスす
る双方向３ステートバッファと、上記外部入出力端子と
上記双方向ステートバッファとの間に直列に接続された
第３のアナログスイッチと、該第３のアナログスイッチ
と上記双方向３ステートバッファとの接続ノードと接地
との間に直列に接続された第４のアナログスイッチと、
上記双方向３ステートバッファと上記半導体メモリの入
出力端子との接続ノードと接地との間に直列に接続され
た第５のアナログスイッチと、上記端末機からの電源入
力と上記メモリカードの内部電源との間に直列に設けら
れ、上記電源入力と内部電源との間の接／断制御を行な
うトランジスタと、上記第１ないし第５のアナログスイ
ッチ及び上記トランジスタを制御して、上記外部入力端
子と上記単方向ノンインバータバッファ間，上記外部入
出力端子と上記双方向３ステートバッファ間，及び上記
電源入力と内部電源間の接続／遮断の制御を行なう制御
手段とを備えた構成としたから、端末機が活線状態にあ
る場合にカードを挿抜しても半導体メモリの記憶データ
を確実に保証でき、またメモリカードの電池電流が外部
に流出することがなく、静電気耐量，電磁界耐量の高い
高信頼性の大容量のメモリカード回路を実現できる。

また、上記制御手段を、メモリカード内部に設けられた
カード挿抜スイッチにより発生されるカード挿抜信号及
び電源電圧を入力として、上記第１ないし第５のアナロ
グスイッチ及び上記トランジスタを制御する信号を出力
とするものとすることにより、カードの挿抜の瞬間に半
導体メモリの全端子信号を確実に端末機から遮断して低
インピーダンスにすることができ、カードの信頼性をさ
らに向上できる。

〔実施例〕

第１図は本発明の一実施例によるメモリカード回路を示
す。図中、１ないし17は基本的に第４図に同一である。
RAM2の全端子信号を直接外部に露出させないために、ア
ナログスイッチ付単方向ノンインバータバッファ18及び
アナログスイッチ付双方向３ステートバッファ19を介し
てRAM2と外部とを接続する。端末機からの外部電源入力
14とメモリカード22の内部電源15との間に、シリーズト
ランジスタ20と電源電圧検出回路21を介する。メモリカ
ード22の所持携帯時、プルダウン抵抗（R_M）23は接地レ
ベル、すなわち“L"レベルにする。検出回路21を動作，
非動作させるためにカード挿抜信号24を入力する。カー
ド挿抜信号24＝“H"レベルの時に検出回路21は動作可能
状態になり、ここに電源入力14が規定値以上の電圧にな
ると、トランジスタ20が導通状態となると同時に検出回
路21の設／断信号24aは“H"レベルとなり、バッファ18,
19は接（接続状態）となる。電源入力14が規定値以下の
電圧になると、トランジスタ20が断（遮断状態）となる
と同時にバッファ18,19も断（遮断状態）となる。カー
ド挿抜信号24＝“L"レベルの場合は、無条件にトランジ
スタ20,バッファ18,19を断とする。25はメモリカード22
内部に設けられたカード挿抜スイッチであり、カード22
の挿抜時に接（閉）＝“L"レベルとされ、また通常動作
時は断（開）とされる。26は分割抵抗（R_T）であり、R_T
R_Mに設定されるため、通常動作時においては信号24は
“H"レベルとなる。

また、第２図（ａ）はアナログスイッチ付単方向ノンイ
ンバータバッファ18を示す内部回路図であり、第２図
（ｂ）はその等価回路動作説明図である。第３図（ａ）
はアナログスイッチ付双方向３ステートバッファ19を示
す内部回路図であり、第３図（ｂ）はその等価回路動作
説明図である。これらの図において、30は信号制御用ア
ナログスイッチであり、スタチックRAMの全端子信号に
対し直列接続されている。31は保護用アナログスイッチ
であり、接地に対し接続されている。32はノンインバー
タバッファ、31はインバータバッファ、34は３ステート
バッファＡ、35は３ステートバッファＢ、36はNAND回路
Ａ、37はNAND回路Ｂである。なお、第２図（ａ）及び第
３図（ａ）のバッファ18,19は一般的にはＮ個のゲート
回路が組込まれるが、ここでは省略して１ゲート当りの
内部回路図を示している。また、バッファ18,19の各動
作は、以下に示す真理値表1,2による。

第１図に示した本実施例のメモリカード回路各部の動作
説明を容易にするために、まずバッファ18,19の動作を
第２図，第３図，及び真理値表1,2を用いて以下に説明
する。

第２図（ｂ）に示すように、入力端子と出力端子との間
に直列接続するアナログスイッチ30とノンインバータバ
ッファ32及び接地とバッファ32の入力側とに接続された
アナログスイッチ31を設ける。真理値表１に示すよう
に、Ｅ端子が“H"レベルの場合はスイッチ30＝ON（接）
となり、スイッチ31＝OFF（断）となる。Ｅ端子が“L"
レベルの場合はスイッチ30＝OFF（断），スイッチ31＝O
N（接）となる。すなわち、第２図（ａ）においてＥ端
子が“H"レベルになるとバッファ32,33を介しスイッチ3
0＝ON（接），スイッチ31＝OFF（断）となり、入力端子
と出力端子が接続状態となり信号伝達が可能となる。次
に、Ｅ端子が“L"レベルになるとバッファ32,33を介し
スイッチ30＝OFF（断），スイッチ31＝ON（接）となる
ため、入力端子と出力端子は遮断状態となり信号伝達は
不可となる。この場合に、端末機とメモリカードとのイ
ンターフェイスは遮断状態にあるが、スイッチ31がON
（接）となり数10Ω〜数100Ωの抵抗値にて設置される
ため“L"レベルになる。従って、バッファ32を介しRAM2
の出力端子は“L"レベルになり、低インピーダンス状態
となる。

次に、バッファ19の動作について説明する。

第３図，真理値表２に示すように、端子が“L"レベル
の場合はスイッチ30＝ON（接），スイッチ31＝OFF
（断）となる。端子が“H"レベルの場合はスイッチ30
＝OFF（断），スイッチ31＝ON（接）となる。また、
端子＝“L"レベルの条件においてDIR端子が“L"レベル
の場合はバッファ34＝ON（接）となり、入出力端子Ａか
ら入出力端子Ｂへ信号伝達が可能となる。ただし逆方
向、すなわち入出力端子Ｂから入出力端子Ａへの信号伝
達は不可となる。次に、DIR端子が“H"レベルの場合は
バッファ35＝ON（接）となり、入出力端子Ｂから入出力
端子Ａへ信号伝達が可能となる。逆方向、すなわち入出
力端子Ａから入出力端子Ｂへの信号伝達は不可となる。
また、真理値表２で分るように、スイッチ30,31のON/OF
Fは端子で決まるが、DIR端子は端子＝“L"レベルの
時に有効になることが分る。今、端子＝“L"レベル,D
IR端子＝“L"レベルにするとバッファ33及びNAND回路3
6,37を介しバッファ34＝ON（接），バッファ35＝Ｚ
（断）となる。また、端子＝“L"レベルDIR端子＝
“H"レベルにするとバッファ33及びNAND回路36,37を介
しバッファ34＝Ｚ（断），バッファ35＝ON（接）となる
ことが分る。

以上のことから、バッファ18のＥ端子，バッファ19の
端子をディセイブルにした場合はスイッチ30＝OFF
（断），スイッチ31＝ON（接）となり、端末機とメモリ
カード間のインターフェイスが遮断されるとともに、RA
M2の入出力端子が低くインピーダンスにて接地されるこ
とが分る。

次に、第１図に従って各部の動作を以下の４つのモード
に分けて説明する。

動作モード1:端末機とメモリカードが活線状態（通電状
態）にある場合の動作動作モード2:所持携帯時にある場合の動作動作モード3:動作モード２から活線状態にある端末機に
メモリカードを挿入する場合の動作動作モード4:動作モード１からメモリカードを抜く場合
の動作なお、第１図においてメモリカード22に実装されるRAM
2,デコーダ3,バッファ18,19の電源は全て内部電源15に
接続されているものとする。

まず、動作モード１について以下説明する。

端末機側から電源入力14が供給されている状態で、カー
ド挿抜スイッチ25を断（開）とする。通常R_TR_Mに設定さ
れるので、カード挿抜信号24＝“H"レベルにあるから、
電源電圧検出回路21は動作可能状態にある。ここで、電
源入力14が規定値以上になると（正常な電圧に達する
と）検出回路21が動作し、シリーズトランジスタ20を接
（接続状態）とし、電源入力14が内部電源15に供給され
る。これと同時に検出回路21の接／断信号24aが“H"レ
ベルとなり、バッファ18のＥ端子に供給されバッファ18
はイネーブル状態になる。従って、真理値表１からバッ
ファ18のスイッチ30＝ON,スイッチ31＝OFFとなり、端末
機とメモリカードは接続可能状態にある。また、バッフ
ァ19の動作はバッファ18の入力端子である▲▼，▲
▼の論理で決まる。これについては後で説明する。
内部電源15の電圧値は電池６の電圧値よりも高いため、
保護ダイオード４の作用により電池６は非接続状態とな
り電流は流れない。この状態でRAM2の読出し、書込み
は、以下の手順で行われる。まず、端末機からアドレス
バス８が排出されるとバッファ18を介しデコーダ３に印
加される。ここで▲▼端子に“L"レベルを加えると
デコーダ３が動作し、該当するアドレスのRAM2を選定す
るRAM選択信号13を発生する。従って、バッファ19の
端子がイネーブル状態となり、データバス12の送受が可
能となる。この状態でRAM2にデータバス信号12を書込む
場合は、▲▼端子＝“H"レベルとし、▲▼端子
を“L"レベルにすればデータを書込むことができる。バ
ッファ19の信号伝達の方向は、＝“L",DIR＝“H"であ
るから真理値表２よりバッファ19のバッファ35＝ON
（接）となり、入出力端子８から入出力端子Ａへの方向
であることから、この状態で次にRAM2から信号12へ読出
す場合は、▲▼＝“H",▲▼＝“L"とすれば、R
AM2の内部データを信号12へ取出すことができる。バッ
ファ19の信号伝達の方向は＝“L",DIR＝“L"であるか
ら真理値表２よりバッファ34＝ON（接）となり、入出力
端子Ａから入出力端子Ｂへの方向であることが分る。

次に、動作モード２について以下説明する。

端末機から電源入力14が無いことから、またプルダウン
抵抗23が接地レベルにあることから、検出回路21は非動
作でありトランジスタ20＝OFF（断）状態にある。従っ
て、内部電源15は電池６→シリーズ抵抗５→ダイオード
４を介し電池電圧が供給された状態にある。すなわち、
RAM2の記憶データを保持する状態を維持している。他
方、バッファ18のＥ端子は検出回路21の接／断信号24a
が“L"レベルにあるから、ディセイブル状態にある。ま
た、バッファ19の端子は▲▼端子がバッファ18に
より遮断されているから、抵抗17によりプルアップされ
“H"となり、ディセイブルの状態にある。従って、真理
値表1,2からスイッチ30＝OFF（断），スイッチ31＝ON
（接）となり、RAM2の全端子信号は低インピーダンスに
あることが分る。よって、メモリカードの所持携帯時は
静電気及び電磁界耐量はRAM2の単体に比較して格段に向
上できることが分る。

次に、動作モード３について以下説明する。

動作モード２から活線状態にある端末機に挿入する場合
は、メモリカード22のカード挿抜スイッチ25を接（閉）
＝“L"レベルにしておく。カード挿抜信号24＝“L"レベ
ルとなり、トランジスタ20は遮断されたままで、検出回
路21からの接／断信号24aも“L"レベルのままで、バッ
ファ18,19はディセイブル状態である。すなわち、動作
モード２を持続する。続いて、カード挿抜スイッチ25を
断（開）とするとカード挿抜信号24は“H"となり、検出
回路21が動作し、トランジスタ20は接（接続状態）、バ
ッファ18,19はイネーブル状態となって動作モード１に
移る。従って、端末機が活線状態にある場合にメモリカ
ード22を挿入しても、結合部に発生する端末機各端子信
号のレベル変動及び時間的差異に影響を受けることは全
く無い。すなわち、RAM2の全端子信号は低インピーダン
ス状態を維持して挿入するために、たとえば挿入時に静
電気また電磁界に伴うノイズが侵入しても全て問題は無
い。以降の動作は動作モード１に同一であるので省略す
る。

最後に、動作モード４について以下説明する。

動作モード１からメモリカードを抜く場合は、メモリカ
ードのカード挿抜スイッチ25を接（閉）＝“L"レベルに
して引抜く。すなわち、まずカード挿抜信号24が瞬時に
“L"レベルになる。従って、検出回路21は非動作となり
トランジスタ20はOFF（断）となるとともに、検出回路2
1の接／断信号24aも“L"レベルとなる。よって、バッフ
ァ18のＥ端子＝“L"となりディセイブルとなる。またバ
ッファ19の端子はバッファ18がディセイブルであるか
ら▲▼端子が遮断され、抵抗17の作用によってプル
アップされ“H"レベルとなりディセイブルとなる。この
状態は動作モード２に同一である。この後、端末機の他
端子信号が離れる。この時、結合部に発生するレベル変
動，時間的差異に全く影響を受けることは無い。また、
RAM2の全端子信号が低インピーダンス状態になっている
から、静電気，電磁界の影響を受けることは無く、完全
にRAM2の記憶データを破壊することなく抜くことが可能
である。

以上の動作から、端末機が活線状態ある場合にメモリカ
ードを挿抜しても、RAM2の記憶データは保証される。ま
た、所持携帯時における静電気，電磁界耐量を格段に向
上させることが可能である。

なお、上記実施例によれば半導体メモリをスタチックRA
Mとしたが、電池，シリーズ抵抗，保護ダイオードを除
けば本発明は他のOTP（ワンタイムプログラマブル）RO
M,マスクROM,EEPROM等の半導体メモリにおいても上記実
施例と同様の効果が期待できる。

また、アナログスイッチ付単方向ノンインバータバッフ
ァ及びアナログスイッチ付双方向３ステートバッファは
周知のICにて構成できるが、これを一つの集積回路にす
ること、また全回路をゲートアレイ化することも容易に
可能である。さらに電源電圧検出回路を含めたゲートア
レイ化も周知の技術で可能である。従って、大幅なコス
ト削減が可能である。

〔発明の効果〕

以上のように、この発明の係るメモリカード回路によれ
ば、半導体メモリと、メモリカードの外部入力端子と上
記半導体メモリの信号端子との間に直列に接続され、上
記半導体メモリと端末機間をインターフェイスする単方
向ノンインバータバッファと、上記外部入力端子と上記
単方向ノンインバータバッファとの間に直列に接続され
た第１のアナログスイッチと、該第１のアナログスイッ
チと上記単方向ノンインバータバッファとの接続ノード
と接地との間に直列に接続された第２のアナログスイッ
チと、メモリカードの外部入出力端子と上記半導体メモ
リの入出力端子との間に直列に接続され、上記半導体メ
モリと端末機間をインターフェイスする双方向３ステー
トバッファと、上記外部入出力端子と上記双方向３ステ
ートバッファとの間に直列に接続された第３のアナログ
スイッチと、該第３のアナログスイッチと上記双方向３
ステートバッファとの接続ノードと接地との間に直列に
接続された第４のアナログスイッチと、上記双方向３ス
テートバッファと上記半導体メモリの入出力端子との接
続ノードと接地との間に直列に接続された第５のアナロ
グスイッチと、上記端末機からの電源入力と上記メモリ
カードの内部電源との間に直列に設けられ、上記電源入
力と内部電源との間の接／断制御を行なうトランジスタ
と、上記第１ないし第５のアナログスイッチ及び上記ト
ランジスタを制御して、上記外部入力端子と上記単方向
ノンインバータバッファ間，上記外部入出力端子と上記
双方向３ステートバッファ間，及び上記電源入力と内部
電源間の接続／遮断の制御を行なう制御手段とを備えた
構成としたから、端末機が活線状態にある場合にカード
を挿抜しても半導体メモリの記憶データを確実に保証で
き、またメモリカードの電池電流が外部に流出すること
がなく、静電気耐量，電磁界耐量の高い高信頼性の大容
量のメモリカード回路を実現できる効果がある。

また、上記制御手段を、メモリカード内部に設けられた
カード挿抜スイッチにより発生されるカード挿抜信号及
び電源電圧を入力として、上記第１ないし第５のアナロ
グスイッチ及び上記トランジスタを制御する信号を出力
とするものとすることにより、カードの挿抜の瞬間に半
導体メモリの全端子信号を確実に端末機から遮断して低
インピーダンスにすることができ、カードの信頼性をさ
らに向上できる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例によるメモリカード回路を示
す図、第２図（ａ）はアナログスイッチ付ノンインバー
タバッファを示す内部回路図、第２図（ｂ）はその等価
回路動作説明図、第３図（ａ）はアナログスイッチ付３
ステートバッファを示す内部回路図、第３図（ｂ）はそ
の等価回路動作説明図、第４図は従来のメモリカード回
路を示す図である。１はスタチックRAM群、２はスタチックRAM、３はアドレ
スデコーダ回路、４は保護ダイオード、５はシリーズ抵
抗、６は電池、７はコンデンサ、８はアドレスバス信
号、９はチップイネーブル信号（▲▼）、10はライ
トイネーブル信号（▲▼）、11はアウトプットイネ
ーブル信号（▲▼）、12はデータバス信号、18はア
ナログスイッチ付単方向ノンインバータバッファ、19は
アナログスイッチ付双方向３ステートバッファ、20はシ
リーズトランジスタ、21は電源電圧検出回路、22はメモ
リカード、23はプルダウン抵抗、24はカード挿抜信号、
25はカード挿抜スイッチ、26は分割抵抗、30は信号制御
用アナログスイッチ、31は保護用アナログスイッチ、32
はノンインバータバッファ、33はインバータバッファ、
34は３ステートバッファＡ、35は３ステートバッファB,
36はNAND回路Ａ、37はNAND回路Ｂである。なお、図中、同一符号は同一、又は相当部分を示す。

Claims

【特許請求の範囲】

【請求項１】所持携帯形のメモリカードのメモリカード
回路において、半導体メモリと、メモリカードの外部入力端子と上記半導体メモリの信号
端子との間に直列に接続され、上記半導体メモリと端末
機間をインターフェイスする単方向ノンインバータバッ
ファと、上記外部入力端子と上記単方向ノンインバータバッファ
との間に直列に接続された第１のアナログスイッチと、該第１のアナログスイッチと上記単方向ノンインバータ
バッファとの接続ノードと接地との間に直列に接続され
た第２のアナログスイッチと、メモリカードの外部入出力端子と上記半導体メモリの入
出力端子との間に直列に接続され、上記半導体メモリと
端末機間をインターフェイスする双方向３ステートバッ
ファと、上記外部入出力端子と上記双方向３ステートバッファと
の間に直列に接続された第３のアナログスイッチと、該第３のアナログスイッチと上記双方向３ステートバッ
ファとの接続ノードと接地との間に直列に接続された第
４のアナログスイッチと、上記双方向３ステートバッファと上記半導体メモリの入
出力端子との接続ノードと接地との間に直列に接続され
た第５のアナログスイッチと、上記端末機からの電源入力と上記メモリカードの内部電
源との間に直列に設けられ、上記電源入力と内部電源と
の間の接／断制御を行なうトランジスタと、上記第１ないし第５のアナログスイッチ及び上記トラン
ジスタを制御して、上記外部入力端子と上記単方向ノン
インバータバッファ間，上記外部入出力端子と上記双方
向３ステートバッファ間，及び上記電源入力と内部電源
間の接続／遮断の制御を行なう制御手段とを備えたこと
を特徴とするメモリカード回路。
【請求項２】上記制御手段はメモリカード内部に設けら
れたカード挿抜スイッチにより発生されるカード挿抜信
号及び電源電圧を入力として、上記第１ないし第５のア
ナログスイッチ及び上記トランジスタを制御する信号を
出力とするものであることを特徴とする特許請求の範囲
第１項記載のメモリカード回路。