JP2536048B2

JP2536048B2 - メモリカ―ド

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Publication number: JP2536048B2
Application number: JP63104699A
Authority: JP
Inventors: 正俊木村
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1988-04-26
Filing date: 1988-04-26
Publication date: 1996-09-18
Anticipated expiration: 2011-09-18
Also published as: JPH0289274A

Description

【発明の詳細な説明】［産業上の利用分野］この発明は、スタチックRAM等の読み書き可能メモリ
を備え、この読み書き可能メモリの入出力端子と接続さ
れた結合部によって端末機等の情報処理装置に挿抜され
るとともに、バックアップ電源により記憶データが保持
されるメモリカードに関するものである。

［従来の技術］第13図に従来のメモリカードの回路構成を示す。図に
おいて、１は当該メモリカードが挿着される端末機から
供給される外部電源入力、２はアドレスバス、３はコン
トロールバス、４はデータバス、５はスタチックRAMで
あり、これらのバス２〜４は当該メモリカードに設けら
れた端末機との結合部とスタチックRAM5の入出力端子に
接続されて端末機とのインターフェイスバスとなる。６
は保護ダイオード、７は保護抵抗、８は一次電池、９は
コンデンサ、10はこれらと外部電源入力１間に挿入され
た直列ダイオードで、外部電源入力１が断の時に一次電
池８から保護抵抗7,保護ダイオード６を介して電流が流
出するのを防止する。11は電圧検知IC、12はプルダウン
抵抗で、13はスタチックRAM5の電源端子に供給される内
部電源、14は上記電圧検知IC11からスタチックRAM5のチ
ップイネーブル（CE）端子に供給されるCEコントロール
信号を示しており、電圧検知IC11は外部電源入力１の電
圧が規定値以上にある間はCEコントロール信号14を“H"
レベルにする。

次に動作について説明する。

このメモリカードの端末機への挿着等により外部電源
入力１の電圧が規定値に達すると、電圧検知IC11はCEコ
ントロール信号14を“H"レベルとする。従って、スタチ
ックRAM5のCE端子は“H"レベルとなり、端末機からのア
クセスが可能な状態となる。また、スタチックRAM5の電
源端子には内部電源13として外部電源入力１の電圧から
直列ダイオード10の順方向電圧を差し引いた電圧が印加
される。この内部電源13は一次電池８の電圧より高いの
で、保護ダイオード６の作用により一次電池８の消耗は
無い。

スタチックRAM5の読出し，書込みはアドレスバス2,コ
ントロールバス3,データバス４により可能であり、コン
トロールバス３には一般的にチップイネーブル信号（▲
▼），ライトイネーブル信号（▲▼），アウト
プットイネーブル信号（▲▼）があるが、スタチッ
クRAM5のアクセス方法は周知の技術であり、ここでは省
略する。

一方、メモリカードを端末機から抜く等により外部電
源入力１が断となり，外部電源入力１の電圧が規定値よ
り小さくなると、電圧検知IC11はCEコントロール信号14
を“L"レベルとするためスタチックRAM5はスタンバイ状
態となる。また、内部電源13として一次電池８の電圧が
保護抵抗7,保護ダイオード６を介して供給されるためス
タチックRAM5の記憶データは保持される。プルダウン抵
抗12は、当該メモリカードの携帯時にあっても常にスタ
チックRAM5のCE端子を0Vにする。また、コンデンサ９
は、一般的にはスタチックRAM5の動作時におけるピーク
電流を流す目的とノイズ吸収のために設けられている。

［発明が解決しようとする課題］従来のメモリカードは以上のように構成されている
が、以下のような問題点があった。

（１）活線挿抜をするとデータ化けが発生する場合があ
る。すなわち、スタチックRAM5の入出力端子が直接外部
に露出されてインターフェイスされるため、電源の印加
状態や入出力端子の動作状態（活線状態という）でメモ
リカードを挿抜すると、メモリカードの結合部（一般的
にコネクタ結合する場合が多い）において各電極の接
触，離反順序が一定でなく不確定のため、タイミングの
不調の発生，異常電流の発生等を生じてスタチックRAM5
が誤動作しデータ化けが発生する。前記接触，離反順序
の不確定さは結合部電極の寸法バラツキや挿抜時におけ
る斜め挿抜により発生し避けることは困難である。ま
た、挿抜時において前記結合部に発生するチャタリング
によっても、タイミング不調，異常電流の発生等を生じ
てスタチックRAM5が誤動作しデータ化けが発生する。チ
ャタリングはコネクタによる結合部ではその寸法バラツ
キ，構造上から避けることは困難である。更にチャタリ
ングの発生は端末機にとっても好ましくなく、例えば前
記スタチックRAM5の入出力端子が端末機のCPUに直接接
続された場合は、CPUの誤動作の原因となり、場合によ
ってはCPUが暴走したり、スタチックRAM5を誤読出し，
誤書込みをする場合がある。

（２）スタチックRAM5の入出力端子が直接外部に露出し
ているため、外部からの静電気，電磁界に対し非常に弱
くデータ化けが発生しやすい。

（３）スタチックRAM5の入出力端子が直接外部に露出し
ており，かつ外部電源入力１の規定値以上の電圧のみで
CEコントロール信号14が“H"レベルになるため、容易に
データの読出し，書込みができる。従って、セキュリテ
ィ機能を付加する場合には現状の回路では不可能であ
る。

ところで、メモリカードの特徴を端的に表現するなら
ば、高速アクセス，低消費電力の所持携帯形記憶メディ
アと言える。他方、端末機の技術動向は情報の付加価値
向上，多機能・複合化にある。従って、リムーバブルな
メモリカードは今後多用されると見る。この場合にメモ
リカードの記憶データは、端末機への挿抜，所持携帯時
にあって絶対にデータ化けが発生してはならない。すな
わち、記憶データの絶対的保証が約束できるものでなけ
ればならない。また、情報の付加価値が向上するととも
にその情報のセキュリティが重要視されてきた。従っ
て、本発明では前記従来の問題点を解消して上記市場ニ
ーズに応えることを目的とするものである。

［課題を解決するための手段］この発明に係るメモリカードは、読み書き可能メモリ
の入出力端子に３ステートバスバッファを備えるととも
に、外部の情報処理装置とのインターフェイス手段を有
し上記３ステートバスバッファ及び読み書き可能メモリ
のイネーブル端子を制御することにより、上記読み書き
可能メモリの記憶内容を外部に読み出すこと，外部から
書き換えることと電源とを制御するマイクロコンピュー
タを備えたものである。

［作用］基本的に電源の印加状態または入出力端子の動作状態
でメモリカードを挿抜すると、その結合部における接
触，離反順序やチャタリングの発生等の不確定かつ複雑
な現象のため、確実にデータ化けを防ぐことは困難であ
る。本発明では、このため読み出し可能メモリの入出力
端子を直接外部に露出しないように３ステートのバスバ
ッファを設ける。メモリカードを挿抜する前に予めイン
ターフェイス手段を介してメモリカード上のマイクロコ
ンピュータに通報する。マイクロコンピュータは通報を
受けた後、前記３ステートバスバッファを断（遮断）と
する。従って、外部の情報処理装置側が活線状態にあっ
てもメモリカード内部で遮断するために、挿抜に伴う接
触，離反順序やチャタリングの影響は受けない。

また、読み書き可能メモリの入出力端子に静電気，電
磁界等に強い３ステートバスバッファを設けることで単
体に比べ静電気，電磁界に対して強くすることができ
る。

更に、読み書き可能メモリのイネーブル端子をマイク
ロコンピュータにより管理，制御することでセキュリテ
ィの付加が可能となる。

［実施例］以下、この発明の実施例を図について説明する。な
お、第13図従来例と同一，または相当部分には同一符号
を用いてその説明は省略する。

第１図にこの発明の一実施例によるメモリカードの回
路構成を示す。図において、15a,15b,16はスタチックRA
M5,・・・,5の入出力端子に設けられた３ステートバス
バッファで、15aはアドレスバス２上に設けられた３ス
テート単方向バスバッファ、15bはライトイネーブル信
号17,アウトプットイネーブル信号18及びチップセレク
ト信号19を含むコントロールバス３上に設けられた３ス
テート単方向バスバッファ、16はデータバス４上に設け
られた３ステート双方向バスバッファである。上記３ス
テート単方向バスバッファ15a,15bのゲート（Ｇ）端子
はアンド回路20の出力信号21で接／断される。一方、３
ステート双方向バスバッファ16のDIR端子はデータバス
４の方向を決めるもので、上記３ステート単方向バスバ
ッファ15bからスタチックRAM5に出力されるアウトプッ
トイネーブル信号18に接続される。また、そのＧ端子は
同じくチップセレクト信号19に接続され、間接的に前記
アンド回路20の出力信号21によりその接／断が可能とな
る。なお、22は３ステート単方向バスバッファ15bから
スタチックRAM5に出力されるライトイネーブル信号17と
チップセレクト信号19のプルアップ抵抗である。

23は外部電源入力１を接／断する直列トランジスタ、
24は直列トランジスタ23の接／断を制御する電源制御IC
で、外部電源入力１の電圧が規定値以上に達すると直列
トランジスタ23を接（導通）とし，以下の時は断（遮
断）とする。上記電源制御IC24はその動作信号25が“H"
レベルで動作，“L"レベルで非動作となり、また、直列
トランジスタ23を接とする時“H"レベル，断とする時
“L"レベルとなる電源オン信号26をアンド回路20に出力
する。３ステート単方向バスバッファ15a,15bのゲート
を制御するこのアンド回路20の出力信号21は上記電源オ
ン信号26とバスバッファ制御信号27のアンド出力とな
る。

28は１チップマイクロコンピュータで、内部にスタチ
ックRAM,プログラムROM,EEPROM,A/D変換機能及び入出力
ポートを有するとともに、クロック発生回路29,電源オ
ンリセット回路30が接続される。上記１チップマイクロ
コンピュータ28は端末機とのインターフェイス手段とし
て半二重通信ポート31を有し、端末機との間でデータの
やりとりをすることができる。従って、このメモリカー
ドは、スタチックRAM5のアドレスバス2,コントロールバ
ス3,データバス４によるバスインターフェイストと１チ
ップマイクロコンピュータ28の半二重通信ポート31によ
るインターフェイスを合わせ持つメモリカードと言え
る。また、上記１チップマイクロコンピュータ28は前記
電源制御IC24の動作信号25とバスバッファ制御信号27を
出力するとともに、個々のスタチックRAM5用のチップイ
ネーブル信号32を出力する。従って、個々のチップイネ
ーブル信号32を１チップマイクロコンピュータ28で制御
することで、個々のスタチックRAM5毎のセキュリティ機
能の付加が可能となる。

次に動作について説明する。

前述したように、１チップマイクロコンピュータ28は
端末側と種々のデータをやりとりするための手段として
通信ポート31を有する。本実施例では、通信ポート31は
一本であるため通信方式として半二重通信方式をとる。
半二重通信方式とは両方向の通信が可能であるが時間的
に重畳しない方式である。次に同期方式について説明す
る。一般的によく用いられる方式として同期伝送方式と
調歩同期と呼ばれる非同期伝送方式の２種類がある。何
れも受信されるデータ信号自体からタイミング情報を抽
出し、これを基に同期を図っている。本実施例では、同
期方式として調歩同期による非同期伝送方式とする。非
同期伝送方式は、１符号を構成する直列に並べた２値信
号列の先頭にスタートビット，末尾にストップビットと
呼ばれる特殊ビット信号を付加して送信側の内部基準と
した或る速度でこれを符号単位に間欠的に送信し、受信
側ではスタートビットを検知すると自己の持つ時計を基
準にそれに続く２値信号列を受信しストップビットまで
で１符号と判断する方式であり、さらに１符号のデータ
の末尾にはパリティを付加する場合がある。第２図に半
二重，調歩同期による１符号の構成例を示す。一般的に
この伝送方式は周知の技術である。

従って、端末機側と１チップマイクロコンピュータ28
間は半二重通信ポート31を介して自由にデータ送受が可
能である。クロック発生回路29は１チップマイクロコン
ピュータ28に基準クロックを供給し、電源オンリセット
回路30は電源オン時に１チップマイクロコンピュータ28
に確実なリセット信号を与えるもので、１チップマイク
ロコンピュータ28はリセット解除後に動作を開始する。
一般的に１チップマイクロコンピュータ28のリセット解
除後は当該マイクロコンピュータ28から端末機側へ半二
重通信ポート31を介し諸パラメータが伝送される。諸パ
ラメータとしては、例えばカードの特性，属性に関する
データ類である。すなわち、カードの構造，寸法に関す
るデータ，メモリの種類，メモリ容量，アクセスタイ
ム，電池の形名，電池容量，スタンバイ電流，バックア
ップ電流,16ビットバス/8ビットバス，電池電圧モニタ
の有無，ライトプロテクトスイッチの有無等である。こ
れらのデータは予め１チップマイクロコンピュータ28の
EEPROMに書込まれ記憶されている。

従って、端末機側はこれらの諸パラメータを解読し、
問題がない場合はスタチックRAM5の活性化を行なう。活
性化とは端末機からスタチックRAM5のアクセスを可能と
することを言う。この活性化手順の理解を容易にするた
めに、先ず電源制御IC24の動作を以下に説明する。

第３図に電源入力の接／断に関する要部を示す。電源
制御IC24の動作／非動作は動作信号25によって決定され
る。動作信号25が“H"レベルになると電源制御IC24は動
作状態に入り、外部電源入力１の電圧が規定値に達した
時に直列トランジスタ23を接（導通）とすると同時に電
源オン信号26に“H"レベルを出力する。動作信号25が
“L"レベルにある間は直列トランジスタ23は断（遮断）
で電源オン信号26も“L"レベルにある。この様子を第４
図（ａ），（ｂ）に示す。V_Tは電源制御IC24が直列トラ
ンジスタ23を接にする点の動作しきい値レベルである。

次に活性化手順を説明する。１チップマイクロコンピ
ュータ28から伝送された諸パラメータを解読して問題が
ない場合は、先ず端末機から半二重通信ポート31を介し
て１チップマイクロコンピュータ28に活性化する旨の命
令を出す。１チップマイクロコンピュータ28はそれを受
けて先ず電源制御IC24の動作信号25を“H"レベルにす
る。従って、上述した電源制御IC24の動作により直列ト
ランジスタ23は接となり、また電源オン信号26は“H"レ
ベルになる。この状態では未だ３ステート単方向バスバ
ッファ15a,15bは断の状態にある。次に１チップマイク
ロコンピュータ28がバスバッファ制御信号27を“H"レベ
ルにすると、アンド回路20の出力信号21は“H"レベルと
なって３ステート単方向バスバッファ15a,15bを開と
し、３ステート双方向バスバッファ16も開となる。ここ
で初めてアドレスバス2,コントロールバス3,データバス
４が端末機と接続され、スタチックRAM5へのアクセスが
可能となる。アクセス方法については従来技術で述べた
ように周知の技術であるので説明は省略する。

次に、外部電源入力１に瞬停，瞬断が発生した場合の
動作を以下に説明する。第４図に示したように、しきい
値レベルV_Tによって直列トランジスタ23は断となり，外
部電源入力１はそのまま降下するが、内部電源13として
は一次電池８により保護抵抗7,保護ダイオード６を介し
て電源が供給される。また、３ステート単方向バスバッ
ファ15a,15bも断となり、ライトイネーブル信号17,チッ
プセレクト信号19はプルアップ抵抗22により内部電源13
にプルアップされる。従って、スタチックRAM5はデータ
を保持した状態を維持する。復帰した場合は前述の通り
諸パラメータの解読から再スタートする。

次に活線挿抜について以下に説明する。

前述したように挿抜に伴う結合部（コネクタ結合）電
極の接触，離反順序が不確定かつチャタリングの発生，
異常電流の発生等，複雑な現象が発生し、スタチックRA
M5の誤動作が発生する。本実施例では、このため前述し
たようにスタチックRAM5の入出力端子に３ステートバス
バッファ15a,15b,16を設けるとともに、第５図に示すよ
うに端末機側に抜センサ33を設け、メモリカードを抜く
場合に予め抜センサ33を作動し端末機のCPUに割り込
み，またはI/Oポートに接続する。端末機のCPUではこの
信号を受け、半二重通信ポート31を介して１チップマイ
クロコンピュータ28にメモリカードを抜く旨の指令を出
す。これを受けて１チップマイクロコンピュータ28はバ
スバッファ制御信号27を“L"レベルにし、次に電源制御
IC24の動作信号25を“L"レベルにする。従って、直列ト
ランジスタ23は断となるとともに３ステート単方向バス
バッファ15a,15b及び３ステート双方向バスバッファ16
も断となり、端末機側が活線状態にあってもメモリカー
ドの内部は遮断されるため、挿抜に伴う種々の現象の影
響は受けない。すなわち、端末機側が電源印加状態及び
読出し，書込み中であってもメモリカードの内部にある
３ステート単方向，双方向バスバッファ15a,15b,16を遮
断したのち挿抜するので、スタチックRAM5の記憶データ
は確実に保証できる。

また、前記抜センサ33は端末機側のCPUに接続され、
スタチックRAM5の読出し中，書込み中であっても中止動
作が可能となるため、誤書込み，誤読出しの心配は全く
無い。

挿着時は基本的に電源制御IC24の動作信号25とバスバ
ッファ制御信号27が“L"レベルとなるため、端末機側が
活線状態にあっても問題は無く、端末機側の抜センサ33
の状態によって活性化すれば良い。

一方、このメモリカードは、個々のスタチックRAM5の
チップイネーブル（CE）信号32を１チップマイクロコン
ピュータ28で管理，制御することが可能であるため、個
々のスタチックRAM5毎のセキュリティ機能の付加が可能
である。また、１チップマイクロコンピュータ28にはEE
PROMが内蔵され、このEEPROMも当該マイクロコンピュー
タ28で管理，制御される。従って、スタチックRAM5及び
１チップマイクロコンピュータ28内のEEPROMを端末機か
ら読出しできないシークレットエリアと読出しできるユ
ーザエリアに分けることができる。シークレットエリア
には所有者確認のためのコードやユーザエリアを管理す
るための情報等，秘密性の高い情報が記憶，保存され
る。このエリアの情報は、メモリカード内部の１チップ
マイクロコンピュータ28で管理され，決して端末機から
読出すことはできない。ユーザエリアは端末機から自由
に読出し，書込みが可能である。すなわち、メモリカー
ド所有者の確認や正当性の確認を１チップマイクロコン
ピュータ28が行なうため、より高度のセキュリティ機能
を構築することが可能である。但し、スタチックRAM5の
ファイル管理については全て半二重通信ポート31を介し
１チップマイクロコンピュータ28の管理下で行なうもの
とし、スタチックRAM5のシークレットエリアについては
チップイネーブル信号32は“L"レベルのままで決して
“H"レベルになることはない。他方、ユーザエリアにつ
いてはチップイネーブル信号32を“H"レベルとすること
で自由に端末機からの読出し，書込みが可能である。

また、このメモリカードでは、スタチックRAM5の入出
力端子を直接外部に露出せず、３ステートバスバッファ
15a,15b,16を介在しているため、この３ステートバスバ
ッファ15a,15b,16に静電気耐量の高いもの，ラッチアッ
プフリーのバッファを使用することにより、スタチック
RAM5を外来の静電気，電磁界から効果的に保護できる。

次に第６図にこの発明の他の実施例として多機能付き
メモリカードの回路構成を示す。なお、第１図の実施例
と同一，または相当部分には同一符号を用いてその説明
は省略し、新たに付加された機能についてのみ説明す
る。

図において、34は補助一次電池、35は主一次電池８と
上記補助一次電池34の切替のための２トランスファスイ
ッチであり、上記各一次電池8,34は２トランスファスイ
ッチ35を介して保護抵抗7,保護ダイオード６に接続され
るとともに、各一次電池8,34の電池電圧をモニタするた
めに主一次電池電圧36,補助一次電池電圧37が１チップ
マイクロコンピュータ28のA/D変換ポートに接続され
る。38は電池電圧が終止電圧に近づいた時または交換日
に達した旨を表示またはブザー音にて警報するための表
示器またはブザーであり、１チップマイクロコンピュー
タ28からの表示またはブザー制御信号39により駆動制御
される。40は当該メモリカードをライトプロテクトモー
ドに設定するためのライトプロテクトスイッチであり、
そのモード検出のためのライトプロテクトモード信号41
は１チップマイクロコンピュータ28に入力される。42は
実際にスタチックRAM5にライトプロテクトをかけるため
に３ステート単方向バスバッファ15bからスタチックRAM
5へのライトイネーブル信号17上に設けられた３ステー
ト単方向バスバッファであり、１チップマイクロコンピ
ュータ28からのライトプロテクト制御信号43によって制
御される。44は当該メモリカードの内部に設けられた抜
センサであり、抜センサ信号45は１チップマイクロコン
ピュータ28に入力される。

次に上記各部の動作を説明する。

今、２トランスファスイッチ35が図示のように主一次
電池８側に倒されているものとする。２トランスファス
イッチ35を介した主一次電池電圧36は１チップマイクロ
コンピュータ28のA/D変換ポートに接続されている。従
って、１チップマイクロコンピュータ28は主一次電池電
圧36をA/D変換し、その電圧値を求めることができる。

第７図（ａ），（ｂ）に電池電圧の低下検出フローチ
ャートを示す。本フローチャートでは先ず、主一次電池
８に接続されているか補助一次電池34に接続されている
かによって分岐する（ステップ１）。主一次電池８の場
合、A/D変換し（ステップ2a）、電池電圧が2.6Vに達し
たかを比較する（ステップ3a）。一般的に一次電池（リ
チューム電池）の終止電圧は2.5Vであるから本実施例で
は低下検出レベルを2.6Vとする。電池電圧が2.6V以上の
場合は使用可能と判定する（ステップ3a→４）。電池電
圧が2.6V以下の場合は交換が必要とし、制御信号39によ
り表示器またはブザー38を駆動して表示器点灯またはブ
ザー音（表示モードＩ）にて警報を出力する（ステップ
5a→６→7a）。使用可能な場合は表示器またはブザー38
を消灯または消音とする（ステップ４）。メモリカード
の使用者は上記表示器点灯またはブザー音があった場合
には２トランスファスイッチ35を補助一次電池34側に倒
し主一次電池８を交換することができる。２トランスフ
ァスイッチ35を補助一次電池34側に倒したまま放置した
場合は点滅表示またはブザー音を変え、早急に主一次電
源８を交換する旨の催促を促す（ステップ2b→3b→5bま
たは5c）。表示モードII（ステップ5b→６→7b）による
点滅Ａまたはブザー音Ａは補助一次電池34が2.6V以下の
場合を，表示モードIII（ステップ5c→６→7c）による
点滅Ｂまたはブザー音Ｂは2.6V以上の場合を示す。な
お、補助一次電池34に切替えた後，数日放置された場合
でも特に問題とはならない。例えばメモリカードのバッ
クアップ電流（所持携帯時における電池から流れる電
流）を20μＡとし，補助一次電池容量を5mAHとすると、
バックアップ可能期間は、 5000μAH/20μＡ＝250時間となり、約10日ある。また、電池の交換時間は１分間も
あれば充分であり、補助一次電池34としては余り容量の
大きなものは必要でなく数mAHもあれば充分である。

他の電池の消耗検知の方法として、最初にメモリカー
ドを使用した時に交換年月日・時間を１チップマイクロ
コンピュータ28のEEPROMに登録する方法がある。この場
合、主一次電池８の容量，バックアップ電流値はEEPROM
に登録されているので、電池の放電寿命は次のように計
算される。

Ａ＝C/I A;電池の放電寿命（時間） C;電池の容量（mA・時間） I;バックアップ電流（μＡ）例として、Ｃ＝165mAH,I＝20μＡとすると、Ａ＝8250
時間となる。従って、最初にメモリカードを使った年月
日・時間とカレンダー情報等から交換年月日・時間が算
出できる。この交換年月日・時間は１チップマイクロコ
ンピュータ28のEEPROMに登録される。

第８図に電池交換日更新フローチャートを示す。原則
として、メモリカードに電源を印加した場合はその都度
その時点における年月日・時間情報を端末機から半二重
通信ポート31を介し１チップマイクロコンピュータ28に
転送する（ステップ１）。１チップマイクロコンピュー
タ28ではこれをEEPROMに格納された最新交換年月日・時
間と比較照合する（ステップ３）。もしイコールかオー
バーしていれば表示またはブザー制御信号39により表示
器またはブザー38にて警報を出力する（ステップ４）。
周知の通り直列トランジスタ23を接（導通）とした場合
は主一次電池８の消耗はない。従って、直列トランジス
タ23の接（導通）の間は電池寿命が延びるため電池交換
日を延長する必要がある。すなわち、ステップ２で次式
により電池交換日を更新する必要がある。

最新交換年月日・時間＝最新交換年月日・時間＋電源の“接”時間以上の演算は分単位で行なわれるが、交換日の判定は
時間単位で行なわれる。なお、電源“接”時間はステッ
プ５〜７で求められる。また、電源の断や瞬時停電の場
合は電源“断”退避処理により最新交換年月日・時間を
EEPROMに退避させる（ステップ８〜10）。この処理は第
９図に示すようにV_T〜V_U区間＝Ｔ以内に行なわれる。V_U
は１チップマイクロコンピュータ28の動作電圧の下限値
を示すものである。直列トランジスタ23が断となるとV_T
で電源オン信号26が立ち下がるため、この信号を１チッ
プマイクロコンピュータ28の割込み端子に加えることに
より退避処理を行なうことができる。

以上のように、メモリカードに補助電池及び主電池と
上記補助電池の切替スイッチを内蔵し、また主電池の消
耗を前もってメモリカードに設けた表示器またはブザー
等で警報を出力することにより、上記切替スイッチによ
り補助電池に切替えることで、極めて容易にスタチック
RAMの記憶データを失うことなく主電池の交換が可能と
なる。

次にライトプロテクトスイッチ40の動作について説明
する。ライトプロテクトスイッチ40はスタチックRAM5の
書込みを禁止するもので、ライトプロテクト側に倒して
おけば誤って端末機が書込み操作を行なってもスタチッ
クRAM5への書込み動作を未然に防止することができる。
今、ライトプロテクトスイッチ40をライトプロテクト側
に倒しておくと、ライトプロテクトモード信号41を介し
て１チップマイクロコンピュータ28はライトプロテクト
状態であることを判断する。次に１チップマイクロコン
ピュータ28は“L"レベルのライトプロテクト制御信号43
を３ステート単方向バスバッファ42に加える。従って、
当該３ステート単方向バスバッファ42の出力はフローテ
ィングとなるが、プルアップ抵抗22の作用により内部電
源13のレベルに固定され書込みができない状態となる。
一方、ライトプロテクトスイッチ40をノーマル側に倒し
ておくと、１チップマイクロコンピュータ28は“H"レベ
ルのライトプロテクト制御信号43を出力するため３ステ
ート単方向バスバッファ42は接の状態となり書込みが可
能となる。また、ソフトウェアにより半二重通信ポート
31を介して１チップマイクロコンピュータ28にライトプ
ロテクト命令を伝送することによっても、ライトプロテ
クト及びその解除が可能である。

次に抜センサ44の動作について説明する。

この抜センサ44はメモリカード内部に実装されるもの
で、メモリカードを抜く時にこの抜センサ44を操作する
ことにより、１チップマイクロコンピュータ28は抜セン
サ信号45を読込み、バスバッファ制御信号27に“L"レベ
ルを出力するとともに電源制御IC24の動作信号25に“L"
レベルを出力することによって、３ステートバスバッフ
ァ15a,15b,16及び直列トランジスタ23を断とすることが
できるため、抜時におけるスタチックRAM5の記憶データ
は保証される。この抜センサ44にはスライドスイッチま
たはタッチパネルスイッチ等が考えられる。第６図では
メモリカードを抜く時に抜センサ44を開とする。従っ
て、抜く時に抜センサ信号45は“H"レベルとなる。挿着
時は直列トランジスタ23,各３ステートバスバッファ15
a,15b,16が断状態であるので問題はない。

以上のように、メモリカードに抜センサを設け、カー
ドを抜く時にこの抜センサを操作すればメモリカード自
体でメモリカード内部の３ステート単方向，双方向バス
バッファを遮断するため、例え端末機側が活線状態にあ
って抜いてもスタチックRAMの記憶データが失われたり
化けることがなく、記憶データは保証される。

以上、第６図の多機能付きメモリカードの動作につい
て説明したが、他の動作については基本的に第１図の動
作と同一であるので省略する。

第10図に外部クロック信号，外部リセット信号を用い
た他の実施例を示す。本実施例は第１図，第６図のクロ
ック発生回路29を外部クロック信号46とし、同じく電源
オンリセット回路30を外部リセット信号47としたもの
で、他の部分は第１図，第６図の回路と全く同一であ
る。第11図に上記外部クロック信号46,外部リセット信
号47と外部電源入力１の動作シーケンスを示す。

第12図にアドレスデコーダを付加した他の実施例を示
す。複数のスタチックRAM5を実装した場合でアドレスバ
ス2,コントロールバス3,データバス４から全てのスタチ
ックRAM5を直接制御したい場合にアドレスデコーダ48を
設け、当該アドレスデコーダ48の各出力を各スタチック
RAM5の▲▼端子に接続する。アドレスバス２を介し
てアドレス情報がアドレスデコーダ48に加えられると、
該当する各スタチックRAM5の▲▼端子に“L"レベル
信号が加えられ、該当しないスタチックRAM5の▲▼
端子は“H"レベル信号となる。本実施例は第１図，第６
図のものにそのまま組み込むことが可能であり、動作も
すでに述べた内容と同一である。

［発明の効果］以上述べたように、この発明によれば、読み書き可能
メモリの入出力端子に３ステートバスバッファを備える
とともに、外部の情報処理装置とのインターフェイス手
段を有し上記３ステートバスバッファ及び読み書き可能
メモリのイネーブル端子を制御することにより、上記読
み書き可能メモリの記憶内容を外部に読み出すこと，外
部から書き換えることと電源とを制御するマイクロコン
ピュータを備えたことにより、活線挿抜時の接触，離反
順序の不確定さやチャタリングによるタイミング不調，
異常電流の発生によって生じるデータ化け、及び携帯時
等における外部からの静電気や電磁界によって生じるデ
ータ化けを防ぐことができ、記憶データが確実に保証さ
れる。また、セキュリティ機能を付加することができ、
秘密性の高い情報の記憶保存が可能となる。

【図面の簡単な説明】

第１図はこの発明によるメモリカードの一実施例を示す
回路構成図、第２図は半二重，調歩同期による１符号の
構成例を示す図、第３図は電源入力の接／断に関する要
部を示す構成図、第４図（ａ），（ｂ）は電源制御ICの
動作を示すタイミングチャート、第５図は端末機側の抜
センサを示す図、第６図は他の実施例による多機能付き
メモリカードを示す回路構成図、第７図（ａ），（ｂ）
は電池電圧の低下検出フローチャート、第８図は電池交
換日更新フローチャート、第９図は電源“断”退避プロ
グラムの処理時間を示すタイミングチャート、第10図は
他の実施例の要部構成図、第11図はその動作シーケンス
を示す図、第12図は他の実施例の要部構成図、第13図は
従来のメモリカードを示す回路構成図である。１は外部電源入力、２はアドレスバス、３はコントロー
ルバス、４はデータバス、５はスタチックRAM（読み書
き可能メモリ）、8,34は主，補助一次電池（バックアッ
プ電源）、15a,15b,42は３ステート単方向バスバッフ
ァ、16は３ステート双方向バスバッファ、23は直列トラ
ンジスタ、24は電源制御IC、27はバスバッファ制御信
号、28は１チップマイクロコンピュータ、31は半二重通
信ポート（インターフェイス手段）、32はチップイネー
ブル信号、33,44は抜センサ、35は２トランスファスイ
ッチ、38は表示器またはブザー、40はライトプロテクト
スイッチ、48はアドレスデコーダ。なお、図中、同一符号は同一、又は相当部分を示す。

Claims

(57)【特許請求の範囲】

【請求項１】読み書き可能メモリを備え、この読み書き
可能メモリの入出力端子と接続された結合部によって外
部の情報処理装置に挿抜されるとともに、バックアップ
電源を備え、これにより記憶データが保持されるメモリ
カードにおいて、上記読み書き可能メモリの入出力端子
に３ステートバスバッファを備えるとともに、外部の情
報処理装置とのインターフェイス手段を有し上記３ステ
ートバスバッファ及び読み書き可能メモリのイネーブル
端子を制御することにより、上記読み書き可能メモリの
記憶内容を外部に読み出すこと，外部から書き換えるこ
とと電源とを制御するマイクロコンピュータを備えたこ
とを特徴とするメモリカード。