JP2533612B2 - メモリのデ―タ保護方式 - Google Patents

メモリのデ―タ保護方式

Info

Publication number
JP2533612B2
JP2533612B2 JP63118963A JP11896388A JP2533612B2 JP 2533612 B2 JP2533612 B2 JP 2533612B2 JP 63118963 A JP63118963 A JP 63118963A JP 11896388 A JP11896388 A JP 11896388A JP 2533612 B2 JP2533612 B2 JP 2533612B2
Authority
JP
Japan
Prior art keywords
battery
memory
voltage
write
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP63118963A
Other languages
English (en)
Other versions
JPH01288948A (ja
Inventor
洋行 下井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP63118963A priority Critical patent/JP2533612B2/ja
Priority to CA000598645A priority patent/CA1319435C/en
Priority to AU34085/89A priority patent/AU606278B2/en
Priority to DE68927941T priority patent/DE68927941T2/de
Priority to EP89304682A priority patent/EP0342846B1/en
Priority to US07/349,310 priority patent/US5007027A/en
Priority to KR1019890006497A priority patent/KR920007378B1/ko
Publication of JPH01288948A publication Critical patent/JPH01288948A/ja
Application granted granted Critical
Publication of JP2533612B2 publication Critical patent/JP2533612B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02J—CIRCUIT ARRANGEMENTS OR SYSTEMS FOR SUPPLYING OR DISTRIBUTING ELECTRIC POWER; SYSTEMS FOR STORING ELECTRIC ENERGY
    • H02J9/00—Circuit arrangements for emergency or stand-by power supply, e.g. for emergency lighting
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0751—Error or fault detection not based on redundancy
    • G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/30—Means for acting in the event of power-supply failure or interruption, e.g. power-supply fluctuations
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0866—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches for peripheral storage systems, e.g. disk cache
    • G06F12/0868—Data transfer between cache memory and other subsystems, e.g. storage devices or host systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0866—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches for peripheral storage systems, e.g. disk cache
    • G06F12/0871—Allocation or management of cache space
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/141—Battery and back-up supplies
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1032—Reliability improvement, data loss prevention, degraded operation etc
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/31—Providing disk cache in a specific location of a storage system
    • G06F2212/312—In storage controller

Description

【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術 発明が解決しようとする課題 課題を解決するための手段（第１図） 作用 実施例 （ａ）一実施例の説明（第２図、第３図） （ｂ）他の実施例の構成の説明（第４図、第５図、第６
図） （ｃ）他の実施例の動作の説明（第７図、第８図） （ｄ）別の実施例の説明 発明の効果 〔概要〕 スタティックRAM等のメモリのデータを電源断の状態
から保護するためのバッテリを有するメモリのデータ保
護方式に関し、 バッテリの劣化か充電不足かを検出し、メモリを安全
に使用することを目的とし、 メモリと、該メモリの電源供給部と、該電源供給部に
より充電され、電源断時に該メモリに電力を供給するバ
ッテリとを有するメモリのデータ保護方式において、該
バッテリの電圧と第１の電圧とを比較し、バッテリエラ
ー信号を発生する第１の電圧チエック回路と、該バッテ
リの電圧と第２の電圧とを比較し、充電中信号を発生す
る第２の電圧チエック回路とを設けた。
〔産業上の利用分野〕
本発明は、スタティックRAM等のメモリのデータを電
源断の状態から保護するためのバッテリを有するメモリ
のデータ保護方式に関する。
不測の電源遮断時でも、メモリ−内容を保持すること
のできるバッテリバックアップ式不揮発性メモリ装置
が、広く利用されている。
このようなメモリ装置では、いついかなる時でも、電
源遮断に対処できるよう、バッテリが充分チャージ（充
電）されていなければならない。
通常電源供給時は、バッテリは常にチャージされてお
り、充分チャージされていれば、電源遮断時のバックア
ップが可能となる。
近年、係るメモリ装置が、ログデータや設定データと
いう比較的重要でないデータの格納のみならず、ユーザ
データなどの比較的重要なデータの格納に用いられ、バ
ッテリによるバックアップ機能に厳密さが求められてい
る。
このため、バッテリによるバックアップ機能をチエッ
クし、データを保護する技術が必要となる。
〔従来の技術〕
従来は、バッテリの電圧をチエックするパトロールチ
エックが行われていた。
パトロールチエックは、例えば、特許出願公開昭58−
146099号公報にみられるように、電源によって充電中の
バッテリをメモリと接続し、且つ電源と切離してバッテ
リの電圧を１つの基準電圧と比較してチエックするもの
が知られている。
このような従来技術では、バッテリが劣化したか否か
を検出、警報するものであった。
〔発明が解決しようとする課題〕
ところで、従来技術では、バッテリの電圧を１つの基
準電圧で比較してチエックした。
しかしながら、従来技術では、基準電圧を低くすれ
ば、バッテリの劣化、異常を検出することができるが、
十分に充電されていない状態で、電源の遮断があると、
データが保護されないことを検出することができないと
いう問題があり、他方基準電圧を高くすれば、バッテリ
が劣化したのか、バッテリの充電が十分でないのか認識
できないという問題があった。
本発明の目的は、バッテリの劣化が充電不足かを検出
し、メモリを安全に使用することのできるメモリのデー
タ保護方式を提供するにある。
又、本発明の他の目的は、バッテリの劣化か充電不足
を検出し、メモリの使用を決定することのできるメモリ
のデータ保護方式を提供するにある。
〔課題を解決するための手段〕
第１図は本発明の原理図である。
本発明は、第１図（Ａ）に示すように、メモリ10と、
メモリ10の電源供給部11と、該電源供給部11により充電
され、電源断時に該メモリ10に電力を供給するバッテリ
12とを有するメモリのデータ保護方式において、該バッ
テリ12の電圧と第１の電圧とを比較し、バッテリエラー
信号を発生する第１の電圧チエック回路13と、該バッテ
リ12の電圧と第２の電圧とを比較し、充電中信号を発生
する第２の電圧チエック回路14とを設けたものである。
又、本発明は、第１図（Ｂ）に示すように、システム
内に設けられ、電源供給部11から電力を受けるメモリ10
と、該電源供給部11により充電され、電源断時に該メモ
リ10に電力を供給するバッテリ12とを有するメモリのデ
ータ保護方式において、該バッテリ12の電圧と第１の電
圧とを比較し、バッテリエラー信号を発生する第１の電
圧チエック回路13と、該バッテリ12の電圧と第２の電圧
とを比較し、充電中信号を発生する第２の電圧チエック
回路14と、該バッテリエラー信号と充電中信号とに基づ
いて該メモリ10をシステムから切離す制御部２とを有
し、該制御部２はバッテリエラー信号に応じて、バッテ
リエラーを通知するようにしたものである。
更に、本発明は、第１図（Ｂ）に示すように、電源供
給部11から電力を受け、転送データを格納するメモリ10
と、該電源供給部11により充電され、電源断時に該メモ
リ10に電力を供給するバッテリ12と、該メモリ10に転送
データを格納後、外部記憶装置６に該メモリ10の転送デ
ータを転送するライトバックモードと、該転送データを
該メモリ10を介さず該外部記憶装置６に転送するライト
スルーモードとを選択的に実行する制御部２を有するシ
ステムにおいて、該バッテリ12の電圧と第１の電圧とを
比較し、バッテリエラー信号を発生する第１の電圧チエ
ック回路13と、該バッテリ12の電圧と第２の電圧とを比
較し、充電中信号を発生する第２の電圧チエック回路14
とを設けるとともに、該制御部２は、該バッテリエラー
信号と該充電中信号に基づいて、該メモリ10を切離し
て、ライトスルーモードを実行するように構成され、且
つ該バッテリエラー信号に応じて、バッテリエラーを通
知するようにしたものである。
〔作用〕
本発明は、第１、第２の電圧チエック回路13、14を設
けているので、バッテリが劣化したのか、充電不足なの
かを検出でき、劣化なら交換、充電不足なら充電される
までメモリの使用を中断する等の処置がとれる。
又、本発明は、第１、第２の電圧チエック回路13、14
と、電圧チエック結果によってメモリの使用を制御する
制御部２を設けているので、バッテリの劣化、充電不足
に応じて使用制限を行うことができ、充電不足なら充電
後メモリの使用を再開できる。
更に、本発明は、第１、第２の電圧チエック回路13、
14と、電圧チエック結果によってメモリを介在するデー
タ転送を制御する制御部２を設けているので、メモリを
安全な状態でのみ使用するデータ転送が可能となる。
〔実施例〕
（ａ） 一実施例の説明 第２図は本発明の一実施例構成図である。
図中、第１図で示したものと同一のものは同一の記号
で示してあり、15はタイマー回路であり、一定時間毎に
バッテリチエック信号BCKを発生するもの、16は充電回
路であり、電源供給部11及びメモリー回路10に対し、リ
レーRL1と抵抗Ｒ及びダイオードD2の並列回路によって
バッテリ12と接続し、バッテリ12を充電するもの、RL2
はリレーであり、バッテリチエック信号BCKの“ハイ”
レベルで閉となり、バッテリ12と電圧チエック回路13、
14とを接続し、バッテリチエック信号BCKの“ロー”レ
ベルで開となるものである。
尚、リレーRL1は、バッテリチエック信号BCKの“ロ
ー”レベルで閉じ、バッテリ12と電源供給部11を抵抗Ｒ
を介し接続し、“ハイ”レベルで開くものであり、電圧
チエック回路13、14は電圧比較器で構成されている。
第３図は本発明の一実施例動作説明図である。
バッテリチエック信号BCKが“ロー”レベルの時は、
リレーR11が閉、リレーRL2が開であり、メモリー回路10
に電源を供給する電源供給部11から充電回路16のリレー
RL1、抵抗Ｒを介しバッテリ12が充電される。
タイマー回路15は、クロックCLKを計数し、一定時間
間隔Ｔでバッテリチエック信号BCKを一定時間“ハイ”
レベルとする。
バッテリチエック信号BCKが“ハイ”レベルとなる
と、リレーRL1は開放され、リレーRL2は閉となる。
これによって、電源供給部11からバッテリ12への充電
は一定時間停止され、バッテリ12のチエックが可能とな
る。
この時、バッテリ12は、充電回路16のダイオードD2を
介しメモリー回路10と接続されているので、電源供給部
11の充電が停止されても、電源断時にメモリー回路10へ
電力を供給できる。
このバッテリ12のチエックは、バッテリ12の電圧Ｖ
を、第１の電圧チエック回路13では、フル充電時の電圧
の20％の基準電圧V1と、第２の電圧チエック回路14で
は、フル充電時の電圧の80％の基準電圧V2と比較するこ
とによって行う。
即ち、バッテリ12の容量が80％未満かどうかと20％未
満かどうかをチエックする。
バッテリ12の容量が20％未満なら、第１の電圧チエッ
ク回路13からバッテリエラー信号BERRが発生される。
この状態では、バッテリ12又は充電回路16の劣化、障
害が考えられ、もはやこれ以上充電しても無駄であり、
交換の必要がある。
一方、バッテリ12の容量が80％未満なら、第２の電圧
チエック回路14からバッテリチャージ信号BCRGが発生さ
れる。
この状態では、バッテリ12等の劣化、障害でなく、む
しろ充電不足のため、交換の必要はなく、充電されれば
次のバッテリチエック時解消する。
このような、バッテリエラー信号BERR、バッテリチャ
ージ信号BCRGの内一方でも有効となると、システムはメ
モリー回路10を切り離すよう動作し、それによってシス
テムの処理能力は低下するが、不意の電源遮断時のメモ
リーデータの破壊の危険性はなくなる。
又、バッテリチャージ信号BCRGは、バッテリ12が80％
以上充電されれば、次のバッテリチエック時にオフとな
るため、メモリー回路10はシステムに再接続される。
一方、バッテリエラー信号BERRが有効となった場合に
は、オペレータにバッテリエラーを通知し、エラー部分
の交換を行うまで、オフとしないで、メモリー回路10は
システムから切離された状態となる。
この実施例では、タイマにより周期的にバッテリチエ
ックしているので、プロセッサが空き時間にバッテリチ
エックするものに比し、確実にバッテリチエックができ
る。
又、バッテリチエック時も、ダイオードD2を介しメモ
リー回路10は、バッテリ12と接続されているので、不意
の電源断がこの間にあっても、メモリー回路10のデータ
を保護できる。
（ｂ） 他の実施例の構成の説明 第４図は本発明の他の実施例全体構成図、第５図は第
４図の不揮発性メモリアレーの構成図、第６図は第５図
の不揮発性メモリの構成図であり、モジュール構成のデ
ィスクキャッシュシステムを示している。
図中、第２図で示したものと同一のものは同一の記号
で示してあり、2aはサービスアダプタであり、プロセッ
サで構成され、各モジュール（アダプタ）の状態の監視
等のためのもの、３はキャッシュメモリモジュールあ
り、ストレージポート3bと、メモリアクセスコントロー
ラ30〜32と、不揮発性メモリアレー１と、揮発性メモリ
3c、3dとを含むものであり、3aはキャッシュ制御モジュ
ールであり、キャッシュメモリモジュール３のメモリ管
理のためのものである。
2bは資源管理アダプタであり、ディスクキャッシュ装
置の資源の管理のためのであり、各モジュール、アダプ
タの接続制御等を行うもの、4a、4bはチャネルアダプタ
であり、上位のBMCチャネルと接続され、上位のチャネ
ルとの間のインターフェイス制御を行うもの、5a、5bは
デバイスアダプタであり、下位のディスクデバイス（外
部記憶装置）６と接続され、下位のディスクデバイスと
の間のインターフェイス制御を行うものである。
７はメインテナンスモジュールであり、操作パネル等
を備え、保守のために設けられるものであり、後述する
如く不揮発性メモリアレー１からのバッテリエラー信号
BERR、バッテリチャージ信号BCRGを中継し、サービスア
ダプタ2aへ通知する役目も果たすもの、8a、8bは共通バ
スであり、各モジュール3a、３、アダプタ2a、2b、3a、
4a、4b、5a、5bを接続するものである。
このディスクキャッシュ装置は、チャネルとデバイス
６間のデータ転送をキャッシュ３を用いて又は用いない
で制御するファイルコントローラである。
キャッシュメモリ３は、16メガバイトの不揮発性メモ
リアレー１と、各々256メガバイトのDRAMアレー3c、3d
で構成されており、DRAM3c、3dには、ディスクデバイス
６のデータの内、上位の参照頻度の高いデータが格納さ
れる。
不揮発性メモリアレー１は、第５図に示すように、４
枚の不揮発性メモリカード1a〜1dと、バッテリ12と、各
不揮発性メモリカード1a〜1dのバッテリエラー信号BERR
のオアをとるオアゲートGT2と、各不揮発性メモリカー
ド1a〜1dのバッテリチャージ信号BCRGのオアをとるオア
ゲートGT1と、ライトスルーモード信号WTMと各ゲートGT
1、GT2信号BCRG、BERRとのオアをとって反転し、ライト
バックイネーブル信号を発生するNORゲートGT3とを有し
ている。
各不揮発性メモリカード1a〜1dは、第６図に示すよう
に、SRAMで構成されたメモリ10と、電源供給部11と、充
電回路16と、リレーRL2と、第１、第２の電圧チエック
回路13、14と、信号出力回路17を有する。
信号出力回路17は、バッテリチエックタイミング信号
BCKTで電圧チエック回路13、14のバッテリエラー信号BE
RR、バッテリチャージ信号BCRGをゲートする一対のアン
ドゲート回路G1、G2と、バッテリチャージ信号BCRGとバ
ッテリエラー信号BERRがセットされる一対のフリップフ
ロップ17a、17bと、タイミング信号BCKTを反転するイン
バータIVと、インバータIVの出力でフリップフロップ17
aの出力をゲートするアンドゲートG3と、アンドゲートG
3の出力とアンドゲートG1の出力とのオアをとり、フリ
ップフロップ17aをセットするオアゲートG4と、アンド
ゲートG2とフリップフロップ17bの出力とのオアをと
り、フリップフロップ17bをセットするオアゲートG5
と、リセット信号RESETとライトスルーモード信号WTMと
のオアをとり、フリップフロップ17a、17bをリセットす
るためのオアゲートG6とを有している。
尚、INVはインバータであり、バッテリチエック信号B
CKを反転してリレーRL2を駆動するもの、Trはトランジ
スタであり、電源電圧Vccが4.2V以下となるとオフする
ものである。
（ｃ） 他の実施例の動作の説明 第７図は本発明の他の実施例処理フロー図、第８図は
本発明の他の実施例動作説明図である。
第４図のディスクキャッシュシウテムでは、不揮発性
メモリ１をキャッシュメモリ３の一部に用いたものであ
り、キャッシュメモリ３を用いないチャネルとデバイス
とのデータ転送は次のように行われる。
ライト（ライトスルーという）では、BMCチャネル→
チャネルアダプタ4a（4b）→デバイスアダプタ5a（5b）
→ディスクデバイス６となり、リード（READ）では、デ
ィスクデバイス６→デバイスアダプタ5a（5b）→チャネ
ルアダプタ4a（4b）→BMCチャネルとなる。
次に、キャッシュメモリ３を用いた場合には、キャッ
シュメモリ３にディスクデバイス６のデータの内、上位
の参照頻度の高いデータが格納される。
従って、キャッシュメモリ３を用いたデータ転送で
は、ライトでは、BMCチャネル→チャネルアダプタ4a（4
b）→デバイスアダプタ5a（5b）→ディスクデバイス６
のルートでライトされるとともに、キャッシュメモリ３
にもライトされる。
又、リードでは、キャッシュメモリ３に要求データが
あれば、キャッシュメモリ３からデータをリードし、チ
ャネルアダプタ4a（4b）からBMCチャネルへ送られる。
ここで、ライトバック（WRITE BACK）が指示された
場合には、ライトデータは、先ずキャッシュメモリ３の
不揮発性メモリ１にライトされ、同時に揮発性メモリ3
c、3dにもライトされる。
この時点で、チャネルアダプタ4a（4b）は、BMCチャ
ネルに対して‘DEVICE END'を報告し、転送を終了す
る。
その後、不揮発性メモリ１からデバイスアダプタ5a
（5b）経由でディスクデバイス６へライトする。
これによって、ライトに関し、チャネル、デバイス間
の処理効率が上がる。
この不揮発性メモリ１へライトした時点で、チャネル
へ転送終了を報告するということは、その後のデバイス
６へのライトは必ず行わなければならないことである。
従って、不揮発性メモリ１の内容は、電源故障時でも
保持され、一定期間内で故障が直った場合に、不揮発性
メモリ１からデバイス６へデータがライトできる必要が
ある。そして、これらの機能が安全に動作しない可能性
がある場合は、“WRITE BACK"を用いないようにして、
データの安全性を保証しなければならない。
次に、第７図、第８図を用いて動作を説明する。
先ず、バッテリチエックは、リセット解除後と、１時
間に１回約0.45秒間行う。
その時のバッテリの状況は、メインテナンスモジュー
ル７を介しサービスアダプタ2aに出力され、サービスア
ダプタ2aに記憶され、キャッシュ制御モジュール3aに通
知される。
チャネルアダプタ4a（4b）又はデバイスアダプタ5a
（5b）がキャッシュオペレーションを実行する際、資源
管理アダプタ2bがキャッシュ制御用モジュール3aよりバ
ッテリの状況等を得ることによりライトバックモードに
するかライトスルーモードとするかを決定する。
先ず、オペレーションパネル（メインテナンスモジ
ュール７内）よりリセット指示（Reset off）及びライ
トスルーモードスイッチのオフがある。
即ち、ライトバック指示とリセット指示があると、サ
ービスアダプタ2aは、不揮発性メモリアレー１のタイマ
16を起動し、0.45秒間バッテリチエック信号BCKを“ハ
イ”レベルとし、第６図の回路により、第２図で説明し
た方法でバッテリチエックが行われる。
バッテリチエックによるバッテリエラー信号BERR、
バッテリチャージ信号BCRGは、サービスアダプタ2aから
のタイミング信号BCKTに同期して出力回路17のフリップ
フロップ17a、17bにセットされ、オアゲートGT1、GT2
（第５図）を介しメインテナンスモジュール７を介し、
NORゲートGT3の信号（ライトバックイネーブル）ととも
にサービスアダプタ2aに通知される。
サービスアダプタ2aは、これをキャッシュ制御モジュ
ール3aに通知する。
キャッシュ制御モジュール3aでは、バッテリエラー信
号BEERが有効か否かによって、バッテリ容量が20％未満
かを調べ、20％未満なら、ライトスルー（Write Throug
h）モードをオンし、システムからキャッシュメモリ３
を切り離す。
そして、サービスアダプタ2aを介し、メインテナンス
モジュール７の操作パネルに“ERROR"を表示せしめる。
又、資源管理アダプタ2bにライトスルーモードを通知
する。
この状態はバッテリが装備されていないか、バッテリ
異常（Emptyを含む）である。
この場合、表示又はファームウェアからの通知によ
り、オプレータが状態を認識できる。オペレータは、異
常バッテリを正常なものと交換し、ライトモードスイッ
チをoff→on→offとすることにより、バッテリチエック
回路（フリップフロップ17a、17b）を、クリヤーし初期
状態にもどすことができる。
ステップで、バッテリエラー信号BEERが有効でな
いなら、バッテリチャージ信号BCRGが有効か否かによっ
て、バッテリ容量が80％未満かを調べる。
バッテリチャージ信号BCRGが有効でなければ、バッテ
リ容量は80％以上のため、ライトスルーモードフラグを
オフし、ライトバック可とする。
そして、操作パネルの“CHARGING"（充電中）表示を
オフとし、タイマ16を起動する。
逆に、バッテリチャージ信号BCRGが有効であると、
ライトスルーモードフラグをオンとし、ライトスルーモ
ードとなり、キャッシュメモリ３をシステムから切離
し、操作パネルの“CHARGING"表示をオンとし、タイマ1
6を起動する。
この時、不揮発性メモリ１にデータがある場合には、
緊急ライトバック処理を実行して、不揮発性メモリ１の
ユーザデータをディスクデバイス６へライトする。
タイマ16が１時間計時終了すると、ステップと同
様バッテリチエックが行われ、ステップに戻る。
このようにして、Write Backモードにより不揮発性メ
モリ１上にデータが有る場合、バッテリエラー、又はバ
ッテリチャージングによるInterruptが発生すると緊急W
rite BackによりNVTBA上のユーザ・データをディスク上
へWriteする。
バッテリエラーが発生するとWrite Throughモードと
なり、エラー修正後は、オペレーショナルパネル上の操
作により、Write Backモードの指示が可能となる。
バッテリチャージングが発生するとWrite Througnモ
ードとなり、バッテリチャージングがoffすると自動的
にWrite Back可能となる。本機能により、装置Power On
時バッテリの充電量が少ない状態で後に充分充電される
場合、人手を介することなく効率的かつ完全にキャッシ
ュを用いられる。
又、バッテリチエックは、イニシャル時と１時間毎に
行われる。
そして、第５図のメモリカード1a〜1d毎に行っている
ため、１つの電圧チエック回路が故障しても、確実にバ
ッテリチエックができる。
（ｄ） 別の実施例の説明 第４図の実施例では、システムとしてディスクキャッ
シュシステムを例に説明したが、他のシステムであって
もよく、この場合、バッテリエラー信号とバッテリチャ
ージ信号の有効でメモリをシステムから切り離し、バッ
テリエラーならエラー通知をして、バッテリの点検を促
し、バッテリチャージなら、チャージ中を通知し、チャ
ージ完了までメモリの使用を待たせるようにすればよ
い。
又、メモリをスタティックRAMで説明したが、他の周
知のバッテリバックアップによって不揮発化できるメモ
リを用いることができる。
更に、バッテリの電圧チエック回路を２ヶのみならず
３ヶ以上設けてもよい。
以上本発明を一実施例により説明したが、本発明は本
発明の主旨に従い種々の変形が可能であり、本発明から
これらを排除するものではない。
〔発明の効果〕
以上説明した様に、本発明によれば次の効果を奏す
る。
バッテリの電圧チェック回路を複数設けているので、
バッテリの劣化又は取付けミスか充電不足かに応じてメ
モリに対する必要な措置をとることができる。
タイマーにより一定間隔でチェックするため、チェッ
クを確実に行うことができる。
バッテリエラー信号発生時は、直ちにライトスルーモ
ードに移行し、オペレータに通知するので、バッテリの
劣化又は取付けミスを通知できる。
充電中信号発生時は、緊急ライトバックを行い、ライ
トスルーモードに移行するので、メモリのデータの保護
が可能となる。
又、充電中信号がオフとなると、ライトバックモード
に復帰するので、自動的にメモリの使用制御が充電状態
に応じて可能となる。
【図面の簡単な説明】
第１図は本発明の原理図、 第２図は本発明の一実施例構成図、 第３図は本発明の一実施例動作説明図、 第４図は本発明の他の実施例全体構成図、 第５図は第４図構成の不揮発性メモリアレーの構成図、 第６図は第５図構成の不揮発性メモリの構成図、 第７図は本発明の他の実施例処理フロー図、 第８図は本発明の他の実施例動作説明図である。 図中、１……不揮発性メモリアレー、 ２……制御部、 10……メモリ、 11……電源供給部、 12……バッテリ、 13、14……電圧チエック回路。

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】電源供給部（11）から電力を受け、転送デ
    ータを格納するメモリ（10）と、 該電源供給部（11）により充電され、電源断時に該メモ
    リ（10）に電力を供給するバッテリ（12）と、 該メモリ（10）に転送データを格納後、外部記憶装置
    （６）に該メモリ（10）の転送データを転送するライト
    バックモードと、該転送データを該メモリ（10）を介さ
    ず該外部記憶装置（６）に転送するライトスルーモード
    とを選択的に実行する制御部（２）とを有するシステム
    において、 一定間隔でバッテリチェック信号を発生するタイマ回路
    （15）と、 該バッテリチェック信号に応じて、該バッテリ（12）の
    電圧と第１の電圧とを比較し、バッテリエラー信号を発
    生する第１の電圧チェック回路（13）と、 該バッテリチェック信号に応じて、該バッテリ（12）の
    電圧と第２の電圧とを比較し、充電中信号を発生する第
    ２の電圧チェック回路（14）とを設けるとともに、 該制御部（２）は、該バッテリエラー信号の発生に応じ
    て、該メモリ（10）を切離して、該ライトスルーモード
    に移行し、且つバッテリエラーを通知し、 該制御部（２）は、該充電中信号の発生に応じて、該メ
    モリ（10）の転送データを該外部記憶装置（６）に転送
    する緊急ライトバックを実行した後、該ライトスルーモ
    ードに移行するとともに、該充電中信号がオフとなった
    ことに応じて、該メモリ（10）を再接続し、該ライトバ
    ックモードに復帰することを 特徴とするメモリのデータ保護方式。
JP63118963A 1988-05-16 1988-05-16 メモリのデ―タ保護方式 Expired - Fee Related JP2533612B2 (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
JP63118963A JP2533612B2 (ja) 1988-05-16 1988-05-16 メモリのデ―タ保護方式
CA000598645A CA1319435C (en) 1988-05-16 1989-05-03 Data protection system in a data processing system
AU34085/89A AU606278B2 (en) 1988-05-16 1989-05-08 A data protection system
EP89304682A EP0342846B1 (en) 1988-05-16 1989-05-09 Data protection system in a data processing system
DE68927941T DE68927941T2 (de) 1988-05-16 1989-05-09 Datenschutzsystem in einem Datenverarbeitungssystem
US07/349,310 US5007027A (en) 1988-05-16 1989-05-09 Data protection system in a data processing system
KR1019890006497A KR920007378B1 (ko) 1988-05-16 1989-05-16 데이타 처리 시스템내의 데이타 보호시스템

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP63118963A JP2533612B2 (ja) 1988-05-16 1988-05-16 メモリのデ―タ保護方式

Publications (2)

Publication Number Publication Date
JPH01288948A JPH01288948A (ja) 1989-11-21
JP2533612B2 true JP2533612B2 (ja) 1996-09-11

Family

ID=14749611

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63118963A Expired - Fee Related JP2533612B2 (ja) 1988-05-16 1988-05-16 メモリのデ―タ保護方式

Country Status (7)

Country Link
US (1) US5007027A (ja)
EP (1) EP0342846B1 (ja)
JP (1) JP2533612B2 (ja)
KR (1) KR920007378B1 (ja)
AU (1) AU606278B2 (ja)
CA (1) CA1319435C (ja)
DE (1) DE68927941T2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009152703A (ja) * 2007-12-19 2009-07-09 Konica Minolta Business Technologies Inc 画像処理装置

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5193162A (en) * 1989-11-06 1993-03-09 Unisys Corporation Cache memory with data compaction for use in the audit trail of a data processing system having record locking capabilities
JPH03182921A (ja) * 1989-12-11 1991-08-08 Sharp Corp 電子装置
US5151907A (en) * 1990-02-20 1992-09-29 Robbins Walter A Auxiliary power supply for continuation of computer system operation during commercial AC power failure
US5345422A (en) * 1990-07-31 1994-09-06 Texas Instruments Incorporated Power up detection circuit
US5341493A (en) * 1990-09-21 1994-08-23 Emc Corporation Disk storage system with write preservation during power failure
JPH04178114A (ja) * 1990-11-09 1992-06-25 Canon Inc 電子機器
JPH04268990A (ja) * 1991-02-25 1992-09-24 Fuji Photo Film Co Ltd メモリカード
GB2261753B (en) * 1991-11-19 1995-07-12 Intel Corp Multi-mode microprocessor with electrical pin for selective re-initialization of processor state
US5428769A (en) * 1992-03-31 1995-06-27 The Dow Chemical Company Process control interface system having triply redundant remote field units
JP3034741B2 (ja) * 1993-12-13 2000-04-17 三菱電機株式会社 電源バックアップ装置
US6052789A (en) * 1994-03-02 2000-04-18 Packard Bell Nec, Inc. Power management architecture for a reconfigurable write-back cache
US5532676A (en) * 1994-04-29 1996-07-02 Mitel, Inc. Battery switch for ram backup
JP3231561B2 (ja) * 1994-09-22 2001-11-26 日本電気株式会社 バックアップメモリ制御方式
US5604708A (en) * 1995-01-25 1997-02-18 Dell Usa L.P. Fail-safe system for preserving a backup battery
JP3477689B2 (ja) * 1995-12-07 2003-12-10 株式会社日立製作所 磁気ディスク制御装置
US5734814A (en) * 1996-04-15 1998-03-31 Sun Microsystems, Inc. Host-based RAID-5 and NV-RAM integration
US5768208A (en) * 1996-06-18 1998-06-16 Microchip Technology Incorporated Fail safe non-volatile memory programming system and method therefor
US5784629A (en) * 1996-09-24 1998-07-21 Apple Computer, Inc. System and method for conserving power within a backup battery device
US5973734A (en) 1997-07-09 1999-10-26 Flashpoint Technology, Inc. Method and apparatus for correcting aspect ratio in a camera graphical user interface
JP4231572B2 (ja) * 1998-07-07 2009-03-04 沖電気工業株式会社 電圧監視回路及びそれを内蔵したメモリカード
FR2785693B1 (fr) * 1998-11-06 2000-12-15 Bull Sa Dispositif et procede de cache disque securise en ecriture pour disques durs de sous-systeme a memoire de masse
US6317141B1 (en) 1998-12-31 2001-11-13 Flashpoint Technology, Inc. Method and apparatus for editing heterogeneous media objects in a digital imaging device
CN100343786C (zh) * 2000-12-26 2007-10-17 神基科技股份有限公司 电源监控保护方法
US6580650B2 (en) 2001-03-16 2003-06-17 International Business Machines Corporation DRAM word line voltage control to insure full cell writeback level
KR20020062262A (ko) * 2002-07-02 2002-07-25 (주)한창트랜스 무정전전원공급장치
JP2005115771A (ja) * 2003-10-09 2005-04-28 Hitachi Ltd ディスクアレイ装置
US7436151B2 (en) * 2004-12-23 2008-10-14 Dell Products L.P. Systems and methods for detecting charge switching element failure in a battery system
US7518341B2 (en) * 2004-12-23 2009-04-14 Dell Product L.P. Method for verifying smart battery failures by measuring input charging voltage and associated systems
JP4836647B2 (ja) * 2006-04-21 2011-12-14 株式会社東芝 不揮発性キャッシュメモリを用いる記憶装置とその制御方法
US9224145B1 (en) 2006-08-30 2015-12-29 Qurio Holdings, Inc. Venue based digital rights using capture device with digital watermarking capability
US8095576B2 (en) 2006-11-06 2012-01-10 Panasonic Corporation Recording device
CN101620878A (zh) * 2008-07-03 2010-01-06 鸿富锦精密工业（深圳）有限公司 存储系统
WO2012025972A1 (en) * 2010-08-27 2012-03-01 Hitachi, Ltd. Storage control apparatus and operating mode control method of storage control apparatus
DE102011052533B4 (de) * 2011-08-09 2015-02-26 Esw Gmbh Schaltungsanordnung zum Schutz von Speicherinhalten
US8707096B2 (en) * 2011-10-12 2014-04-22 Hitachi, Ltd. Storage system, data backup method, and system restarting method of a storage system incorporating volatile and nonvolatile memory devices
US10025711B2 (en) 2012-01-16 2018-07-17 Qualcomm Incorporated Hybrid write-through/write-back cache policy managers, and related systems and methods
JP5996228B2 (ja) * 2012-03-26 2016-09-21 株式会社ダイヘン ロボット制御装置
IL236627A0 (en) * 2015-01-11 2015-04-30 Storone Ltd Method and system for controlling volatile memory
JP6536160B2 (ja) * 2015-04-30 2019-07-03 富士通株式会社 ストレージシステム、制御装置および制御プログラム
JP6348099B2 (ja) * 2015-12-02 2018-06-27 ファナック株式会社 同期運転教示データ作成時の確認手段を備える制御装置
CN108711440B (zh) * 2018-08-02 2024-04-30 珠海格力电器股份有限公司 写保护电路和写保护方法、写保护装置及电器设备
US11659058B2 (en) 2019-06-28 2023-05-23 Amazon Technologies, Inc. Provider network connectivity management for provider network substrate extensions
US11044118B1 (en) * 2019-06-28 2021-06-22 Amazon Technologies, Inc. Data caching in provider network substrate extensions

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5610871U (ja) * 1979-07-04 1981-01-29
JPS56103722A (en) * 1980-01-19 1981-08-19 Tokico Ltd Failure detector of battery for memory in console device
JPS58146099A (ja) * 1982-02-24 1983-08-31 Hitachi Ltd メモリ保護装置
US4506323A (en) * 1982-03-03 1985-03-19 Sperry Corporation Cache/disk file status indicator with data protection feature
US4547629A (en) * 1984-02-06 1985-10-15 Comdial Technology Corporation Energy management circuit
US4654778A (en) * 1984-06-27 1987-03-31 International Business Machines Corporation Direct parallel path for storage accesses unloading common system path
JPS61147357A (ja) * 1984-12-21 1986-07-05 Casio Comput Co Ltd デ−タ処理装置
US4777626A (en) * 1984-12-22 1988-10-11 Tokyo Electric Co., Ltd. Memory device having backup power supply
JPS628212A (ja) * 1985-07-04 1987-01-16 Nec Corp バツテリ−電圧検出回路
US4707618A (en) * 1986-06-02 1987-11-17 Haas Richard M Switch protection mechanism
JPS635539U (ja) * 1986-06-25 1988-01-14

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009152703A (ja) * 2007-12-19 2009-07-09 Konica Minolta Business Technologies Inc 画像処理装置

Also Published As

Publication number Publication date
KR900019306A (ko) 1990-12-24
EP0342846A2 (en) 1989-11-23
CA1319435C (en) 1993-06-22
AU606278B2 (en) 1991-01-31
DE68927941T2 (de) 1997-08-14
US5007027A (en) 1991-04-09
DE68927941D1 (de) 1997-05-15
EP0342846A3 (en) 1990-08-22
KR920007378B1 (ko) 1992-08-31
JPH01288948A (ja) 1989-11-21
EP0342846B1 (en) 1997-04-09
AU3408589A (en) 1989-12-14

Similar Documents

Publication Publication Date Title
JP2533612B2 (ja) メモリのデ―タ保護方式
US7131013B2 (en) Power supply control system and storage device for holding data just prior to the occurence of an error
JP3224153B2 (ja) 改良型データ保護システム及びデータ保護方法
US5283905A (en) Power supply for computer system manager
JPS63184124A (ja) 電力供給中断時の仕事救済システム
US20170149925A1 (en) Processing cache data
JPH09160838A (ja) キャッシュメモリバックアップ装置
JP2007115050A (ja) ストレージシステム
US6480933B1 (en) Disk cache device and method for secure writing of hard disks in mass memory subsystems
WO2010041345A1 (en) Storage system and data management method
JPH11135155A (ja) 電池モジュール及びその電池管理システム
JP3550256B2 (ja) 情報処理装置
JP3087650B2 (ja) 自動復電方式
JPH07160433A (ja) ディスクキャッシュ制御装置
JPH0934805A (ja) 半導体ディスク装置
JP4474614B2 (ja) 多重化システム
JPS63217455A (ja) Ｒａｍバツクアツプシステム
JP2646975B2 (ja) 情報処理システム
JPS61141059A (ja) 端末装置
JP2008217811A (ja) 不揮発メモリを使用したディスク制御装置
JP2003006056A (ja) メモリバックアップ回路
JP3124201B2 (ja) 入出力制御装置
JPH08220198A (ja) 電池バックアップメモリユニットおよびバックアップ機能試験方法
JPH06266627A (ja) 共有メモリサブシステムの異常検出方法
JPH04195617A (ja) 記録再生装置および情報処理装置

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees