JPS61147357A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS61147357A JPS61147357A JP59268545A JP26854584A JPS61147357A JP S61147357 A JPS61147357 A JP S61147357A JP 59268545 A JP59268545 A JP 59268545A JP 26854584 A JP26854584 A JP 26854584A JP S61147357 A JPS61147357 A JP S61147357A
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- JP
- Japan
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- battery
- backup
- power source
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/30—Means for acting in the event of power-supply failure or interruption, e.g. power-supply fluctuations
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
-
- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
- G06F11/32—Monitoring with visual or acoustical indication of the functioning of the machine
- G06F11/324—Display of status information
- G06F11/325—Display of status information by lamps or LED's
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- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Power Sources (AREA)
- Cash Registers Or Receiving Machines (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、電源停止時にデータ記憶部内のデータをバ
ックアップ電池によって保護するデータ処理装置に関す
る。
ックアップ電池によって保護するデータ処理装置に関す
る。
従来、電子レジスタにおいて、ＡＣ電源のパワーオン時
にはＡＣ電源の出力に基づく直流電圧が合計メモリに供
給されるが、パワーオフ時にはバックアップ電池の出力
電圧が供給されることにより、合計メモリ内の登録デー
タを保持するようにしている。
にはＡＣ電源の出力に基づく直流電圧が合計メモリに供
給されるが、パワーオフ時にはバックアップ電池の出力
電圧が供給されることにより、合計メモリ内の登録デー
タを保持するようにしている。
しかしながら、この種のバックアップ電源回路にあって
は、夏休み等のように長期間にわたってＡＣ電源がオフ
されていると、バックアップ電池がメモリ保護電圧以下
となることがあるが、このような場′合にあってもＡＣ
電源をパワーオンすれば、電子レジスタが動作して通常
の登録が可能となる為、この場合にあっては登録データ
の確実な保護という保障は得られず、今回入力されたデ
ータまでもが破壊されてしまうという難点があった。
は、夏休み等のように長期間にわたってＡＣ電源がオフ
されていると、バックアップ電池がメモリ保護電圧以下
となることがあるが、このような場′合にあってもＡＣ
電源をパワーオンすれば、電子レジスタが動作して通常
の登録が可能となる為、この場合にあっては登録データ
の確実な保護という保障は得られず、今回入力されたデ
ータまでもが破壊されてしまうという難点があった。
この発明は、上述した事情を背景になされたもので、そ
の目的とするところは、バックアップ電池の出力が所定
の電圧以下となっている時にＡＣ電源がパワーオンされ
ても例えば登録動作等を禁止することができるデータ処
理装置を提供することにある。
の目的とするところは、バックアップ電池の出力が所定
の電圧以下となっている時にＡＣ電源がパワーオンされ
ても例えば登録動作等を禁止することができるデータ処
理装置を提供することにある。
この発明は、上述した目的を達成するために、バックア
ップ電圧と基準電圧とを比較してその比較結果を保持し
ておき、この保持内容を電源復帰時に出力させることに
より、例えば登録動作等を禁止するようにした点を要旨
とするものである。
ップ電圧と基準電圧とを比較してその比較結果を保持し
ておき、この保持内容を電源復帰時に出力させることに
より、例えば登録動作等を禁止するようにした点を要旨
とするものである。
以下、この発明を図面に示す一実施例に基づいて具体的
に説明する。第１図は、この発明を適用した電子レジス
タの要部回路構成図である。ＡＣ電源を変圧するトラン
ス１の出力は、レギュレータ部２で直流電圧に整流され
、このレギュレータ部２の出力Ｖｐ（−２４Ｖ）はＤ
Ｃ／ Ｄ Ｏ：Ｉ ＞ ハーク３で定電圧Ｖ ａ ｃ
（−５Ｖ ）に変換される。
に説明する。第１図は、この発明を適用した電子レジス
タの要部回路構成図である。ＡＣ電源を変圧するトラン
ス１の出力は、レギュレータ部２で直流電圧に整流され
、このレギュレータ部２の出力Ｖｐ（−２４Ｖ）はＤ
Ｃ／ Ｄ Ｏ：Ｉ ＞ ハーク３で定電圧Ｖ ａ ｃ
（−５Ｖ ）に変換される。
ここで、ＤＣ／ＤＣコンバータ３はＡＣ電源のパワーオ
ン時にメモリ４、電池電圧検出部５、ラッチ回路部６、
ＣＰＵ（中央演算処理回路）７等の各種回路へ逆流防止
ダイオードＤ１、Ｄ２を介して駆動電圧Ｖｏｏを印加す
るようになっている。
ン時にメモリ４、電池電圧検出部５、ラッチ回路部６、
ＣＰＵ（中央演算処理回路）７等の各種回路へ逆流防止
ダイオードＤ１、Ｄ２を介して駆動電圧Ｖｏｏを印加す
るようになっている。
また、電圧Ｖｐはメモリ４をバックアップする電池Ｅの
充電用電圧で、この電池五の両端には電圧Ｖｌ）ＳＧＮ
Ｄ（ＯＶ）が印加されており、この充電回路中には逆流
防止ダイオードＤ３が設けられている。また、この電池
Ｅの放電回路は、ＡＣ電源のパワーオフ時にメモリ４に
対して電池電圧ＶＤＤ（−ａ、ｓｖ）を供給し、メモリ
４を保護するバックアップ回路となっており、このバッ
クアップ回路中には逆流防止ダイオードＤ４が設けられ
ている。
充電用電圧で、この電池五の両端には電圧Ｖｌ）ＳＧＮ
Ｄ（ＯＶ）が印加されており、この充電回路中には逆流
防止ダイオードＤ３が設けられている。また、この電池
Ｅの放電回路は、ＡＣ電源のパワーオフ時にメモリ４に
対して電池電圧ＶＤＤ（−ａ、ｓｖ）を供給し、メモリ
４を保護するバックアップ回路となっており、このバッ
クアップ回路中には逆流防止ダイオードＤ４が設けられ
ている。
メモリ４はＲＡＭ（ランダム・アクセス・メモリ）によ
って構成されており、売上合計データを部門別、取引別
等に記憶するものであり、データを確実に保持可能な電
圧は−３，Ｏｖに設定されている。また、電池電圧検出
部５は電池Ｉの出力電圧が所定の基準電圧以上あるかを
検出するもので、この検出信号はラッチ回路部６に読み
込まれ、そして、このラッチ回路部６の内容はレギュレ
ータ部２からの電圧信号ＰＷＤにしたがって動作する０
ＰＵ７に対して動作停止信号として送られる。
って構成されており、売上合計データを部門別、取引別
等に記憶するものであり、データを確実に保持可能な電
圧は−３，Ｏｖに設定されている。また、電池電圧検出
部５は電池Ｉの出力電圧が所定の基準電圧以上あるかを
検出するもので、この検出信号はラッチ回路部６に読み
込まれ、そして、このラッチ回路部６の内容はレギュレ
ータ部２からの電圧信号ＰＷＤにしたがって動作する０
ＰＵ７に対して動作停止信号として送られる。
ラッチ回路部６はメモリ４の動作可能電圧（−３゜Ｏｖ
ン以下の−２，ＯＶで動作可能なもので、ＡＣ電源のオ
ン時には電圧Ｖｃｃ、またオフ時には電池電圧検出部５
からの電圧ＶＤＤで動作し、ム０電源のオン時にはバッ
クアップ電源に優先してＡＣ電源からの電圧ＶＣＱが供
給される。ここで、レギュレータ部２からはロジックレ
ベルの信号ＰＷＤｓが出力されており、この信号ＰＷＤ
、はパワーオン・オフ時の過渡状態がカットされたパワ
ーオン信号の反転信号で、逆流防止ダイオードＤ５を介
シてインバータ８によって反転され、このインバータ８
の出力ＰＷＤ、がラッチ回路部６に供給され、これに従
ってラッチ回路部６の読込動作が制御される。また、ラ
ッチ回路部６はその内容に応じてＬＥＤ（発光ダイオー
ド）９に対して動作停止信号を出力する。なお、ＬＦｉ
Ｄ９は０ＦＵ７の動作禁止状態を報知するものである。
ン以下の−２，ＯＶで動作可能なもので、ＡＣ電源のオ
ン時には電圧Ｖｃｃ、またオフ時には電池電圧検出部５
からの電圧ＶＤＤで動作し、ム０電源のオン時にはバッ
クアップ電源に優先してＡＣ電源からの電圧ＶＣＱが供
給される。ここで、レギュレータ部２からはロジックレ
ベルの信号ＰＷＤｓが出力されており、この信号ＰＷＤ
、はパワーオン・オフ時の過渡状態がカットされたパワ
ーオン信号の反転信号で、逆流防止ダイオードＤ５を介
シてインバータ８によって反転され、このインバータ８
の出力ＰＷＤ、がラッチ回路部６に供給され、これに従
ってラッチ回路部６の読込動作が制御される。また、ラ
ッチ回路部６はその内容に応じてＬＥＤ（発光ダイオー
ド）９に対して動作停止信号を出力する。なお、ＬＦｉ
Ｄ９は０ＦＵ７の動作禁止状態を報知するものである。
一方、ＭＡＯ（メモリオールクリアンスイッチ１０が出
力されると、ラッチ回路部６に対してリセット信号が出
力され、その内容をリセットし、また０ＰＵ７に対して
ＭＡＯ信号が出力され、ＣＰＵ７の制御下でメモリ４の
内容がクリアされるようにならている。
力されると、ラッチ回路部６に対してリセット信号が出
力され、その内容をリセットし、また０ＰＵ７に対して
ＭＡＯ信号が出力され、ＣＰＵ７の制御下でメモリ４の
内容がクリアされるようにならている。
次に、第２図を参照して電池電圧検出部５、ラッチ回路
部６等の具体的な回路構成について説明する。電池電圧
検出部５は、電池１に対して並列接続された一対のコン
デンサＣ１、Ｃ２が設ケラれており、このコンデンサＣ
！ １．０２の出力側とＴｏｅレベル側との間には二段
直列接続の基準電圧ダイオードＤ１、Ｄ２が設けられ、
その出力が基準電圧（−３，ＯＶ）としてオペアンプ５
−１の一方の入力端子に印加されている。このオペアン
プ５−１はその駆動電圧ＧＮＤ１Ｖｃｃに従って上記基
準電圧と電池Ｅの出力電圧とを比較するもので、その検
出信号はラッチ回路部６に送られる。
部６等の具体的な回路構成について説明する。電池電圧
検出部５は、電池１に対して並列接続された一対のコン
デンサＣ１、Ｃ２が設ケラれており、このコンデンサＣ
！ １．０２の出力側とＴｏｅレベル側との間には二段
直列接続の基準電圧ダイオードＤ１、Ｄ２が設けられ、
その出力が基準電圧（−３，ＯＶ）としてオペアンプ５
−１の一方の入力端子に印加されている。このオペアン
プ５−１はその駆動電圧ＧＮＤ１Ｖｃｃに従って上記基
準電圧と電池Ｅの出力電圧とを比較するもので、その検
出信号はラッチ回路部６に送られる。
ランチ回路部６は、駆動電圧ＧＮＤ、ＶＤＤにしたがっ
て動作するノアゲート６−１を有し、この一方の入力端
子にはオペアンプ５−１からの検出信号、また他方の入
力端子には信号ＰＷＤ、が入力されており、信号ＰＷＤ
、に応じてラッチ６−２へのセット入力を規制する。ラ
ッチ６−２は一対のノアゲート６ ２ ａ ％ ６−２
ｂを有し、一方のノアゲートの出力が他方のノアゲー
トへ入力される構成で、ノアグー）６−２ａの他方の入
力端子にはノアゲート６−１の出力が与えられ、またノ
アグー）６−２ｂの他方の入力端子にはＭＡＣスイッチ
１０からのリセット信号が与えられている。そして、ラ
ッチ６−２を構成するノアグー）６ ２ａの出力は、ノ
アゲート６−３に送られる。このノアゲート６−３の他
方の入力端子には信号ＰＷＤ、が入力されており、この
信号ＰＷＤ！にしたがってその出力はＮＰＮ型トランジ
スタＴｒ１のベースに印加され、トランジスタＴｒｉを
ＯＮ１０ Ｆ Ｆ制御する信号で、トランジスタＴｒ１
からは０ＰＵ７に対する動作停止信号が出力される。ま
た、ラッチ６−２を構成するノアゲート６−２＆の出力
は、ＬＥＤ９の制御用ＰＮＰ型トランジスタＴｒ２をＯ
Ｎ１０ Ｆ Ｆ制御するようになっている。なお、ＭＡ
Ｏスイッチ１０から出力されるリセット信号は波形発生
回路１０−１を介して出力される信号であり、またＭＡ
Ｃ信号はＶＤＤレベルの信号である。
て動作するノアゲート６−１を有し、この一方の入力端
子にはオペアンプ５−１からの検出信号、また他方の入
力端子には信号ＰＷＤ、が入力されており、信号ＰＷＤ
、に応じてラッチ６−２へのセット入力を規制する。ラ
ッチ６−２は一対のノアゲート６ ２ ａ ％ ６−２
ｂを有し、一方のノアゲートの出力が他方のノアゲー
トへ入力される構成で、ノアグー）６−２ａの他方の入
力端子にはノアゲート６−１の出力が与えられ、またノ
アグー）６−２ｂの他方の入力端子にはＭＡＣスイッチ
１０からのリセット信号が与えられている。そして、ラ
ッチ６−２を構成するノアグー）６ ２ａの出力は、ノ
アゲート６−３に送られる。このノアゲート６−３の他
方の入力端子には信号ＰＷＤ、が入力されており、この
信号ＰＷＤ！にしたがってその出力はＮＰＮ型トランジ
スタＴｒ１のベースに印加され、トランジスタＴｒｉを
ＯＮ１０ Ｆ Ｆ制御する信号で、トランジスタＴｒ１
からは０ＰＵ７に対する動作停止信号が出力される。ま
た、ラッチ６−２を構成するノアゲート６−２＆の出力
は、ＬＥＤ９の制御用ＰＮＰ型トランジスタＴｒ２をＯ
Ｎ１０ Ｆ Ｆ制御するようになっている。なお、ＭＡ
Ｏスイッチ１０から出力されるリセット信号は波形発生
回路１０−１を介して出力される信号であり、またＭＡ
Ｃ信号はＶＤＤレベルの信号である。
以下、本実施例の動作を第３図、第４図を参照して説明
する。ＡＣ電源がパワーオンされると、電池Ｅに対する
充電が開始され、また電池電圧検出部５は第３図に示す
如＜、ＡＣ電源がオンされない間は不定状態となってい
るが、ＤＣ／ＤＣコンバータ３からの電圧Ｖｃａが確定
した時点でオ・ペアンプ５−１は電池電圧の検出動作を
開始する。
する。ＡＣ電源がパワーオンされると、電池Ｅに対する
充電が開始され、また電池電圧検出部５は第３図に示す
如＜、ＡＣ電源がオンされない間は不定状態となってい
るが、ＤＣ／ＤＣコンバータ３からの電圧Ｖｃａが確定
した時点でオ・ペアンプ５−１は電池電圧の検出動作を
開始する。
この場合、ＡＣ電源のパワーオン信号が確定するまでは
電源の過渡状態による誤動作を防ぐ為に、Ｄ Ｏ／Ｄ
Ｃ！コンバータ３からはロジックレベルの信号ＰＷＤ、
が出力されないので、ラッチ回路部６においてはノアゲ
ート６−１によって電池電圧検出部５からの検出信号が
規制され、ラッチ６−２への入力が禁止されている。し
かして、Ｄｃ／Ｄｏコンバータ３からの信号ｐＷ Ｄ＊
がインバータ８を介して信号ＰＷＤ、とじてラッチ回路
部６に入力されると、ラッチ回路部６は電池電圧検出部
５からの検出信号を有効に入力可能な状態にセットされ
るが、第３図に示す如く、電池電圧が基準電圧を下まわ
らない間は、オペアンプ５−１の出力はＧＮＤレベル、
したがってノアゲート６−１の出力がＧＮＤレベルとな
る為にラッチ６−２はセットされることがない。
電源の過渡状態による誤動作を防ぐ為に、Ｄ Ｏ／Ｄ
Ｃ！コンバータ３からはロジックレベルの信号ＰＷＤ、
が出力されないので、ラッチ回路部６においてはノアゲ
ート６−１によって電池電圧検出部５からの検出信号が
規制され、ラッチ６−２への入力が禁止されている。し
かして、Ｄｃ／Ｄｏコンバータ３からの信号ｐＷ Ｄ＊
がインバータ８を介して信号ＰＷＤ、とじてラッチ回路
部６に入力されると、ラッチ回路部６は電池電圧検出部
５からの検出信号を有効に入力可能な状態にセットされ
るが、第３図に示す如く、電池電圧が基準電圧を下まわ
らない間は、オペアンプ５−１の出力はＧＮＤレベル、
したがってノアゲート６−１の出力がＧＮＤレベルとな
る為にラッチ６−２はセットされることがない。
しかして、電池電圧が基準電圧を下まわり、基準電圧−
３，０Ｖ以下になると、ラッチ６−２がセットされ、こ
のラッチ出力がノアゲート６−３に入力される結果、第
３図に示すように、Ｃ！ＰＵ７に対して出力される動作
停止信号がＬＯＷレベル（ｖＣＣレベＩＬ／）となり、
０ＰＵ７の動作が禁止され、マシンロック状態となる。
３，０Ｖ以下になると、ラッチ６−２がセットされ、こ
のラッチ出力がノアゲート６−３に入力される結果、第
３図に示すように、Ｃ！ＰＵ７に対して出力される動作
停止信号がＬＯＷレベル（ｖＣＣレベＩＬ／）となり、
０ＰＵ７の動作が禁止され、マシンロック状態となる。
この状態は電池電圧が回復して基量電圧以上となったと
してもラッチ６−２のセット状態が保持されており、マ
シンロック状態はそのまま継続している。即ち、バック
アップ電圧がメモリ４の動作可能電圧である基準電圧を
下まわっている時は、ＡＣ電源をパワーオンしたとして
もマシンロック状態となっており、ＭＡＯスイッチ１０
を操作してラッチ６−２をりセットしない限り、マシン
ロック状態は保持されている。
してもラッチ６−２のセット状態が保持されており、マ
シンロック状態はそのまま継続している。即ち、バック
アップ電圧がメモリ４の動作可能電圧である基準電圧を
下まわっている時は、ＡＣ電源をパワーオンしたとして
もマシンロック状態となっており、ＭＡＯスイッチ１０
を操作してラッチ６−２をりセットしない限り、マシン
ロック状態は保持されている。
しかして、電池Ｅの放電が長い間続き、ラッチ回路部６
の動作電圧２Ｖ（この場合、ラッチ回路部６は電池電圧
で動作する）を下まわった時は、ラッチ回路部６の内容
そのものも不定となってしまうが、次にＡＣ電源がパワ
ーオンされて電池Ｅに対する充電が開始されると、第４
図に示す如く、電池電圧はラッチ回路部６の動作可能電
圧−２ｖ〜基準電圧−３ｖの間を通過するようになるの
で、この間で、ラッチ６−２が再びセットされ、マシン
ロック状態となる。即ち、過去において１度でも電池電
圧がラッチ回路部６の動作可能電圧以下となったり、基
準電圧を下まわったことがあると、次にＡＣ？ｉ！２１
ｉＪがパワーオンされることによりマシンロック状態と
なる。第４図はこの状態を示したもので、ラッチ状態を
示す斜線部が電池切れ状態をラッチしている期間に対応
しており、また斜線部間は不定状態に対応している。
の動作電圧２Ｖ（この場合、ラッチ回路部６は電池電圧
で動作する）を下まわった時は、ラッチ回路部６の内容
そのものも不定となってしまうが、次にＡＣ電源がパワ
ーオンされて電池Ｅに対する充電が開始されると、第４
図に示す如く、電池電圧はラッチ回路部６の動作可能電
圧−２ｖ〜基準電圧−３ｖの間を通過するようになるの
で、この間で、ラッチ６−２が再びセットされ、マシン
ロック状態となる。即ち、過去において１度でも電池電
圧がラッチ回路部６の動作可能電圧以下となったり、基
準電圧を下まわったことがあると、次にＡＣ？ｉ！２１
ｉＪがパワーオンされることによりマシンロック状態と
なる。第４図はこの状態を示したもので、ラッチ状態を
示す斜線部が電池切れ状態をラッチしている期間に対応
しており、また斜線部間は不定状態に対応している。
なお、この発明は上記実施例に限定されず、この発明を
逸脱しない範囲において種々変形応用可能であり、例え
ば、電子レジスタ以外のデータ処理装置にも勿論適用可
能である。
逸脱しない範囲において種々変形応用可能であり、例え
ば、電子レジスタ以外のデータ処理装置にも勿論適用可
能である。
この発明は以上詳細に説明したように、バックアップ電
圧と基準電圧とを比較してその比較結果を保持しておき
、この保持内容を電源復帰時に出力させることにより、
例えばＣＰＵ等の動作を禁止するようにしたから、バッ
クアップ電圧が基準電圧以下に下まわった状態で電源−
が復帰されたとしてもＣＰＵ等の動作を禁止することが
できるので、例えばメモリ不定に起因する暴走等を防止
することが可能となる。
圧と基準電圧とを比較してその比較結果を保持しておき
、この保持内容を電源復帰時に出力させることにより、
例えばＣＰＵ等の動作を禁止するようにしたから、バッ
クアップ電圧が基準電圧以下に下まわった状態で電源−
が復帰されたとしてもＣＰＵ等の動作を禁止することが
できるので、例えばメモリ不定に起因する暴走等を防止
することが可能となる。
第１
図面はこの発明の一実施例を示し、第１図はこの発明を
適用した電子レジスタの要部回路構成図、第２図は第１
図で示した電池電圧検出部、ラッチ回路部等の具体的な
回路構成図、第３図はタイムチャート、第４図はＡＣ電
源のＯＮ１０ Ｆ Ｆに応じて変遷する電池電圧に応じ
たラッチ状態を説明するための図である。 ４・・・・・・メモリ、５・・・・・・電池電圧検出部
、６・・・・・・ラッチ回路部、５−１・・・・・・オ
ペアンプ、６−２・・・・・・ラッチ。 特許出願人 カシオ計算機株式会社 第４図 手続補正占（自発） 昭和６１年３月２０日
適用した電子レジスタの要部回路構成図、第２図は第１
図で示した電池電圧検出部、ラッチ回路部等の具体的な
回路構成図、第３図はタイムチャート、第４図はＡＣ電
源のＯＮ１０ Ｆ Ｆに応じて変遷する電池電圧に応じ
たラッチ状態を説明するための図である。 ４・・・・・・メモリ、５・・・・・・電池電圧検出部
、６・・・・・・ラッチ回路部、５−１・・・・・・オ
ペアンプ、６−２・・・・・・ラッチ。 特許出願人 カシオ計算機株式会社 第４図 手続補正占（自発） 昭和６１年３月２０日
Claims (1)
- 電源停止時にデータ記憶部にバックアップ電圧を供給し
てデータ記憶部内のデータを保護する電池と、この電池
の出力電圧と予め設定されている基準電圧とを比較する
比較手段と、この比較手段の比較結果を保時する保持手
段と、電源復帰時に前記保持手段の内容を出力させる手
段とを具備したことを特徴とするデータ処理装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59268545A JPS61147357A (ja) | 1984-12-21 | 1984-12-21 | デ−タ処理装置 |
| US06/788,251 US4712196A (en) | 1984-12-21 | 1985-10-17 | Data processing apparatus |
| IT22640/85A IT1186339B (it) | 1984-12-21 | 1985-10-29 | Dispositivo di elaborazione di dati |
| TR51033/85A TR23315A (tr) | 1984-12-21 | 1985-12-20 | Bilgi islem cihazi |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59268545A JPS61147357A (ja) | 1984-12-21 | 1984-12-21 | デ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61147357A true JPS61147357A (ja) | 1986-07-05 |
Family
ID=17460014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59268545A Pending JPS61147357A (ja) | 1984-12-21 | 1984-12-21 | デ−タ処理装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4712196A (ja) |
| JP (1) | JPS61147357A (ja) |
| IT (1) | IT1186339B (ja) |
| TR (1) | TR23315A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63143619A (ja) * | 1986-12-05 | 1988-06-15 | Matsushita Electric Ind Co Ltd | ホツトスタ−トとコ−ルドスタ−トの自動判別装置 |
| JPS63168711A (ja) * | 1987-01-06 | 1988-07-12 | Alps Electric Co Ltd | ワードプロセッサーの制御方法 |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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