JPH10117449A - 電源切換え方法および装置 - Google Patents
電源切換え方法および装置Info
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- JPH10117449A JPH10117449A JP19761397A JP19761397A JPH10117449A JP H10117449 A JPH10117449 A JP H10117449A JP 19761397 A JP19761397 A JP 19761397A JP 19761397 A JP19761397 A JP 19761397A JP H10117449 A JPH10117449 A JP H10117449A
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- Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
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Abstract
(57)【要約】
【課題】給電喪失時に論理完全性保護を与える。
【解決手段】１次電源、トリクル電源および電池バック
アップ電源を備えたコンピュータまたは電子システムに
電力管理機能を与える方法および装置。電力管理回路
は、１次電源の現在のターンオンまたはターンオフ状態
の表示を記憶する記憶要素を有している。電力管理回路
はまた、通常の作動状態で記憶要素に供給される信号を
処理し、１次電源のターンオン状態またはターンオフ状
態を制御する一群の論理ゲートを有している。論理完全
性のためにトリクル電源を必要とする信号が記憶要素に
供給されることを防止するブロッキング信号が発生さ
れ、トリクル電源が除勢されている間に、論理完全性の
ためのトリクル電源を必要としない信号のみが記憶要素
に供給される。
アップ電源を備えたコンピュータまたは電子システムに
電力管理機能を与える方法および装置。電力管理回路
は、１次電源の現在のターンオンまたはターンオフ状態
の表示を記憶する記憶要素を有している。電力管理回路
はまた、通常の作動状態で記憶要素に供給される信号を
処理し、１次電源のターンオン状態またはターンオフ状
態を制御する一群の論理ゲートを有している。論理完全
性のためにトリクル電源を必要とする信号が記憶要素に
供給されることを防止するブロッキング信号が発生さ
れ、トリクル電源が除勢されている間に、論理完全性の
ためのトリクル電源を必要としない信号のみが記憶要素
に供給される。
Description
【０００１】
【発明の属する技術分野】本発明は、広くは、コンピュ
ータおよび他の電子システムの電力管理機能に関する。
より詳しくは、本発明は、電源切換えおよび論理完全性
保護ができかつコンピュータおよび他のシステムに使用
するのに非常に適した電力管理技術に関する。
ータおよび他の電子システムの電力管理機能に関する。
より詳しくは、本発明は、電源切換えおよび論理完全性
保護ができかつコンピュータおよび他のシステムに使用
するのに非常に適した電力管理技術に関する。
【０００２】
【従来の技術】コンピュータまたは他の電子システムで
の電力消費を最小にするため、システムが長時間停止す
る場合には、或るコンポーネンツへの給電を遮断できる
ようにすることがしばしば望まれる。慣用的な電力管理
回路は、キーボード、マウス、およびアクティビティの
サインを出す他のシステム要素をモニタリングし、所定
時間いかなるアクティビティも検出されない場合には主
システムのＶＣＣ電源を遮断する。これにより、システ
ムは、作動のスタンバイモードすなわち「スリープ」モ
ードに置かれる。一般に、キーボード入力またはマウス
クリック等のウェークアップ事象（wake-up event)に応
答してシステムをスリープモードから退出させるスタン
バイ論理回路に給電するための低電流スタンバイ電源ま
たはトリクルＶＴＲ電源が設けられている。このスタン
バイ論理回路は、システムが作動の「スリープ」モード
にあるとき、約１０μＡ程のほぼゼロ電流で作動するこ
とが要求される。システムはまた、一般に、低電流リチ
ウム電池バックアップ電源を有し、該バックアップ電源
は、ＶＣＣ電源およびＶＴＲ電源の両方が遮断された場
合でも、日付／時間情報が喪失されないように、システ
ムの保時回路に電力を供給する。この状況は、デスクト
ップコンピュータではライン電源の故障または遮断の結
果として生じ、ポータブルコンピュータでは１次電池電
源の完全放電の結果として生じる。
の電力消費を最小にするため、システムが長時間停止す
る場合には、或るコンポーネンツへの給電を遮断できる
ようにすることがしばしば望まれる。慣用的な電力管理
回路は、キーボード、マウス、およびアクティビティの
サインを出す他のシステム要素をモニタリングし、所定
時間いかなるアクティビティも検出されない場合には主
システムのＶＣＣ電源を遮断する。これにより、システ
ムは、作動のスタンバイモードすなわち「スリープ」モ
ードに置かれる。一般に、キーボード入力またはマウス
クリック等のウェークアップ事象（wake-up event)に応
答してシステムをスリープモードから退出させるスタン
バイ論理回路に給電するための低電流スタンバイ電源ま
たはトリクルＶＴＲ電源が設けられている。このスタン
バイ論理回路は、システムが作動の「スリープ」モード
にあるとき、約１０μＡ程のほぼゼロ電流で作動するこ
とが要求される。システムはまた、一般に、低電流リチ
ウム電池バックアップ電源を有し、該バックアップ電源
は、ＶＣＣ電源およびＶＴＲ電源の両方が遮断された場
合でも、日付／時間情報が喪失されないように、システ
ムの保時回路に電力を供給する。この状況は、デスクト
ップコンピュータではライン電源の故障または遮断の結
果として生じ、ポータブルコンピュータでは１次電池電
源の完全放電の結果として生じる。
【０００３】多機能コントローラは、コンピュータおよ
び他のシステムの電力管理機能を与えるのに使用されて
いる。典形的な多機能コントローラとして、フロッピデ
ィスクコントローラ、１つ以上の並列ポートコントロー
ラおよびキーボード／マウスインターフェースコントロ
ーラ、並びに埋込形マイクロプロセッサおよびリアルタ
イムクロック（ＲＴＣ）等の他のコンポーネンツのよう
な幾つかの独立コントローラがある。多機能コントロー
ラは、良く知られた割込み処理技術に関連する独立コン
トローラを使用して、キーボード、マウス、およびアク
ティビティのサインを出す他のシステム要素のアクティ
ビティを容易にモニタリングすることができる。埋込形
マイクロプロセッサは１つ以上のコントローラの作動を
指示し、一方、ＲＴＣは上記保時機能を与える。多機能
コントローラの電力管理回路は、スリープモードへの進
入およびスリープモードからの退出を引き起こす事象に
応答するＶＣＣ電源の上記ターンオンおよびターンオフ
のような電源切換え機能を与えることができる。
び他のシステムの電力管理機能を与えるのに使用されて
いる。典形的な多機能コントローラとして、フロッピデ
ィスクコントローラ、１つ以上の並列ポートコントロー
ラおよびキーボード／マウスインターフェースコントロ
ーラ、並びに埋込形マイクロプロセッサおよびリアルタ
イムクロック（ＲＴＣ）等の他のコンポーネンツのよう
な幾つかの独立コントローラがある。多機能コントロー
ラは、良く知られた割込み処理技術に関連する独立コン
トローラを使用して、キーボード、マウス、およびアク
ティビティのサインを出す他のシステム要素のアクティ
ビティを容易にモニタリングすることができる。埋込形
マイクロプロセッサは１つ以上のコントローラの作動を
指示し、一方、ＲＴＣは上記保時機能を与える。多機能
コントローラの電力管理回路は、スリープモードへの進
入およびスリープモードからの退出を引き起こす事象に
応答するＶＣＣ電源の上記ターンオンおよびターンオフ
のような電源切換え機能を与えることができる。
【０００４】慣用的な電力管理技術は、一般に、主電源
およびトリクル電源の両電源が遮断されたときに、信号
論理完全性（signal logic integrity) に対する充分な
保護を与えない。上記のように、この状況は、電力管理
回路が組み込まれているコンピュータまたは他のシステ
ムが、ライン電源の故障または遮断等または１次電池電
源の放電による１次電源を喪失したときに生じる。ＶＣ
Ｃ電源およびＶＴＲ電源の両方が遮断されたとき、リチ
ウム電池のバックアップ電源は、ＲＴＣの保時回路を保
護して日付／時間情報の喪失を防止するけれども、ＶＴ
Ｒ電源に基づいている他の論理信号の完全性は、通常、
充分には保護されない。例えば、多くの多機能コントロ
ーラは、使用者が、将来の選択時点でコントローラがＶ
ＣＣ電源をターンオンすることを指示するアラームをプ
ログラムできるようにしている。
およびトリクル電源の両電源が遮断されたときに、信号
論理完全性（signal logic integrity) に対する充分な
保護を与えない。上記のように、この状況は、電力管理
回路が組み込まれているコンピュータまたは他のシステ
ムが、ライン電源の故障または遮断等または１次電池電
源の放電による１次電源を喪失したときに生じる。ＶＣ
Ｃ電源およびＶＴＲ電源の両方が遮断されたとき、リチ
ウム電池のバックアップ電源は、ＲＴＣの保時回路を保
護して日付／時間情報の喪失を防止するけれども、ＶＴ
Ｒ電源に基づいている他の論理信号の完全性は、通常、
充分には保護されない。例えば、多くの多機能コントロ
ーラは、使用者が、将来の選択時点でコントローラがＶ
ＣＣ電源をターンオンすることを指示するアラームをプ
ログラムできるようにしている。
【０００５】ＲＴＣは、選択時点に到達したときにアラ
ーム信号を発生し、アラーム信号は電力管理回路に供給
されかつＶＣＣ電源のターンオンを指示する。アラーム
信号の信号経路の論理回路は一般にスタンバイ回路の一
部であると考えられ、従ってＶＴＲ電源により給電され
る。しかしながら、上記事象の１つによりＶＴＲ電源が
遮断されると、前にプログラムされたアラームの論理完
全性が損なわれてしまう。ＶＴＲ電源が遮断すると、ア
ラームが喪失され、従ってターンオン事象がプログラム
された通りに生じない。同様な問題は、ＶＴＲ電源によ
り給電される論理回路を通る他の信号の場合に生じる。
ＶＴＲ電源の遮断が生じたときの信号論理完全性のこの
喪失は、使用者にとってかなり面倒でかつ不便なものと
なる。
ーム信号を発生し、アラーム信号は電力管理回路に供給
されかつＶＣＣ電源のターンオンを指示する。アラーム
信号の信号経路の論理回路は一般にスタンバイ回路の一
部であると考えられ、従ってＶＴＲ電源により給電され
る。しかしながら、上記事象の１つによりＶＴＲ電源が
遮断されると、前にプログラムされたアラームの論理完
全性が損なわれてしまう。ＶＴＲ電源が遮断すると、ア
ラームが喪失され、従ってターンオン事象がプログラム
された通りに生じない。同様な問題は、ＶＴＲ電源によ
り給電される論理回路を通る他の信号の場合に生じる。
ＶＴＲ電源の遮断が生じたときの信号論理完全性のこの
喪失は、使用者にとってかなり面倒でかつ不便なものと
なる。
【０００６】
【発明が解決しようとする課題】以上から明らかなよう
に、給電喪失時に論理完全性保護を与えることができか
つ多機能コントローラ並びに他の多くのデバイスでの使
用に適した優れた電力管理技術が要望されている。
に、給電喪失時に論理完全性保護を与えることができか
つ多機能コントローラ並びに他の多くのデバイスでの使
用に適した優れた電力管理技術が要望されている。
【０００７】
【課題を解決するための手段】本発明は、コンピュータ
または他の電子システムのトリクル電源から電池バック
アップ電源に切り換えることができ、同時に、常時、ト
リクル電源によってのみ給電される回路を用いる信号の
論理完全性を保護することができる電力管理方法および
装置を提供する。従って、本発明は、慣用的な電力管理
回路の上記論理完全性の問題を回避する。
または他の電子システムのトリクル電源から電池バック
アップ電源に切り換えることができ、同時に、常時、ト
リクル電源によってのみ給電される回路を用いる信号の
論理完全性を保護することができる電力管理方法および
装置を提供する。従って、本発明は、慣用的な電力管理
回路の上記論理完全性の問題を回避する。
【０００８】本発明の一例示実施形態は、１次電源、ト
リクル電源および電池バックアップ電源を備えたコンピ
ュータまたは他のシステムに使用される電力管理回路を
有している。電力管理回路は、１次電源の電流ターンオ
ン状態またはターンオフ状態の表示を記憶する単一のＤ
形フリップフロップのような記憶要素を有している。
リクル電源および電池バックアップ電源を備えたコンピ
ュータまたは他のシステムに使用される電力管理回路を
有している。電力管理回路は、１次電源の電流ターンオ
ン状態またはターンオフ状態の表示を記憶する単一のＤ
形フリップフロップのような記憶要素を有している。
【０００９】フリップフロップのデータ出力は、１次電
源のターンオンおよびターンオフを制御する信号を発生
するオープンドレインデバイスを駆動する。電力管理回
路はまた、クロックに供給される信号を処理し、通常の
作動条件下でフリップフロップの入力をセットおよびリ
セットして１次電源のターンオン状態およびターンオフ
状態を制御する一群の論理ゲートを有する。本発明の一
態様によれば、電力管理回路は、ライン電源の故障等に
よりトリクル電源が除勢される時点を検出し、次に、フ
リップフロップの電源入力および或る論理ゲートを、ト
リクル電源から電池バックアップ電源に切り換える。こ
れにより、トリクル電源が存在しないときにアクティブ
状態を維持している信号を処理する論理ゲートに給電す
る。このような信号として、システム内の電池バックア
ップ給電形リアルタイムクロック（ＲＴＣ）により発生
される、使用者がプログラムしたアラーム信号がある。
源のターンオンおよびターンオフを制御する信号を発生
するオープンドレインデバイスを駆動する。電力管理回
路はまた、クロックに供給される信号を処理し、通常の
作動条件下でフリップフロップの入力をセットおよびリ
セットして１次電源のターンオン状態およびターンオフ
状態を制御する一群の論理ゲートを有する。本発明の一
態様によれば、電力管理回路は、ライン電源の故障等に
よりトリクル電源が除勢される時点を検出し、次に、フ
リップフロップの電源入力および或る論理ゲートを、ト
リクル電源から電池バックアップ電源に切り換える。こ
れにより、トリクル電源が存在しないときにアクティブ
状態を維持している信号を処理する論理ゲートに給電す
る。このような信号として、システム内の電池バックア
ップ給電形リアルタイムクロック（ＲＴＣ）により発生
される、使用者がプログラムしたアラーム信号がある。
【００１０】本発明の他の態様によれば、トリクル電源
が除勢されると、電力管理回路によりブロッキング信号
が発生され、該ブロッキング信号は、論理完全性のため
のトリクル電源を必要とするこれらの信号がクロックに
供給されることを防止すべく機能し、フリップフロップ
の入力をセットまたはリセットする。この方法では、論
理完全性のためのトリクル電源を必要としない信号のみ
が、トリクル電源が除勢されている間に１次電源のター
ンオン状態またはターンオフ状態を制御することが許容
される。従って本発明は、クロックに供給される任意の
信号の論理完全性が、トリクル電源が除勢されている間
にフリップフロップの入力をセットまたはリセットする
ことを保証する。ライン電源の故障または他のトリクル
電源の除勢事象が矯正された後は、フリップフロップ
は、１次電源の現在の状態がどのようであるかの正確な
表示を含んでいる。次に、システムは、使用者がプログ
ラムしたＲＴＣアラームに基づいた信号のような或る論
理信号がトリクル電源の一時的喪失により不意に損なわ
れてしまうこととは全く無関係に、通常の作動を回復で
きる。
が除勢されると、電力管理回路によりブロッキング信号
が発生され、該ブロッキング信号は、論理完全性のため
のトリクル電源を必要とするこれらの信号がクロックに
供給されることを防止すべく機能し、フリップフロップ
の入力をセットまたはリセットする。この方法では、論
理完全性のためのトリクル電源を必要としない信号のみ
が、トリクル電源が除勢されている間に１次電源のター
ンオン状態またはターンオフ状態を制御することが許容
される。従って本発明は、クロックに供給される任意の
信号の論理完全性が、トリクル電源が除勢されている間
にフリップフロップの入力をセットまたはリセットする
ことを保証する。ライン電源の故障または他のトリクル
電源の除勢事象が矯正された後は、フリップフロップ
は、１次電源の現在の状態がどのようであるかの正確な
表示を含んでいる。次に、システムは、使用者がプログ
ラムしたＲＴＣアラームに基づいた信号のような或る論
理信号がトリクル電源の一時的喪失により不意に損なわ
れてしまうこととは全く無関係に、通常の作動を回復で
きる。
【００１１】
【発明の実施の形態】以下、多機能コントローラの一例
に関連して本発明を説明する。しかしながら、本発明の
電力管理技術は、他の種々の形式の電子システムおよび
デバイスにも広く適用できることを理解すべきである。
また、本発明は、特定形式の論理回路を使用する必要が
全くないことに留意すべきである。本発明の電力管理技
術を実施するのに他の種々の回路構成も適するであろ
う。本願で使用する用語「記憶要素」は、少なくとも１
つの１ビットインジケータまたは多ビットインジケータ
を記憶するのに適したあらゆるデバイスを含むものであ
る。電源出力または他の信号を切り換えることに関して
使用する用語「ターンオン」および「ターンオフ」は、
信号源のターンオンまたはターンオフ並びに信号源の信
号出力の遮断を含むものである。用語「トリクル電源」
は、システム作動のスタンバイモード、スリープモード
または他の低電流モード中にシステム回路に電力を供給
するあらゆる形式の電源を含むものである。用語「電池
バックアップ電源」は、広く、あらゆる形式の電池電源
をいう。
に関連して本発明を説明する。しかしながら、本発明の
電力管理技術は、他の種々の形式の電子システムおよび
デバイスにも広く適用できることを理解すべきである。
また、本発明は、特定形式の論理回路を使用する必要が
全くないことに留意すべきである。本発明の電力管理技
術を実施するのに他の種々の回路構成も適するであろ
う。本願で使用する用語「記憶要素」は、少なくとも１
つの１ビットインジケータまたは多ビットインジケータ
を記憶するのに適したあらゆるデバイスを含むものであ
る。電源出力または他の信号を切り換えることに関して
使用する用語「ターンオン」および「ターンオフ」は、
信号源のターンオンまたはターンオフ並びに信号源の信
号出力の遮断を含むものである。用語「トリクル電源」
は、システム作動のスタンバイモード、スリープモード
または他の低電流モード中にシステム回路に電力を供給
するあらゆる形式の電源を含むものである。用語「電池
バックアップ電源」は、広く、あらゆる形式の電池電源
をいう。
【００１２】図１は、本発明の電力管理技術を実施でき
る多機能コントローラ１０のブロック図である。多機能
コントローラ１０は、多機能コントローラ１０の外部に
あるホスト中央処理装置（ＣＰＵ）１４とインターフェ
ースするホストインターフェース１２を有している。多
機能コントローラ１０はまた、多数の独立した入力／出
力（Ｉ／Ｏ）デバイスコントローラ１６ａ〜１６ｆを有
している。これらのデバイスコントローラは、フロッピ
ディスクコントローラ、マウスインターフェースコント
ローラ、キーボードインターフェースコントローラ、１
つの並列ポートコントローラ、および幾つかの直列ポー
トコントローラで構成できる。デバイスコントローラ１
６ａ〜１６ｆの作動は、１組の制御レジスタ１８に記憶
された情報に従って指示される。各デバイスコントロー
ラ１６ａ〜１６ｆには、１つ以上の制御レジスタ１８が
関連している。
る多機能コントローラ１０のブロック図である。多機能
コントローラ１０は、多機能コントローラ１０の外部に
あるホスト中央処理装置（ＣＰＵ）１４とインターフェ
ースするホストインターフェース１２を有している。多
機能コントローラ１０はまた、多数の独立した入力／出
力（Ｉ／Ｏ）デバイスコントローラ１６ａ〜１６ｆを有
している。これらのデバイスコントローラは、フロッピ
ディスクコントローラ、マウスインターフェースコント
ローラ、キーボードインターフェースコントローラ、１
つの並列ポートコントローラ、および幾つかの直列ポー
トコントローラで構成できる。デバイスコントローラ１
６ａ〜１６ｆの作動は、１組の制御レジスタ１８に記憶
された情報に従って指示される。各デバイスコントロー
ラ１６ａ〜１６ｆには、１つ以上の制御レジスタ１８が
関連している。
【００１３】多機能コントローラ１０は埋込形マイクロ
プロセッサ２０を有し、該埋込形マイクロプロセッサ２
０は、Intel 社から入手できる８０５１のような８ビッ
トマイクロプロセッサで構成できる。埋込形マイクロプ
ロセッサ２０は制御レジスタ１８の作動を指示し、該制
御レジスタ１８はＩ／Ｏデバイスコントローラ１６ａ〜
１６ｆの作動を指示する。制御レジスタ１８は、埋込形
マイクロプロセッサ２０のアドレススペースの少なくと
も一部を形成する。制御レジスタ１８のアドレススペー
スは、約６４ｋバイトにすることができる。埋込形マイ
クロプロセッサ２０はまた、電力管理回路３０と関連し
て作動し、コントローラ１０および該コントローラ１０
が組み込まれたシステムの電力管理の或るアスペクトを
制御する。例えば、システムがスタンバイモードまたは
スリープモードにあるとき、８０５１マイクロプロセッ
サは、作動のＩＤＬＥモード（該ＩＤＬＥモード中は、
８０５１マイクロプロセッサは命令の実行を停止しかつ
その内部ＣＰＵへのクロックをターンオフする）に入る
ことができるけれども、割込み機能、タイマ機能および
Ｉ／Ｏ機能へのクロックの供給は続ける。内部ＣＰＵの
状態は、その全部（全ての内部レジスタの状態を含む）
が保存される。８０５１マイクロプロセッサがそのＩＤ
ＬＥモードにあるとき、その１次クロックソースは、い
かなる作動上の問題も引き起こすことなく、スイッチオ
フされるか、さもなくば遮断される。８０５１マイクロ
プロセッサのＩＤＬＥモードは、割込み可能状態または
ハードウェアリセットを用いて終了される。８０５１マ
イクロプロセッサのこれらの特徴は本発明に使用するの
に非常に適しているが、これらの特徴は本発明を実施す
る上で必要ないこともここで強調しておく。
プロセッサ２０を有し、該埋込形マイクロプロセッサ２
０は、Intel 社から入手できる８０５１のような８ビッ
トマイクロプロセッサで構成できる。埋込形マイクロプ
ロセッサ２０は制御レジスタ１８の作動を指示し、該制
御レジスタ１８はＩ／Ｏデバイスコントローラ１６ａ〜
１６ｆの作動を指示する。制御レジスタ１８は、埋込形
マイクロプロセッサ２０のアドレススペースの少なくと
も一部を形成する。制御レジスタ１８のアドレススペー
スは、約６４ｋバイトにすることができる。埋込形マイ
クロプロセッサ２０はまた、電力管理回路３０と関連し
て作動し、コントローラ１０および該コントローラ１０
が組み込まれたシステムの電力管理の或るアスペクトを
制御する。例えば、システムがスタンバイモードまたは
スリープモードにあるとき、８０５１マイクロプロセッ
サは、作動のＩＤＬＥモード（該ＩＤＬＥモード中は、
８０５１マイクロプロセッサは命令の実行を停止しかつ
その内部ＣＰＵへのクロックをターンオフする）に入る
ことができるけれども、割込み機能、タイマ機能および
Ｉ／Ｏ機能へのクロックの供給は続ける。内部ＣＰＵの
状態は、その全部（全ての内部レジスタの状態を含む）
が保存される。８０５１マイクロプロセッサがそのＩＤ
ＬＥモードにあるとき、その１次クロックソースは、い
かなる作動上の問題も引き起こすことなく、スイッチオ
フされるか、さもなくば遮断される。８０５１マイクロ
プロセッサのＩＤＬＥモードは、割込み可能状態または
ハードウェアリセットを用いて終了される。８０５１マ
イクロプロセッサのこれらの特徴は本発明に使用するの
に非常に適しているが、これらの特徴は本発明を実施す
る上で必要ないこともここで強調しておく。
【００１４】多機能コントローラ１０は更に、１組の構
成レジスタ２２を有している。構成レジスタ２２は、図
面の明瞭化のため、図１には単一ユニットとして示され
ている。しかしながら、これらの構成レジスタ２２は、
１つ以上のランダムアクセスメモリ（ＲＡＭ）デバイス
の種々の部分、データまたはプログラムのリードオンリ
メモリ（ＲＯＭ）の部分、並びに埋込形マイクロプロセ
ッサ２０に関連する種々の他のレジスタを表している。
構成レジスタ２２により表されるアドレススペースは、
約２５６バイトである。また、埋込形マイクロプロセッ
サ２０には１組のメールボックスレジスタ２４が関連し
ている。メールボックスレジスタ２４は、図１の実施形
態に示すように埋込形マイクロプロセッサ２０の内部に
配置するか、別の実施形態として埋込形マイクロプロセ
ッサ２０の外部に配置することもできる。メールボック
スレジスタ２４は、一般に、ホストＣＰＵ１４が制御レ
ジスタ１８にアクセスできるようにするのに使用され
る。本発明の譲受人に譲渡された「ブリッジモード（Br
idge Mode)」という名称に係るSteven Burstein 、Ian
F. Harris およびKenneth G. Smalleyの米国特許出願第
08/661,128号には、ホストＣＰＵ１４が、埋込形マイク
ロプロセッサ２０を介することなく直接制御レジスタ１
８にアクセスできるようにする技術が開示されている。
この米国特許出願の開示は、本願に援用する。多機能コ
ントローラ１０の他の要素として、リアルタイムクロッ
ク（ＲＴＣ）回路２６および電力管理回路３０があり、
これらの回路の作動は後に詳述する。ホストインターフ
ェース１２、制御レジスタ１８、埋込形マイクロプロセ
ッサ２０、構成レジスタ２２、ＲＴＣ２６および電力管
理回路３０は、バス構造２８により相互接続されてい
る。また多機能コントローラ１０には、フラッシュイン
ターフェースおよびパルス幅モジュレータ等の他の多く
のデバイスを設けることができる。
成レジスタ２２を有している。構成レジスタ２２は、図
面の明瞭化のため、図１には単一ユニットとして示され
ている。しかしながら、これらの構成レジスタ２２は、
１つ以上のランダムアクセスメモリ（ＲＡＭ）デバイス
の種々の部分、データまたはプログラムのリードオンリ
メモリ（ＲＯＭ）の部分、並びに埋込形マイクロプロセ
ッサ２０に関連する種々の他のレジスタを表している。
構成レジスタ２２により表されるアドレススペースは、
約２５６バイトである。また、埋込形マイクロプロセッ
サ２０には１組のメールボックスレジスタ２４が関連し
ている。メールボックスレジスタ２４は、図１の実施形
態に示すように埋込形マイクロプロセッサ２０の内部に
配置するか、別の実施形態として埋込形マイクロプロセ
ッサ２０の外部に配置することもできる。メールボック
スレジスタ２４は、一般に、ホストＣＰＵ１４が制御レ
ジスタ１８にアクセスできるようにするのに使用され
る。本発明の譲受人に譲渡された「ブリッジモード（Br
idge Mode)」という名称に係るSteven Burstein 、Ian
F. Harris およびKenneth G. Smalleyの米国特許出願第
08/661,128号には、ホストＣＰＵ１４が、埋込形マイク
ロプロセッサ２０を介することなく直接制御レジスタ１
８にアクセスできるようにする技術が開示されている。
この米国特許出願の開示は、本願に援用する。多機能コ
ントローラ１０の他の要素として、リアルタイムクロッ
ク（ＲＴＣ）回路２６および電力管理回路３０があり、
これらの回路の作動は後に詳述する。ホストインターフ
ェース１２、制御レジスタ１８、埋込形マイクロプロセ
ッサ２０、構成レジスタ２２、ＲＴＣ２６および電力管
理回路３０は、バス構造２８により相互接続されてい
る。また多機能コントローラ１０には、フラッシュイン
ターフェースおよびパルス幅モジュレータ等の他の多く
のデバイスを設けることができる。
【００１５】本発明は、電力管理回路３０を使用した図
１に例示する多機能コントローラ１０に実施できる優れ
た電力管理技術を提供する。図１に示すように、電力管
理回路３０は、多機能コントローラ１０が取り付けられ
るコンピュータまたは他の電子装置の主ＶＣＣ電源に接
続される。電力管理回路３０は、コントローラ１０の他
の要素およびコントローラ１０が取り付けられるシステ
ムへの主電源ＶＣＣの供給を制御する。また、電力管理
回路３０は、スタンバイ電源またはトリクルＶＴＲ電源
にも接続される。ＶＴＲ電源は、作動のスタンバイモー
ドすなわちスリープモードにおいてアクティブ状態を維
持し、電力管理回路３０のスタンバイ論理回路に電力を
供給する低電流電源である。
１に例示する多機能コントローラ１０に実施できる優れ
た電力管理技術を提供する。図１に示すように、電力管
理回路３０は、多機能コントローラ１０が取り付けられ
るコンピュータまたは他の電子装置の主ＶＣＣ電源に接
続される。電力管理回路３０は、コントローラ１０の他
の要素およびコントローラ１０が取り付けられるシステ
ムへの主電源ＶＣＣの供給を制御する。また、電力管理
回路３０は、スタンバイ電源またはトリクルＶＴＲ電源
にも接続される。ＶＴＲ電源は、作動のスタンバイモー
ドすなわちスリープモードにおいてアクティブ状態を維
持し、電力管理回路３０のスタンバイ論理回路に電力を
供給する低電流電源である。
【００１６】多機能コントローラ１０が取り付けられた
システムには、ＲＴＣ２６の保時デバイスに電流を供給
する電池バックアップＶＢＡＴ電源を設け、ＶＣＣおよ
びＶＴＲの両電源がターンオフされた場合にシステムの
保時機能が維持されるように構成できる。多機能コント
ローラ１０のＲＴＣ２６は、時刻およびカレンダのデー
タを維持する機能を有する。ＲＴＣ２６は、３２kHz ク
リスタルオッシレータ、比較器および電圧基準等の多数
の超低電流デバイスを使用しており、ＶＣＣ電源および
ＶＴＲ電源の両方が存在しない場合に、電池バックアッ
プＶＢＡＴ電源により供給される電力を用いて完全保時
作動を維持する能力を付与する。前述のように、ＶＣＣ
電源およびＶＴＲ電源の両電源は、ライン電源の故障、
電力コードの切断、１次電池電源の完全放電または他の
同様な事態が生じた場合は、ターンオフさせることがで
きる。
システムには、ＲＴＣ２６の保時デバイスに電流を供給
する電池バックアップＶＢＡＴ電源を設け、ＶＣＣおよ
びＶＴＲの両電源がターンオフされた場合にシステムの
保時機能が維持されるように構成できる。多機能コント
ローラ１０のＲＴＣ２６は、時刻およびカレンダのデー
タを維持する機能を有する。ＲＴＣ２６は、３２kHz ク
リスタルオッシレータ、比較器および電圧基準等の多数
の超低電流デバイスを使用しており、ＶＣＣ電源および
ＶＴＲ電源の両方が存在しない場合に、電池バックアッ
プＶＢＡＴ電源により供給される電力を用いて完全保時
作動を維持する能力を付与する。前述のように、ＶＣＣ
電源およびＶＴＲ電源の両電源は、ライン電源の故障、
電力コードの切断、１次電池電源の完全放電または他の
同様な事態が生じた場合は、ターンオフさせることがで
きる。
【００１７】電力管理回路３０は、キーボードまたはマ
ウスのアクティビティが所定時間存在しない等の或るシ
ステム状態に応答して、多機能コントローラ１０をスリ
ープモードにするように作動する。スリープモードの
間、多機能コントローラ１０および該コントローラが取
り付けられたシステムの最も電力消費の大きい要素から
主ＶＣＣ電源をターンオフするか、遮断することにより
給電が保存される。コントローラ１０および対応するシ
ステムをウェークアップするのに必要な電力管理回路３
０スタンバイ論理並びに任意のＩ／Ｏデバイスコントロ
ーラ１６ａ〜１６ｆは、ＶＣＣ電源がターンオフされた
後にスタンバイＶＴＲ電源により給電される状態に維持
される。例えば、マウスをクリックするか、キーボード
の任意のキーを押すことによりウェークアップ事象が開
始されるコンピュータシステムでは、当該マウスおよび
キーボードに対応するＩ／Ｏデバイスコントローラ１６
ａ〜１６ｆは、ＶＴＲ電源から給電される状態を維持
し、ウェークアップ信号が電力管理回路３０に供給され
るように構成できる。
ウスのアクティビティが所定時間存在しない等の或るシ
ステム状態に応答して、多機能コントローラ１０をスリ
ープモードにするように作動する。スリープモードの
間、多機能コントローラ１０および該コントローラが取
り付けられたシステムの最も電力消費の大きい要素から
主ＶＣＣ電源をターンオフするか、遮断することにより
給電が保存される。コントローラ１０および対応するシ
ステムをウェークアップするのに必要な電力管理回路３
０スタンバイ論理並びに任意のＩ／Ｏデバイスコントロ
ーラ１６ａ〜１６ｆは、ＶＣＣ電源がターンオフされた
後にスタンバイＶＴＲ電源により給電される状態に維持
される。例えば、マウスをクリックするか、キーボード
の任意のキーを押すことによりウェークアップ事象が開
始されるコンピュータシステムでは、当該マウスおよび
キーボードに対応するＩ／Ｏデバイスコントローラ１６
ａ〜１６ｆは、ＶＴＲ電源から給電される状態を維持
し、ウェークアップ信号が電力管理回路３０に供給され
るように構成できる。
【００１８】図２は、本発明による電力管理回路３０の
一部の一例示実施形態を示す概略図である。電力管理回
路３０は、ライン１０２および１０４の入力として、そ
れぞれ、ＶＴＲ電源および電池バックアップＶＢＡＴ電
源を受け入れる電力制御回路１００を有する。制御回路
１００は、ライン１０６に出力ＶＴＲ＿ＢＡＴを与える
（該出力ＶＴＲ＿ＢＡＴは、ＶＴＲ電源の電圧またはＶ
ＢＡＴ電源の電圧にすることができる）。電力制御回路
１００は図２の電力管理回路の一部として示したが、別
の実施形態では、図２の回路のこれらのコンポーネンツ
および他のコンポーネンツをＲＴＣ２６またはコントロ
ーラ１０に配置することもできる。
一部の一例示実施形態を示す概略図である。電力管理回
路３０は、ライン１０２および１０４の入力として、そ
れぞれ、ＶＴＲ電源および電池バックアップＶＢＡＴ電
源を受け入れる電力制御回路１００を有する。制御回路
１００は、ライン１０６に出力ＶＴＲ＿ＢＡＴを与える
（該出力ＶＴＲ＿ＢＡＴは、ＶＴＲ電源の電圧またはＶ
ＢＡＴ電源の電圧にすることができる）。電力制御回路
１００は図２の電力管理回路の一部として示したが、別
の実施形態では、図２の回路のこれらのコンポーネンツ
および他のコンポーネンツをＲＴＣ２６またはコントロ
ーラ１０に配置することもできる。
【００１９】通常の作動状態では、ＶＴＲ電源の電圧は
ＶＢＡＴ電源の電圧に等しいか、これより高く、回路１
００はＶＴＲ電源を出力ＶＴＲ＿ＢＡＴに接続する。例
えば、ＶＴＲ電源の電圧は約５ボルト、一方、ＶＢＡＴ
電源の電圧は約３ボルトにすることができる。ＶＴＲ電
源がターンオフされた場合のように、ＶＴＲ電源の電圧
がＶＢＡＴ電源の電圧以下に低下すると、制御回路１０
０は、自動的にＶＢＡＴ電源をＶＴＲ＿ＢＡＴ出力に切
り換える。後に詳述するように、制御回路１００は、Ｖ
ＴＲ電源の電圧が所定範囲（例えば、ＶＢＡＴ電源の電
圧の±１０ミリボルト）内に入るやいなや、ＶＢＡＴ電
源をＶＴＲ＿ＢＡＴ出力に切り換えるように構成でき
る。
ＶＢＡＴ電源の電圧に等しいか、これより高く、回路１
００はＶＴＲ電源を出力ＶＴＲ＿ＢＡＴに接続する。例
えば、ＶＴＲ電源の電圧は約５ボルト、一方、ＶＢＡＴ
電源の電圧は約３ボルトにすることができる。ＶＴＲ電
源がターンオフされた場合のように、ＶＴＲ電源の電圧
がＶＢＡＴ電源の電圧以下に低下すると、制御回路１０
０は、自動的にＶＢＡＴ電源をＶＴＲ＿ＢＡＴ出力に切
り換える。後に詳述するように、制御回路１００は、Ｖ
ＴＲ電源の電圧が所定範囲（例えば、ＶＢＡＴ電源の電
圧の±１０ミリボルト）内に入るやいなや、ＶＢＡＴ電
源をＶＴＲ＿ＢＡＴ出力に切り換えるように構成でき
る。
【００２０】制御回路１００のＶＴＲ＿ＢＡＴは、ライ
ン１０６を介して、電力管理記憶要素（この実施形態で
はＤ形フリップフロップ１１０である）の電源入力に供
給される。フリップフロップ１１０は、主システム電源
ＶＣＣのターンオンまたはターンオフを決定する最終状
態のインジケータを記憶する。出力ＶＴＲ＿ＢＡＴはま
た、論理ゲート１１２、１１４、１１６、１１８、１２
０、１２２、１２４、１２６、１２８にも供給される。
フリップフロップ１１０のデータ出力は、ＮＯＲゲート
１２６の一つの入力を作動する。ＮＯＲゲート１２６の
出力は、インバータ１２８を介して、オープンドレイン
ＮＭＯＳ電界効果デバイス１３０の入力に供給される。
オープンドレインデバイス１３０は、フリップフロップ
１１０に記憶された値に従って主システム電源ＶＣＣの
ターンオンおよびターンオフを制御する。
ン１０６を介して、電力管理記憶要素（この実施形態で
はＤ形フリップフロップ１１０である）の電源入力に供
給される。フリップフロップ１１０は、主システム電源
ＶＣＣのターンオンまたはターンオフを決定する最終状
態のインジケータを記憶する。出力ＶＴＲ＿ＢＡＴはま
た、論理ゲート１１２、１１４、１１６、１１８、１２
０、１２２、１２４、１２６、１２８にも供給される。
フリップフロップ１１０のデータ出力は、ＮＯＲゲート
１２６の一つの入力を作動する。ＮＯＲゲート１２６の
出力は、インバータ１２８を介して、オープンドレイン
ＮＭＯＳ電界効果デバイス１３０の入力に供給される。
オープンドレインデバイス１３０は、フリップフロップ
１１０に記憶された値に従って主システム電源ＶＣＣの
ターンオンおよびターンオフを制御する。
【００２１】オープンドレインデバイス１３０がターン
オンされると、ライン１３４の信号ＮＰＷＲＯＮを切り
換える出力ＶＣＣの論理低値（logic low value)が与え
られかつＶＣＣ電源をターンオンすべく機能する。オー
プンドレインデバイス１３０がターンオフされると、Ｎ
ＰＷＲＯＮの論理高値（logic high value）が与えられ
かつＶＣＣ電源をターンオフすべく機能する。チップボ
ンディングパッド１３２が、オープンドレインデバイス
１３０の出力を集積回路パッケージの適当なピンに接続
する。フリップフロップ１１０のデータ入力はまた、制
御回路１００のＶＴＲ＿ＢＡＴ出力にも接続されてい
て、一定の論理高レベルデータ入力（logic high level
data input)を与える。また、フリップフロップ１１０
は、ＮＯＲゲート１２０の出力により駆動されるクロッ
ク入力と、ＮＯＲゲート１１６の出力により駆動される
セット入力と、ＮＯＲゲート１２２の出力により駆動さ
れるリセット入力とを有する。
オンされると、ライン１３４の信号ＮＰＷＲＯＮを切り
換える出力ＶＣＣの論理低値（logic low value)が与え
られかつＶＣＣ電源をターンオンすべく機能する。オー
プンドレインデバイス１３０がターンオフされると、Ｎ
ＰＷＲＯＮの論理高値（logic high value）が与えられ
かつＶＣＣ電源をターンオフすべく機能する。チップボ
ンディングパッド１３２が、オープンドレインデバイス
１３０の出力を集積回路パッケージの適当なピンに接続
する。フリップフロップ１１０のデータ入力はまた、制
御回路１００のＶＴＲ＿ＢＡＴ出力にも接続されてい
て、一定の論理高レベルデータ入力（logic high level
data input)を与える。また、フリップフロップ１１０
は、ＮＯＲゲート１２０の出力により駆動されるクロッ
ク入力と、ＮＯＲゲート１１６の出力により駆動される
セット入力と、ＮＯＲゲート１２２の出力により駆動さ
れるリセット入力とを有する。
【００２２】電力制御回路１００は、ライン１４０に出
力信号ＬＯＷＶを与え、該出力信号ＬＯＷＶは、ＶＴＲ
電源の電圧がＶＢＡＴ電源の電圧に等しいか、これより
大きい場合には論理低レベルにあり、そうでない場合に
は論理高レベルにある。信号ＬＯＷＶは、バッファ１４
２を介して、ＮＯＲゲート１１２の１つの入力に供給さ
れる。ＮＯＲゲート１１２の他の入力は、インバータ１
４４および遅延ライン１４６を介して、ＬＯＷＶ信号の
変換／遅延バージョンを受ける。遅延ライン１４６は多
数の別個の遅延要素１４８を有し、かつこの実施形態で
は、約４０ナノ秒の全遅延を与える。ＮＯＲゲート１１
２の出力は、ＬＯＷＶ信号が論理高レベルから論理低レ
ベルに遷移するときに生じる論理高レベルパルスをもつ
リセットパルス信号でのＶＴＲ電源であり、このこと
は、ＶＴＲ電源の電圧がＶＢＡＴ電源の電圧より高く上
昇したことを表示する。パルス幅は、遅延ライン１４６
により与えられる遅延の大きさにより決定される。パル
ス信号がＡＮＤゲート１１４の入力の１つに供給され
る。ＡＮＤゲート１１４の他の入力が、パワーオンリセ
ット許可信号（power on reset enable signal）ＶＴＲ
ＰＯＲＥＮを受ける。この信号ＶＴＲＰＯＲＥＮは、Ｒ
ＴＣ２６により供給されかつ電池バックアップＶＢＡＴ
電源により維持される、使用者がプログラムした制御ビ
ットに一致する。ＶＴＲ電源が付勢されているときに使
用者がフリップフロップ１１０をセットすることを望む
場合には、この制御ビットは論理高レベルにセットされ
る。ＬＯＷＶ信号はまた、ライン１４０を介してＮＯＲ
ゲート１１８、１２０の入力に供給され、ＶＴＲ電源が
ターンオフされているときに、ライン１５４の信号Ｓ１
およびライン１５６の信号Ｓ２がフリップフロップ１１
０に供給されることを防止する。信号Ｓ１、Ｓ２は、Ｖ
ＴＲ電源により給電される論理回路に発生される電力管
理信号を表す。ＬＯＷＶ信号はまた、ＮＯＲゲート１２
６の入力に供給され、ＶＴＲ電源がターンオフされてい
る間にフリップフロップ１１０の出力がオープンドレイ
ンデバイス１３０に供給されることを防止する。
力信号ＬＯＷＶを与え、該出力信号ＬＯＷＶは、ＶＴＲ
電源の電圧がＶＢＡＴ電源の電圧に等しいか、これより
大きい場合には論理低レベルにあり、そうでない場合に
は論理高レベルにある。信号ＬＯＷＶは、バッファ１４
２を介して、ＮＯＲゲート１１２の１つの入力に供給さ
れる。ＮＯＲゲート１１２の他の入力は、インバータ１
４４および遅延ライン１４６を介して、ＬＯＷＶ信号の
変換／遅延バージョンを受ける。遅延ライン１４６は多
数の別個の遅延要素１４８を有し、かつこの実施形態で
は、約４０ナノ秒の全遅延を与える。ＮＯＲゲート１１
２の出力は、ＬＯＷＶ信号が論理高レベルから論理低レ
ベルに遷移するときに生じる論理高レベルパルスをもつ
リセットパルス信号でのＶＴＲ電源であり、このこと
は、ＶＴＲ電源の電圧がＶＢＡＴ電源の電圧より高く上
昇したことを表示する。パルス幅は、遅延ライン１４６
により与えられる遅延の大きさにより決定される。パル
ス信号がＡＮＤゲート１１４の入力の１つに供給され
る。ＡＮＤゲート１１４の他の入力が、パワーオンリセ
ット許可信号（power on reset enable signal）ＶＴＲ
ＰＯＲＥＮを受ける。この信号ＶＴＲＰＯＲＥＮは、Ｒ
ＴＣ２６により供給されかつ電池バックアップＶＢＡＴ
電源により維持される、使用者がプログラムした制御ビ
ットに一致する。ＶＴＲ電源が付勢されているときに使
用者がフリップフロップ１１０をセットすることを望む
場合には、この制御ビットは論理高レベルにセットされ
る。ＬＯＷＶ信号はまた、ライン１４０を介してＮＯＲ
ゲート１１８、１２０の入力に供給され、ＶＴＲ電源が
ターンオフされているときに、ライン１５４の信号Ｓ１
およびライン１５６の信号Ｓ２がフリップフロップ１１
０に供給されることを防止する。信号Ｓ１、Ｓ２は、Ｖ
ＴＲ電源により給電される論理回路に発生される電力管
理信号を表す。ＬＯＷＶ信号はまた、ＮＯＲゲート１２
６の入力に供給され、ＶＴＲ電源がターンオフされてい
る間にフリップフロップ１１０の出力がオープンドレイ
ンデバイス１３０に供給されることを防止する。
【００２３】信号ＬＯＷＶは、これらの信号（これらの
信号によって、ＶＴＲ電源が存在しないときに論理完全
性が喪失される）がフリップフロップ１１０の入力に供
給されることを防止するのに使用される。信号ＬＯＷＶ
は、ＶＴＲ電源が付勢されていないときに、電池により
維持される論理回路により供給される信号のみがフリッ
プフロップ１１０の入力に供給されるようにする。この
例示実施形態における、電池により維持される論理回路
は、図２において星（＊）により示されており、ライン
１５０のパワーオンリセット許可信号ＶＴＲＰＯＲＥＮ
と、ライン１５２の使用者がプログラムしたアラーム信
号（ＡＬＡＲＭ）と、ライン１５８の電池パワーオンリ
セット信号（ＢＡＴＰＯＲ）とからなる。ＶＴＲ＿ＢＡ
Ｔ出力の上記切換えに関連するＬＯＷＶ信号の使用によ
り、電力管理フリップフロップ１１０に記憶される最終
論理状態がＶＴＲ電源の電圧が存在しないときのＶＢＡ
Ｔ電源の電圧により維持されることが確保される。
信号によって、ＶＴＲ電源が存在しないときに論理完全
性が喪失される）がフリップフロップ１１０の入力に供
給されることを防止するのに使用される。信号ＬＯＷＶ
は、ＶＴＲ電源が付勢されていないときに、電池により
維持される論理回路により供給される信号のみがフリッ
プフロップ１１０の入力に供給されるようにする。この
例示実施形態における、電池により維持される論理回路
は、図２において星（＊）により示されており、ライン
１５０のパワーオンリセット許可信号ＶＴＲＰＯＲＥＮ
と、ライン１５２の使用者がプログラムしたアラーム信
号（ＡＬＡＲＭ）と、ライン１５８の電池パワーオンリ
セット信号（ＢＡＴＰＯＲ）とからなる。ＶＴＲ＿ＢＡ
Ｔ出力の上記切換えに関連するＬＯＷＶ信号の使用によ
り、電力管理フリップフロップ１１０に記憶される最終
論理状態がＶＴＲ電源の電圧が存在しないときのＶＢＡ
Ｔ電源の電圧により維持されることが確保される。
【００２４】ＡＬＡＲＭ信号の作動について、以下によ
り詳細に説明する。前述のように、パーソナルコンピュ
ータまたは他の電子処理システムは、使用者が入力する
情報により特定される将来の或る時点で、自動的にウェ
ークアップするか、ターンオンするようにプログラムす
ることができる。この実施形態では、信号ＡＬＡＲＭ
は、特定時点に到達したときに、図１のＲＴＣ２６によ
り発生される。主システムのＶＣＣ電源は、論理低レベ
ルから論理高レベルへのＡＬＡＲＭ信号の遷移により表
示されるウェークアップ事象に応答してターンオンされ
る。通常の作動状態では、ＶＴＲ電源はスリープモード
中にアクティブ状態に維持され、ＡＬＡＲＭ信号により
表示されるウェークアップ事象が特定されたものとして
生じる。しかしながら、電力制御回路１００の電源切換
え機能に関連するＬＯＷＶ信号の上記ブロッキング効果
がなければ、電力ラインの故障または他の除勢によるＶ
ＴＲ電源の喪失がウェークアップ事象を無効にしてしま
う。電力管理回路３０は、ＶＢＡＴ電源の電圧を、ＡＬ
ＡＲＭ信号経路のＮＯＲゲート１１６およびフリップフ
ロップ１１０に供給し、ＡＬＡＲＭ信号が、ＮＯＲゲー
ト１１６を介してフリップフロップ１１０のセット入力
に供給されるようにする。かくしてＡＬＡＲＭ信号は、
ＶＴＲ電源の電圧が存在しないときに、フリップフロッ
プ１１０を論理高状態にセットする。フリップフロップ
１１０のこの状態はライン電力が復活するまで維持さ
れ、この時点で、ライン１３４の信号ＮＰＷＲＯＮが低
に駆動され、これにより主システムの電源ＶＣＣが付勢
される。
り詳細に説明する。前述のように、パーソナルコンピュ
ータまたは他の電子処理システムは、使用者が入力する
情報により特定される将来の或る時点で、自動的にウェ
ークアップするか、ターンオンするようにプログラムす
ることができる。この実施形態では、信号ＡＬＡＲＭ
は、特定時点に到達したときに、図１のＲＴＣ２６によ
り発生される。主システムのＶＣＣ電源は、論理低レベ
ルから論理高レベルへのＡＬＡＲＭ信号の遷移により表
示されるウェークアップ事象に応答してターンオンされ
る。通常の作動状態では、ＶＴＲ電源はスリープモード
中にアクティブ状態に維持され、ＡＬＡＲＭ信号により
表示されるウェークアップ事象が特定されたものとして
生じる。しかしながら、電力制御回路１００の電源切換
え機能に関連するＬＯＷＶ信号の上記ブロッキング効果
がなければ、電力ラインの故障または他の除勢によるＶ
ＴＲ電源の喪失がウェークアップ事象を無効にしてしま
う。電力管理回路３０は、ＶＢＡＴ電源の電圧を、ＡＬ
ＡＲＭ信号経路のＮＯＲゲート１１６およびフリップフ
ロップ１１０に供給し、ＡＬＡＲＭ信号が、ＮＯＲゲー
ト１１６を介してフリップフロップ１１０のセット入力
に供給されるようにする。かくしてＡＬＡＲＭ信号は、
ＶＴＲ電源の電圧が存在しないときに、フリップフロッ
プ１１０を論理高状態にセットする。フリップフロップ
１１０のこの状態はライン電力が復活するまで維持さ
れ、この時点で、ライン１３４の信号ＮＰＷＲＯＮが低
に駆動され、これにより主システムの電源ＶＣＣが付勢
される。
【００２５】ＶＴＲ電源の電圧が存在しない場合、信号
ＶＴＲＰＯＲＥＮおよびＢＡＴＰＯＲの論理完全性も維
持される。信号ＶＴＲＰＯＲＥＮは、ゲート１１４、１
１６（これらの両ゲートは、ライン１０６を介して電力
制御回路１００のＶＴＲ＿ＢＡＴ出力により給電され
る）を介して、フリップフロップ１１０のセット入力に
供給される。前述のように、ＶＴＲＰＯＲＥＮ信号はＲ
ＴＣ２６の制御ビットにより供給され、かつ上記ＶＴＲ
電源によりＮＯＲゲート１１２のリセットパルスでフリ
ップフロップ１１０のセッティングができるようにし、
これにより主システムのＶＣＣ電源のターンオンを可能
にする。信号ＢＡＴＰＯＲは、ゲート１２２、１２４
（これらの両ゲートは、電力制御回路１００のＶＴＲ＿
ＢＡＴ出力により給電される）を介して、フリップフロ
ップ１１０のリセット入力に供給される。ＢＡＴＰＯＲ
信号はＲＴＣ２６内の回路により供給されるパルス信号
であり、電池電圧が除去され次に再供給されると、フリ
ップフロップ１１０をリセットする機能を有する。本発
明によれば、ライン電力が故障した場合またはＶＴＲ電
源の除勢を生じさせる他の場合に、ＶＴＲＰＯＲＥＮお
よびＢＡＴＰＯＲ信号の論理経路の完全性が維持され
る。
ＶＴＲＰＯＲＥＮおよびＢＡＴＰＯＲの論理完全性も維
持される。信号ＶＴＲＰＯＲＥＮは、ゲート１１４、１
１６（これらの両ゲートは、ライン１０６を介して電力
制御回路１００のＶＴＲ＿ＢＡＴ出力により給電され
る）を介して、フリップフロップ１１０のセット入力に
供給される。前述のように、ＶＴＲＰＯＲＥＮ信号はＲ
ＴＣ２６の制御ビットにより供給され、かつ上記ＶＴＲ
電源によりＮＯＲゲート１１２のリセットパルスでフリ
ップフロップ１１０のセッティングができるようにし、
これにより主システムのＶＣＣ電源のターンオンを可能
にする。信号ＢＡＴＰＯＲは、ゲート１２２、１２４
（これらの両ゲートは、電力制御回路１００のＶＴＲ＿
ＢＡＴ出力により給電される）を介して、フリップフロ
ップ１１０のリセット入力に供給される。ＢＡＴＰＯＲ
信号はＲＴＣ２６内の回路により供給されるパルス信号
であり、電池電圧が除去され次に再供給されると、フリ
ップフロップ１１０をリセットする機能を有する。本発
明によれば、ライン電力が故障した場合またはＶＴＲ電
源の除勢を生じさせる他の場合に、ＶＴＲＰＯＲＥＮお
よびＢＡＴＰＯＲ信号の論理経路の完全性が維持され
る。
【００２６】図３は図２の電力制御回路１００の概略図
である。制御回路１００は、入力としてＶＴＲおよびＶ
ＢＡＴ電源の電圧を受ける。また、回路１００は、ＶＳ
Ｓ入力（該入力は、一般に接地電位を表す）を受ける。
Ｎチャンネル電界効果トランジスタ（ＦＥＴ）Ｍ１、Ｍ
２は、ＶＢＡＴ電源の電圧を比較器１６０の非変換入力
に供給するソースフォロワ回路を形成する。Ｎチャンネ
ルＦＥＴ（Ｍ３、Ｍ４）は、ＶＢＡＴ電源の電圧を比較
器１６０の変換入力に供給するソースフォロワ回路を形
成する。ＦＥＴ（Ｍ１、Ｍ３）の各々は、約２５μｍの
チャンネル幅および約１μｍのチャンネル長さをもつよ
うに構成でき、一方、ＦＥＴ（Ｍ２、Ｍ４）の各々は約
2.5 μｍの幅および約１μｍの長さをもつように構成で
きる。ＰチャンネルＦＥＴ（Ｍ５）およびＮチャンネル
ＦＥＴ（Ｍ６）は、比較器１６０にバイアス信号を供給
する。他の実施形態では、このバイアスは、比較器１６
０の内部の回路を用いて形成することもできる。Ｍ５
は、約２μｍの幅および約10.4μｍの長さをもつように
構成でき、かつＭ６は約10.5μｍの幅および約１μｍの
長さをもつように構成できる。ＮチャンネルＦＥＴ（Ｍ
７）は、比較器１６０の非変換入力と接地電位ＶＳＳと
の間に接続されておりかつ比較器入力に印加されるＶＴ
Ｒ電源の電圧を濾過する。Ｍ７は約26.7μｍの幅および
約10.7μｍの長さを有し、これにより約１ピコファラッ
ドのキャパシタンスをもつように構成できる。
である。制御回路１００は、入力としてＶＴＲおよびＶ
ＢＡＴ電源の電圧を受ける。また、回路１００は、ＶＳ
Ｓ入力（該入力は、一般に接地電位を表す）を受ける。
Ｎチャンネル電界効果トランジスタ（ＦＥＴ）Ｍ１、Ｍ
２は、ＶＢＡＴ電源の電圧を比較器１６０の非変換入力
に供給するソースフォロワ回路を形成する。Ｎチャンネ
ルＦＥＴ（Ｍ３、Ｍ４）は、ＶＢＡＴ電源の電圧を比較
器１６０の変換入力に供給するソースフォロワ回路を形
成する。ＦＥＴ（Ｍ１、Ｍ３）の各々は、約２５μｍの
チャンネル幅および約１μｍのチャンネル長さをもつよ
うに構成でき、一方、ＦＥＴ（Ｍ２、Ｍ４）の各々は約
2.5 μｍの幅および約１μｍの長さをもつように構成で
きる。ＰチャンネルＦＥＴ（Ｍ５）およびＮチャンネル
ＦＥＴ（Ｍ６）は、比較器１６０にバイアス信号を供給
する。他の実施形態では、このバイアスは、比較器１６
０の内部の回路を用いて形成することもできる。Ｍ５
は、約２μｍの幅および約10.4μｍの長さをもつように
構成でき、かつＭ６は約10.5μｍの幅および約１μｍの
長さをもつように構成できる。ＮチャンネルＦＥＴ（Ｍ
７）は、比較器１６０の非変換入力と接地電位ＶＳＳと
の間に接続されておりかつ比較器入力に印加されるＶＴ
Ｒ電源の電圧を濾過する。Ｍ７は約26.7μｍの幅および
約10.7μｍの長さを有し、これにより約１ピコファラッ
ドのキャパシタンスをもつように構成できる。
【００２７】比較器１６０は、この実施形態では、ＶＴ
Ｒ電源およびＶＢＡＴ電源の電圧と、ＶＴＲ電源の電圧
がＶＢＡＴ電源の電圧の約１０ミリボルト以内に低下す
るときのその出力遷移（output transitions) との上記
比較を行なう。比較器１６０の出力はインバータ１６２
に供給される。インバータ１６２の出力は、他のインバ
ータ１６４の入力およびＮＡＮＤゲート１６６の１つの
入力に供給される。ＮＡＮＤゲート１６６の出力は、回
路１００の出力に前述のＬＯＷＶ信号を供給するインバ
ータ１７０に供給する。インバータ１６４の出力はＮＡ
ＮＤゲート１６８の１つの入力に供給され、ＮＡＮＤゲ
ート１６８の出力はインバータ１７２に供給される。Ｎ
ＡＮＤゲート１６６、１６８は相互接続されていて、Ｌ
ＯＷＶ信号の最終状態の記憶機能を与える。インバータ
１７２は、回路１００の出力に、ＬＯＷＶ信号の補完信
号である信号ＨＩＶを供給する。全てのゲート１６２、
１６４、１６６、１６８、１７０、１７２は、回路１０
０のＶＴＲ＿ＢＡＴ出力により給電される。Ｎチャンネ
ルＦＥＴ（Ｍ８）はＶＴＲ＿ＢＡＴ出力と接地電位ＶＳ
Ｓとの間で接続されており、出力濾過を行なう。Ｎチャ
ンネルＦＥＴ（Ｍ８）は、約３９６μｍの幅および約2
1.3μｍの長さを有し、これにより約２０ピコファラッ
ドのキャパシタンスをもつように構成できる。
Ｒ電源およびＶＢＡＴ電源の電圧と、ＶＴＲ電源の電圧
がＶＢＡＴ電源の電圧の約１０ミリボルト以内に低下す
るときのその出力遷移（output transitions) との上記
比較を行なう。比較器１６０の出力はインバータ１６２
に供給される。インバータ１６２の出力は、他のインバ
ータ１６４の入力およびＮＡＮＤゲート１６６の１つの
入力に供給される。ＮＡＮＤゲート１６６の出力は、回
路１００の出力に前述のＬＯＷＶ信号を供給するインバ
ータ１７０に供給する。インバータ１６４の出力はＮＡ
ＮＤゲート１６８の１つの入力に供給され、ＮＡＮＤゲ
ート１６８の出力はインバータ１７２に供給される。Ｎ
ＡＮＤゲート１６６、１６８は相互接続されていて、Ｌ
ＯＷＶ信号の最終状態の記憶機能を与える。インバータ
１７２は、回路１００の出力に、ＬＯＷＶ信号の補完信
号である信号ＨＩＶを供給する。全てのゲート１６２、
１６４、１６６、１６８、１７０、１７２は、回路１０
０のＶＴＲ＿ＢＡＴ出力により給電される。Ｎチャンネ
ルＦＥＴ（Ｍ８）はＶＴＲ＿ＢＡＴ出力と接地電位ＶＳ
Ｓとの間で接続されており、出力濾過を行なう。Ｎチャ
ンネルＦＥＴ（Ｍ８）は、約３９６μｍの幅および約2
1.3μｍの長さを有し、これにより約２０ピコファラッ
ドのキャパシタンスをもつように構成できる。
【００２８】インバータ１７０の出力でのＬＯＷＶ信号
は、ＰチャンネルＦＥＴ（Ｍ９、Ｍ１１）のゲートに供
給され、一方、インバータ１７２の出力でのＨＩＶ信号
はＰチャンネルＦＥＴ（Ｍ１０、Ｍ１２）のゲートに供
給される。ＶＴＲ電源はＰチャンネルＦＥＴ（Ｍ９、Ｍ
１１）のソースに接続され、一方、ＶＢＡＴ電源はＰチ
ャンネルＦＥＴ（Ｍ１０、Ｍ１２）のソースに接続され
ている。ＰチャンネルＦＥＴ（Ｍ９、Ｍ１０）のドレイ
ンは両方共出力ＶＴＲ＿ＢＡＴに接続され、かつＬＯＷ
Ｖ信号およびＨＩＶ信号に関連して、ＶＴＲ＿ＢＡＴ出
力をＶＴＲ電源またはＶＢＡＴ電源のいずれかに切り換
える。ＰチャンネルＦＥＴ（Ｍ９、Ｍ１１）の各々は、
約２５０μｍの幅および約１μｍの長さをもつように構
成できる。ＰチャンネルＦＥＴ（Ｍ１１、Ｍ１２）のド
レインは、両方共、ウェル（この中にトランジスタＭ
９、Ｍ１０、Ｍ１１、Ｍ１２が形成されている）に接続
されており、トランジスタＭ１１、Ｍ１２が、ＬＯＷＶ
信号およびＨＩＶ信号の状態に従って、ウェルを、ＶＴ
Ｒ電源の電圧またはＶＢＡＴ電源の電圧に維持するよう
に機能させる。トランジスタＭ１１、Ｍ１２は、約８μ
ｍの幅および約１μｍの長さをもつように構成できる。
は、ＰチャンネルＦＥＴ（Ｍ９、Ｍ１１）のゲートに供
給され、一方、インバータ１７２の出力でのＨＩＶ信号
はＰチャンネルＦＥＴ（Ｍ１０、Ｍ１２）のゲートに供
給される。ＶＴＲ電源はＰチャンネルＦＥＴ（Ｍ９、Ｍ
１１）のソースに接続され、一方、ＶＢＡＴ電源はＰチ
ャンネルＦＥＴ（Ｍ１０、Ｍ１２）のソースに接続され
ている。ＰチャンネルＦＥＴ（Ｍ９、Ｍ１０）のドレイ
ンは両方共出力ＶＴＲ＿ＢＡＴに接続され、かつＬＯＷ
Ｖ信号およびＨＩＶ信号に関連して、ＶＴＲ＿ＢＡＴ出
力をＶＴＲ電源またはＶＢＡＴ電源のいずれかに切り換
える。ＰチャンネルＦＥＴ（Ｍ９、Ｍ１１）の各々は、
約２５０μｍの幅および約１μｍの長さをもつように構
成できる。ＰチャンネルＦＥＴ（Ｍ１１、Ｍ１２）のド
レインは、両方共、ウェル（この中にトランジスタＭ
９、Ｍ１０、Ｍ１１、Ｍ１２が形成されている）に接続
されており、トランジスタＭ１１、Ｍ１２が、ＬＯＷＶ
信号およびＨＩＶ信号の状態に従って、ウェルを、ＶＴ
Ｒ電源の電圧またはＶＢＡＴ電源の電圧に維持するよう
に機能させる。トランジスタＭ１１、Ｍ１２は、約８μ
ｍの幅および約１μｍの長さをもつように構成できる。
【００２９】回路１００はまた、ＬＯＷＶ信号が低から
高に遷移するときに、トランジスタＭ１のゲートの電圧
を低下させるべく機能するＰチャンネルＦＥＴ（Ｍ１
３、Ｍ１４）を有している。ＬＯＷＶ信号を補完する信
号ＨＩＶは、トランジスタＭ１４のゲートに供給され
る。トランジスタＭ１４のソースがトランジスタＭ１の
ゲートに接続され、トランジスタＭ１４のドレインが接
地電位ＶＳＳに接続されている。トランジスタＭ１３の
ゲートが接地電位ＶＳＳに接続され、トランジスタＭ１
３のソースがＶＴＲ電源に接続され、かつトランジスタ
Ｍ１３のドレインがトランジスタＭ１のゲートに接続さ
れている。ＬＯＷＶ信号が低から高に遷移するとき、Ｈ
ＩＶ信号は高から低に遷移し、トランジスタＭ１４、Ｍ
１３をターンオンする。この場合、トランジスタＭ１３
およびＭ１４はＶＴＲ電源とトランジスタＭ１のゲート
との間の分圧器として機能する。この実施形態では、Ｍ
１３−Ｍ１４分圧器が、トランジスタＭ１のゲートの電
圧を約５０ミリボルトだけ迅速に低下させる。Ｍ１−Ｍ
２ソースフォロワにより比較器１６０の入力に供給され
る電圧も低下され、これによりＶＴＲ電源ラインに存在
することがあるノイズを大幅に除去できる。従って、Ｍ
１３−Ｍ１４分圧器の切換えにより、ＶＴＲ電源の電圧
とＶＢＡＴ電源の電圧とが接近するときに比較器１６０
の出力が、ノイズにより不適正に変化する状態にならな
いように防止される。トランジスタＭ１３は約４μｍの
幅および約1.2 μｍの長さを有し、トランジスタＭ１４
は約４μｍの幅および約１０μｍの長さを有するように
構成できる。これらのデバイスおよび他のデバイスの上
記寸法は例示に過ぎず、当業者には他の多くの構成が明
らかであろう。
高に遷移するときに、トランジスタＭ１のゲートの電圧
を低下させるべく機能するＰチャンネルＦＥＴ（Ｍ１
３、Ｍ１４）を有している。ＬＯＷＶ信号を補完する信
号ＨＩＶは、トランジスタＭ１４のゲートに供給され
る。トランジスタＭ１４のソースがトランジスタＭ１の
ゲートに接続され、トランジスタＭ１４のドレインが接
地電位ＶＳＳに接続されている。トランジスタＭ１３の
ゲートが接地電位ＶＳＳに接続され、トランジスタＭ１
３のソースがＶＴＲ電源に接続され、かつトランジスタ
Ｍ１３のドレインがトランジスタＭ１のゲートに接続さ
れている。ＬＯＷＶ信号が低から高に遷移するとき、Ｈ
ＩＶ信号は高から低に遷移し、トランジスタＭ１４、Ｍ
１３をターンオンする。この場合、トランジスタＭ１３
およびＭ１４はＶＴＲ電源とトランジスタＭ１のゲート
との間の分圧器として機能する。この実施形態では、Ｍ
１３−Ｍ１４分圧器が、トランジスタＭ１のゲートの電
圧を約５０ミリボルトだけ迅速に低下させる。Ｍ１−Ｍ
２ソースフォロワにより比較器１６０の入力に供給され
る電圧も低下され、これによりＶＴＲ電源ラインに存在
することがあるノイズを大幅に除去できる。従って、Ｍ
１３−Ｍ１４分圧器の切換えにより、ＶＴＲ電源の電圧
とＶＢＡＴ電源の電圧とが接近するときに比較器１６０
の出力が、ノイズにより不適正に変化する状態にならな
いように防止される。トランジスタＭ１３は約４μｍの
幅および約1.2 μｍの長さを有し、トランジスタＭ１４
は約４μｍの幅および約１０μｍの長さを有するように
構成できる。これらのデバイスおよび他のデバイスの上
記寸法は例示に過ぎず、当業者には他の多くの構成が明
らかであろう。
【００３０】本発明による電力管理回路には、上記機能
以外の電力管理機能を付与できる。本発明に関連して使
用するのに適した多数の例示電力管理機能が、「コンピ
ュータシステムにおける電力管理事象を発生させる方法
および装置（Process and Apparatus for Generating P
ower Management Events in a Computer System)」とい
う名称に係るJeffrey C. Dunnihoo の米国特許出願第０
８／５４１，６４２号、および「埋込形マイクロプロセ
ッサを備えた多機能コントローラの電力管理方法および
装置（Method and Apparatus for Power Management in
a Multifunction Controller with an Embedded Micro
processor)」という名称に係るKennethG. Smalley and
Lan F. Harrisの米国特許出願（これらの両米国特許出
願は本件出願人に譲渡されており、本願に援用する）に
記載されている。
以外の電力管理機能を付与できる。本発明に関連して使
用するのに適した多数の例示電力管理機能が、「コンピ
ュータシステムにおける電力管理事象を発生させる方法
および装置（Process and Apparatus for Generating P
ower Management Events in a Computer System)」とい
う名称に係るJeffrey C. Dunnihoo の米国特許出願第０
８／５４１，６４２号、および「埋込形マイクロプロセ
ッサを備えた多機能コントローラの電力管理方法および
装置（Method and Apparatus for Power Management in
a Multifunction Controller with an Embedded Micro
processor)」という名称に係るKennethG. Smalley and
Lan F. Harrisの米国特許出願（これらの両米国特許出
願は本件出願人に譲渡されており、本願に援用する）に
記載されている。
【００３１】以上の開示は本発明の単なる例示であると
理解すべきである。当業者には、特許請求の範囲内での
種々の変更は明らかであろう。
理解すべきである。当業者には、特許請求の範囲内での
種々の変更は明らかであろう。
【００３２】
【発明の効果】以上説明したように、給電喪失時に論理
完全性保護を与えることができかつ多機能コントローラ
並びに他の多くのデバイスでの使用に適した電力管理技
術を提供することができる。
完全性保護を与えることができかつ多機能コントローラ
並びに他の多くのデバイスでの使用に適した電力管理技
術を提供することができる。
【図１】本発明の例示実施形態に従って電力管理機能を
与える電力管理回路を備えた多機能コントローラおよび
外部ホスト中央処理装置（ＣＰＵ）を有するシステムを
例示するブロック図である。
与える電力管理回路を備えた多機能コントローラおよび
外部ホスト中央処理装置（ＣＰＵ）を有するシステムを
例示するブロック図である。
【図２】図１のシステムに使用するのに適した本発明に
よる電力管理回路の実施形態を例示するブロック図であ
る。
よる電力管理回路の実施形態を例示するブロック図であ
る。
【図３】図２の電力管理回路に使用するのに適した制御
回路を例示する概略図である。
回路を例示する概略図である。
１０ 多機能コントローラ １２ ホストインターフェース １４ ホスト中央処理装置（ＣＰＵ） １８ 制御レジスタ ２０ 埋込形マイクロプロセッサ ２２ 構成レジスタ ２４ メールボックスレジスタ ２６ リアルタイムクロック（ＲＴＣ）回路 ３０ 電力管理回路
Claims (20)
- 【請求項１】１次電源、トリクル電源および電池バック
アップ電源を備えた電子システムの電源を切り換える電
源切換え方法において、 トリクル電源の電圧をモニタリングするステップと、 トリクル電源の電圧がバックアップ電源の電圧から所定
の大きさだけ低下した場合に、電力管理回路の第１群の
論理ゲートの電源入力を、トリクル電源から電池バック
アップ電源に切り換えるステップと、を有し、 前記第１群の論理ゲートが、１次電源のターンオン状態
またはターンオフ状態を決定する信号を処理することを
特徴とする電源切換え方法。 - 【請求項２】前記トリクル電源の電圧がバックアップ電
源の電圧から所定の大きさだけ低下した場合に、ブロッ
キング信号を発生させるステップと、 ブロッキング信号を、論理完全性のためのトリクル電源
に基づく信号を処理する第２群の論理ゲートの信号入力
に供給するステップと、 を更に有することを特徴とする請求項１に記載の電源切
換え方法。 - 【請求項３】前記第１群および第２群の論理ゲートが、
共通の少なくとも１つのゲートを備えていることを特徴
とする請求項２に記載の電源切換え方法。 - 【請求項４】前記電源入力を切り換えるステップが更
に、トリクル電源の電圧がバックアップ電源の電圧から
所定の大きさだけ低下したときに、１次電源がターンオ
ン状態またはターンオフ状態にあるか否かのインジケー
タを記憶する記憶要素の電源入力を切り換えるステップ
を有することを特徴とする請求項１に記載の電源切換え
方法。 - 【請求項５】前記記憶要素が、１次電源がターンオン状
態にある場合の１つの値と、１次電源がターンオフ状態
にある場合の他の値とを有する１ビットインジケータを
記憶することを特徴とする請求項４に記載の電源切換え
方法。 - 【請求項６】前記電源入力を切り換えるステップが更
に、使用者がプログラムしたアラーム信号を処理する論
理ゲートの電源入力を切り換えるステップを有すること
を特徴とする請求項１に記載の電源切換え方法。 - 【請求項７】前記電源入力を切り換えるステップが更
に、トリクル電源のパワーオンリセット信号を処理する
論理ゲートの電源入力を切り換えるステップを有するこ
とを特徴とする請求項１に記載の電源切換え方法。 - 【請求項８】前記電源入力を切り換えるステップが更
に、電池バックアップ電源のパワーオンリセット信号を
処理する論理ゲートの電源入力を切り換えるステップを
有することを特徴とする請求項１に記載の電源切換え方
法。 - 【請求項９】１次電源、トリクル電源および電池バック
アップ電源を備えた電子システムの電源を切り換える電
源切換え装置において、 前記１次電源がターンオン状態またはターンオフ状態に
あるか否かのインジケータを記憶する記憶要素と、 １次電源のターンオン状態またはターンオフ状態を決定
する信号を受けるべく接続された入力と、記憶要素の入
力に接続された出力とを備えた一群の論理ゲートと、 トリクル電源および電池バックアップ電源の出力に接続
された入力を備えた制御回路と、を備え、 該制御回路は、トリクル電源の電圧をモニタリングし、
かつトリクル電源の電圧がバックアップ電源の電圧から
所定の大きさだけ低下したときに、一群の論理ゲートの
電源入力を、トリクル電源から電池バックアップ電源に
切り換えるべく作動することを特徴とする電源切換え装
置。 - 【請求項１０】前記制御回路は更に、トリクル電源の電
圧がバックアップ電源の電圧から所定の大きさだけ低下
したときに、ブロッキング信号を発生すべく作動し、前
記ブロッキング信号が、論理完全性のためのトリクル電
源に基づく信号を処理する第２群の論理ゲートの信号入
力に供給されることを特徴とする請求項９に記載の電源
切換え装置。 - 【請求項１１】第１群および第２群の論理ゲートが、共
通の少なくとも１つのゲートを備えていることを特徴と
する請求項１０に記載の電源切換え装置。 - 【請求項１２】前記制御回路が、トリクル電源の電圧が
バックアップ電源の電圧から所定の大きさだけ低下した
ときに、記憶要素の電源入力を、トリクル電源から電池
バックアップ電源に切り換えるべく作動することを特徴
とする請求項９に記載の電源切換え装置。 - 【請求項１３】前記記憶要素が、１次電源がターンオン
状態にある場合の１つの値と、１次電源がターンオフ状
態にある場合の他の値とを有する１ビットインジケータ
を記憶することを特徴とする請求項９に記載の電源切換
え装置。 - 【請求項１４】前記制御回路が更に、使用者がプログラ
ムしたアラーム信号を処理する論理ゲートの電源入力を
切り換えるべく作動することを特徴とする請求項９に記
載の電源切換え装置。 - 【請求項１５】前記制御回路が更に、トリクル電源のパ
ワーオンリセット信号を処理する論理ゲートの電源入力
を切り換えるべく作動することを特徴とする請求項９に
記載の電源切換え装置。 - 【請求項１６】前記制御回路が更に、電池バックアップ
電源のパワーオンリセット信号を処理する論理ゲートの
電源入力を切り換えるべく作動することを特徴とする請
求項９に記載の電源切換え装置。 - 【請求項１７】１次電源、トリクル電源および電池バッ
クアップ電源を備えた電子システムの電源を切り換える
電源切換え装置において、 前記１次電源がターンオン状態またはターンオフ状態に
あるか否かのインジケータを記憶する記憶要素と、 トリクル電源および電池バックアップ電源の出力に接続
された入力、トリクル電源の電圧がターンオフされてい
るか否かを表示する第１信号に対応する第１出力、およ
び、トリクル電源がターンオンされている場合にはトリ
クル電源に対応しかつトリクル電源がターンオフされて
いる場合には電池バックアップ電源に対応する第２出力
を備えた制御回路と、を有し、 該制御回路の第１出力は、記憶要素に記憶すべき表示を
供給すべく作動する論理ゲートの許可入力に接続され、
第２出力は記憶要素の電源入力に接続されていることを
特徴とする電源切換え装置。 - 【請求項１８】前記制御回路は更に、トリクル電源に接
続された第１入力および電池バックアップ電源に接続さ
れた第２入力とを備えた比較器と、 該比較器の第１入力と回路電位との間に接続された切換
え可能な分圧器と、を有し、 該分圧器は、分割電圧を、制御回路の第１出力での第１
信号の遷移に応答して比較器の第１入力に供給される電
圧に加えるべく作動することを特徴とする請求項１７に
記載の電源切換え装置。 - 【請求項１９】前記切換え可能な分圧器は、制御回路の
第１出力に接続されたゲートを備えた少なくとも１つの
電界効果トランジスタを有していることを特徴とする請
求項１８に記載の電源切換え装置。 - 【請求項２０】前記制御回路は更に、トリクル電源に接
続された第１入力および電池バックアップ電源に接続さ
れた第２入力とを備えた比較器と、 該比較器の出力と制御回路の第１出力との間に接続され
た一群の論理ゲートと、を有し、 該一群の論理ゲートの少なくともサブセットが、制御回
路の第２出力に接続された電源入力を備えていることを
特徴とする請求項１７に記載の電源切換え装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/685,376 US5790873A (en) | 1996-07-23 | 1996-07-23 | Method and apparatus for power supply switching with logic integrity protection |
| US08/685,376 | 1996-07-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10117449A true JPH10117449A (ja) | 1998-05-06 |
| JP3950200B2 JP3950200B2 (ja) | 2007-07-25 |
Family
ID=24751941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19761397A Expired - Fee Related JP3950200B2 (ja) | 1996-07-23 | 1997-07-23 | 電源切換え方法および装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5790873A (ja) |
| JP (1) | JP3950200B2 (ja) |
| CA (1) | CA2210024C (ja) |
| GB (1) | GB2315618B (ja) |
| IE (1) | IE970503A1 (ja) |
| TW (1) | TW339424B (ja) |
Families Citing this family (36)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6058443A (en) * | 1997-02-18 | 2000-05-02 | Advanced Micro Devices, Inc. | System for partitioning PC chipset functions into logic and port integrated circuits |
| US6125449A (en) * | 1997-06-30 | 2000-09-26 | Compaq Computer Corporation | Controlling power states of a computer |
| JPH11119869A (ja) * | 1997-10-17 | 1999-04-30 | Nec Corp | メモリ及びカレンダのバックアップ方法とその回路 |
| US6308278B1 (en) * | 1997-12-29 | 2001-10-23 | Intel Corporation | Supplying standby voltage to memory and wakeup circuitry to wake a computer from a low power mode |
| US6134666A (en) * | 1998-03-12 | 2000-10-17 | Cisco Technology, Inc. | Power supervisor for electronic modular system |
| JP3676077B2 (ja) * | 1998-03-31 | 2005-07-27 | 株式会社リコー | インターフェイス装置 |
| US7256684B1 (en) * | 1999-09-27 | 2007-08-14 | Cisco Technology, Inc. | Method and apparatus for remote powering of device connected to network |
| US6541878B1 (en) | 2000-07-19 | 2003-04-01 | Cisco Technology, Inc. | Integrated RJ-45 magnetics with phantom power provision |
| US6799278B2 (en) | 2000-12-21 | 2004-09-28 | Dell Products, L.P. | System and method for processing power management signals in a peer bus architecture |
| US7489362B2 (en) | 2003-03-04 | 2009-02-10 | Broadcom Corporation | Television functionality on a chip |
| US7263627B2 (en) * | 2003-08-15 | 2007-08-28 | Broadcom Corporation | System and method having strapping with override functions |
| US7629958B1 (en) * | 2003-07-03 | 2009-12-08 | Logitech Europe S.A. | Wireless input devices for computer system |
| US20050044449A1 (en) * | 2003-08-19 | 2005-02-24 | Dunstan Robert A. | Power button and device wake event processing methods in the absence of AC power |
| US20050104853A1 (en) * | 2003-11-13 | 2005-05-19 | Chatree Sitalasai | Mechanical motion sensor and low-power trigger circuit |
| US7231533B2 (en) * | 2003-12-23 | 2007-06-12 | Microchip Technology Incorporated | Wake-up reset circuit draws no current when a control signal indicates sleep mode for a digital device |
| US7620846B2 (en) * | 2004-10-07 | 2009-11-17 | Cisco Technology, Inc. | Redundant power and data over a wired data telecommunications network |
| US8300666B2 (en) | 2004-10-07 | 2012-10-30 | Cisco Technology, Inc. | Inline power-based common mode communications in a wired data telecommunications network |
| US7823026B2 (en) * | 2004-10-07 | 2010-10-26 | Cisco Technology, Inc. | Automatic system for power and data redundancy in a wired data telecommunications network |
| US7457252B2 (en) * | 2004-11-03 | 2008-11-25 | Cisco Technology, Inc. | Current imbalance compensation for magnetics in a wired data telecommunications network |
| US7903809B2 (en) * | 2004-11-05 | 2011-03-08 | Cisco Technology, Inc. | Power management for serial-powered device connections |
| US7849351B2 (en) * | 2004-10-07 | 2010-12-07 | Cisco Technology, Inc. | Power and data redundancy in a single wiring closet |
| US7793137B2 (en) * | 2004-10-07 | 2010-09-07 | Cisco Technology, Inc. | Redundant power and data in a wired data telecommunincations network |
| US7363525B2 (en) * | 2004-10-07 | 2008-04-22 | Cisco Technology, Inc. | Bidirectional inline power port |
| US7603570B2 (en) | 2004-05-13 | 2009-10-13 | Cisco Technology, Inc. | Power delivery over ethernet cables |
| US8074084B2 (en) | 2004-11-03 | 2011-12-06 | Cisco Technology, Inc. | Powered device classification in a wired data telecommunications network |
| US8259562B2 (en) * | 2004-10-07 | 2012-09-04 | Cisco Technology, Inc. | Wiring closet redundancy |
| KR100609498B1 (ko) * | 2004-11-10 | 2006-08-09 | 주식회사 잉카솔루션 | 대기전력 제어장치 |
| US7724650B2 (en) * | 2004-11-30 | 2010-05-25 | Cisco Technology, Inc. | Multi-station physical layer communication over TP cable |
| US8149683B2 (en) * | 2005-05-18 | 2012-04-03 | Cisco Technology, Inc. | Fail-safe inline power in a wired data telecommunications network |
| US7664136B2 (en) * | 2005-06-02 | 2010-02-16 | Cisco Technology, Inc. | Inline power for multiple devices in a wired data telecommunications network |
| US7373532B2 (en) * | 2005-07-27 | 2008-05-13 | Cisco Technology, Inc. | Inline power controller |
| CN1959595A (zh) * | 2005-11-04 | 2007-05-09 | 鸿富锦精密工业（深圳）有限公司 | 计算机系统复位电路 |
| US7565555B2 (en) * | 2005-11-23 | 2009-07-21 | Cisco Technology, Inc. | Uninterruptible power supply resource sharing for multiple power sourcing equipment network devices |
| US7921307B2 (en) * | 2007-03-27 | 2011-04-05 | Cisco Technology, Inc. | Methods and apparatus providing advanced classification for power over Ethernet |
| JP2019159863A (ja) * | 2018-03-14 | 2019-09-19 | 株式会社リコー | 電源装置、画像形成装置及び制御方法 |
| CN113541291B (zh) * | 2020-04-22 | 2023-10-20 | 成都鼎桥通信技术有限公司 | 一种具有电池切换功能的终端 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3980935A (en) * | 1974-12-16 | 1976-09-14 | Worst Bernard I | Volatile memory support system |
| US4611289A (en) * | 1983-09-29 | 1986-09-09 | Coppola Anthony F | Computer power management system |
| JPS61160124A (ja) * | 1984-12-29 | 1986-07-19 | Hitachi Ltd | メモリ給電方式 |
| WO1990006555A1 (en) * | 1988-12-09 | 1990-06-14 | Dallas Semiconductor Corporation | Auxiliary integrated circuit for microprocessor management |
| EP0670538B1 (en) * | 1989-06-23 | 1997-11-19 | Kabushiki Kaisha Toshiba | A power supply control system for a computer |
| KR930008260B1 (ko) * | 1989-09-29 | 1993-08-27 | 가부시기가이샤 도시바 | 휴대용 컴퓨터를 위한 지능 전원 시스템 |
| US5283792A (en) * | 1990-10-19 | 1994-02-01 | Benchmarq Microelectronics, Inc. | Power up/power down controller and power fail detector for processor |
| US5230074A (en) * | 1991-01-25 | 1993-07-20 | International Business Machines Corporation | Battery operated computer power management system |
| JPH05165738A (ja) * | 1991-12-16 | 1993-07-02 | Fujitsu Ltd | 半導体メモリ装置 |
| US5410713A (en) * | 1992-01-02 | 1995-04-25 | Smith Corona/Acer | Power-management system for a computer |
| US5423045A (en) * | 1992-04-15 | 1995-06-06 | International Business Machines Corporation | System for distributed power management in portable computers |
| KR100188087B1 (ko) * | 1993-04-21 | 1999-06-01 | 김광호 | 휴대용 정보처리기기의 전원공급 제어장치 및 그의 구동방법 |
| US5638540A (en) * | 1993-06-08 | 1997-06-10 | U.S. Robotics Mobile Communication Corp. | Portable computer/radio power management system |
| EP0724208A1 (en) * | 1995-01-24 | 1996-07-31 | Hewlett-Packard Company | Control of power provisioning system in a computer |
-
1996
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