JP3950200B2 - 電源切換え方法および装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、広くは、コンピュータおよび他の電子システムの電力管理機能に関する。より詳しくは、本発明は、電源切換えおよび論理完全性保護ができかつコンピュータおよび他のシステムに使用するのに非常に適した電力管理技術に関する。
【０００２】
【従来の技術】
コンピュータまたは他の電子システムでの電力消費を最小にするため、システムが長時間停止する場合には、或るコンポーネンツへの給電を遮断できるようにすることがしばしば望まれる。慣用的な電力管理回路は、キーボード、マウス、およびアクティビティのサインを出す他のシステム要素をモニタリングし、所定時間いかなるアクティビティも検出されない場合には主システムのＶＣＣ電源を遮断する。これにより、システムは、作動のスタンバイモードすなわち「スリープ」モードに置かれる。一般に、キーボード入力またはマウスクリック等のウェークアップ事象（wake-up event)に応答してシステムをスリープモードから退出させるスタンバイ論理回路に給電するための低電流スタンバイ電源またはトリクルＶＴＲ電源が設けられている。このスタンバイ論理回路は、システムが作動の「スリープ」モードにあるとき、約１０μＡ程のほぼゼロ電流で作動することが要求される。システムはまた、一般に、低電流リチウム電池バックアップ電源を有し、該バックアップ電源は、ＶＣＣ電源およびＶＴＲ電源の両方が遮断された場合でも、日付／時間情報が喪失されないように、システムの保時回路に電力を供給する。この状況は、デスクトップコンピュータではライン電源の故障または遮断の結果として生じ、ポータブルコンピュータでは１次電池電源の完全放電の結果として生じる。
【０００３】
多機能コントローラは、コンピュータおよび他のシステムの電力管理機能を与えるのに使用されている。典形的な多機能コントローラとして、フロッピディスクコントローラ、１つ以上の並列ポートコントローラおよびキーボード／マウスインターフェースコントローラ、並びに埋込形マイクロプロセッサおよびリアルタイムクロック（ＲＴＣ）等の他のコンポーネンツのような幾つかの独立コントローラがある。多機能コントローラは、良く知られた割込み処理技術に関連する独立コントローラを使用して、キーボード、マウス、およびアクティビティのサインを出す他のシステム要素のアクティビティを容易にモニタリングすることができる。埋込形マイクロプロセッサは１つ以上のコントローラの作動を指示し、一方、ＲＴＣは上記保時機能を与える。多機能コントローラの電力管理回路は、スリープモードへの進入およびスリープモードからの退出を引き起こす事象に応答するＶＣＣ電源の上記ターンオンおよびターンオフのような電源切換え機能を与えることができる。
【０００４】
慣用的な電力管理技術は、一般に、主電源およびトリクル電源の両電源が遮断されたときに、信号論理完全性（signal logic integrity) に対する充分な保護を与えない。上記のように、この状況は、電力管理回路が組み込まれているコンピュータまたは他のシステムが、ライン電源の故障または遮断等または１次電池電源の放電による１次電源を喪失したときに生じる。ＶＣＣ電源およびＶＴＲ電源の両方が遮断されたとき、リチウム電池のバックアップ電源は、ＲＴＣの保時回路を保護して日付／時間情報の喪失を防止するけれども、ＶＴＲ電源に基づいている他の論理信号の完全性は、通常、充分には保護されない。例えば、多くの多機能コントローラは、使用者が、将来の選択時点でコントローラがＶＣＣ電源をターンオンすることを指示するアラームをプログラムできるようにしている。
【０００５】
ＲＴＣは、選択時点に到達したときにアラーム信号を発生し、アラーム信号は電力管理回路に供給されかつＶＣＣ電源のターンオンを指示する。アラーム信号の信号経路の論理回路は一般にスタンバイ回路の一部であると考えられ、従ってＶＴＲ電源により給電される。しかしながら、上記事象の１つによりＶＴＲ電源が遮断されると、前にプログラムされたアラームの論理完全性が損なわれてしまう。ＶＴＲ電源が遮断すると、アラームが喪失され、従ってターンオン事象がプログラムされた通りに生じない。同様な問題は、ＶＴＲ電源により給電される論理回路を通る他の信号の場合に生じる。ＶＴＲ電源の遮断が生じたときの信号論理完全性のこの喪失は、使用者にとってかなり面倒でかつ不便なものとなる。
【０００６】
【発明が解決しようとする課題】
以上から明らかなように、給電喪失時に論理完全性保護を与えることができかつ多機能コントローラ並びに他の多くのデバイスでの使用に適した優れた電力管理技術が要望されている。
【０００７】
【課題を解決するための手段】
本発明は、コンピュータまたは他の電子システムのトリクル電源から電池バックアップ電源に切り換えることができ、同時に、常時、トリクル電源によってのみ給電される回路を用いる信号の論理完全性を保護することができる電力管理方法および装置を提供する。従って、本発明は、慣用的な電力管理回路の上記論理完全性の問題を回避する。
【０００８】
本発明の一例示実施形態は、１次電源、トリクル電源および電池バックアップ電源を備えたコンピュータまたは他のシステムに使用される電力管理回路を有している。電力管理回路は、１次電源の電流ターンオン状態またはターンオフ状態の表示を記憶する単一のＤ形フリップフロップのような記憶要素を有している。
【０００９】
フリップフロップのデータ出力は、１次電源のターンオンおよびターンオフを制御する信号を発生するオープンドレインデバイスを駆動する。電力管理回路はまた、クロックに供給される信号を処理し、通常の作動条件下でフリップフロップの入力をセットおよびリセットして１次電源のターンオン状態およびターンオフ状態を制御する一群の論理ゲートを有する。本発明の一態様によれば、電力管理回路は、ライン電源の故障等によりトリクル電源が除勢される時点を検出し、次に、フリップフロップの電源入力および或る論理ゲートを、トリクル電源から電池バックアップ電源に切り換える。これにより、トリクル電源が存在しないときにアクティブ状態を維持している信号を処理する論理ゲートに給電する。このような信号として、システム内の電池バックアップ給電形リアルタイムクロック（ＲＴＣ）により発生される、使用者がプログラムしたアラーム信号がある。
【００１０】
本発明の他の態様によれば、トリクル電源が除勢されると、電力管理回路によりブロッキング信号が発生され、該ブロッキング信号は、論理完全性のためのトリクル電源を必要とするこれらの信号がクロックに供給されることを防止すべく機能し、フリップフロップの入力をセットまたはリセットする。この方法では、論理完全性のためのトリクル電源を必要としない信号のみが、トリクル電源が除勢されている間に１次電源のターンオン状態またはターンオフ状態を制御することが許容される。従って本発明は、クロックに供給される任意の信号の論理完全性が、トリクル電源が除勢されている間にフリップフロップの入力をセットまたはリセットすることを保証する。ライン電源の故障または他のトリクル電源の除勢事象が矯正された後は、フリップフロップは、１次電源の現在の状態がどのようであるかの正確な表示を含んでいる。次に、システムは、使用者がプログラムしたＲＴＣアラームに基づいた信号のような或る論理信号がトリクル電源の一時的喪失により不意に損なわれてしまうこととは全く無関係に、通常の作動を回復できる。
【００１１】
【発明の実施の形態】
以下、多機能コントローラの一例に関連して本発明を説明する。しかしながら、本発明の電力管理技術は、他の種々の形式の電子システムおよびデバイスにも広く適用できることを理解すべきである。また、本発明は、特定形式の論理回路を使用する必要が全くないことに留意すべきである。本発明の電力管理技術を実施するのに他の種々の回路構成も適するであろう。本願で使用する用語「記憶要素」は、少なくとも１つの１ビットインジケータまたは多ビットインジケータを記憶するのに適したあらゆるデバイスを含むものである。電源出力または他の信号を切り換えることに関して使用する用語「ターンオン」および「ターンオフ」は、信号源のターンオンまたはターンオフ並びに信号源の信号出力の遮断を含むものである。用語「トリクル電源」は、システム作動のスタンバイモード、スリープモードまたは他の低電流モード中にシステム回路に電力を供給するあらゆる形式の電源を含むものである。用語「電池バックアップ電源」は、広く、あらゆる形式の電池電源をいう。
【００１２】
図１は、本発明の電力管理技術を実施できる多機能コントローラ１０のブロック図である。多機能コントローラ１０は、多機能コントローラ１０の外部にあるホスト中央処理装置（ＣＰＵ）１４とインターフェースするホストインターフェース１２を有している。多機能コントローラ１０はまた、多数の独立した入力／出力（Ｉ／Ｏ）デバイスコントローラ１６ａ〜１６ｆを有している。これらのデバイスコントローラは、フロッピディスクコントローラ、マウスインターフェースコントローラ、キーボードインターフェースコントローラ、１つの並列ポートコントローラ、および幾つかの直列ポートコントローラで構成できる。デバイスコントローラ１６ａ〜１６ｆの作動は、１組の制御レジスタ１８に記憶された情報に従って指示される。各デバイスコントローラ１６ａ〜１６ｆには、１つ以上の制御レジスタ１８が関連している。
【００１３】
多機能コントローラ１０は埋込形マイクロプロセッサ２０を有し、該埋込形マイクロプロセッサ２０は、Intel 社から入手できる８０５１のような８ビットマイクロプロセッサで構成できる。埋込形マイクロプロセッサ２０は制御レジスタ１８の作動を指示し、該制御レジスタ１８はＩ／Ｏデバイスコントローラ１６ａ〜１６ｆの作動を指示する。制御レジスタ１８は、埋込形マイクロプロセッサ２０のアドレススペースの少なくとも一部を形成する。制御レジスタ１８のアドレススペースは、約６４ｋバイトにすることができる。埋込形マイクロプロセッサ２０はまた、電力管理回路３０と関連して作動し、コントローラ１０および該コントローラ１０が組み込まれたシステムの電力管理の或るアスペクトを制御する。例えば、システムがスタンバイモードまたはスリープモードにあるとき、８０５１マイクロプロセッサは、作動のＩＤＬＥモード（該ＩＤＬＥモード中は、８０５１マイクロプロセッサは命令の実行を停止しかつその内部ＣＰＵへのクロックをターンオフする）に入ることができるけれども、割込み機能、タイマ機能およびＩ／Ｏ機能へのクロックの供給は続ける。内部ＣＰＵの状態は、その全部（全ての内部レジスタの状態を含む）が保存される。８０５１マイクロプロセッサがそのＩＤＬＥモードにあるとき、その１次クロックソースは、いかなる作動上の問題も引き起こすことなく、スイッチオフされるか、さもなくば遮断される。８０５１マイクロプロセッサのＩＤＬＥモードは、割込み可能状態またはハードウェアリセットを用いて終了される。８０５１マイクロプロセッサのこれらの特徴は本発明に使用するのに非常に適しているが、これらの特徴は本発明を実施する上で必要ないこともここで強調しておく。
【００１４】
多機能コントローラ１０は更に、１組の構成レジスタ２２を有している。構成レジスタ２２は、図面の明瞭化のため、図１には単一ユニットとして示されている。しかしながら、これらの構成レジスタ２２は、１つ以上のランダムアクセスメモリ（ＲＡＭ）デバイスの種々の部分、データまたはプログラムのリードオンリメモリ（ＲＯＭ）の部分、並びに埋込形マイクロプロセッサ２０に関連する種々の他のレジスタを表している。構成レジスタ２２により表されるアドレススペースは、約２５６バイトである。また、埋込形マイクロプロセッサ２０には１組のメールボックスレジスタ２４が関連している。メールボックスレジスタ２４は、図１の実施形態に示すように埋込形マイクロプロセッサ２０の内部に配置するか、別の実施形態として埋込形マイクロプロセッサ２０の外部に配置することもできる。メールボックスレジスタ２４は、一般に、ホストＣＰＵ１４が制御レジスタ１８にアクセスできるようにするのに使用される。本発明の譲受人に譲渡された「ブリッジモード（Bridge Mode)」という名称に係るSteven Burstein 、Ian F. Harris およびKenneth G. Smalleyの米国特許出願第08/661,128号には、ホストＣＰＵ１４が、埋込形マイクロプロセッサ２０を介することなく直接制御レジスタ１８にアクセスできるようにする技術が開示されている。この米国特許出願の開示は、本願に援用する。多機能コントローラ１０の他の要素として、リアルタイムクロック（ＲＴＣ）回路２６および電力管理回路３０があり、これらの回路の作動は後に詳述する。ホストインターフェース１２、制御レジスタ１８、埋込形マイクロプロセッサ２０、構成レジスタ２２、ＲＴＣ２６および電力管理回路３０は、バス構造２８により相互接続されている。また多機能コントローラ１０には、フラッシュインターフェースおよびパルス幅モジュレータ等の他の多くのデバイスを設けることができる。
【００１５】
本発明は、電力管理回路３０を使用した図１に例示する多機能コントローラ１０に実施できる優れた電力管理技術を提供する。図１に示すように、電力管理回路３０は、多機能コントローラ１０が取り付けられるコンピュータまたは他の電子装置の主ＶＣＣ電源に接続される。電力管理回路３０は、コントローラ１０の他の要素およびコントローラ１０が取り付けられるシステムへの主電源ＶＣＣの供給を制御する。また、電力管理回路３０は、スタンバイ電源またはトリクルＶＴＲ電源にも接続される。ＶＴＲ電源は、作動のスタンバイモードすなわちスリープモードにおいてアクティブ状態を維持し、電力管理回路３０のスタンバイ論理回路に電力を供給する低電流電源である。
【００１６】
多機能コントローラ１０が取り付けられたシステムには、ＲＴＣ２６の保時デバイスに電流を供給する電池バックアップＶＢＡＴ電源を設け、ＶＣＣおよびＶＴＲの両電源がターンオフされた場合にシステムの保時機能が維持されるように構成できる。多機能コントローラ１０のＲＴＣ２６は、時刻およびカレンダのデータを維持する機能を有する。ＲＴＣ２６は、３２kHz クリスタルオッシレータ、比較器および電圧基準等の多数の超低電流デバイスを使用しており、ＶＣＣ電源およびＶＴＲ電源の両方が存在しない場合に、電池バックアップＶＢＡＴ電源により供給される電力を用いて完全保時作動を維持する能力を付与する。前述のように、ＶＣＣ電源およびＶＴＲ電源の両電源は、ライン電源の故障、電力コードの切断、１次電池電源の完全放電または他の同様な事態が生じた場合は、ターンオフさせることができる。
【００１７】
電力管理回路３０は、キーボードまたはマウスのアクティビティが所定時間存在しない等の或るシステム状態に応答して、多機能コントローラ１０をスリープモードにするように作動する。スリープモードの間、多機能コントローラ１０および該コントローラが取り付けられたシステムの最も電力消費の大きい要素から主ＶＣＣ電源をターンオフするか、遮断することにより給電が保存される。コントローラ１０および対応するシステムをウェークアップするのに必要な電力管理回路３０スタンバイ論理並びに任意のＩ／Ｏデバイスコントローラ１６ａ〜１６ｆは、ＶＣＣ電源がターンオフされた後にスタンバイＶＴＲ電源により給電される状態に維持される。例えば、マウスをクリックするか、キーボードの任意のキーを押すことによりウェークアップ事象が開始されるコンピュータシステムでは、当該マウスおよびキーボードに対応するＩ／Ｏデバイスコントローラ１６ａ〜１６ｆは、ＶＴＲ電源から給電される状態を維持し、ウェークアップ信号が電力管理回路３０に供給されるように構成できる。
【００１８】
図２は、本発明による電力管理回路３０の一部の一例示実施形態を示す概略図である。電力管理回路３０は、ライン１０２および１０４の入力として、それぞれ、ＶＴＲ電源および電池バックアップＶＢＡＴ電源を受け入れる電力制御回路１００を有する。制御回路１００は、ライン１０６に出力ＶＴＲ＿ＢＡＴを与える（該出力ＶＴＲ＿ＢＡＴは、ＶＴＲ電源の電圧またはＶＢＡＴ電源の電圧にすることができる）。電力制御回路１００は図２の電力管理回路の一部として示したが、別の実施形態では、図２の回路のこれらのコンポーネンツおよび他のコンポーネンツをＲＴＣ２６またはコントローラ１０に配置することもできる。
【００１９】
通常の作動状態では、ＶＴＲ電源の電圧はＶＢＡＴ電源の電圧に等しいか、これより高く、回路１００はＶＴＲ電源を出力ＶＴＲ＿ＢＡＴに接続する。例えば、ＶＴＲ電源の電圧は約５ボルト、一方、ＶＢＡＴ電源の電圧は約３ボルトにすることができる。ＶＴＲ電源がターンオフされた場合のように、ＶＴＲ電源の電圧がＶＢＡＴ電源の電圧以下に低下すると、制御回路１００は、自動的にＶＢＡＴ電源をＶＴＲ＿ＢＡＴ出力に切り換える。後に詳述するように、制御回路１００は、ＶＴＲ電源の電圧が所定範囲（例えば、ＶＢＡＴ電源の電圧の±１０ミリボルト）内に入るやいなや、ＶＢＡＴ電源をＶＴＲ＿ＢＡＴ出力に切り換えるように構成できる。
【００２０】
制御回路１００のＶＴＲ＿ＢＡＴは、ライン１０６を介して、電力管理記憶要素（この実施形態ではＤ形フリップフロップ１１０である）の電源入力に供給される。フリップフロップ１１０は、主システム電源ＶＣＣのターンオンまたはターンオフを決定する最終状態のインジケータを記憶する。出力ＶＴＲ＿ＢＡＴはまた、論理ゲート１１２、１１４、１１６、１１８、１２０、１２２、１２４、１２６、１２８にも供給される。フリップフロップ１１０のデータ出力は、ＮＯＲゲート１２６の一つの入力を作動する。ＮＯＲゲート１２６の出力は、インバータ１２８を介して、オープンドレインＮＭＯＳ電界効果デバイス１３０の入力に供給される。オープンドレインデバイス１３０は、フリップフロップ１１０に記憶された値に従って主システム電源ＶＣＣのターンオンおよびターンオフを制御する。
【００２１】
オープンドレインデバイス１３０がターンオンされると、ライン１３４の信号ＮＰＷＲＯＮを切り換える出力ＶＣＣの論理低値（logic low value)が与えられかつＶＣＣ電源をターンオンすべく機能する。オープンドレインデバイス１３０がターンオフされると、ＮＰＷＲＯＮの論理高値（logic high value）が与えられかつＶＣＣ電源をターンオフすべく機能する。チップボンディングパッド１３２が、オープンドレインデバイス１３０の出力を集積回路パッケージの適当なピンに接続する。フリップフロップ１１０のデータ入力はまた、制御回路１００のＶＴＲ＿ＢＡＴ出力にも接続されていて、一定の論理高レベルデータ入力（logic high level data input)を与える。また、フリップフロップ１１０は、ＮＯＲゲート１２０の出力により駆動されるクロック入力と、ＮＯＲゲート１１６の出力により駆動されるセット入力と、ＮＯＲゲート１２２の出力により駆動されるリセット入力とを有する。
【００２２】
電力制御回路１００は、ライン１４０に出力信号ＬＯＷＶを与え、該出力信号ＬＯＷＶは、ＶＴＲ電源の電圧がＶＢＡＴ電源の電圧に等しいか、これより大きい場合には論理低レベルにあり、そうでない場合には論理高レベルにある。信号ＬＯＷＶは、バッファ１４２を介して、ＮＯＲゲート１１２の１つの入力に供給される。ＮＯＲゲート１１２の他の入力は、インバータ１４４および遅延ライン１４６を介して、ＬＯＷＶ信号の変換／遅延バージョンを受ける。遅延ライン１４６は多数の別個の遅延要素１４８を有し、かつこの実施形態では、約４０ナノ秒の全遅延を与える。ＮＯＲゲート１１２の出力は、ＬＯＷＶ信号が論理高レベルから論理低レベルに遷移するときに生じる論理高レベルパルスをもつリセットパルス信号でのＶＴＲ電源であり、このことは、ＶＴＲ電源の電圧がＶＢＡＴ電源の電圧より高く上昇したことを表示する。パルス幅は、遅延ライン１４６により与えられる遅延の大きさにより決定される。パルス信号がＡＮＤゲート１１４の入力の１つに供給される。ＡＮＤゲート１１４の他の入力が、パワーオンリセット許可信号（power on reset enable signal）ＶＴＲＰＯＲＥＮを受ける。この信号ＶＴＲＰＯＲＥＮは、ＲＴＣ２６により供給されかつ電池バックアップＶＢＡＴ電源により維持される、使用者がプログラムした制御ビットに一致する。ＶＴＲ電源が付勢されているときに使用者がフリップフロップ１１０をセットすることを望む場合には、この制御ビットは論理高レベルにセットされる。ＬＯＷＶ信号はまた、ライン１４０を介してＮＯＲゲート１１８、１２０の入力に供給され、ＶＴＲ電源がターンオフされているときに、ライン１５４の信号Ｓ１およびライン１５６の信号Ｓ２がフリップフロップ１１０に供給されることを防止する。信号Ｓ１、Ｓ２は、ＶＴＲ電源により給電される論理回路に発生される電力管理信号を表す。ＬＯＷＶ信号はまた、ＮＯＲゲート１２６の入力に供給され、ＶＴＲ電源がターンオフされている間にフリップフロップ１１０の出力がオープンドレインデバイス１３０に供給されることを防止する。
【００２３】
信号ＬＯＷＶは、これらの信号（これらの信号によって、ＶＴＲ電源が存在しないときに論理完全性が喪失される）がフリップフロップ１１０の入力に供給されることを防止するのに使用される。信号ＬＯＷＶは、ＶＴＲ電源が付勢されていないときに、電池により維持される論理回路により供給される信号のみがフリップフロップ１１０の入力に供給されるようにする。この例示実施形態における、電池により維持される論理回路は、図２において星（＊）により示されており、ライン１５０のパワーオンリセット許可信号ＶＴＲＰＯＲＥＮと、ライン１５２の使用者がプログラムしたアラーム信号（ＡＬＡＲＭ）と、ライン１５８の電池パワーオンリセット信号（ＢＡＴＰＯＲ）とからなる。ＶＴＲ＿ＢＡＴ出力の上記切換えに関連するＬＯＷＶ信号の使用により、電力管理フリップフロップ１１０に記憶される最終論理状態がＶＴＲ電源の電圧が存在しないときのＶＢＡＴ電源の電圧により維持されることが確保される。
【００２４】
ＡＬＡＲＭ信号の作動について、以下により詳細に説明する。前述のように、パーソナルコンピュータまたは他の電子処理システムは、使用者が入力する情報により特定される将来の或る時点で、自動的にウェークアップするか、ターンオンするようにプログラムすることができる。この実施形態では、信号ＡＬＡＲＭは、特定時点に到達したときに、図１のＲＴＣ２６により発生される。主システムのＶＣＣ電源は、論理低レベルから論理高レベルへのＡＬＡＲＭ信号の遷移により表示されるウェークアップ事象に応答してターンオンされる。通常の作動状態では、ＶＴＲ電源はスリープモード中にアクティブ状態に維持され、ＡＬＡＲＭ信号により表示されるウェークアップ事象が特定されたものとして生じる。しかしながら、電力制御回路１００の電源切換え機能に関連するＬＯＷＶ信号の上記ブロッキング効果がなければ、電力ラインの故障または他の除勢によるＶＴＲ電源の喪失がウェークアップ事象を無効にしてしまう。電力管理回路３０は、ＶＢＡＴ電源の電圧を、ＡＬＡＲＭ信号経路のＮＯＲゲート１１６およびフリップフロップ１１０に供給し、ＡＬＡＲＭ信号が、ＮＯＲゲート１１６を介してフリップフロップ１１０のセット入力に供給されるようにする。かくしてＡＬＡＲＭ信号は、ＶＴＲ電源の電圧が存在しないときに、フリップフロップ１１０を論理高状態にセットする。フリップフロップ１１０のこの状態はライン電力が復活するまで維持され、この時点で、ライン１３４の信号ＮＰＷＲＯＮが低に駆動され、これにより主システムの電源ＶＣＣが付勢される。
【００２５】
ＶＴＲ電源の電圧が存在しない場合、信号ＶＴＲＰＯＲＥＮおよびＢＡＴＰＯＲの論理完全性も維持される。信号ＶＴＲＰＯＲＥＮは、ゲート１１４、１１６（これらの両ゲートは、ライン１０６を介して電力制御回路１００のＶＴＲ＿ＢＡＴ出力により給電される）を介して、フリップフロップ１１０のセット入力に供給される。前述のように、ＶＴＲＰＯＲＥＮ信号はＲＴＣ２６の制御ビットにより供給され、かつ上記ＶＴＲ電源によりＮＯＲゲート１１２のリセットパルスでフリップフロップ１１０のセッティングができるようにし、これにより主システムのＶＣＣ電源のターンオンを可能にする。信号ＢＡＴＰＯＲは、ゲート１２２、１２４（これらの両ゲートは、電力制御回路１００のＶＴＲ＿ＢＡＴ出力により給電される）を介して、フリップフロップ１１０のリセット入力に供給される。ＢＡＴＰＯＲ信号はＲＴＣ２６内の回路により供給されるパルス信号であり、電池電圧が除去され次に再供給されると、フリップフロップ１１０をリセットする機能を有する。本発明によれば、ライン電力が故障した場合またはＶＴＲ電源の除勢を生じさせる他の場合に、ＶＴＲＰＯＲＥＮおよびＢＡＴＰＯＲ信号の論理経路の完全性が維持される。
【００２６】
図３は図２の電力制御回路１００の概略図である。制御回路１００は、入力としてＶＴＲおよびＶＢＡＴ電源の電圧を受ける。また、回路１００は、ＶＳＳ入力（該入力は、一般に接地電位を表す）を受ける。Ｎチャンネル電界効果トランジスタ（ＦＥＴ）Ｍ１、Ｍ２は、ＶＢＡＴ電源の電圧を比較器１６０の非変換入力に供給するソースフォロワ回路を形成する。ＮチャンネルＦＥＴ（Ｍ３、Ｍ４）は、ＶＢＡＴ電源の電圧を比較器１６０の変換入力に供給するソースフォロワ回路を形成する。ＦＥＴ（Ｍ１、Ｍ３）の各々は、約２５μｍのチャンネル幅および約１μｍのチャンネル長さをもつように構成でき、一方、ＦＥＴ（Ｍ２、Ｍ４）の各々は約2.5 μｍの幅および約１μｍの長さをもつように構成できる。ＰチャンネルＦＥＴ（Ｍ５）およびＮチャンネルＦＥＴ（Ｍ６）は、比較器１６０にバイアス信号を供給する。他の実施形態では、このバイアスは、比較器１６０の内部の回路を用いて形成することもできる。Ｍ５は、約２μｍの幅および約10.4μｍの長さをもつように構成でき、かつＭ６は約10.5μｍの幅および約１μｍの長さをもつように構成できる。ＮチャンネルＦＥＴ（Ｍ７）は、比較器１６０の非変換入力と接地電位ＶＳＳとの間に接続されておりかつ比較器入力に印加されるＶＴＲ電源の電圧を濾過する。Ｍ７は約26.7μｍの幅および約10.7μｍの長さを有し、これにより約１ピコファラッドのキャパシタンスをもつように構成できる。
【００２７】
比較器１６０は、この実施形態では、ＶＴＲ電源およびＶＢＡＴ電源の電圧と、ＶＴＲ電源の電圧がＶＢＡＴ電源の電圧の約１０ミリボルト以内に低下するときのその出力遷移（output transitions) との上記比較を行なう。比較器１６０の出力はインバータ１６２に供給される。インバータ１６２の出力は、他のインバータ１６４の入力およびＮＡＮＤゲート１６６の１つの入力に供給される。ＮＡＮＤゲート１６６の出力は、回路１００の出力に前述のＬＯＷＶ信号を供給するインバータ１７０に供給する。インバータ１６４の出力はＮＡＮＤゲート１６８の１つの入力に供給され、ＮＡＮＤゲート１６８の出力はインバータ１７２に供給される。ＮＡＮＤゲート１６６、１６８は相互接続されていて、ＬＯＷＶ信号の最終状態の記憶機能を与える。インバータ１７２は、回路１００の出力に、ＬＯＷＶ信号の補完信号である信号ＨＩＶを供給する。全てのゲート１６２、１６４、１６６、１６８、１７０、１７２は、回路１００のＶＴＲ＿ＢＡＴ出力により給電される。ＮチャンネルＦＥＴ（Ｍ８）はＶＴＲ＿ＢＡＴ出力と接地電位ＶＳＳとの間で接続されており、出力濾過を行なう。ＮチャンネルＦＥＴ（Ｍ８）は、約３９６μｍの幅および約21.3μｍの長さを有し、これにより約２０ピコファラッドのキャパシタンスをもつように構成できる。
【００２８】
インバータ１７０の出力でのＬＯＷＶ信号は、ＰチャンネルＦＥＴ（Ｍ９、Ｍ１１）のゲートに供給され、一方、インバータ１７２の出力でのＨＩＶ信号はＰチャンネルＦＥＴ（Ｍ１０、Ｍ１２）のゲートに供給される。ＶＴＲ電源はＰチャンネルＦＥＴ（Ｍ９、Ｍ１１）のソースに接続され、一方、ＶＢＡＴ電源はＰチャンネルＦＥＴ（Ｍ１０、Ｍ１２）のソースに接続されている。ＰチャンネルＦＥＴ（Ｍ９、Ｍ１０）のドレインは両方共出力ＶＴＲ＿ＢＡＴに接続され、かつＬＯＷＶ信号およびＨＩＶ信号に関連して、ＶＴＲ＿ＢＡＴ出力をＶＴＲ電源またはＶＢＡＴ電源のいずれかに切り換える。ＰチャンネルＦＥＴ（Ｍ９、Ｍ１１）の各々は、約２５０μｍの幅および約１μｍの長さをもつように構成できる。ＰチャンネルＦＥＴ（Ｍ１１、Ｍ１２）のドレインは、両方共、ウェル（この中にトランジスタＭ９、Ｍ１０、Ｍ１１、Ｍ１２が形成されている）に接続されており、トランジスタＭ１１、Ｍ１２が、ＬＯＷＶ信号およびＨＩＶ信号の状態に従って、ウェルを、ＶＴＲ電源の電圧またはＶＢＡＴ電源の電圧に維持するように機能させる。トランジスタＭ１１、Ｍ１２は、約８μｍの幅および約１μｍの長さをもつように構成できる。
【００２９】
回路１００はまた、ＬＯＷＶ信号が低から高に遷移するときに、トランジスタＭ１のゲートの電圧を低下させるべく機能するＰチャンネルＦＥＴ（Ｍ１３、Ｍ１４）を有している。ＬＯＷＶ信号を補完する信号ＨＩＶは、トランジスタＭ１４のゲートに供給される。トランジスタＭ１４のソースがトランジスタＭ１のゲートに接続され、トランジスタＭ１４のドレインが接地電位ＶＳＳに接続されている。トランジスタＭ１３のゲートが接地電位ＶＳＳに接続され、トランジスタＭ１３のソースがＶＴＲ電源に接続され、かつトランジスタＭ１３のドレインがトランジスタＭ１のゲートに接続されている。ＬＯＷＶ信号が低から高に遷移するとき、ＨＩＶ信号は高から低に遷移し、トランジスタＭ１４、Ｍ１３をターンオンする。この場合、トランジスタＭ１３およびＭ１４はＶＴＲ電源とトランジスタＭ１のゲートとの間の分圧器として機能する。この実施形態では、Ｍ１３−Ｍ１４分圧器が、トランジスタＭ１のゲートの電圧を約５０ミリボルトだけ迅速に低下させる。Ｍ１−Ｍ２ソースフォロワにより比較器１６０の入力に供給される電圧も低下され、これによりＶＴＲ電源ラインに存在することがあるノイズを大幅に除去できる。従って、Ｍ１３−Ｍ１４分圧器の切換えにより、ＶＴＲ電源の電圧とＶＢＡＴ電源の電圧とが接近するときに比較器１６０の出力が、ノイズにより不適正に変化する状態にならないように防止される。トランジスタＭ１３は約４μｍの幅および約1.2 μｍの長さを有し、トランジスタＭ１４は約４μｍの幅および約１０μｍの長さを有するように構成できる。これらのデバイスおよび他のデバイスの上記寸法は例示に過ぎず、当業者には他の多くの構成が明らかであろう。
【００３０】
本発明による電力管理回路には、上記機能以外の電力管理機能を付与できる。本発明に関連して使用するのに適した多数の例示電力管理機能が、「コンピュータシステムにおける電力管理事象を発生させる方法および装置（Process and Apparatus for Generating Power Management Events in a Computer System)」という名称に係るJeffrey C. Dunnihoo の米国特許出願第０８／５４１，６４２号、および「埋込形マイクロプロセッサを備えた多機能コントローラの電力管理方法および装置（Method and Apparatus for Power Management in a Multifunction Controller with an Embedded Microprocessor)」という名称に係るKenneth G. Smalley and Lan F. Harrisの米国特許出願（これらの両米国特許出願は本件出願人に譲渡されており、本願に援用する）に記載されている。
【００３１】
以上の開示は本発明の単なる例示であると理解すべきである。当業者には、特許請求の範囲内での種々の変更は明らかであろう。
【００３２】
【発明の効果】
以上説明したように、給電喪失時に論理完全性保護を与えることができかつ多機能コントローラ並びに他の多くのデバイスでの使用に適した電力管理技術を提供することができる。
【図面の簡単な説明】
【図１】本発明の例示実施形態に従って電力管理機能を与える電力管理回路を備えた多機能コントローラおよび外部ホスト中央処理装置（ＣＰＵ）を有するシステムを例示するブロック図である。
【図２】図１のシステムに使用するのに適した本発明による電力管理回路の実施形態を例示するブロック図である。
【図３】図２の電力管理回路に使用するのに適した制御回路を例示する概略図である。
【符号の説明】
１０ 多機能コントローラ
１２ ホストインターフェース
１４ ホスト中央処理装置（ＣＰＵ）
１８ 制御レジスタ
２０ 埋込形マイクロプロセッサ
２２ 構成レジスタ
２４ メールボックスレジスタ
２６ リアルタイムクロック（ＲＴＣ）回路
３０ 電力管理回路

Claims (18)

1. １次電源、トリクル電源および電池バックアップ電源を備えた電子システムの電源を切り換える電源切換え方法において、
   トリクル電源の電圧をモニタリングするステップと、
   トリクル電源の電圧がバックアップ電源の電圧から所定の大きさだけ低下した場合に、電力管理回路の第１群の論理ゲートの電源入力を、トリクル電源から電池バックアップ電源に切り換え、さらに、トリクル電源のパワーオンリセット信号を処理する論理ゲートの電源入力を切り替えるステップと、を有し、
   前記第１群の論理ゲートが、１次電源のターンオン状態またはターンオフ状態を決定する信号を処理する
   ことを特徴とする電源切換え方法。
2. 前記トリクル電源の電圧がバックアップ電源の電圧から所定の大きさだけ低下した場合に、ブロッキング信号を発生させるステップと、
   ブロッキング信号を第２群の論理ゲートの信号入力に供給することで、予め定められた信号が前記第１群の論理ゲートに出力されるのを阻止するステップと、
   を更に有することを特徴とする請求項１に記載の電源切換え方法。
3. 前記第１群および第２群の論理ゲートが、共通の少なくとも１つのゲートを備えていることを特徴とする請求項２に記載の電源切換え方法。
4. 前記電源入力を切り換えるステップが更に、トリクル電源の電圧がバックアップ電源の電圧から所定の大きさだけ低下したときに、１次電源がターンオン状態またはターンオフ状態にあるか否かのインジケータを記憶する記憶要素の電源入力を切り換えるステップを有することを特徴とする請求項１に記載の電源 切換え方法。
5. 前記記憶要素が、１次電源がターンオン状態にある場合の１つの値と、１次電源がターンオフ状態にある場合の他の値とを有する１ビットインジケータを記憶することを特徴とする請求項４に記載の電源切換え方法。
6. 前記電源入力を切り換えるステップが更に、使用者がプログラムしたアラーム信号を処理する論理ゲートの電源入力を切り換えるステップを有することを特徴とする請求項１に記載の電源切換え方法。
7. 前記電源入力を切り換えるステップが更に、電池バックアップ電源のパワーオンリセット信号を処理する論理ゲートの電源入力を切り換えるステップを有することを特徴とする請求項１に記載の電源切換え方法。
8. １次電源、トリクル電源および電池バックアップ電源を備えた電子システムの電源を切り換える電源切換え装置において、
   前記１次電源がターンオン状態またはターンオフ状態にあるか否かのインジケータを記憶する記憶要素と、
   １次電源のターンオン状態またはターンオフ状態を決定する信号を受けるべく接続された入力と、記憶要素の入力に接続された出力とを備えた第１群の論理ゲートと、
   トリクル電源および電池バックアップ電源の出力に接続された入力を備えた制御回路と、を備え、該制御回路は、トリクル電源の電圧をモニタリングし、かつトリクル電源の電圧がバックアップ電源の電圧から所定の大きさだけ低下したときに、第１群の論理ゲートの電源入力を、トリクル電源から電池バックアップ電源に切り換え、さらに、トリクル電源のパワーオンリセット信号を処理する論理ゲートの電源入力を切り換えるべく作動することを特徴とする電源切換え装置。
9. 前記制御回路は更に、トリクル電源の電圧がバックアップ電源の電圧から所定の大きさだけ低下したときに、ブロッキング信号を発生すべく作動し、前記ブロッキング信号を第２群の論理ゲートの信号入力に供給することで、予め定められた信号が前記第１の論理ゲートに出力されるのを防止することを特徴とする請求項８に記載の電源切換え装置。
10. 第１群および第２群の論理ゲートが、共通の少なくとも１つのゲートを備えていることを特徴とする請求項９に記載の電源切換え装置。
11. 前記制御回路が、トリクル電源の電圧がバックアップ電源の電圧から所定の大きさだけ低下したときに、記憶要素の電源入力を、トリクル電源から電池バックアップ電源に切り換えるべく作動することを特徴とする請求項８に記載の電源切換え装置。
12. 前記記憶要素が、１次電源がターンオン状態にある場合の１つの値と、１次電源がターンオフ状態にある場合の他の値とを有する１ビットインジケータを記憶することを特徴とする請求項８に記載の電源切換え装置。
13. 前記制御回路が更に、使用者がプログラムしたアラーム信号を処理する論理ゲートの電源入力を切り換えるべく作動することを特徴とする請求項８に記載の電源切換え装置。
14. 前記制御回路が更に、電池バックアップ電源のパワーオンリセット信号を処理する論理ゲートの電源入力を切り換えるべく作動することを特徴とする請求項８に記載の電源切換え装置。
15. １次電源、トリクル電源および電池バックアップ電源を備えた電子システムの電源を切り換える電源切換え装置において、
    前記１次電源がターンオン状態またはターンオフ状態にあるか否かのインジケータを記憶する記憶要素と、
    トリクル電源および電池バックアップ電源の出力に接続された入力、トリクル電源の電圧がターンオフされているか否かを表示する第１信号に対応する第１出力、および、トリクル電源がターンオンされている場合にはトリクル電源に対応しかつトリクル電源がターンオフされている場合には電池バックアップ電源に対応する第２出力を備えた制御回路と、を有し、
    該制御回路の第１出力は、記憶要素に記憶すべき表示を供給すべく作動する論理ゲートの許可入力に接続され、第２出力は記憶要素の電源入力に接続されていることを特徴とする電源切換え装置。
16. 前記制御回路は更に、トリクル電源に接続された第１入力および電池バックアップ電源に接続された第２入力とを備えた比較器と、
    該比較器の第１入力と回路電位との間に接続された切換え可能な分圧器と、を有し、
    該分圧器は、分割電圧を、制御回路の第１出力での第１信号の遷移に応答して比較器の第１入力に供給される電圧に加えるべく作動することを特徴とする請求項１５に記載の電源切換え装置。
17. 前記切換え可能な分圧器は、制御回路の第１出力に接続されたゲートを備えた少なくとも１つの電界効果トランジスタを有していることを特徴とする請求項１６に記載の電源切換え装置。
18. 前記制御回路は更に、トリクル電源に接続された第１入力および電池バックアップ電源に接続された第２入力とを備えた比較器と、
    該比較器の出力と制御回路の第１出力との間に接続された一群の論理ゲートと、を有し、
    該一群の論理ゲートの少なくともサブセットが、制御回路の第２出力に接続された電源入力を備えていることを特徴とする請求項１５に記載の電源切換え装置。

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