JPH05333965A - バッテリバックアップシステム - Google Patents
バッテリバックアップシステムInfo
- Publication number
- JPH05333965A JPH05333965A JP4141161A JP14116192A JPH05333965A JP H05333965 A JPH05333965 A JP H05333965A JP 4141161 A JP4141161 A JP 4141161A JP 14116192 A JP14116192 A JP 14116192A JP H05333965 A JPH05333965 A JP H05333965A
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- JP
- Japan
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- power supply
- voltage
- battery backup
- sram
- vcc
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Abstract
(57)【要約】
【目的】 SRAM等のバッテリバックアップシステム
において、バッテリバックアップモード入力時のシーケ
ンス信号を、システム側のVcc電圧とは無関係に作成
可能とし、電源断予告信号出力を有しない汎用電源の使
用を容易にする。 【構成】 バッテリバックアップシステムにおいて、シ
ステム側の電源電圧VccからSRAM6の常用電源を
作成するためのDC−DCコンバータ3を設け、電圧検
出回路1には、システム側の電源電圧値からバッテリバ
ックアップ時のタイミング信号(PD1、PD2)を作成
する手段(リセットIC等)を備える。
において、バッテリバックアップモード入力時のシーケ
ンス信号を、システム側のVcc電圧とは無関係に作成
可能とし、電源断予告信号出力を有しない汎用電源の使
用を容易にする。 【構成】 バッテリバックアップシステムにおいて、シ
ステム側の電源電圧VccからSRAM6の常用電源を
作成するためのDC−DCコンバータ3を設け、電圧検
出回路1には、システム側の電源電圧値からバッテリバ
ックアップ時のタイミング信号(PD1、PD2)を作成
する手段(リセットIC等)を備える。
Description
【0001】
【産業上の利用分野】本発明は、スタティックRAM
(SRAM)等のバッテリバックアップ回路を有する電
子装置に関し、特に電源断予告信号出力を有しない汎用
電源を使用するのに好適なバッテリバックアップシステ
ムに関する。
(SRAM)等のバッテリバックアップ回路を有する電
子装置に関し、特に電源断予告信号出力を有しない汎用
電源を使用するのに好適なバッテリバックアップシステ
ムに関する。
【0002】
【従来の技術】SRAMの理想的なバッテリバックアッ
プシステムは、例えば、「中村和夫著、基礎からのメモ
リ応用 第3版(1989.8.10)、CQ出版社、
pp.107〜108」にその例が記載されている。こ
の回路は、図2に示すように、バックアップ用バッテ
リ、システム電源発生部21、電源切替回路22、電源
断検出回路23、SRAM25等から構成され、電源断
検出回路23は電源電圧(AC100V)の降下を検出
してCPUに割込みを発生させ、CPUは動作電源電圧
(例えば4.75V)より降下する前に処理を終了し
て、メモリプロテクト信号をアクティブにしてSRAM
25を保護するものである。また、バッテリバックアッ
プモード入出時のシーケンスとしては、次に示す過程が
必要である。 1.バッテリバックアップモードに入る時 Vcc電圧の低下に先立って電源検出を行ない、CP
Uに割込み信号を供給する。CPUは割込み処理を行な
って、SRAMに対するアクセスを終了する。 Vccが4.75V(4.75Vは使用する素子によ
る。現在は4.5Vが一般的である。)以下になる前
に、メモリプロテクト信号(通常、チップセレクト信号
CSを非選択側にする)を発生する。 SRAMのVcc電源をバッテリに切替える。 2.バッテリバックアップモードから出る時 SRAMのVcc電源をバッテリ側からシステム電源
側に切替える。 Vccが4.75V以上になった後、メモリプロテク
ト信号を解除する。 CPU処理をスタートさせる。(パワーオンリセッ
ト) また、特開平1−307854号公報に記載されている
装置では、電圧低下検出時のパワーダウン信号とSRA
Mへのアクセスとを同期させ、書き込み動作中でもSR
AMの内容を保証することが提案されているが、この場
合、Vcc電圧とメモリプロテクト信号の時間関係につ
いては配慮がなされていない。なお、バッテリバックア
ップモード入出時のタイミングに関するSRAMの規格
は、何れのメモリメーカでも共通である。
プシステムは、例えば、「中村和夫著、基礎からのメモ
リ応用 第3版(1989.8.10)、CQ出版社、
pp.107〜108」にその例が記載されている。こ
の回路は、図2に示すように、バックアップ用バッテ
リ、システム電源発生部21、電源切替回路22、電源
断検出回路23、SRAM25等から構成され、電源断
検出回路23は電源電圧(AC100V)の降下を検出
してCPUに割込みを発生させ、CPUは動作電源電圧
(例えば4.75V)より降下する前に処理を終了し
て、メモリプロテクト信号をアクティブにしてSRAM
25を保護するものである。また、バッテリバックアッ
プモード入出時のシーケンスとしては、次に示す過程が
必要である。 1.バッテリバックアップモードに入る時 Vcc電圧の低下に先立って電源検出を行ない、CP
Uに割込み信号を供給する。CPUは割込み処理を行な
って、SRAMに対するアクセスを終了する。 Vccが4.75V(4.75Vは使用する素子によ
る。現在は4.5Vが一般的である。)以下になる前
に、メモリプロテクト信号(通常、チップセレクト信号
CSを非選択側にする)を発生する。 SRAMのVcc電源をバッテリに切替える。 2.バッテリバックアップモードから出る時 SRAMのVcc電源をバッテリ側からシステム電源
側に切替える。 Vccが4.75V以上になった後、メモリプロテク
ト信号を解除する。 CPU処理をスタートさせる。(パワーオンリセッ
ト) また、特開平1−307854号公報に記載されている
装置では、電圧低下検出時のパワーダウン信号とSRA
Mへのアクセスとを同期させ、書き込み動作中でもSR
AMの内容を保証することが提案されているが、この場
合、Vcc電圧とメモリプロテクト信号の時間関係につ
いては配慮がなされていない。なお、バッテリバックア
ップモード入出時のタイミングに関するSRAMの規格
は、何れのメモリメーカでも共通である。
【0003】
【発明が解決しようとする課題】上記従来技術では、S
RAMの理想的なバッテリバックアップシステムを実現
する場合、Vcc電圧の低下に先立って、AC100V
の降下による電源断予告信号を作成する必要があり、そ
れには、システム電源の一次側に電源断検出回路を設置
する等の工夫が要り、電源のコストアップを招く。ま
た、汎用電源にはそのような出力が用意されていないの
が普通であるため、汎用電源を使用することができない
という制約をシステム設計に課すことになる。そのた
め、上記のように、Vcc電圧を監視してパワーダウン
(PowDow)信号を作成し、それにより、メモリプ
ロテクトを行なうという方式がとられるのが一般的であ
るが、この方式では、メモリ素子の規格(バッテリバッ
クアップモード入出時のタイミング)を満足することが
困難である。すなわち、Vcc電圧低下を検出する電圧
は、メモリ規格から4.5V以上でなければならない
が、5Vの中心値に対し、近すぎる値では、電源断でな
い時にも電圧低下検出を行なって動作の安定性を阻害す
ることになるので、結局4.5V近辺にするのが適当で
ある。この場合、メモリ規格のVcc=4.5Vに達す
る以前に、CSを非選択側にする(バッテリバックアッ
プモードに入る時)ことが困難になる。つまり、マージ
ンを持って設計することが難しい。他方、システムのC
PUに対する割込み信号を、Vcc電圧低下に先立って
発生させるためには、例えば、パワーダウン信号を兼用
することが考えられる。この場合、CPUアクセスとC
Sオフ動作は非同期であるため、ライトアクセスがCS
オフによって切断される危険性がある。このように、V
cc電圧が4.5Vに低下する以前に、CPUに対する
割込み信号の発生とCSを非選択にする操作とを異なる
時刻で行なう場合、そのタイミング発生を電圧検出によ
って行なうと、動作が不安定になるという問題がある。
本発明の目的は、このような問題点を改善し、システム
電源からVcc電圧低下前に電源断予告信号を出力させ
る必要がなく、SRAM等のバッテリバックアップ回路
の設計に自由度を持たることが可能なバッテリバックア
ップシステムを提供することにある。
RAMの理想的なバッテリバックアップシステムを実現
する場合、Vcc電圧の低下に先立って、AC100V
の降下による電源断予告信号を作成する必要があり、そ
れには、システム電源の一次側に電源断検出回路を設置
する等の工夫が要り、電源のコストアップを招く。ま
た、汎用電源にはそのような出力が用意されていないの
が普通であるため、汎用電源を使用することができない
という制約をシステム設計に課すことになる。そのた
め、上記のように、Vcc電圧を監視してパワーダウン
(PowDow)信号を作成し、それにより、メモリプ
ロテクトを行なうという方式がとられるのが一般的であ
るが、この方式では、メモリ素子の規格(バッテリバッ
クアップモード入出時のタイミング)を満足することが
困難である。すなわち、Vcc電圧低下を検出する電圧
は、メモリ規格から4.5V以上でなければならない
が、5Vの中心値に対し、近すぎる値では、電源断でな
い時にも電圧低下検出を行なって動作の安定性を阻害す
ることになるので、結局4.5V近辺にするのが適当で
ある。この場合、メモリ規格のVcc=4.5Vに達す
る以前に、CSを非選択側にする(バッテリバックアッ
プモードに入る時)ことが困難になる。つまり、マージ
ンを持って設計することが難しい。他方、システムのC
PUに対する割込み信号を、Vcc電圧低下に先立って
発生させるためには、例えば、パワーダウン信号を兼用
することが考えられる。この場合、CPUアクセスとC
Sオフ動作は非同期であるため、ライトアクセスがCS
オフによって切断される危険性がある。このように、V
cc電圧が4.5Vに低下する以前に、CPUに対する
割込み信号の発生とCSを非選択にする操作とを異なる
時刻で行なう場合、そのタイミング発生を電圧検出によ
って行なうと、動作が不安定になるという問題がある。
本発明の目的は、このような問題点を改善し、システム
電源からVcc電圧低下前に電源断予告信号を出力させ
る必要がなく、SRAM等のバッテリバックアップ回路
の設計に自由度を持たることが可能なバッテリバックア
ップシステムを提供することにある。
【0004】
【課題を解決するための手段】上記目的を達成するた
め、本発明のバッテリバックアップシステムは、バッテ
リバックアップ回路、バックアップ対象の素子(例えば
SRAM)、電源部等に加えて、DC−DCコンバータ
を設け、そのDC−DCコンバータによって、システム
側の電源電圧から上記素子の常用電源を作成することに
特徴がある。また、バッテリバックアップ回路、バック
アップ対象の素子(例えばSRAM)、電源部、電圧検
出回路等に加えて、システム側の電源電圧Vccから上
記素子の常用電源を作成するDC−DCコンバータ、お
よび、電圧検出回路において、システム側の電源電圧値
からバッテリバックアップ時のタイミング信号(P
D1、PD2)を作成する手段(リセットIC(1)、リ
セットIC(2)等)を備えたことに特徴がある。
め、本発明のバッテリバックアップシステムは、バッテ
リバックアップ回路、バックアップ対象の素子(例えば
SRAM)、電源部等に加えて、DC−DCコンバータ
を設け、そのDC−DCコンバータによって、システム
側の電源電圧から上記素子の常用電源を作成することに
特徴がある。また、バッテリバックアップ回路、バック
アップ対象の素子(例えばSRAM)、電源部、電圧検
出回路等に加えて、システム側の電源電圧Vccから上
記素子の常用電源を作成するDC−DCコンバータ、お
よび、電圧検出回路において、システム側の電源電圧値
からバッテリバックアップ時のタイミング信号(P
D1、PD2)を作成する手段(リセットIC(1)、リ
セットIC(2)等)を備えたことに特徴がある。
【0005】
【作用】本発明においては、DC−DCコンバータを用
い、システム側の電源電圧VccからSRAMの常用電
源電圧を作成するので、バッテリバックアップモード入
出時のシーケンス信号をSRAMのVcc電圧とは無関
係に作成することができる。これによって、シーケンス
信号の作成は容易であり、電源断予告信号出力を有しな
い汎用電源を用いることもできる。さらに、SRAM専
用にDC−DCコンバータを設けるので、他デバイスの
動作によるVccラインのノイズによる悪影響を防ぐこ
とができる。
い、システム側の電源電圧VccからSRAMの常用電
源電圧を作成するので、バッテリバックアップモード入
出時のシーケンス信号をSRAMのVcc電圧とは無関
係に作成することができる。これによって、シーケンス
信号の作成は容易であり、電源断予告信号出力を有しな
い汎用電源を用いることもできる。さらに、SRAM専
用にDC−DCコンバータを設けるので、他デバイスの
動作によるVccラインのノイズによる悪影響を防ぐこ
とができる。
【0006】
【実施例】以下、本発明の一実施例を図面により説明す
る。図1は、本発明の一実施例におけるSRAM等のバ
ッテリバックアップシステムのブロック構成図、図3は
本発明の一実施例におけるDC−DCコンバータの構成
図、図4は本発明の一実施例における電圧検出回路の構
成図、図5は本発明の一実施例におけるバッテリバック
アップ回路の構成図である。図1において、1は電圧検
出回路、2はCPUおよび周辺機器、3はチャージポン
プ形のDC−DCコンバータ、4はバッテリバックアッ
プ回路、5は論理回路(NAND)、6はSRAMであ
り、SRAM6のVcc電源は、システムのVcc電源
を入力するDC−DCコンバータ3により作成する。こ
のDC−DCコンバータは、図3に示すように、内部バ
イアス回路9、発振器10、エラーアンプ11、基準電
圧レギュレータ12、パルス幅変調(PWM)ラッチ1
3等を含む1個のICと、数点の外付けディスクリート
部品とから構成されている。このような構成により、分
圧された出力電圧V0と基準電圧(2.5V)とをエラ
ーアンプ11で比較した結果によって、出力側に接続さ
れたコンデンサC0への電荷供給をオンオフし、出力電
圧V0を一定にする。なお、出力電圧V0の大きさは、R
1、R2による分圧比によって決まり、(R2/R1+1)
×基準電圧で示される。また、最大出力電圧は2Vcc
とする。従って、Vccが低下しても、Vcc/2まで
はV0は元の値を維持できるまた、DC−DCコンバー
タ3の一次側に設けた電源検出回路1は、図4に示すよ
うに、外部抵抗R1〜R4により検出電圧を設定できる二
つのリセットIC(リセットIC(1)7、リセットI
C(2)8)を用いて構成する。これにより、Vcc電
圧の2種の値を検出して、二つの信号(PD1、PD2)
を出力する。この信号PD1はCPUに対する割込信号
となるもので、CPUおよび周辺回路2とSRAM6が
動作可能なVccの値(例えば、4.5V)でロウレベ
ルを出力する。一方、信号PD2は、SRAM6のチッ
プセレクト信号(ロウアクティブ)を非選択状態にする
ためのもので、信号PD1を出力する値(例えば、4.
5V)から約2.5Vまでの値のVccを検出してロウ
レベルを出力する。その値は、信号PD1が出力されて
から、それによりCPUが割込み処理を終了するのに十
分な時間をとれるものとする。また、バッテリバックア
ップ回路4は、図5に示すように、一次バッテリ15を
用いて構成する。なお、図1に示した出力電圧VBにつ
いて、DC−DCコンバータ出力V0とバッテリ15と
の切替えは、ダイオードD1によって自動的に行なわれ
る。なお、入力電圧が小さい場合のDC−DCコンバー
タ3の動作が不案定で悪影響を及ぼす恐れがあるなら
ば、電圧検出回路出力PD2をDC−DCコンバータ3
のピン14に接続すればよい。こうして、ピン14をロ
ウレベルとすることにより、DC−DCコンバータ3の
動作は停止させられる。本実施例では、DC−DCコン
バータ3によりSRAM用電源を作成しているので、バ
ッテリバックアップモード入出時におけるタイミングの
作成を、SRAM6のVcc電圧の値とは無関係に、シ
ステムのVcc電圧の値を監視することによって行な
う。これは、システムのVccの値が低下しても、一定
範囲内ならば、DC−DCコンバータ3がSRAM用V
ccの値を低下させずに維持できるようにするためであ
る。
る。図1は、本発明の一実施例におけるSRAM等のバ
ッテリバックアップシステムのブロック構成図、図3は
本発明の一実施例におけるDC−DCコンバータの構成
図、図4は本発明の一実施例における電圧検出回路の構
成図、図5は本発明の一実施例におけるバッテリバック
アップ回路の構成図である。図1において、1は電圧検
出回路、2はCPUおよび周辺機器、3はチャージポン
プ形のDC−DCコンバータ、4はバッテリバックアッ
プ回路、5は論理回路(NAND)、6はSRAMであ
り、SRAM6のVcc電源は、システムのVcc電源
を入力するDC−DCコンバータ3により作成する。こ
のDC−DCコンバータは、図3に示すように、内部バ
イアス回路9、発振器10、エラーアンプ11、基準電
圧レギュレータ12、パルス幅変調(PWM)ラッチ1
3等を含む1個のICと、数点の外付けディスクリート
部品とから構成されている。このような構成により、分
圧された出力電圧V0と基準電圧(2.5V)とをエラ
ーアンプ11で比較した結果によって、出力側に接続さ
れたコンデンサC0への電荷供給をオンオフし、出力電
圧V0を一定にする。なお、出力電圧V0の大きさは、R
1、R2による分圧比によって決まり、(R2/R1+1)
×基準電圧で示される。また、最大出力電圧は2Vcc
とする。従って、Vccが低下しても、Vcc/2まで
はV0は元の値を維持できるまた、DC−DCコンバー
タ3の一次側に設けた電源検出回路1は、図4に示すよ
うに、外部抵抗R1〜R4により検出電圧を設定できる二
つのリセットIC(リセットIC(1)7、リセットI
C(2)8)を用いて構成する。これにより、Vcc電
圧の2種の値を検出して、二つの信号(PD1、PD2)
を出力する。この信号PD1はCPUに対する割込信号
となるもので、CPUおよび周辺回路2とSRAM6が
動作可能なVccの値(例えば、4.5V)でロウレベ
ルを出力する。一方、信号PD2は、SRAM6のチッ
プセレクト信号(ロウアクティブ)を非選択状態にする
ためのもので、信号PD1を出力する値(例えば、4.
5V)から約2.5Vまでの値のVccを検出してロウ
レベルを出力する。その値は、信号PD1が出力されて
から、それによりCPUが割込み処理を終了するのに十
分な時間をとれるものとする。また、バッテリバックア
ップ回路4は、図5に示すように、一次バッテリ15を
用いて構成する。なお、図1に示した出力電圧VBにつ
いて、DC−DCコンバータ出力V0とバッテリ15と
の切替えは、ダイオードD1によって自動的に行なわれ
る。なお、入力電圧が小さい場合のDC−DCコンバー
タ3の動作が不案定で悪影響を及ぼす恐れがあるなら
ば、電圧検出回路出力PD2をDC−DCコンバータ3
のピン14に接続すればよい。こうして、ピン14をロ
ウレベルとすることにより、DC−DCコンバータ3の
動作は停止させられる。本実施例では、DC−DCコン
バータ3によりSRAM用電源を作成しているので、バ
ッテリバックアップモード入出時におけるタイミングの
作成を、SRAM6のVcc電圧の値とは無関係に、シ
ステムのVcc電圧の値を監視することによって行な
う。これは、システムのVccの値が低下しても、一定
範囲内ならば、DC−DCコンバータ3がSRAM用V
ccの値を低下させずに維持できるようにするためであ
る。
【0007】ここで、本実施例のSRAM6のバッテリ
バックアップ方法について述べる。図6は、本発明の一
実施例におけるバッテリバックアップシステムの動作を
示すタイミングチャートである。本実施例におけるバッ
テリバックアップモードに入る場合、Vcc電圧が降下
して約4.5Vになった時点で、電源検出回路1の信号
PD1がアクティブとなり、CPUおよび周辺回路2に
割込みが発生する。さらに、Vccが約3.0Vになる
と、信号PD2がロウアクティブとなって、CPUおよ
び周辺回路2からの信号CSとともに、論理回路5に入
力される。この論理回路5出力がSRAM6を非選択状
態(図5の斜線部分の間)にする。一方、DC−DCコ
ンバータ3の出力V0(VB)は、Vcc電圧が3.0V
以下になっても、バッテリバックアップ回路4のダイオ
ードD1による切替が完了するまでの間、5.0Vを保
持し続けた後、降下する。こうして、バッテリ15によ
るバックアップがなされる。また、バッテリバックアッ
プモードから出る場合は、入る場合のほぼ逆のシーケン
スであるが、SRAM6のチップセレクト信号には、信
号PD1が非アクティブになった後にアクセスのための
パルスが入力される。なお、V0は、システム側のVc
cが立上る以前に定電状態に達するので、メモリ規格を
満足する。なお、本実施例では、リセットIC(2)8
の監視電圧はシステムのVccであるが、例えば、DC
−DCコンバータ3の出力側のVBを監視電圧とするよ
うに構成しても、同様の動作を行なわせることができ
る。
バックアップ方法について述べる。図6は、本発明の一
実施例におけるバッテリバックアップシステムの動作を
示すタイミングチャートである。本実施例におけるバッ
テリバックアップモードに入る場合、Vcc電圧が降下
して約4.5Vになった時点で、電源検出回路1の信号
PD1がアクティブとなり、CPUおよび周辺回路2に
割込みが発生する。さらに、Vccが約3.0Vになる
と、信号PD2がロウアクティブとなって、CPUおよ
び周辺回路2からの信号CSとともに、論理回路5に入
力される。この論理回路5出力がSRAM6を非選択状
態(図5の斜線部分の間)にする。一方、DC−DCコ
ンバータ3の出力V0(VB)は、Vcc電圧が3.0V
以下になっても、バッテリバックアップ回路4のダイオ
ードD1による切替が完了するまでの間、5.0Vを保
持し続けた後、降下する。こうして、バッテリ15によ
るバックアップがなされる。また、バッテリバックアッ
プモードから出る場合は、入る場合のほぼ逆のシーケン
スであるが、SRAM6のチップセレクト信号には、信
号PD1が非アクティブになった後にアクセスのための
パルスが入力される。なお、V0は、システム側のVc
cが立上る以前に定電状態に達するので、メモリ規格を
満足する。なお、本実施例では、リセットIC(2)8
の監視電圧はシステムのVccであるが、例えば、DC
−DCコンバータ3の出力側のVBを監視電圧とするよ
うに構成しても、同様の動作を行なわせることができ
る。
【0008】
【発明の効果】本発明によれば、SRAM等のバッテリ
バックアップを行なうのに、SRAMの常用Vcc電圧
を、システム側Vcc電源からDC−DCコンバータに
より作成するようにしたため、バッテリバックアップモ
ード入力時のシーケンス信号は、SRAMのVcc電圧
とは無関係に作成できるようになり、シーケンス信号の
作成が容易になる。また、このことにより、電源断予告
信号出力を有しない汎用電源を使用することもできる。
さらに、SRAM等、バッテリバックアップするデバイ
ス専用にDC−DCコンバータを設けるので、他デバイ
スの動作によるVccラインのノイズによる悪影響を防
止することができる。
バックアップを行なうのに、SRAMの常用Vcc電圧
を、システム側Vcc電源からDC−DCコンバータに
より作成するようにしたため、バッテリバックアップモ
ード入力時のシーケンス信号は、SRAMのVcc電圧
とは無関係に作成できるようになり、シーケンス信号の
作成が容易になる。また、このことにより、電源断予告
信号出力を有しない汎用電源を使用することもできる。
さらに、SRAM等、バッテリバックアップするデバイ
ス専用にDC−DCコンバータを設けるので、他デバイ
スの動作によるVccラインのノイズによる悪影響を防
止することができる。
【0009】
【図1】本発明の一実施例におけるSRAM等のバッテ
リバックアップシステムのブロック構成図である。
リバックアップシステムのブロック構成図である。
【図2】従来のバッテリバックアップシステムの概要を
示す図である。
示す図である。
【図3】本発明の一実施例におけるDC−DCコンバー
タの構成図である。
タの構成図である。
【図4】本発明の一実施例における電圧検出回路の構成
図である。
図である。
【図5】本発明の一実施例におけるバッテリバックアッ
プ回路の構成図である。
プ回路の構成図である。
【図6】本発明の一実施例におけるバッテリバックアッ
プシステムの動作を示すタイミングチャートである。
プシステムの動作を示すタイミングチャートである。
1 電圧検出回路 2 CPUおよび周辺回路 3 DC−DCコンバータ 4 バッテリバックアップ回路 5 論理回路 6 SRAM 7 リセットIC(1) 8 リセットIC(2) 9 内部バイアス回路 10 発振器 11 エラーアンプ 12 基準電圧レギュレータ 13 PWMラッチ 14 ピン 15 バッテリ 21 システム電源発生部 22 電源切替回路 23 電源断検出回路 24 SRAM
Claims (2)
- 【請求項1】 バッテリバックアップ手段と、バックア
ップ対象の素子と、電源部とを備えたシステムにおい
て、DC−DCコンバータを設け、該DC−DCコンバ
ータによって、システム側の電源電圧から上記素子の常
用電源を作成することを特徴とするバッテリバックアッ
プシステム。 - 【請求項2】 バッテリバックアップ手段と、バックア
ップ対象の素子と、電源部と、システム側の電源電圧を
検出する手段とを備えたシステムにおいて、システム側
の電源電圧から上記素子の常用電源を作成するDC−D
Cコンバータを設けるとともに、上記検出手段には、シ
ステム側の電源電圧値からバッテリバックアップ時のタ
イミング信号を作成する手段を備えたことを特徴とする
バッテリバックアップシステム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4141161A JPH05333965A (ja) | 1992-06-02 | 1992-06-02 | バッテリバックアップシステム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4141161A JPH05333965A (ja) | 1992-06-02 | 1992-06-02 | バッテリバックアップシステム |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05333965A true JPH05333965A (ja) | 1993-12-17 |
Family
ID=15285556
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4141161A Pending JPH05333965A (ja) | 1992-06-02 | 1992-06-02 | バッテリバックアップシステム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05333965A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8904161B2 (en) | 2010-10-20 | 2014-12-02 | Samsung Electronics Co., Ltd. | Memory system and reset method thereof to prevent nonvolatile memory corruption due to premature power loss |
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1992
- 1992-06-02 JP JP4141161A patent/JPH05333965A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8904161B2 (en) | 2010-10-20 | 2014-12-02 | Samsung Electronics Co., Ltd. | Memory system and reset method thereof to prevent nonvolatile memory corruption due to premature power loss |
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