JPH05333965A - バッテリバックアップシステム - Google Patents
バッテリバックアップシステムInfo
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- JPH05333965A JPH05333965A JP4141161A JP14116192A JPH05333965A JP H05333965 A JPH05333965 A JP H05333965A JP 4141161 A JP4141161 A JP 4141161A JP 14116192 A JP14116192 A JP 14116192A JP H05333965 A JPH05333965 A JP H05333965A
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Abstract
(57)【要約】
【目的】 ＳＲＡＭ等のバッテリバックアップシステム
において、バッテリバックアップモード入力時のシーケ
ンス信号を、システム側のＶｃｃ電圧とは無関係に作成
可能とし、電源断予告信号出力を有しない汎用電源の使
用を容易にする。 【構成】 バッテリバックアップシステムにおいて、シ
ステム側の電源電圧ＶｃｃからＳＲＡＭ６の常用電源を
作成するためのＤＣ−ＤＣコンバータ３を設け、電圧検
出回路１には、システム側の電源電圧値からバッテリバ
ックアップ時のタイミング信号（ＰＤ1、ＰＤ2）を作成
する手段（リセットＩＣ等）を備える。
において、バッテリバックアップモード入力時のシーケ
ンス信号を、システム側のＶｃｃ電圧とは無関係に作成
可能とし、電源断予告信号出力を有しない汎用電源の使
用を容易にする。 【構成】 バッテリバックアップシステムにおいて、シ
ステム側の電源電圧ＶｃｃからＳＲＡＭ６の常用電源を
作成するためのＤＣ−ＤＣコンバータ３を設け、電圧検
出回路１には、システム側の電源電圧値からバッテリバ
ックアップ時のタイミング信号（ＰＤ1、ＰＤ2）を作成
する手段（リセットＩＣ等）を備える。
Description
【０００１】
【産業上の利用分野】本発明は、スタティックＲＡＭ
（ＳＲＡＭ）等のバッテリバックアップ回路を有する電
子装置に関し、特に電源断予告信号出力を有しない汎用
電源を使用するのに好適なバッテリバックアップシステ
ムに関する。
（ＳＲＡＭ）等のバッテリバックアップ回路を有する電
子装置に関し、特に電源断予告信号出力を有しない汎用
電源を使用するのに好適なバッテリバックアップシステ
ムに関する。
【０００２】
【従来の技術】ＳＲＡＭの理想的なバッテリバックアッ
プシステムは、例えば、「中村和夫著、基礎からのメモ
リ応用 第３版（１９８９．８．１０）、ＣＱ出版社、
ｐｐ．１０７〜１０８」にその例が記載されている。こ
の回路は、図２に示すように、バックアップ用バッテ
リ、システム電源発生部２１、電源切替回路２２、電源
断検出回路２３、ＳＲＡＭ２５等から構成され、電源断
検出回路２３は電源電圧（ＡＣ１００Ｖ）の降下を検出
してＣＰＵに割込みを発生させ、ＣＰＵは動作電源電圧
（例えば４．７５Ｖ）より降下する前に処理を終了し
て、メモリプロテクト信号をアクティブにしてＳＲＡＭ
２５を保護するものである。また、バッテリバックアッ
プモード入出時のシーケンスとしては、次に示す過程が
必要である。 １．バッテリバックアップモードに入る時 Ｖｃｃ電圧の低下に先立って電源検出を行ない、ＣＰ
Ｕに割込み信号を供給する。ＣＰＵは割込み処理を行な
って、ＳＲＡＭに対するアクセスを終了する。 Ｖｃｃが４．７５Ｖ（４．７５Ｖは使用する素子によ
る。現在は４．５Ｖが一般的である。）以下になる前
に、メモリプロテクト信号（通常、チップセレクト信号
ＣＳを非選択側にする）を発生する。 ＳＲＡＭのＶｃｃ電源をバッテリに切替える。 ２．バッテリバックアップモードから出る時 ＳＲＡＭのＶｃｃ電源をバッテリ側からシステム電源
側に切替える。 Ｖｃｃが４．７５Ｖ以上になった後、メモリプロテク
ト信号を解除する。 ＣＰＵ処理をスタートさせる。（パワーオンリセッ
ト） また、特開平１−３０７８５４号公報に記載されている
装置では、電圧低下検出時のパワーダウン信号とＳＲＡ
Ｍへのアクセスとを同期させ、書き込み動作中でもＳＲ
ＡＭの内容を保証することが提案されているが、この場
合、Ｖｃｃ電圧とメモリプロテクト信号の時間関係につ
いては配慮がなされていない。なお、バッテリバックア
ップモード入出時のタイミングに関するＳＲＡＭの規格
は、何れのメモリメーカでも共通である。
プシステムは、例えば、「中村和夫著、基礎からのメモ
リ応用 第３版（１９８９．８．１０）、ＣＱ出版社、
ｐｐ．１０７〜１０８」にその例が記載されている。こ
の回路は、図２に示すように、バックアップ用バッテ
リ、システム電源発生部２１、電源切替回路２２、電源
断検出回路２３、ＳＲＡＭ２５等から構成され、電源断
検出回路２３は電源電圧（ＡＣ１００Ｖ）の降下を検出
してＣＰＵに割込みを発生させ、ＣＰＵは動作電源電圧
（例えば４．７５Ｖ）より降下する前に処理を終了し
て、メモリプロテクト信号をアクティブにしてＳＲＡＭ
２５を保護するものである。また、バッテリバックアッ
プモード入出時のシーケンスとしては、次に示す過程が
必要である。 １．バッテリバックアップモードに入る時 Ｖｃｃ電圧の低下に先立って電源検出を行ない、ＣＰ
Ｕに割込み信号を供給する。ＣＰＵは割込み処理を行な
って、ＳＲＡＭに対するアクセスを終了する。 Ｖｃｃが４．７５Ｖ（４．７５Ｖは使用する素子によ
る。現在は４．５Ｖが一般的である。）以下になる前
に、メモリプロテクト信号（通常、チップセレクト信号
ＣＳを非選択側にする）を発生する。 ＳＲＡＭのＶｃｃ電源をバッテリに切替える。 ２．バッテリバックアップモードから出る時 ＳＲＡＭのＶｃｃ電源をバッテリ側からシステム電源
側に切替える。 Ｖｃｃが４．７５Ｖ以上になった後、メモリプロテク
ト信号を解除する。 ＣＰＵ処理をスタートさせる。（パワーオンリセッ
ト） また、特開平１−３０７８５４号公報に記載されている
装置では、電圧低下検出時のパワーダウン信号とＳＲＡ
Ｍへのアクセスとを同期させ、書き込み動作中でもＳＲ
ＡＭの内容を保証することが提案されているが、この場
合、Ｖｃｃ電圧とメモリプロテクト信号の時間関係につ
いては配慮がなされていない。なお、バッテリバックア
ップモード入出時のタイミングに関するＳＲＡＭの規格
は、何れのメモリメーカでも共通である。
【０００３】
【発明が解決しようとする課題】上記従来技術では、Ｓ
ＲＡＭの理想的なバッテリバックアップシステムを実現
する場合、Ｖｃｃ電圧の低下に先立って、ＡＣ１００Ｖ
の降下による電源断予告信号を作成する必要があり、そ
れには、システム電源の一次側に電源断検出回路を設置
する等の工夫が要り、電源のコストアップを招く。ま
た、汎用電源にはそのような出力が用意されていないの
が普通であるため、汎用電源を使用することができない
という制約をシステム設計に課すことになる。そのた
め、上記のように、Ｖｃｃ電圧を監視してパワーダウン
（ＰｏｗＤｏｗ）信号を作成し、それにより、メモリプ
ロテクトを行なうという方式がとられるのが一般的であ
るが、この方式では、メモリ素子の規格（バッテリバッ
クアップモード入出時のタイミング）を満足することが
困難である。すなわち、Ｖｃｃ電圧低下を検出する電圧
は、メモリ規格から４．５Ｖ以上でなければならない
が、５Ｖの中心値に対し、近すぎる値では、電源断でな
い時にも電圧低下検出を行なって動作の安定性を阻害す
ることになるので、結局４．５Ｖ近辺にするのが適当で
ある。この場合、メモリ規格のＶｃｃ＝４．５Ｖに達す
る以前に、ＣＳを非選択側にする（バッテリバックアッ
プモードに入る時）ことが困難になる。つまり、マージ
ンを持って設計することが難しい。他方、システムのＣ
ＰＵに対する割込み信号を、Ｖｃｃ電圧低下に先立って
発生させるためには、例えば、パワーダウン信号を兼用
することが考えられる。この場合、ＣＰＵアクセスとＣ
Ｓオフ動作は非同期であるため、ライトアクセスがＣＳ
オフによって切断される危険性がある。このように、Ｖ
ｃｃ電圧が４．５Ｖに低下する以前に、ＣＰＵに対する
割込み信号の発生とＣＳを非選択にする操作とを異なる
時刻で行なう場合、そのタイミング発生を電圧検出によ
って行なうと、動作が不安定になるという問題がある。
本発明の目的は、このような問題点を改善し、システム
電源からＶｃｃ電圧低下前に電源断予告信号を出力させ
る必要がなく、ＳＲＡＭ等のバッテリバックアップ回路
の設計に自由度を持たることが可能なバッテリバックア
ップシステムを提供することにある。
ＲＡＭの理想的なバッテリバックアップシステムを実現
する場合、Ｖｃｃ電圧の低下に先立って、ＡＣ１００Ｖ
の降下による電源断予告信号を作成する必要があり、そ
れには、システム電源の一次側に電源断検出回路を設置
する等の工夫が要り、電源のコストアップを招く。ま
た、汎用電源にはそのような出力が用意されていないの
が普通であるため、汎用電源を使用することができない
という制約をシステム設計に課すことになる。そのた
め、上記のように、Ｖｃｃ電圧を監視してパワーダウン
（ＰｏｗＤｏｗ）信号を作成し、それにより、メモリプ
ロテクトを行なうという方式がとられるのが一般的であ
るが、この方式では、メモリ素子の規格（バッテリバッ
クアップモード入出時のタイミング）を満足することが
困難である。すなわち、Ｖｃｃ電圧低下を検出する電圧
は、メモリ規格から４．５Ｖ以上でなければならない
が、５Ｖの中心値に対し、近すぎる値では、電源断でな
い時にも電圧低下検出を行なって動作の安定性を阻害す
ることになるので、結局４．５Ｖ近辺にするのが適当で
ある。この場合、メモリ規格のＶｃｃ＝４．５Ｖに達す
る以前に、ＣＳを非選択側にする（バッテリバックアッ
プモードに入る時）ことが困難になる。つまり、マージ
ンを持って設計することが難しい。他方、システムのＣ
ＰＵに対する割込み信号を、Ｖｃｃ電圧低下に先立って
発生させるためには、例えば、パワーダウン信号を兼用
することが考えられる。この場合、ＣＰＵアクセスとＣ
Ｓオフ動作は非同期であるため、ライトアクセスがＣＳ
オフによって切断される危険性がある。このように、Ｖ
ｃｃ電圧が４．５Ｖに低下する以前に、ＣＰＵに対する
割込み信号の発生とＣＳを非選択にする操作とを異なる
時刻で行なう場合、そのタイミング発生を電圧検出によ
って行なうと、動作が不安定になるという問題がある。
本発明の目的は、このような問題点を改善し、システム
電源からＶｃｃ電圧低下前に電源断予告信号を出力させ
る必要がなく、ＳＲＡＭ等のバッテリバックアップ回路
の設計に自由度を持たることが可能なバッテリバックア
ップシステムを提供することにある。
【０００４】
【課題を解決するための手段】上記目的を達成するた
め、本発明のバッテリバックアップシステムは、バッテ
リバックアップ回路、バックアップ対象の素子（例えば
ＳＲＡＭ）、電源部等に加えて、ＤＣ−ＤＣコンバータ
を設け、そのＤＣ−ＤＣコンバータによって、システム
側の電源電圧から上記素子の常用電源を作成することに
特徴がある。また、バッテリバックアップ回路、バック
アップ対象の素子（例えばＳＲＡＭ）、電源部、電圧検
出回路等に加えて、システム側の電源電圧Ｖｃｃから上
記素子の常用電源を作成するＤＣ−ＤＣコンバータ、お
よび、電圧検出回路において、システム側の電源電圧値
からバッテリバックアップ時のタイミング信号（Ｐ
Ｄ1、ＰＤ2）を作成する手段（リセットＩＣ（１）、リ
セットＩＣ（２）等）を備えたことに特徴がある。
め、本発明のバッテリバックアップシステムは、バッテ
リバックアップ回路、バックアップ対象の素子（例えば
ＳＲＡＭ）、電源部等に加えて、ＤＣ−ＤＣコンバータ
を設け、そのＤＣ−ＤＣコンバータによって、システム
側の電源電圧から上記素子の常用電源を作成することに
特徴がある。また、バッテリバックアップ回路、バック
アップ対象の素子（例えばＳＲＡＭ）、電源部、電圧検
出回路等に加えて、システム側の電源電圧Ｖｃｃから上
記素子の常用電源を作成するＤＣ−ＤＣコンバータ、お
よび、電圧検出回路において、システム側の電源電圧値
からバッテリバックアップ時のタイミング信号（Ｐ
Ｄ1、ＰＤ2）を作成する手段（リセットＩＣ（１）、リ
セットＩＣ（２）等）を備えたことに特徴がある。
【０００５】
【作用】本発明においては、ＤＣ−ＤＣコンバータを用
い、システム側の電源電圧ＶｃｃからＳＲＡＭの常用電
源電圧を作成するので、バッテリバックアップモード入
出時のシーケンス信号をＳＲＡＭのＶｃｃ電圧とは無関
係に作成することができる。これによって、シーケンス
信号の作成は容易であり、電源断予告信号出力を有しな
い汎用電源を用いることもできる。さらに、ＳＲＡＭ専
用にＤＣ−ＤＣコンバータを設けるので、他デバイスの
動作によるＶｃｃラインのノイズによる悪影響を防ぐこ
とができる。
い、システム側の電源電圧ＶｃｃからＳＲＡＭの常用電
源電圧を作成するので、バッテリバックアップモード入
出時のシーケンス信号をＳＲＡＭのＶｃｃ電圧とは無関
係に作成することができる。これによって、シーケンス
信号の作成は容易であり、電源断予告信号出力を有しな
い汎用電源を用いることもできる。さらに、ＳＲＡＭ専
用にＤＣ−ＤＣコンバータを設けるので、他デバイスの
動作によるＶｃｃラインのノイズによる悪影響を防ぐこ
とができる。
【０００６】
【実施例】以下、本発明の一実施例を図面により説明す
る。図１は、本発明の一実施例におけるＳＲＡＭ等のバ
ッテリバックアップシステムのブロック構成図、図３は
本発明の一実施例におけるＤＣ−ＤＣコンバータの構成
図、図４は本発明の一実施例における電圧検出回路の構
成図、図５は本発明の一実施例におけるバッテリバック
アップ回路の構成図である。図１において、１は電圧検
出回路、２はＣＰＵおよび周辺機器、３はチャージポン
プ形のＤＣ−ＤＣコンバータ、４はバッテリバックアッ
プ回路、５は論理回路（ＮＡＮＤ）、６はＳＲＡＭであ
り、ＳＲＡＭ６のＶｃｃ電源は、システムのＶｃｃ電源
を入力するＤＣ−ＤＣコンバータ３により作成する。こ
のＤＣ−ＤＣコンバータは、図３に示すように、内部バ
イアス回路９、発振器１０、エラーアンプ１１、基準電
圧レギュレータ１２、パルス幅変調（ＰＷＭ）ラッチ１
３等を含む１個のＩＣと、数点の外付けディスクリート
部品とから構成されている。このような構成により、分
圧された出力電圧Ｖ0と基準電圧（２．５Ｖ）とをエラ
ーアンプ１１で比較した結果によって、出力側に接続さ
れたコンデンサＣ0への電荷供給をオンオフし、出力電
圧Ｖ0を一定にする。なお、出力電圧Ｖ0の大きさは、Ｒ
1、Ｒ2による分圧比によって決まり、（Ｒ2／Ｒ1＋１）
×基準電圧で示される。また、最大出力電圧は２Ｖｃｃ
とする。従って、Ｖｃｃが低下しても、Ｖｃｃ／２まで
はＶ0は元の値を維持できるまた、ＤＣ−ＤＣコンバー
タ３の一次側に設けた電源検出回路１は、図４に示すよ
うに、外部抵抗Ｒ1〜Ｒ4により検出電圧を設定できる二
つのリセットＩＣ（リセットＩＣ（１）７、リセットＩ
Ｃ（２）８）を用いて構成する。これにより、Ｖｃｃ電
圧の２種の値を検出して、二つの信号（ＰＤ1、ＰＤ2）
を出力する。この信号ＰＤ1はＣＰＵに対する割込信号
となるもので、ＣＰＵおよび周辺回路２とＳＲＡＭ６が
動作可能なＶｃｃの値（例えば、４．５Ｖ）でロウレベ
ルを出力する。一方、信号ＰＤ2は、ＳＲＡＭ６のチッ
プセレクト信号（ロウアクティブ）を非選択状態にする
ためのもので、信号ＰＤ1を出力する値（例えば、４．
５Ｖ）から約２．５Ｖまでの値のＶｃｃを検出してロウ
レベルを出力する。その値は、信号ＰＤ1が出力されて
から、それによりＣＰＵが割込み処理を終了するのに十
分な時間をとれるものとする。また、バッテリバックア
ップ回路４は、図５に示すように、一次バッテリ１５を
用いて構成する。なお、図１に示した出力電圧ＶBにつ
いて、ＤＣ−ＤＣコンバータ出力Ｖ0とバッテリ１５と
の切替えは、ダイオードＤ1によって自動的に行なわれ
る。なお、入力電圧が小さい場合のＤＣ−ＤＣコンバー
タ３の動作が不案定で悪影響を及ぼす恐れがあるなら
ば、電圧検出回路出力ＰＤ2をＤＣ−ＤＣコンバータ３
のピン１４に接続すればよい。こうして、ピン１４をロ
ウレベルとすることにより、ＤＣ−ＤＣコンバータ３の
動作は停止させられる。本実施例では、ＤＣ−ＤＣコン
バータ３によりＳＲＡＭ用電源を作成しているので、バ
ッテリバックアップモード入出時におけるタイミングの
作成を、ＳＲＡＭ６のＶｃｃ電圧の値とは無関係に、シ
ステムのＶｃｃ電圧の値を監視することによって行な
う。これは、システムのＶｃｃの値が低下しても、一定
範囲内ならば、ＤＣ−ＤＣコンバータ３がＳＲＡＭ用Ｖ
ｃｃの値を低下させずに維持できるようにするためであ
る。
る。図１は、本発明の一実施例におけるＳＲＡＭ等のバ
ッテリバックアップシステムのブロック構成図、図３は
本発明の一実施例におけるＤＣ−ＤＣコンバータの構成
図、図４は本発明の一実施例における電圧検出回路の構
成図、図５は本発明の一実施例におけるバッテリバック
アップ回路の構成図である。図１において、１は電圧検
出回路、２はＣＰＵおよび周辺機器、３はチャージポン
プ形のＤＣ−ＤＣコンバータ、４はバッテリバックアッ
プ回路、５は論理回路（ＮＡＮＤ）、６はＳＲＡＭであ
り、ＳＲＡＭ６のＶｃｃ電源は、システムのＶｃｃ電源
を入力するＤＣ−ＤＣコンバータ３により作成する。こ
のＤＣ−ＤＣコンバータは、図３に示すように、内部バ
イアス回路９、発振器１０、エラーアンプ１１、基準電
圧レギュレータ１２、パルス幅変調（ＰＷＭ）ラッチ１
３等を含む１個のＩＣと、数点の外付けディスクリート
部品とから構成されている。このような構成により、分
圧された出力電圧Ｖ0と基準電圧（２．５Ｖ）とをエラ
ーアンプ１１で比較した結果によって、出力側に接続さ
れたコンデンサＣ0への電荷供給をオンオフし、出力電
圧Ｖ0を一定にする。なお、出力電圧Ｖ0の大きさは、Ｒ
1、Ｒ2による分圧比によって決まり、（Ｒ2／Ｒ1＋１）
×基準電圧で示される。また、最大出力電圧は２Ｖｃｃ
とする。従って、Ｖｃｃが低下しても、Ｖｃｃ／２まで
はＶ0は元の値を維持できるまた、ＤＣ−ＤＣコンバー
タ３の一次側に設けた電源検出回路１は、図４に示すよ
うに、外部抵抗Ｒ1〜Ｒ4により検出電圧を設定できる二
つのリセットＩＣ（リセットＩＣ（１）７、リセットＩ
Ｃ（２）８）を用いて構成する。これにより、Ｖｃｃ電
圧の２種の値を検出して、二つの信号（ＰＤ1、ＰＤ2）
を出力する。この信号ＰＤ1はＣＰＵに対する割込信号
となるもので、ＣＰＵおよび周辺回路２とＳＲＡＭ６が
動作可能なＶｃｃの値（例えば、４．５Ｖ）でロウレベ
ルを出力する。一方、信号ＰＤ2は、ＳＲＡＭ６のチッ
プセレクト信号（ロウアクティブ）を非選択状態にする
ためのもので、信号ＰＤ1を出力する値（例えば、４．
５Ｖ）から約２．５Ｖまでの値のＶｃｃを検出してロウ
レベルを出力する。その値は、信号ＰＤ1が出力されて
から、それによりＣＰＵが割込み処理を終了するのに十
分な時間をとれるものとする。また、バッテリバックア
ップ回路４は、図５に示すように、一次バッテリ１５を
用いて構成する。なお、図１に示した出力電圧ＶBにつ
いて、ＤＣ−ＤＣコンバータ出力Ｖ0とバッテリ１５と
の切替えは、ダイオードＤ1によって自動的に行なわれ
る。なお、入力電圧が小さい場合のＤＣ−ＤＣコンバー
タ３の動作が不案定で悪影響を及ぼす恐れがあるなら
ば、電圧検出回路出力ＰＤ2をＤＣ−ＤＣコンバータ３
のピン１４に接続すればよい。こうして、ピン１４をロ
ウレベルとすることにより、ＤＣ−ＤＣコンバータ３の
動作は停止させられる。本実施例では、ＤＣ−ＤＣコン
バータ３によりＳＲＡＭ用電源を作成しているので、バ
ッテリバックアップモード入出時におけるタイミングの
作成を、ＳＲＡＭ６のＶｃｃ電圧の値とは無関係に、シ
ステムのＶｃｃ電圧の値を監視することによって行な
う。これは、システムのＶｃｃの値が低下しても、一定
範囲内ならば、ＤＣ−ＤＣコンバータ３がＳＲＡＭ用Ｖ
ｃｃの値を低下させずに維持できるようにするためであ
る。
【０００７】ここで、本実施例のＳＲＡＭ６のバッテリ
バックアップ方法について述べる。図６は、本発明の一
実施例におけるバッテリバックアップシステムの動作を
示すタイミングチャートである。本実施例におけるバッ
テリバックアップモードに入る場合、Ｖｃｃ電圧が降下
して約４．５Ｖになった時点で、電源検出回路１の信号
ＰＤ1がアクティブとなり、ＣＰＵおよび周辺回路２に
割込みが発生する。さらに、Ｖｃｃが約３．０Ｖになる
と、信号ＰＤ2がロウアクティブとなって、ＣＰＵおよ
び周辺回路２からの信号ＣＳとともに、論理回路５に入
力される。この論理回路５出力がＳＲＡＭ６を非選択状
態（図５の斜線部分の間）にする。一方、ＤＣ−ＤＣコ
ンバータ３の出力Ｖ0（ＶB）は、Ｖｃｃ電圧が３．０Ｖ
以下になっても、バッテリバックアップ回路４のダイオ
ードＤ1による切替が完了するまでの間、５．０Ｖを保
持し続けた後、降下する。こうして、バッテリ１５によ
るバックアップがなされる。また、バッテリバックアッ
プモードから出る場合は、入る場合のほぼ逆のシーケン
スであるが、ＳＲＡＭ６のチップセレクト信号には、信
号ＰＤ1が非アクティブになった後にアクセスのための
パルスが入力される。なお、Ｖ0は、システム側のＶｃ
ｃが立上る以前に定電状態に達するので、メモリ規格を
満足する。なお、本実施例では、リセットＩＣ（２）８
の監視電圧はシステムのＶｃｃであるが、例えば、ＤＣ
−ＤＣコンバータ３の出力側のＶBを監視電圧とするよ
うに構成しても、同様の動作を行なわせることができ
る。
バックアップ方法について述べる。図６は、本発明の一
実施例におけるバッテリバックアップシステムの動作を
示すタイミングチャートである。本実施例におけるバッ
テリバックアップモードに入る場合、Ｖｃｃ電圧が降下
して約４．５Ｖになった時点で、電源検出回路１の信号
ＰＤ1がアクティブとなり、ＣＰＵおよび周辺回路２に
割込みが発生する。さらに、Ｖｃｃが約３．０Ｖになる
と、信号ＰＤ2がロウアクティブとなって、ＣＰＵおよ
び周辺回路２からの信号ＣＳとともに、論理回路５に入
力される。この論理回路５出力がＳＲＡＭ６を非選択状
態（図５の斜線部分の間）にする。一方、ＤＣ−ＤＣコ
ンバータ３の出力Ｖ0（ＶB）は、Ｖｃｃ電圧が３．０Ｖ
以下になっても、バッテリバックアップ回路４のダイオ
ードＤ1による切替が完了するまでの間、５．０Ｖを保
持し続けた後、降下する。こうして、バッテリ１５によ
るバックアップがなされる。また、バッテリバックアッ
プモードから出る場合は、入る場合のほぼ逆のシーケン
スであるが、ＳＲＡＭ６のチップセレクト信号には、信
号ＰＤ1が非アクティブになった後にアクセスのための
パルスが入力される。なお、Ｖ0は、システム側のＶｃ
ｃが立上る以前に定電状態に達するので、メモリ規格を
満足する。なお、本実施例では、リセットＩＣ（２）８
の監視電圧はシステムのＶｃｃであるが、例えば、ＤＣ
−ＤＣコンバータ３の出力側のＶBを監視電圧とするよ
うに構成しても、同様の動作を行なわせることができ
る。
【０００８】
【発明の効果】本発明によれば、ＳＲＡＭ等のバッテリ
バックアップを行なうのに、ＳＲＡＭの常用Ｖｃｃ電圧
を、システム側Ｖｃｃ電源からＤＣ−ＤＣコンバータに
より作成するようにしたため、バッテリバックアップモ
ード入力時のシーケンス信号は、ＳＲＡＭのＶｃｃ電圧
とは無関係に作成できるようになり、シーケンス信号の
作成が容易になる。また、このことにより、電源断予告
信号出力を有しない汎用電源を使用することもできる。
さらに、ＳＲＡＭ等、バッテリバックアップするデバイ
ス専用にＤＣ−ＤＣコンバータを設けるので、他デバイ
スの動作によるＶｃｃラインのノイズによる悪影響を防
止することができる。
バックアップを行なうのに、ＳＲＡＭの常用Ｖｃｃ電圧
を、システム側Ｖｃｃ電源からＤＣ−ＤＣコンバータに
より作成するようにしたため、バッテリバックアップモ
ード入力時のシーケンス信号は、ＳＲＡＭのＶｃｃ電圧
とは無関係に作成できるようになり、シーケンス信号の
作成が容易になる。また、このことにより、電源断予告
信号出力を有しない汎用電源を使用することもできる。
さらに、ＳＲＡＭ等、バッテリバックアップするデバイ
ス専用にＤＣ−ＤＣコンバータを設けるので、他デバイ
スの動作によるＶｃｃラインのノイズによる悪影響を防
止することができる。
【０００９】
【図１】本発明の一実施例におけるＳＲＡＭ等のバッテ
リバックアップシステムのブロック構成図である。
リバックアップシステムのブロック構成図である。
【図２】従来のバッテリバックアップシステムの概要を
示す図である。
示す図である。
【図３】本発明の一実施例におけるＤＣ−ＤＣコンバー
タの構成図である。
タの構成図である。
【図４】本発明の一実施例における電圧検出回路の構成
図である。
図である。
【図５】本発明の一実施例におけるバッテリバックアッ
プ回路の構成図である。
プ回路の構成図である。
【図６】本発明の一実施例におけるバッテリバックアッ
プシステムの動作を示すタイミングチャートである。
プシステムの動作を示すタイミングチャートである。
１ 電圧検出回路 ２ ＣＰＵおよび周辺回路 ３ ＤＣ−ＤＣコンバータ ４ バッテリバックアップ回路 ５ 論理回路 ６ ＳＲＡＭ ７ リセットＩＣ（１） ８ リセットＩＣ（２） ９ 内部バイアス回路 １０ 発振器 １１ エラーアンプ １２ 基準電圧レギュレータ １３ ＰＷＭラッチ １４ ピン １５ バッテリ ２１ システム電源発生部 ２２ 電源切替回路 ２３ 電源断検出回路 ２４ ＳＲＡＭ
Claims (2)
- 【請求項１】 バッテリバックアップ手段と、バックア
ップ対象の素子と、電源部とを備えたシステムにおい
て、ＤＣ−ＤＣコンバータを設け、該ＤＣ−ＤＣコンバ
ータによって、システム側の電源電圧から上記素子の常
用電源を作成することを特徴とするバッテリバックアッ
プシステム。 - 【請求項２】 バッテリバックアップ手段と、バックア
ップ対象の素子と、電源部と、システム側の電源電圧を
検出する手段とを備えたシステムにおいて、システム側
の電源電圧から上記素子の常用電源を作成するＤＣ−Ｄ
Ｃコンバータを設けるとともに、上記検出手段には、シ
ステム側の電源電圧値からバッテリバックアップ時のタ
イミング信号を作成する手段を備えたことを特徴とする
バッテリバックアップシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4141161A JPH05333965A (ja) | 1992-06-02 | 1992-06-02 | バッテリバックアップシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4141161A JPH05333965A (ja) | 1992-06-02 | 1992-06-02 | バッテリバックアップシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05333965A true JPH05333965A (ja) | 1993-12-17 |
Family
ID=15285556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4141161A Pending JPH05333965A (ja) | 1992-06-02 | 1992-06-02 | バッテリバックアップシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05333965A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8904161B2 (en) | 2010-10-20 | 2014-12-02 | Samsung Electronics Co., Ltd. | Memory system and reset method thereof to prevent nonvolatile memory corruption due to premature power loss |
-
1992
- 1992-06-02 JP JP4141161A patent/JPH05333965A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8904161B2 (en) | 2010-10-20 | 2014-12-02 | Samsung Electronics Co., Ltd. | Memory system and reset method thereof to prevent nonvolatile memory corruption due to premature power loss |
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