JP3034741B2 - 電源バックアップ装置 - Google Patents
電源バックアップ装置Info
- Publication number
- JP3034741B2 JP3034741B2 JP5312011A JP31201193A JP3034741B2 JP 3034741 B2 JP3034741 B2 JP 3034741B2 JP 5312011 A JP5312011 A JP 5312011A JP 31201193 A JP31201193 A JP 31201193A JP 3034741 B2 JP3034741 B2 JP 3034741B2
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- backup
- voltage
- backup power
- charging
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Power Sources (AREA)
Description
【０００１】
【産業上の利用分野】この発明は例えばＤ−ＲＡＭ（ダ
イナミック・ランダム・メモリ）等の揮発性メモリに対
する電源バックアップ装置に関するものである。
イナミック・ランダム・メモリ）等の揮発性メモリに対
する電源バックアップ装置に関するものである。
【０００２】
【従来の技術】図６は例えば特開平４−１３４５４５号
公報に示された従来の電源バックアップ装置の回路構成
図であり、図６において、１１１は電子機器の制御部本
体を構成するＣＰＵであって、バスライン１１２を介し
てバックアップ対象素子であるＤ−ＲＡＭ１１３の他、
図示しないがプログラムデータ等が記憶されたＲＯＭ
（リード・オンリ・メモリ）や各種入出力機器のコント
ローラ等が接続されている。
公報に示された従来の電源バックアップ装置の回路構成
図であり、図６において、１１１は電子機器の制御部本
体を構成するＣＰＵであって、バスライン１１２を介し
てバックアップ対象素子であるＤ−ＲＡＭ１１３の他、
図示しないがプログラムデータ等が記憶されたＲＯＭ
（リード・オンリ・メモリ）や各種入出力機器のコント
ローラ等が接続されている。
【０００３】そして、上記ＣＰＵ１１１の出力ポートＯ
ｐは、抵抗ｒ１０１を介してＮＰＮ型トランジスタ（以
下、第１のトランジスタと称する）１１４のベースに接
続されている。上記第１のトランジスタ１１４のエミッ
タは接地されており、コレクタは抵抗ｒ１０２を介して
ＰＮＰ型トランジスタ（以下、第２のトランジスタと称
する）１１５のベースに接続されている。また、第１の
トランジスタ１１４及び第２のトランジスタ１１５のベ
ース・エミッタ間にはそれぞれ抵抗ｒ１０３，ｒ１０４
が介在されている。
ｐは、抵抗ｒ１０１を介してＮＰＮ型トランジスタ（以
下、第１のトランジスタと称する）１１４のベースに接
続されている。上記第１のトランジスタ１１４のエミッ
タは接地されており、コレクタは抵抗ｒ１０２を介して
ＰＮＰ型トランジスタ（以下、第２のトランジスタと称
する）１１５のベースに接続されている。また、第１の
トランジスタ１１４及び第２のトランジスタ１１５のベ
ース・エミッタ間にはそれぞれ抵抗ｒ１０３，ｒ１０４
が介在されている。
【０００４】上記第２のトランジスタ１１５のエミッタ
は逆流防止用ダイオード１１６を介して主電源の＋５Ｖ
端子に接続されており、コレクタは電圧安定化回路１１
７の入力側に接続されている。
は逆流防止用ダイオード１１６を介して主電源の＋５Ｖ
端子に接続されており、コレクタは電圧安定化回路１１
７の入力側に接続されている。
【０００５】上記電圧安定化回路１１７の出力側は、前
記Ｄ−ＲＡＭ１１３の電源端子Ｖｃに接続されている。
また、入力側には充電抵抗１１８を介してバックアップ
用バッテリ１１９が接続されている。ここに、前記第
１，第２のトランジスタ１１４，１１５、ダイオード１
１６及び各抵抗ｒ１０１〜ｒ１０４によって、上記バッ
テリ１１９への充電開始タイミングを遅らせる充電開始
制御用リレー回路１２０が構成される。
記Ｄ−ＲＡＭ１１３の電源端子Ｖｃに接続されている。
また、入力側には充電抵抗１１８を介してバックアップ
用バッテリ１１９が接続されている。ここに、前記第
１，第２のトランジスタ１１４，１１５、ダイオード１
１６及び各抵抗ｒ１０１〜ｒ１０４によって、上記バッ
テリ１１９への充電開始タイミングを遅らせる充電開始
制御用リレー回路１２０が構成される。
【０００６】一方、前記ＣＰＵ１１１の入力ポートＩｐ
には、抵抗ｒ１０５を介して主電源の＋５Ｖ端子が接続
されるとともに、コンパレータ１２１の出力端子が接続
されている。上記コンパレータ１２１の反転入力端子
（−）には抵抗ｒ１０６を介して前記バッテリ１１９と
充電抵抗１１８との接続点ｐ２が接続されており、非反
転入力端子（＋）には主電源の＋５Ｖ端子と接地間とに
介在された直列抵抗ｒ１０７，ｒ１０８の接続点ｐ１が
接続されている。ここに、上記コンパレータ１２１及び
各抵抗ｒ１０５，ｒ１０６，ｒ１０７，ｒ１０８によっ
て、前記バッテリ１１９の電圧レベルが直列抵抗ｒ１０
７，ｒ１０８によって決まる基準レベルよりも高いか低
いかを検出する電圧レベル検出回路１２２が構成され
る。
には、抵抗ｒ１０５を介して主電源の＋５Ｖ端子が接続
されるとともに、コンパレータ１２１の出力端子が接続
されている。上記コンパレータ１２１の反転入力端子
（−）には抵抗ｒ１０６を介して前記バッテリ１１９と
充電抵抗１１８との接続点ｐ２が接続されており、非反
転入力端子（＋）には主電源の＋５Ｖ端子と接地間とに
介在された直列抵抗ｒ１０７，ｒ１０８の接続点ｐ１が
接続されている。ここに、上記コンパレータ１２１及び
各抵抗ｒ１０５，ｒ１０６，ｒ１０７，ｒ１０８によっ
て、前記バッテリ１１９の電圧レベルが直列抵抗ｒ１０
７，ｒ１０８によって決まる基準レベルよりも高いか低
いかを検出する電圧レベル検出回路１２２が構成され
る。
【０００７】次に、上記の如く構成された従来装置の動
作について説明する。先ず、主電源がオフするとダイオ
ード１１６及び第２のトランジスタ１１５を介して供給
されていた＋５Ｖ電圧がなくなり、バッテリ１１９の電
圧よりも充電抵抗１１８の一端ａの電圧が低くなる。そ
の結果、該バッテリ１１９の放電が開始され、放電電流
が上記充電抵抗１１８を介して安定化回路１１７に流れ
る。これにより、Ｄ−ＲＡＭ１１３の電源端子Ｖｃに対
してバックアップ電圧が供給されて、Ｄ−ＲＡＭ１１３
のメモリ内容が保持される。
作について説明する。先ず、主電源がオフするとダイオ
ード１１６及び第２のトランジスタ１１５を介して供給
されていた＋５Ｖ電圧がなくなり、バッテリ１１９の電
圧よりも充電抵抗１１８の一端ａの電圧が低くなる。そ
の結果、該バッテリ１１９の放電が開始され、放電電流
が上記充電抵抗１１８を介して安定化回路１１７に流れ
る。これにより、Ｄ−ＲＡＭ１１３の電源端子Ｖｃに対
してバックアップ電圧が供給されて、Ｄ−ＲＡＭ１１３
のメモリ内容が保持される。
【０００８】次に、図７（ａ），（ｂ）において時点ｔ
０にて主電源がオンし、時点ｔ１にてＣＰＵ１１１に＋
５Ｖ電圧が供給されると当該ＣＰＵ１１１が起動し、予
め設定されたプログラムに基づいて処理を実行する。す
なわち、先ず入力ポートＩｐへの入力信号を読込む。こ
こで、図７（ａ）に示すように、主電源オン時における
バッテリ１１９の電圧レベルＶＥが前記直列抵抗ｒ１０
７，ｒ１０８によって決まる基準レベルＥよりも高い場
合には上記入力ポートＩｐの信号レベルがローレベル
“Ｌ”なので、時点ｔ２にて出力ポートＯｐからの出力
信号をハイレベル“Ｈ”に切り換える。
０にて主電源がオンし、時点ｔ１にてＣＰＵ１１１に＋
５Ｖ電圧が供給されると当該ＣＰＵ１１１が起動し、予
め設定されたプログラムに基づいて処理を実行する。す
なわち、先ず入力ポートＩｐへの入力信号を読込む。こ
こで、図７（ａ）に示すように、主電源オン時における
バッテリ１１９の電圧レベルＶＥが前記直列抵抗ｒ１０
７，ｒ１０８によって決まる基準レベルＥよりも高い場
合には上記入力ポートＩｐの信号レベルがローレベル
“Ｌ”なので、時点ｔ２にて出力ポートＯｐからの出力
信号をハイレベル“Ｈ”に切り換える。
【０００９】一方、図７（ｂ）に示すように、バッテリ
１１９の電圧レベルＶＥが上記基準レベルＥより低い場
合には上記入力ポートＩｐの信号レベルがハイレベル
“Ｈ”なので、バックアップが異常であった旨を知らせ
る警告などの処理を行う。その後、時点ｔ３にて出力ポ
ートＯｐからの出力信号をハイレベル“Ｈ”に切り換え
る。
１１９の電圧レベルＶＥが上記基準レベルＥより低い場
合には上記入力ポートＩｐの信号レベルがハイレベル
“Ｈ”なので、バックアップが異常であった旨を知らせ
る警告などの処理を行う。その後、時点ｔ３にて出力ポ
ートＯｐからの出力信号をハイレベル“Ｈ”に切り換え
る。
【００１０】出力ポートＯｐからの信号がハイレベル
“Ｈ”になると、第１のトランジスタ１１４がオンし、
続いて第２のトランジスタ１１５がオンして、＋５Ｖ電
圧がダイオード１１６、第２のトランジスタ１１５及び
電圧安定化回路１１７を介してＤ−ＲＡＭ１１３の電源
端子Ｖｃに印加され、上記Ｄ−ＲＡＭ１１３はＣＰＵ１
１１の制御によりデータの書込みおよび読出しが可能と
なる。また、バッテリ１１９の電圧よりも充電抵抗１１
８の一端ａの電圧が高くなるため、上記＋５Ｖ電圧が充
電抵抗１１８を通してバッテリ１１９にも供給され、該
バッテリ１１９の充電が行われる。
“Ｈ”になると、第１のトランジスタ１１４がオンし、
続いて第２のトランジスタ１１５がオンして、＋５Ｖ電
圧がダイオード１１６、第２のトランジスタ１１５及び
電圧安定化回路１１７を介してＤ−ＲＡＭ１１３の電源
端子Ｖｃに印加され、上記Ｄ−ＲＡＭ１１３はＣＰＵ１
１１の制御によりデータの書込みおよび読出しが可能と
なる。また、バッテリ１１９の電圧よりも充電抵抗１１
８の一端ａの電圧が高くなるため、上記＋５Ｖ電圧が充
電抵抗１１８を通してバッテリ１１９にも供給され、該
バッテリ１１９の充電が行われる。
【００１１】
【発明が解決しようとする課題】従来の電源バックアッ
プ装置は以上のように構成されているので、主電源から
給電が行なわれている実動作中には、バックアップ用バ
ッテリ１１９の健全性を確認することができず、また、
Ｄ−ＲＡＭ等のメモリの大容量化に伴うバックアップ電
源の電流増加のため、データ保持時間の減少、イニシャ
ル時間の増加等の問題点があった。つまり、揮発性メモ
リに対するバックアップ電源の信頼性に欠けるという問
題点があった。
プ装置は以上のように構成されているので、主電源から
給電が行なわれている実動作中には、バックアップ用バ
ッテリ１１９の健全性を確認することができず、また、
Ｄ−ＲＡＭ等のメモリの大容量化に伴うバックアップ電
源の電流増加のため、データ保持時間の減少、イニシャ
ル時間の増加等の問題点があった。つまり、揮発性メモ
リに対するバックアップ電源の信頼性に欠けるという問
題点があった。
【００１２】この発明は上記のような問題点を解消する
ためになされたもので、主電源からの給電が行なわれて
いる実動作中においても、バックアップ電源の劣化状況
を確認できるようにすることを目的とする。
ためになされたもので、主電源からの給電が行なわれて
いる実動作中においても、バックアップ電源の劣化状況
を確認できるようにすることを目的とする。
【００１３】また、この発明は上記バックアップ電源の
劣化状況の確認を迅速にできるようにすることを目的と
する。
劣化状況の確認を迅速にできるようにすることを目的と
する。
【００１４】
【課題を解決するための手段】この発明に係る電源バッ
クアップ装置は、バックアップ対象素子のデータ保持電
圧レベルを検出する第１の電圧検出手段と、バックアッ
プ電源のテスト電圧レベルを検出する第２の電圧検出手
段と、前記バックアップ対象素子に相当し充電中止時に
前記バックアップ電源から給電を受ける負荷と、この負
荷の消費電力に応じて前記バックアップ電源が低下し前
記第２の電圧検出手段の出力信号が有効でなくなってか
ら計時を開始し前記第１の電圧検出手段の出力信号が有
効でなくなる時間を測定し該測定時間を前記バックアッ
プ電源の健全時における放電時間と比較して該バックア
ップ電源の劣化状況を判断する判断手段とを備えたもの
である。
クアップ装置は、バックアップ対象素子のデータ保持電
圧レベルを検出する第１の電圧検出手段と、バックアッ
プ電源のテスト電圧レベルを検出する第２の電圧検出手
段と、前記バックアップ対象素子に相当し充電中止時に
前記バックアップ電源から給電を受ける負荷と、この負
荷の消費電力に応じて前記バックアップ電源が低下し前
記第２の電圧検出手段の出力信号が有効でなくなってか
ら計時を開始し前記第１の電圧検出手段の出力信号が有
効でなくなる時間を測定し該測定時間を前記バックアッ
プ電源の健全時における放電時間と比較して該バックア
ップ電源の劣化状況を判断する判断手段とを備えたもの
である。
【００１５】また、この発明に係る電源バックアップ装
置は、バックアップ電源から負荷への通電電流をバック
アップ対象素子のデータ保持電流より大きくしたもので
ある。
置は、バックアップ電源から負荷への通電電流をバック
アップ対象素子のデータ保持電流より大きくしたもので
ある。
【００１６】この発明における判断手段は、主電源によ
るバックアップ電源への充電中止時に、バックアップ電
源の給電電圧が負荷への給電によって低下し、テスト電
圧レベルを検出する第２の電圧検出手段の出力信号が有
効でなくなってから計時を開始し前記第１の電圧検出手
段の出力信号が有効でなくなる時間を測定し該測定時間
を前記バックアップ電源の健全時における放電時間と比
較することにより、バックアップ電源の劣化状況を判断
することができる。
るバックアップ電源への充電中止時に、バックアップ電
源の給電電圧が負荷への給電によって低下し、テスト電
圧レベルを検出する第２の電圧検出手段の出力信号が有
効でなくなってから計時を開始し前記第１の電圧検出手
段の出力信号が有効でなくなる時間を測定し該測定時間
を前記バックアップ電源の健全時における放電時間と比
較することにより、バックアップ電源の劣化状況を判断
することができる。
【００１７】また、この発明における電源バックアップ
装置は、バックアップ電源から負荷への通電電流をバッ
クアップ対象素子のデータ保持電流より大きくしたこと
により、バックアップ電源の劣化状況を迅速に確認する
ことができる。
装置は、バックアップ電源から負荷への通電電流をバッ
クアップ対象素子のデータ保持電流より大きくしたこと
により、バックアップ電源の劣化状況を迅速に確認する
ことができる。
【００１８】
【実施例】実施例１． 以下、この発明の実施例を図面について説明する。図１
は実施例１を示す回路構成図であり、図１において、１
は制御部本体を構成する判断手段としてのＣＰＵであっ
て、バスライン２を介してバックアップ対象素子である
Ｄ−ＲＡＭ３の他、図示しないがプログラムデータ等が
記憶されたＲＯＭ（リード・オンリ・メモリ）や各種入
出力機器のコントローラ等が接続されている。４は主電
源５の給電電圧を安定化してバックアップ対象素子とし
てのＤ−ＲＡＭ３に供給する安定化回路、６は充電中止
手段７、充電抵抗８を介して安定化回路４の入力端に接
続したバックアップ電源、９は充電中止手段７と並列に
接続した一方向通電素子としてのダイオード、１０はバ
ックアップ電源６の健全性，つまりデータ保持電圧レベ
ルをチェックする電圧検出手段（第１の電圧検出手段）
である。
は実施例１を示す回路構成図であり、図１において、１
は制御部本体を構成する判断手段としてのＣＰＵであっ
て、バスライン２を介してバックアップ対象素子である
Ｄ−ＲＡＭ３の他、図示しないがプログラムデータ等が
記憶されたＲＯＭ（リード・オンリ・メモリ）や各種入
出力機器のコントローラ等が接続されている。４は主電
源５の給電電圧を安定化してバックアップ対象素子とし
てのＤ−ＲＡＭ３に供給する安定化回路、６は充電中止
手段７、充電抵抗８を介して安定化回路４の入力端に接
続したバックアップ電源、９は充電中止手段７と並列に
接続した一方向通電素子としてのダイオード、１０はバ
ックアップ電源６の健全性，つまりデータ保持電圧レベ
ルをチェックする電圧検出手段（第１の電圧検出手段）
である。
【００１９】上記充電中止手段７は、上記ＣＰＵ１から
制御信号を受けるトランジスタＴ１とバックアップ電源
６の充電路６ａを開閉するトランジスタＴ２および複数
の抵抗ｒ１〜ｒ４で構成されている。また、上記電圧検
出手段１０は、バックアップ電源６の健全性のチェック
電圧Ｐ１を設定するツェナーダイオードＺ１と電圧比較
器Ｃ１および複数の抵抗ｒ５〜ｒ７で構成されている。
制御信号を受けるトランジスタＴ１とバックアップ電源
６の充電路６ａを開閉するトランジスタＴ２および複数
の抵抗ｒ１〜ｒ４で構成されている。また、上記電圧検
出手段１０は、バックアップ電源６の健全性のチェック
電圧Ｐ１を設定するツェナーダイオードＺ１と電圧比較
器Ｃ１および複数の抵抗ｒ５〜ｒ７で構成されている。
【００２０】次に上記実施例１の動作を説明する。実動
作時は主電源５から安定化回路４を介してＤ−ＲＡＭ３
に給電電圧を供給している。この実動作時、バックアッ
プ電源６の健全性、つまりバックアップ電源６の端子電
圧が健全電圧以上あるか否かを確認するため、ＣＰＵ１
は出力ポートＯＰ１の出力を有効とする。この有効信号
を受けた充電中止手段７は、トランジスタＴ１がオンし
てトランジスタＴ２をオフし、バックアップ電源６の充
電路６ａを切断して、バックアップ電源６に対する充電
を中断させる。
作時は主電源５から安定化回路４を介してＤ−ＲＡＭ３
に給電電圧を供給している。この実動作時、バックアッ
プ電源６の健全性、つまりバックアップ電源６の端子電
圧が健全電圧以上あるか否かを確認するため、ＣＰＵ１
は出力ポートＯＰ１の出力を有効とする。この有効信号
を受けた充電中止手段７は、トランジスタＴ１がオンし
てトランジスタＴ２をオフし、バックアップ電源６の充
電路６ａを切断して、バックアップ電源６に対する充電
を中断させる。
【００２１】この充電中断時、電圧検出手段１０は予め
設定した健全性のチェック電圧Ｐ１（ツェナーダイオー
ドＺ１の電源側の端子電圧）とバックアップ電源６の端
子電圧Ｐ２とを比較し、端子電圧Ｐ２がチェック電圧Ｐ
１より高いときは特に出力信号を出さないが、上記の端
子電圧Ｐ２がチェック電圧Ｐ１より低いときは、バック
アップ電源６が不健全であることを示す信号をＣＰＵ１
に出力する。この信号を受けたＣＰＵ１は、バックアッ
プ電源６が不健全であり、Ｄ−ＲＡＭ３のバックアップ
電源として適さないことを不図示の報知手段で報知す
る。
設定した健全性のチェック電圧Ｐ１（ツェナーダイオー
ドＺ１の電源側の端子電圧）とバックアップ電源６の端
子電圧Ｐ２とを比較し、端子電圧Ｐ２がチェック電圧Ｐ
１より高いときは特に出力信号を出さないが、上記の端
子電圧Ｐ２がチェック電圧Ｐ１より低いときは、バック
アップ電源６が不健全であることを示す信号をＣＰＵ１
に出力する。この信号を受けたＣＰＵ１は、バックアッ
プ電源６が不健全であり、Ｄ−ＲＡＭ３のバックアップ
電源として適さないことを不図示の報知手段で報知す
る。
【００２２】また、上記の充電中断中、例えば事故等に
よって主電源５の給電電圧が低下した場合は、直ちにダ
イオード９、充電抵抗８、安定化回路４を介してバック
アップ電源６からＤ−ＲＡＭ３に確実にバックアップ給
電が行なわれる。
よって主電源５の給電電圧が低下した場合は、直ちにダ
イオード９、充電抵抗８、安定化回路４を介してバック
アップ電源６からＤ−ＲＡＭ３に確実にバックアップ給
電が行なわれる。
【００２３】実施例２． 図２は実施例２を示す回路構成図であり、前記図１と同
一部分には同一符号を付して重複説明を省略する。図２
において、１１はバックアップ電源６のテスト電圧レベ
ルを検出する電圧検出手段（第２の電圧検出手段）であ
り、チェック電圧Ｐ３を設定するツェナーダイオードＺ
２と電圧比較器Ｃ２および複数の抵抗ｒ８〜ｒ１０で構
成されている。そして、この電圧検出手段１１は前記電
圧検出手段１０と同様に端子電圧Ｐ２がチェック電圧Ｐ
３より低い状態になった場合、ＣＰＵ１にバックアップ
電源６がバックアップに適さないことを報知する報知信
号を出力する。以下、電圧検出手段１０，１１から報知
信号が出力されない場合を有効、出力される場合を無効
として説明する。１２はＤ−ＲＡＭ３に相当する仮負荷
部であり、バックアップ電源６の健全性チェック時に該
バックアップ電源に接続されるようになっている。
一部分には同一符号を付して重複説明を省略する。図２
において、１１はバックアップ電源６のテスト電圧レベ
ルを検出する電圧検出手段（第２の電圧検出手段）であ
り、チェック電圧Ｐ３を設定するツェナーダイオードＺ
２と電圧比較器Ｃ２および複数の抵抗ｒ８〜ｒ１０で構
成されている。そして、この電圧検出手段１１は前記電
圧検出手段１０と同様に端子電圧Ｐ２がチェック電圧Ｐ
３より低い状態になった場合、ＣＰＵ１にバックアップ
電源６がバックアップに適さないことを報知する報知信
号を出力する。以下、電圧検出手段１０，１１から報知
信号が出力されない場合を有効、出力される場合を無効
として説明する。１２はＤ−ＲＡＭ３に相当する仮負荷
部であり、バックアップ電源６の健全性チェック時に該
バックアップ電源に接続されるようになっている。
【００２４】次に上記実施例２の動作を図３のフローチ
ャートにもとづいて説明する。実動作時は主電源５から
安定化回路４を介してＤ−ＲＡＭ３に給電電圧を供給し
ている。この実動作時、ＣＰＵ１がＩＰ２，ＩＰ１の入
力をリードし（ステップＳＴ３−１）、ＩＰ２有効，Ｉ
Ｐ１無効かを判断する（ステップＳＴ３−２）。ＹＥＳ
であれば、ＶＣＣ＞Ｐ３＜Ｐ１＞０のような条件が成立
することはありえないので、電圧検出手段１１，１２が
Ｈ／Ｗ的に故障している、つまり、電圧検出手段は健全
でない（ステップＳＴ３−３）。ステップＳＴ３−２の
判断がＮＯの場合は、ＩＰ２，ＩＰ１がともに有効かを
判断し（ステップＳＴ３−４）、ＮＯの場合は、まだバ
ックアップ電源にチャージされていない状態なので、Ｉ
Ｐ２，ＩＰ１がともに有効になるまではポーリングを行
う（ステップＳＴ３−５）。上記ステップＳＴ３−４の
判断結果がＹＥＳの場合、充電中止手段７は前記実施例
１と同様にバックアップ電源６の充電路６ａを切断する
（ステップＳＴ３−６）。次いで、ＣＰＵ１の出力ポー
トＯＰ１の有効信号でバックアップ電源６に接続された
仮負荷部１２によって該バックアップ電源の電力消費を
行い、Ｐ２＜Ｐ３となって電圧検出手段１１が無効、つ
まり、報知信号を出力するまでポーリングを行う（ステ
ップＳＴ３−７）。
ャートにもとづいて説明する。実動作時は主電源５から
安定化回路４を介してＤ−ＲＡＭ３に給電電圧を供給し
ている。この実動作時、ＣＰＵ１がＩＰ２，ＩＰ１の入
力をリードし（ステップＳＴ３−１）、ＩＰ２有効，Ｉ
Ｐ１無効かを判断する（ステップＳＴ３−２）。ＹＥＳ
であれば、ＶＣＣ＞Ｐ３＜Ｐ１＞０のような条件が成立
することはありえないので、電圧検出手段１１，１２が
Ｈ／Ｗ的に故障している、つまり、電圧検出手段は健全
でない（ステップＳＴ３−３）。ステップＳＴ３−２の
判断がＮＯの場合は、ＩＰ２，ＩＰ１がともに有効かを
判断し（ステップＳＴ３−４）、ＮＯの場合は、まだバ
ックアップ電源にチャージされていない状態なので、Ｉ
Ｐ２，ＩＰ１がともに有効になるまではポーリングを行
う（ステップＳＴ３−５）。上記ステップＳＴ３−４の
判断結果がＹＥＳの場合、充電中止手段７は前記実施例
１と同様にバックアップ電源６の充電路６ａを切断する
（ステップＳＴ３−６）。次いで、ＣＰＵ１の出力ポー
トＯＰ１の有効信号でバックアップ電源６に接続された
仮負荷部１２によって該バックアップ電源の電力消費を
行い、Ｐ２＜Ｐ３となって電圧検出手段１１が無効、つ
まり、報知信号を出力するまでポーリングを行う（ステ
ップＳＴ３−７）。
【００２５】入力ポートＩＰ２が電圧検出手段１１から
報知信号の供給を受けると、その時点から時間測定を開
始し（ステップＳＴ３−８）、Ｐ２＜Ｐ１となって電圧
検出手段１０からの報知信号を受けてＣＰＵ１の入力ポ
ートＩＰ１が無効になったとき、時間測定を終了する
（ステップＳＴ３−９）。そして、この計測時間を、バ
ックアップ電源６が健全である場合の放電時間（予め調
べ設定されている）と比較して（ステップＳＴ３−１
０）該バックアップ電源の劣化状況を判断し、バックア
ップ電源６が健全でない（ステップＳＴ３−１１）か、
健全である（ステップＳＴ３−１２）かを知るものであ
る。
報知信号の供給を受けると、その時点から時間測定を開
始し（ステップＳＴ３−８）、Ｐ２＜Ｐ１となって電圧
検出手段１０からの報知信号を受けてＣＰＵ１の入力ポ
ートＩＰ１が無効になったとき、時間測定を終了する
（ステップＳＴ３−９）。そして、この計測時間を、バ
ックアップ電源６が健全である場合の放電時間（予め調
べ設定されている）と比較して（ステップＳＴ３−１
０）該バックアップ電源の劣化状況を判断し、バックア
ップ電源６が健全でない（ステップＳＴ３−１１）か、
健全である（ステップＳＴ３−１２）かを知るものであ
る。
【００２６】この場合、バックアップ電源６から仮負荷
部１２に流れる通電電流を、Ｄ−ＲＡＭ３のデータ保持
電流より大きくすることにより、バックアップ電源６の
電力消費が短時間に行なわれ、バックアップ電源６の劣
化状況判断を迅速に行うことができる。
部１２に流れる通電電流を、Ｄ−ＲＡＭ３のデータ保持
電流より大きくすることにより、バックアップ電源６の
電力消費が短時間に行なわれ、バックアップ電源６の劣
化状況判断を迅速に行うことができる。
【００２７】なお、上記のバックアップ電源６の劣化状
況の判断は、主電源５の給電開始から該バックアップ電
源が充電完了する時間以内にはできないようにする。
況の判断は、主電源５の給電開始から該バックアップ電
源が充電完了する時間以内にはできないようにする。
【００２８】実施例３． 図４は実施例３を示す回路構成図であり、前記図１と同
一部分には同一符号を付して重複説明を省略する。図４
において、Ｄ−ＲＡＭ３は制御信号線１３に接続された
重要度の高いメモリａ１〜ａｎからなるメモリ群３ａ
と、制御信号線１４に接続された重要度の低いメモリｂ
１〜ｂｎからなるメモリ群３ｂとにグループ分けされて
いる。
一部分には同一符号を付して重複説明を省略する。図４
において、Ｄ−ＲＡＭ３は制御信号線１３に接続された
重要度の高いメモリａ１〜ａｎからなるメモリ群３ａ
と、制御信号線１４に接続された重要度の低いメモリｂ
１〜ｂｎからなるメモリ群３ｂとにグループ分けされて
いる。
【００２９】１５はメモリ群３ｂに対する給電路に設け
た電源供給切断手段、１６はバックアップ電源６の端子
電圧Ｐ２を入力し、その端子電圧Ｐ２がメモリ群３ｂの
バックアップを中断すべき電圧Ｐ３にまで低下したと
き、上記電源供給切断手段１５に切断信号を出力する切
断電圧検出手段である。ここで、上記電圧Ｐ３はＶＣＣ
＞Ｐ３＞Ｐ１＞０Ｖの範囲である。
た電源供給切断手段、１６はバックアップ電源６の端子
電圧Ｐ２を入力し、その端子電圧Ｐ２がメモリ群３ｂの
バックアップを中断すべき電圧Ｐ３にまで低下したと
き、上記電源供給切断手段１５に切断信号を出力する切
断電圧検出手段である。ここで、上記電圧Ｐ３はＶＣＣ
＞Ｐ３＞Ｐ１＞０Ｖの範囲である。
【００３０】次に上記実施例３の動作について説明す
る。主電源５がオフされ、バックアップ電源６によりＤ
−ＲＡＭ３に対するバックアップが開始されたとき、バ
ックアップ電源６の端子電圧Ｐ２はＰ２＞Ｐ３の関係に
なるので、メモリ群３ａ，３ｂの両方に給電される。
る。主電源５がオフされ、バックアップ電源６によりＤ
−ＲＡＭ３に対するバックアップが開始されたとき、バ
ックアップ電源６の端子電圧Ｐ２はＰ２＞Ｐ３の関係に
なるので、メモリ群３ａ，３ｂの両方に給電される。
【００３１】そして、バックアップ電源６が消費されて
Ｐ２＜Ｐ３の関係になると、この端子電圧Ｐ２の低下を
検出した切断電圧検出手段１６からの切断信号を受け
て、電源供給切断手段１５がメモリ群３ｂに対する給電
路を切断して該メモリ群をバックアップ電源６から切離
す。この結果、以後、バックアップ電源６はメモリ群３
ａのみをバックアップすればよいことになり、負荷の軽
減によって消費電力も半減し、反対に重要度の高いメモ
リ群３ａのデータ保持時間を延ばすことができる。
Ｐ２＜Ｐ３の関係になると、この端子電圧Ｐ２の低下を
検出した切断電圧検出手段１６からの切断信号を受け
て、電源供給切断手段１５がメモリ群３ｂに対する給電
路を切断して該メモリ群をバックアップ電源６から切離
す。この結果、以後、バックアップ電源６はメモリ群３
ａのみをバックアップすればよいことになり、負荷の軽
減によって消費電力も半減し、反対に重要度の高いメモ
リ群３ａのデータ保持時間を延ばすことができる。
【００３２】実施例４． 図５は実施例４を示す回路構成図であり、前記図４と同
一部分には同一符号を付して重複説明を省略する。図５
において、１７は切断電圧検出手段１６の出力情報をラ
ッチする切断情報格納手段であり、この切断情報格納手
段１７の格納情報はＣＰＵの入力ポートＩＰ３に入力さ
れている。
一部分には同一符号を付して重複説明を省略する。図５
において、１７は切断電圧検出手段１６の出力情報をラ
ッチする切断情報格納手段であり、この切断情報格納手
段１７の格納情報はＣＰＵの入力ポートＩＰ３に入力さ
れている。
【００３３】次に上記実施例４の動作について説明す
る。主電源投入後、ＣＰＵ１は入力ポートＩＰ１とＩＰ
３の入力状況を確認する。切断情報格納手段１７による
出力が有効、つまり出力がない状態なら、メモリ群３
ａ，３ｂのデータは保持されていると認識し、このメモ
リ群３ｂに対する給電路接続などのイニシャル動作は必
要がない。
る。主電源投入後、ＣＰＵ１は入力ポートＩＰ１とＩＰ
３の入力状況を確認する。切断情報格納手段１７による
出力が有効、つまり出力がない状態なら、メモリ群３
ａ，３ｂのデータは保持されていると認識し、このメモ
リ群３ｂに対する給電路接続などのイニシャル動作は必
要がない。
【００３４】切断情報格納手段１７からの入力信号が無
効、つまり切断情報の格納信号がある場合で、かつ電圧
検出手段１０からの出力が有効なら、メモリ群３ａはバ
ックアップされているが、メモリ群３ｂはメモリ群３ａ
のバックアップ時間を長くするために、バックアップ電
源６から切断されるため、主電源投入時にメモリ群３ｂ
に対しては給電路接続などのイニシャル動作を行う。電
圧検出手段１０からの入力が無意の場合にはメモリ群３
ａ、メモリ群３ｂに対してイニシャルを行う。
効、つまり切断情報の格納信号がある場合で、かつ電圧
検出手段１０からの出力が有効なら、メモリ群３ａはバ
ックアップされているが、メモリ群３ｂはメモリ群３ａ
のバックアップ時間を長くするために、バックアップ電
源６から切断されるため、主電源投入時にメモリ群３ｂ
に対しては給電路接続などのイニシャル動作を行う。電
圧検出手段１０からの入力が無意の場合にはメモリ群３
ａ、メモリ群３ｂに対してイニシャルを行う。
【００３５】以上のように、データに重要度の優先順位
を付けバックアップ電源６の端子電圧Ｐ２の状態によっ
て、バックアップをしているＤ−ＲＡＭ３を順次切り離
し、その切り離した状態を再度電源投入時に認識できる
ようにすることにより、イニシャル動作が必要かどうか
の判定に使用でき、イニシャル時間が短縮できることに
なる。また、メモリのバックアップの正当性の確認のた
めに、メモリの特定番地のリードを行い、メモリのバッ
クアップ状態を認識した場合、パリティ発生に対する処
理が必要であるが、その必要もなく、信頼性も向上す
る。
を付けバックアップ電源６の端子電圧Ｐ２の状態によっ
て、バックアップをしているＤ−ＲＡＭ３を順次切り離
し、その切り離した状態を再度電源投入時に認識できる
ようにすることにより、イニシャル動作が必要かどうか
の判定に使用でき、イニシャル時間が短縮できることに
なる。また、メモリのバックアップの正当性の確認のた
めに、メモリの特定番地のリードを行い、メモリのバッ
クアップ状態を認識した場合、パリティ発生に対する処
理が必要であるが、その必要もなく、信頼性も向上す
る。
【００３６】なお、上記実施例３または４においても、
実施例１における充電中止手段を付加し、実動作中にバ
ックアップ電源６のチェックができるようにすることを
可とする。
実施例１における充電中止手段を付加し、実動作中にバ
ックアップ電源６のチェックができるようにすることを
可とする。
【００３７】
【発明の効果】以上のように、この発明によれば、バッ
クアップ電源の充電路を切断したとき、バックアップ電
源をバックアップ対象素子に相当する仮負荷部に接続
し、この仮負荷部にバックアップ電源から電流を流し、
このバックアップ電源の端子電圧がデータ保持電圧以下
に低下するまでの時間とバックアップ電源が健全な場合
の放電時間とを比較するように構成したので、バックア
ップ電源の劣化状況を判断することができ、バックアッ
プ電源の交換作業等を適格に行うことができる効果があ
る。
クアップ電源の充電路を切断したとき、バックアップ電
源をバックアップ対象素子に相当する仮負荷部に接続
し、この仮負荷部にバックアップ電源から電流を流し、
このバックアップ電源の端子電圧がデータ保持電圧以下
に低下するまでの時間とバックアップ電源が健全な場合
の放電時間とを比較するように構成したので、バックア
ップ電源の劣化状況を判断することができ、バックアッ
プ電源の交換作業等を適格に行うことができる効果があ
る。
【００３８】また、この発明によれば、バックアップ電
源から仮負荷部への通電電流をバックアップ対象素子の
データ保持電流より大きくなるように構成したので、バ
ックアップ電源６の電力消費が短時間に行なわれ、バッ
クアップ電源６の劣化状況判断を迅速に行うことができ
る効果がある。
源から仮負荷部への通電電流をバックアップ対象素子の
データ保持電流より大きくなるように構成したので、バ
ックアップ電源６の電力消費が短時間に行なわれ、バッ
クアップ電源６の劣化状況判断を迅速に行うことができ
る効果がある。
【図１】 実施例１による電源バックアップ装置を示す
回路図である。
回路図である。
【図２】 実施例２による電源バックアップ装置を示す
回路図である。
回路図である。
【図３】 実施例２の動作を示すフローチャートであ
る。
る。
【図４】 実施例３による電源バックアップ装置を示す
回路図である。
回路図である。
【図５】 実施例４による電源バックアップ装置を示す
回路図である。
回路図である。
【図６】 従来の電源バックアップ装置を示す回路図で
ある。
ある。
【図７】 従来の電源バックアップ装置の動作を説明す
るタイミング図である。
るタイミング図である。
１ ＣＰＵ（判断手段） ３ Ｄ−ＲＡＭ（バックアップ対象素子） ５ 主電源 ６ バックアップ電源 ７ 充電中止手段 ９ ダイオード（一方向通電素子） １０ 電圧検出手段（第１の電圧検出手段） １１ 電圧検出手段（第２の電圧検出手段） １２ 仮負荷部
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−288948（ＪＰ，Ａ) 特開 平３−38711（ＪＰ，Ａ) 特開 平５−189095（ＪＰ，Ａ) 特開 平５−91225（ＪＰ，Ａ) 特開 平３−223916（ＪＰ，Ａ) 特開 昭58−222323（ＪＰ，Ａ) 特開 昭61−254032（ＪＰ，Ａ) 実開 昭62−69171（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 1/26 - 1/32 G06F 12/16 340
Claims (2)
- 【請求項１】 バックアップ対象素子に給電する主電源
と、この主電源により充電され該主電源の給電電圧の低
下時に前記バックアップ対象素子に給電するバックアッ
プ電源と、前記主電源の給電時に前記バックアップ電源
の充電を中止する充電中止手段と、前記バックアップ対
象素子のデータ保持電圧レベルを検出する第１の電圧検
出手段と、前記バックアップ電源のテスト電圧レベルを
検出する第２の電圧検出手段と、前記バックアップ対象
素子に相当し充電中止時に前記バックアップ電源から給
電を受ける仮負荷部と、この仮負荷部の消費電力に応じ
て前記バックアップ電源が低下し前記第２の電圧検出手
段の出力信号が有効でなくなってから計時を開始し前記
第１の電圧検出手段の出力信号が有効でなくなる時間を
測定し該測定時間を前記バックアップ電源の健全時にお
ける放電時間と比較して該バックアップ電源の健全性を
判断する判断手段とを備えた電源バックアップ装置。 - 【請求項２】 前記負荷の通電電流を前記バックアップ
対象素子のデータ保持電流より大きくしたことを特徴と
する請求項１記載の電源バックアップ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5312011A JP3034741B2 (ja) | 1993-12-13 | 1993-12-13 | 電源バックアップ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5312011A JP3034741B2 (ja) | 1993-12-13 | 1993-12-13 | 電源バックアップ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07160373A JPH07160373A (ja) | 1995-06-23 |
| JP3034741B2 true JP3034741B2 (ja) | 2000-04-17 |
Family
ID=18024141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5312011A Expired - Lifetime JP3034741B2 (ja) | 1993-12-13 | 1993-12-13 | 電源バックアップ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3034741B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012130194A (ja) * | 2010-12-16 | 2012-07-05 | Toshiba Corp | 映像表示制御装置、映像表示装置、および映像表示制御方法 |
| KR102401578B1 (ko) * | 2015-09-03 | 2022-05-24 | 삼성전자주식회사 | 보조 전원 검사 방법 및 이를 적용한 전자 장치 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6269171U (ja) * | 1985-10-21 | 1987-04-30 | ||
| JP2533612B2 (ja) * | 1988-05-16 | 1996-09-11 | 富士通株式会社 | メモリのデ―タ保護方式 |
| JPH0338711A (ja) * | 1989-07-05 | 1991-02-19 | Hitachi Ltd | メモリバックアップ方式 |
| JPH03223916A (ja) * | 1990-01-29 | 1991-10-02 | Hitachi Ltd | 予備電源装置、予備電力供給方法、電子機器、および情報処理システム |
| JPH0591225A (ja) * | 1991-05-15 | 1993-04-09 | Fuji Xerox Co Ltd | フアクシミリ装置 |
| JPH05189095A (ja) * | 1992-01-10 | 1993-07-30 | Fujitsu Ltd | 電子装置 |
-
1993
- 1993-12-13 JP JP5312011A patent/JP3034741B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07160373A (ja) | 1995-06-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20090128163A1 (en) | Simulated battery logic testing device | |
| US20080263409A1 (en) | Self-Test System | |
| JPH0656573B2 (ja) | 回路装置 | |
| JP3034741B2 (ja) | 電源バックアップ装置 | |
| JP3161123B2 (ja) | 負荷制御装置の保護装置 | |
| JPH09106329A (ja) | メモリカード | |
| EP0486222B1 (en) | Improvements in and relating to microprocessor based systems | |
| JPH0822422A (ja) | メモリ装置 | |
| JPS60216728A (ja) | 無停電電源装置 | |
| JPH0236003B2 (ja) | ||
| JP3103423B2 (ja) | 負荷制御装置 | |
| JPH0143650Y2 (ja) | ||
| JPH02114827A (ja) | バックアップ電源装置 | |
| JP2605995B2 (ja) | マイクロコンピュータシステム | |
| JP2674862B2 (ja) | 半導体記憶装置のバックアップ電源監視装置 | |
| JPH0683492A (ja) | バックアップ電源監視回路 | |
| JP2554117B2 (ja) | 車種データ処理装置 | |
| JPH0436426B2 (ja) | ||
| JPH08185239A (ja) | 起動判定装置及び方法 | |
| JPH08205424A (ja) | バックアップ給電回路 | |
| KR920007776Y1 (ko) | 데이타신호 보존 및 오 데이타신호 전송 방지회로 | |
| JPH09134315A (ja) | 停電補償回路 | |
| JPS60150288A (ja) | 半導体メモリのバツクアツプ装置 | |
| JPH0227684B2 (ja) | ||
| JPH0581928B2 (ja) |