JPH09106329A - メモリカード - Google Patents
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- JPH09106329A JPH09106329A JP7264202A JP26420295A JPH09106329A JP H09106329 A JPH09106329 A JP H09106329A JP 7264202 A JP7264202 A JP 7264202A JP 26420295 A JP26420295 A JP 26420295A JP H09106329 A JPH09106329 A JP H09106329A
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- G07F7/08—Mechanisms actuated by objects other than coins to free or to actuate vending, hiring, coin or paper currency dispensing or refunding apparatus by coded identity card or credit card or other personal identification means
- G07F7/10—Mechanisms actuated by objects other than coins to free or to actuate vending, hiring, coin or paper currency dispensing or refunding apparatus by coded identity card or credit card or other personal identification means together with a coded signal, e.g. in the form of personal identification information, like personal identification number [PIN] or biometric data
- G07F7/1008—Active credit-cards provided with means to personalise their use, e.g. with PIN-introduction/comparison system
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- G—PHYSICS
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- G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
- G06F21/78—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure storage of data
- G06F21/79—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure storage of data in semiconductor storage media, e.g. directly-addressable memories
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- G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
- G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
- G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
- G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
- G06K19/0723—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips the record carrier comprising an arrangement for non-contact communication, e.g. wireless communication circuits on transponder cards, non-contact smart cards or RFIDs
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- G06Q—INFORMATION AND COMMUNICATION TECHNOLOGY [ICT] SPECIALLY ADAPTED FOR ADMINISTRATIVE, COMMERCIAL, FINANCIAL, MANAGERIAL OR SUPERVISORY PURPOSES; SYSTEMS OR METHODS SPECIALLY ADAPTED FOR ADMINISTRATIVE, COMMERCIAL, FINANCIAL, MANAGERIAL OR SUPERVISORY PURPOSES, NOT OTHERWISE PROVIDED FOR
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- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【課題】 カード内部のメモリ内のデータの不正な読み
出しを横死するメモリカードを提供する。 【解決手段】 本発明のメモリカードは、データを記憶
する揮発性メモリと、システムに接続されている間、メ
モリに電圧を供給する電源と、システムとの接続時に起
動するタイマーと、システムの対応する端子に接続され
る、少なくとも一対の端子と、各端子間に所定値の電流
が流れていることを検知する電流検知手段と、タイマー
の終了前に、電流検知手段によって、上記端子間に所定
値の電流が流れていることが検知されない場合、電源と
メモリ間を繰り返し遮断する電源供給制御手段とを備え
る。
出しを横死するメモリカードを提供する。 【解決手段】 本発明のメモリカードは、データを記憶
する揮発性メモリと、システムに接続されている間、メ
モリに電圧を供給する電源と、システムとの接続時に起
動するタイマーと、システムの対応する端子に接続され
る、少なくとも一対の端子と、各端子間に所定値の電流
が流れていることを検知する電流検知手段と、タイマー
の終了前に、電流検知手段によって、上記端子間に所定
値の電流が流れていることが検知されない場合、電源と
メモリ間を繰り返し遮断する電源供給制御手段とを備え
る。
Description
【０００１】
【発明の属する技術分野】本発明は、ホストコンピュー
タ等に接続して用いるメモリカードに関する。
タ等に接続して用いるメモリカードに関する。
【０００２】
【従来の技術】メモリカードは、ホストコンピュータ等
に接続され、当該ホストコンピュータ等の外部記憶装置
として利用される。図７は、ＪＥＩＤＡ仕様に準拠した
メモリカードの処理ブロックである。１０４はデータを
記憶するＳＲＡＭからなる揮発性のメモリである。電源
制御部１００は、メモリ１０４に定電圧ＶCCを供給す
る。アドレスデコーダ１０１には、ホスト側からアドレ
スの上位ビットが入力される。個のデータは、メモリ１
０４内に複数個備えるメモリチップの内、アクセスする
ものを指定するデータである。アドレスバスバッファ１
０２には、ホスト側からアドレスの下位ビットが入力さ
れる。このデータは、アドレスの上位ビットにより指定
されたメモリチップの実際にアクセスするアドレスを指
定するデータである。データバスバッファ１０５は、メ
モリ１０４から出力されたデータを、データバスを介し
てホストに出力する。カードモード制御部１０３は、ホ
スト側より入力されるカードモード制御信号によりカー
ドを書き込み可能な状態にしたり、読み出し可能な状態
に制御する。
に接続され、当該ホストコンピュータ等の外部記憶装置
として利用される。図７は、ＪＥＩＤＡ仕様に準拠した
メモリカードの処理ブロックである。１０４はデータを
記憶するＳＲＡＭからなる揮発性のメモリである。電源
制御部１００は、メモリ１０４に定電圧ＶCCを供給す
る。アドレスデコーダ１０１には、ホスト側からアドレ
スの上位ビットが入力される。個のデータは、メモリ１
０４内に複数個備えるメモリチップの内、アクセスする
ものを指定するデータである。アドレスバスバッファ１
０２には、ホスト側からアドレスの下位ビットが入力さ
れる。このデータは、アドレスの上位ビットにより指定
されたメモリチップの実際にアクセスするアドレスを指
定するデータである。データバスバッファ１０５は、メ
モリ１０４から出力されたデータを、データバスを介し
てホストに出力する。カードモード制御部１０３は、ホ
スト側より入力されるカードモード制御信号によりカー
ドを書き込み可能な状態にしたり、読み出し可能な状態
に制御する。
【０００３】
【発明が解決しようとする課題】メモリカード内のデー
タには、第三者に知られたくない機密データも存在す
る。しかし、ＪＥＩＤＡ仕様に準拠するメモリカード
は、同じくＪＥＩＤＡ仕様に準拠するカードスロットを
持ったシステムに接続することができる。ここで、メモ
リカードを不正に持ち出した者が、カードモード制御部
１０３にデータの読み出しモードを設定するコマンドを
出力すると共に、アドレスデコーダ１０１に対してメモ
リ１０４内部に複数個備えるメモリチップの内、アクセ
スするものを指定するデータを出力し、更に、アドレス
バスバッファ１０２に対して、指定したメモリチップの
アドレスの実際にアクセスするアドレスを指定するアド
レスデータを出力すれば、所望するデータを読み出すこ
とができる。このように、ＪＥＩＤＡ仕様に準拠するメ
モリカードでは、当該メモリカードが持ち出された場合
に、メモリに記憶してあるデータの不正な読み出しを禁
止することができない。
タには、第三者に知られたくない機密データも存在す
る。しかし、ＪＥＩＤＡ仕様に準拠するメモリカード
は、同じくＪＥＩＤＡ仕様に準拠するカードスロットを
持ったシステムに接続することができる。ここで、メモ
リカードを不正に持ち出した者が、カードモード制御部
１０３にデータの読み出しモードを設定するコマンドを
出力すると共に、アドレスデコーダ１０１に対してメモ
リ１０４内部に複数個備えるメモリチップの内、アクセ
スするものを指定するデータを出力し、更に、アドレス
バスバッファ１０２に対して、指定したメモリチップの
アドレスの実際にアクセスするアドレスを指定するアド
レスデータを出力すれば、所望するデータを読み出すこ
とができる。このように、ＪＥＩＤＡ仕様に準拠するメ
モリカードでは、当該メモリカードが持ち出された場合
に、メモリに記憶してあるデータの不正な読み出しを禁
止することができない。
【０００４】本発明の目的は、メモリに記憶してあるデ
ータを、不正な読み出しから保護する機能を備えるメモ
リカードを提供することである。
ータを、不正な読み出しから保護する機能を備えるメモ
リカードを提供することである。
【０００５】
【課題を解決するための手段】本発明の第１のメモリカ
ードは、データを記憶する揮発性メモリと、システムに
接続されている間、メモリに電圧を供給する電源と、シ
ステムとの接続時に起動するタイマーと、システムの対
応する端子に接続される、少なくとも一対の端子と、各
端子間に所定値の電流が流れていることを検知する電流
検知手段と、タイマーの終了前に、電流検知手段によっ
て、上記端子間に所定値の電流が流れていることが検知
されない場合、電源とメモリ間を繰り返し遮断する電源
供給制御手段とを備える。メモリカードが接続された際
に、少なくとも一対設けられている端子間にそれぞれ所
定値の電流を流すように設計されているホストに、当該
第１のメモリカードが接続された場合には、電源供給制
御手段による揮発性メモリへの電源の供給の遮断は行わ
れない。しかし、その他のホストに当該第１のメモリカ
ードが接続された場合には、電源供給制御手段の働きに
より、揮発性メモリへの電源の供給が遮断され、メモリ
に記憶しているデータが失われる。これにより、メモリ
カード内の不正な読み出しを防止することができる。
ードは、データを記憶する揮発性メモリと、システムに
接続されている間、メモリに電圧を供給する電源と、シ
ステムとの接続時に起動するタイマーと、システムの対
応する端子に接続される、少なくとも一対の端子と、各
端子間に所定値の電流が流れていることを検知する電流
検知手段と、タイマーの終了前に、電流検知手段によっ
て、上記端子間に所定値の電流が流れていることが検知
されない場合、電源とメモリ間を繰り返し遮断する電源
供給制御手段とを備える。メモリカードが接続された際
に、少なくとも一対設けられている端子間にそれぞれ所
定値の電流を流すように設計されているホストに、当該
第１のメモリカードが接続された場合には、電源供給制
御手段による揮発性メモリへの電源の供給の遮断は行わ
れない。しかし、その他のホストに当該第１のメモリカ
ードが接続された場合には、電源供給制御手段の働きに
より、揮発性メモリへの電源の供給が遮断され、メモリ
に記憶しているデータが失われる。これにより、メモリ
カード内の不正な読み出しを防止することができる。
【０００６】第２のメモリカードは、データを記憶する
揮発性メモリと、システムに接続されている間、メモリ
に電源を供給する電源と、システムとの接続時に起動す
るタイマーと、システムの対応する端子に接続される、
一対の端子と、所定のアクティブ信号の入力時に、上記
端子間に所定値の電流が流れていることを検知する電流
検知手段と、タイマーの終了する前であって、所定のア
クティブ信号が入力されている電流検知手段により、上
記端子間に所定値の電流が流れていることが検知されな
い場合、電源とメモリ間を繰り返し遮断する電源供給制
御手段とを備える。即ち、メモリカードが接続された際
に、タイマーが終了する前に所定のアクティブ信号を出
力すると共に、一対に設けられている所定の端子間に所
定値の電流を流すように設計されているホストに、当該
第２のメモリカードが接続された場合には、電源供給制
御手段による揮発性メモリへの電源の供給の遮断は行わ
れない。しかし、その他のホストに当該第２のメモリカ
ードが接続された場合には、電源供給制御手段の働きに
より、揮発性メモリへの電源の供給が遮断され、メモリ
に記憶しているデータが失われる。このような構成を採
ることで、第１のメモリカードに比べてより確実にメモ
リ内のデータの不正な読み出しを防止することができ
る。
揮発性メモリと、システムに接続されている間、メモリ
に電源を供給する電源と、システムとの接続時に起動す
るタイマーと、システムの対応する端子に接続される、
一対の端子と、所定のアクティブ信号の入力時に、上記
端子間に所定値の電流が流れていることを検知する電流
検知手段と、タイマーの終了する前であって、所定のア
クティブ信号が入力されている電流検知手段により、上
記端子間に所定値の電流が流れていることが検知されな
い場合、電源とメモリ間を繰り返し遮断する電源供給制
御手段とを備える。即ち、メモリカードが接続された際
に、タイマーが終了する前に所定のアクティブ信号を出
力すると共に、一対に設けられている所定の端子間に所
定値の電流を流すように設計されているホストに、当該
第２のメモリカードが接続された場合には、電源供給制
御手段による揮発性メモリへの電源の供給の遮断は行わ
れない。しかし、その他のホストに当該第２のメモリカ
ードが接続された場合には、電源供給制御手段の働きに
より、揮発性メモリへの電源の供給が遮断され、メモリ
に記憶しているデータが失われる。このような構成を採
ることで、第１のメモリカードに比べてより確実にメモ
リ内のデータの不正な読み出しを防止することができ
る。
【０００７】
【発明の実施の形態】本発明のメモリカードは、当該メ
モリカードに対応するホストに接続された場合にのみ、
当該ホストとのデータのやり取りを可能にし、上記以外
のホストにメモリカードが接続された場合には、メモリ
カード内に記憶してあるデータを消去する。図１は、本
発明のメモリカードの１実施の形態のブロック図を示
す。電源制御部１は、電源供給スイッチ１０を介してメ
モリ５に接続され、当該メモリカードがホストに接続さ
れている間、メモリ５に所定の定電圧ＶCCを供給する。
なお、電源供給スイッチ１０は、メモリカードの接続時
には、オンにされている。また、メモリ５には、電源１
４からバックアップ電源が供給されている。電源供給ス
イッチ１１は、一端が電源１４とメモリ５との間に接続
され、他端が接地されており、当該スイッチをオンにす
ることで、電源１４から供給されるバックアップ電源が
遮断される。このスイッチ１１は、メモリカードの接続
時には、オフにされている。カード内部に備えられるメ
モリ５は、複数のメモリチップからなる揮発性のＳＲＡ
Ｍで構成され、電源制御部１より電源が供給されている
間は、データを記憶する。アドレスデコーダ２には、ホ
ストからアドレスの上位ビットが入力される。このデー
タは、メモリ５に複数個備えるメモリチップの内、アク
セスするものを指定するデータである。アドレスバスバ
ッファ３には、ホストからアドレスの下位ビットが入力
される。このデータは、アドレスの上位ビットにより指
定されたメモリチップに入力されるアドレスデータであ
る。データバスバッファ６は、メモリ５から出力された
データを、データバスを介して接続されているホストに
出力する。カードモード制御部４は、メモリ５及びデー
タバスバッファ６と接続され、ホストより入力されるカ
ードモード制御信号によりカードを書き込み可能な状態
に制御したり、読み出し可能な状態に制御する。電流検
知回路５は、ホストよりＩＳＥＮＶ端子１２とＩＳＥＮ
Ｇ端子１３との間に所定値の電流が流された場合に、Ｈ
の信号をインバータ８に出力する。この電流検知回路７
については後に説明する。電流検知回路７より出力され
る信号は、インバータ８において反転された後に、電源
供給制御回路９に入力される。電源供給制御回路９は、
カードの電源投入後に、一定時間内にＬの信号が入力さ
れない場合、電源供給スイッチ１０及び１１にＨの制御
信号を出力する。Ｈの制御信号を受け取った電源供給ス
イッチ１０及び１１は、所定のタイミングで繰り返しオ
ン／オフして、メモリ５への電源の供給を断続的に遮断
する。メモリ５は、揮発性のメモリであるため、電源が
遮断されると記憶しているデータを全て失う。このよう
な構成のメモリカードを用いることで、本メモリカード
に対応したホスト以外で、当該メモリカードの内容を読
み出せないようにする。ここで、電源供給スイッチ１０
及び１１を、単純にオフにするだけでなく、所定のタイ
ミングで繰り返しオン／オフするのは、アドレスデコー
ダ２、アドレスバスバッファ３、及び、カードモード制
御部４の故障を防止するためである。なお、カードの電
源投入時、一定時間内に電源供給制御回路９にＬの信号
が入力された場合、電源供給制御回路９は、電源供給ス
イッチ１０及び１１にＬの制御信号を出力する。Ｌの制
御信号を受け取った電源供給スイッチ１０は、オンの状
態を維持し、電源供給スイッチ１１は、オフの状態を維
持する。
モリカードに対応するホストに接続された場合にのみ、
当該ホストとのデータのやり取りを可能にし、上記以外
のホストにメモリカードが接続された場合には、メモリ
カード内に記憶してあるデータを消去する。図１は、本
発明のメモリカードの１実施の形態のブロック図を示
す。電源制御部１は、電源供給スイッチ１０を介してメ
モリ５に接続され、当該メモリカードがホストに接続さ
れている間、メモリ５に所定の定電圧ＶCCを供給する。
なお、電源供給スイッチ１０は、メモリカードの接続時
には、オンにされている。また、メモリ５には、電源１
４からバックアップ電源が供給されている。電源供給ス
イッチ１１は、一端が電源１４とメモリ５との間に接続
され、他端が接地されており、当該スイッチをオンにす
ることで、電源１４から供給されるバックアップ電源が
遮断される。このスイッチ１１は、メモリカードの接続
時には、オフにされている。カード内部に備えられるメ
モリ５は、複数のメモリチップからなる揮発性のＳＲＡ
Ｍで構成され、電源制御部１より電源が供給されている
間は、データを記憶する。アドレスデコーダ２には、ホ
ストからアドレスの上位ビットが入力される。このデー
タは、メモリ５に複数個備えるメモリチップの内、アク
セスするものを指定するデータである。アドレスバスバ
ッファ３には、ホストからアドレスの下位ビットが入力
される。このデータは、アドレスの上位ビットにより指
定されたメモリチップに入力されるアドレスデータであ
る。データバスバッファ６は、メモリ５から出力された
データを、データバスを介して接続されているホストに
出力する。カードモード制御部４は、メモリ５及びデー
タバスバッファ６と接続され、ホストより入力されるカ
ードモード制御信号によりカードを書き込み可能な状態
に制御したり、読み出し可能な状態に制御する。電流検
知回路５は、ホストよりＩＳＥＮＶ端子１２とＩＳＥＮ
Ｇ端子１３との間に所定値の電流が流された場合に、Ｈ
の信号をインバータ８に出力する。この電流検知回路７
については後に説明する。電流検知回路７より出力され
る信号は、インバータ８において反転された後に、電源
供給制御回路９に入力される。電源供給制御回路９は、
カードの電源投入後に、一定時間内にＬの信号が入力さ
れない場合、電源供給スイッチ１０及び１１にＨの制御
信号を出力する。Ｈの制御信号を受け取った電源供給ス
イッチ１０及び１１は、所定のタイミングで繰り返しオ
ン／オフして、メモリ５への電源の供給を断続的に遮断
する。メモリ５は、揮発性のメモリであるため、電源が
遮断されると記憶しているデータを全て失う。このよう
な構成のメモリカードを用いることで、本メモリカード
に対応したホスト以外で、当該メモリカードの内容を読
み出せないようにする。ここで、電源供給スイッチ１０
及び１１を、単純にオフにするだけでなく、所定のタイ
ミングで繰り返しオン／オフするのは、アドレスデコー
ダ２、アドレスバスバッファ３、及び、カードモード制
御部４の故障を防止するためである。なお、カードの電
源投入時、一定時間内に電源供給制御回路９にＬの信号
が入力された場合、電源供給制御回路９は、電源供給ス
イッチ１０及び１１にＬの制御信号を出力する。Ｌの制
御信号を受け取った電源供給スイッチ１０は、オンの状
態を維持し、電源供給スイッチ１１は、オフの状態を維
持する。
【０００８】図２は、電流検知回路７の回路を示す。先
述したように、電流検知回路７は、ＩＳＥＮＶ端子１２
とＩＳＥＮＧ端子１３との間に、所定値の電流が流れた
場合にＨの信号を出力する回路である。ＩＳＥＮＶ端子
１２とＩＳＥＮＧ端子１３は、回路内において抵抗２４
により接続されている。本発明に係るメモリカードに対
応するホストは、メモリカードの接続時にＩＳＥＮＶ端
子１２とＩＳＥＮＧ端子１３との間に所定の電流を流
す。点ｐにおける電位が、定電圧源２２により設定され
る基準電位ＶTH以上の場合、コンパレータ２０は、Ｈの
信号を出力する。同様に、点ｑにおける電位が、定電圧
源２１により設定されている基準電位ＶTH以上の場合、
コンパレータ２１は、Ｈの信号を出力する。ここで、抵
抗２４及び基準電位ＶTHの値は、ＩＳＥＮＶ端子１２と
ＩＳＥＮＧ端子１３との間に所定値の電流が流れる場合
に、抵抗２４における電圧降下により、コンパレータ２
０とコンパレータ２１から互いに反対の信号が出力する
値に設定する。コンパレータ２０及び２１から出力され
た信号は、ＥＸＯＲゲート２３に入力される。ＩＳＥＮ
Ｖ端子１２とＩＳＥＮＧ端子１３との間に所定値の電流
が流れる場合、即ち、コンパレータ２０及び２１の一方
からＨの信号が出力され、他方よりＬの信号が出力され
る場合、ＥＸＯＲゲート２３は、Ｈの信号を出力する。
ＩＳＥＮＶ端子１２とＩＳＥＮＧ端子１３との間に電流
が流れない場合、また、電流が流れる場合であってもそ
の値が基準電圧ＶTHに比べて小さかったり、または、大
きすぎてコンパレータ２０及び２１の双方よりＨの信号
が出力されるような場合、ＥＸＯＲゲート２３は、Ｌの
信号を出力する。
述したように、電流検知回路７は、ＩＳＥＮＶ端子１２
とＩＳＥＮＧ端子１３との間に、所定値の電流が流れた
場合にＨの信号を出力する回路である。ＩＳＥＮＶ端子
１２とＩＳＥＮＧ端子１３は、回路内において抵抗２４
により接続されている。本発明に係るメモリカードに対
応するホストは、メモリカードの接続時にＩＳＥＮＶ端
子１２とＩＳＥＮＧ端子１３との間に所定の電流を流
す。点ｐにおける電位が、定電圧源２２により設定され
る基準電位ＶTH以上の場合、コンパレータ２０は、Ｈの
信号を出力する。同様に、点ｑにおける電位が、定電圧
源２１により設定されている基準電位ＶTH以上の場合、
コンパレータ２１は、Ｈの信号を出力する。ここで、抵
抗２４及び基準電位ＶTHの値は、ＩＳＥＮＶ端子１２と
ＩＳＥＮＧ端子１３との間に所定値の電流が流れる場合
に、抵抗２４における電圧降下により、コンパレータ２
０とコンパレータ２１から互いに反対の信号が出力する
値に設定する。コンパレータ２０及び２１から出力され
た信号は、ＥＸＯＲゲート２３に入力される。ＩＳＥＮ
Ｖ端子１２とＩＳＥＮＧ端子１３との間に所定値の電流
が流れる場合、即ち、コンパレータ２０及び２１の一方
からＨの信号が出力され、他方よりＬの信号が出力され
る場合、ＥＸＯＲゲート２３は、Ｈの信号を出力する。
ＩＳＥＮＶ端子１２とＩＳＥＮＧ端子１３との間に電流
が流れない場合、また、電流が流れる場合であってもそ
の値が基準電圧ＶTHに比べて小さかったり、または、大
きすぎてコンパレータ２０及び２１の双方よりＨの信号
が出力されるような場合、ＥＸＯＲゲート２３は、Ｌの
信号を出力する。
【０００９】図３は、図１の電流検知回路７の変形例で
ある電流検知回路３０を示す。電流検知回路３０は、第
１ＩＳＥＮＶ端子３１と第１ＩＳＥＮＶ端子３４、及
び、第２ＩＳＥＮＶ端子３２と第２ＩＳＥＮＶ端子３３
との間にそれぞれ所定値の電流が流れる場合に、Ｈの信
号を出力する。この電流検知回路３０を用いたメモリカ
ードに対応するホストは、当該メモリカードの接続時
に、第１ＩＳＥＮＶ端子３１と第１ＩＳＥＮＶ端子３
４、及び、第２ＩＳＥＮＶ端子３２と第２ＩＳＥＮＶ端
子３３との間にそれぞれ所定値の電流を流す。電流検知
回路３０のように、少なくとも２対の端子間に、所定値
の電流が流れた場合に、Ｈの信号を出力する構成を採用
することで、より確実にメモリカード内のデータの不正
な読み出しを防止することができる。
ある電流検知回路３０を示す。電流検知回路３０は、第
１ＩＳＥＮＶ端子３１と第１ＩＳＥＮＶ端子３４、及
び、第２ＩＳＥＮＶ端子３２と第２ＩＳＥＮＶ端子３３
との間にそれぞれ所定値の電流が流れる場合に、Ｈの信
号を出力する。この電流検知回路３０を用いたメモリカ
ードに対応するホストは、当該メモリカードの接続時
に、第１ＩＳＥＮＶ端子３１と第１ＩＳＥＮＶ端子３
４、及び、第２ＩＳＥＮＶ端子３２と第２ＩＳＥＮＶ端
子３３との間にそれぞれ所定値の電流を流す。電流検知
回路３０のように、少なくとも２対の端子間に、所定値
の電流が流れた場合に、Ｈの信号を出力する構成を採用
することで、より確実にメモリカード内のデータの不正
な読み出しを防止することができる。
【００１０】図４は、電流検知回路３０の回路を詳細に
示す。電流検知回路３０は、基本的に電流検知回路７を
２つ組み合わせてなる。即ち、第１ＩＳＥＮＶ端子３１
と第１ＩＳＥＮＧ端子３４との間に抵抗３９を設け、点
ｒにおける電位と定電圧源３７により設定される基準電
位Ｖ１THとを比較するコンパレータ３５と点ｓにおける
電位と基準電位Ｖ１THとを比較するコンパレータ３６
と、各コンパレータ３５及び３６からの出力が入力され
るＥＸＯＲゲート３８とからなる第１の電流検知部と、
第２ＩＳＥＮＶ端子３２と第２ＩＳＥＮＧ端子３３との
間に抵抗４４を設け、点ｔにおける電位と定電圧源４２
により設定される基準電位Ｖ２THとを比較するコンパレ
ータ４０と点ｕにおける電位と基準電位Ｖ２THとを比較
するコンパレータ４１と、各コンパレータ４０及び４１
からの出力が入力されるＥＸＯＲゲート４３とからなる
第２の電流検知部と、第１の電流検知部及び第２の電流
検知部より出力される信号が入力されるＡＮＤゲート４
５とで構成される。即ち、ＡＮＤゲート４５からは、第
１ＩＳＥＮＶ端子３１と第１ＩＳＥＮＧ端子３４との間
に所定値の電流が流れ、ＥＸＯＲゲート３８よりＨの信
号が出力され、かつ、第２ＩＳＥＮＶ端子３２と第２Ｉ
ＳＥＮＧ端子３３との間に所定値の電流が流れ、ＥＸＯ
Ｒゲート４３よりＨの信号が出力された場合にのみＨの
信号が出力される。なお、電流検知回路３０は、第１Ｉ
ＳＥＮＶ端子３１と第１ＩＳＥＮＧ端子３４との間、及
び、第２ＩＳＥＮＶ端子３２と第２ＩＳＥＮＧ端子３３
との間に、それぞれ所定値の電流が流れた場合にのみ、
Ｈの信号を出力するように設計されているが、第１ＩＳ
ＥＮＶ端子３１と第１ＩＳＥＮＧ端子３４との間、又
は、第２ＩＳＥＮＶ端子３２と第２ＩＳＥＮＧ端子３３
との間に所定値の電流が流れた場合に、Ｈの信号を出力
するようにしても良い。この回路は、ＡＮＤゲート４５
をＯＲゲートに置き換えることで実現される。このよう
な構成にすることで、ホストとのアクセスにトラブルが
生じた場合に、誤って、メモリ５内のデータが消去され
ることを防止することができる。
示す。電流検知回路３０は、基本的に電流検知回路７を
２つ組み合わせてなる。即ち、第１ＩＳＥＮＶ端子３１
と第１ＩＳＥＮＧ端子３４との間に抵抗３９を設け、点
ｒにおける電位と定電圧源３７により設定される基準電
位Ｖ１THとを比較するコンパレータ３５と点ｓにおける
電位と基準電位Ｖ１THとを比較するコンパレータ３６
と、各コンパレータ３５及び３６からの出力が入力され
るＥＸＯＲゲート３８とからなる第１の電流検知部と、
第２ＩＳＥＮＶ端子３２と第２ＩＳＥＮＧ端子３３との
間に抵抗４４を設け、点ｔにおける電位と定電圧源４２
により設定される基準電位Ｖ２THとを比較するコンパレ
ータ４０と点ｕにおける電位と基準電位Ｖ２THとを比較
するコンパレータ４１と、各コンパレータ４０及び４１
からの出力が入力されるＥＸＯＲゲート４３とからなる
第２の電流検知部と、第１の電流検知部及び第２の電流
検知部より出力される信号が入力されるＡＮＤゲート４
５とで構成される。即ち、ＡＮＤゲート４５からは、第
１ＩＳＥＮＶ端子３１と第１ＩＳＥＮＧ端子３４との間
に所定値の電流が流れ、ＥＸＯＲゲート３８よりＨの信
号が出力され、かつ、第２ＩＳＥＮＶ端子３２と第２Ｉ
ＳＥＮＧ端子３３との間に所定値の電流が流れ、ＥＸＯ
Ｒゲート４３よりＨの信号が出力された場合にのみＨの
信号が出力される。なお、電流検知回路３０は、第１Ｉ
ＳＥＮＶ端子３１と第１ＩＳＥＮＧ端子３４との間、及
び、第２ＩＳＥＮＶ端子３２と第２ＩＳＥＮＧ端子３３
との間に、それぞれ所定値の電流が流れた場合にのみ、
Ｈの信号を出力するように設計されているが、第１ＩＳ
ＥＮＶ端子３１と第１ＩＳＥＮＧ端子３４との間、又
は、第２ＩＳＥＮＶ端子３２と第２ＩＳＥＮＧ端子３３
との間に所定値の電流が流れた場合に、Ｈの信号を出力
するようにしても良い。この回路は、ＡＮＤゲート４５
をＯＲゲートに置き換えることで実現される。このよう
な構成にすることで、ホストとのアクセスにトラブルが
生じた場合に、誤って、メモリ５内のデータが消去され
ることを防止することができる。
【００１１】図５は、図１の電流検知回路７の別の変形
例である電流検知回路５０を示す。電流検知回路７は、
メモリカードの電源投入時、一定期間内に所定値の電流
が流れるか否かを調べるものであった。電流検知回路５
０は、電流検知回路７の構成に加えて、アクティブ信号
端子５２を備える。ホストは、メモリカードが接続され
た後、電源供給制御回路９のタイマーの終了する前に、
アクティブ信号端子５２にＨの信号ＩＡを出力する。電
流検知回路５０は、アクティブ信号端子５２にＨの信号
ＩＡが入力され、かつ、ＩＳＥＮＶ端子５１及びＩＳＥ
ＮＧ端子５３との間に所定値の電流が流れる場合のみＨ
の信号を出力する。電流検知回路５０を用いることで、
ノイズなどに起因する電流検知回路５０の誤動作を防止
することができ、より確実にメモリ５内のデータを保護
することができる。また、電源供給制御回路９のタイマ
ーを、アクティブ信号端子５２にＨのアクティブ信号Ｉ
Ａの入力に対応して起動させるように構成すれば、メモ
リカードのチェックをメモリカードの電源投入時以外の
所定のタイミング（例えば、ホストからメモリへのアク
セス時）で行うことができる。これにより、電源投入
後、所定の時間内においてのみ電流を検知する電流検知
回路７、３０、及び５０に比べ、より確実にメモリ５内
のデータを保護することができる。
例である電流検知回路５０を示す。電流検知回路７は、
メモリカードの電源投入時、一定期間内に所定値の電流
が流れるか否かを調べるものであった。電流検知回路５
０は、電流検知回路７の構成に加えて、アクティブ信号
端子５２を備える。ホストは、メモリカードが接続され
た後、電源供給制御回路９のタイマーの終了する前に、
アクティブ信号端子５２にＨの信号ＩＡを出力する。電
流検知回路５０は、アクティブ信号端子５２にＨの信号
ＩＡが入力され、かつ、ＩＳＥＮＶ端子５１及びＩＳＥ
ＮＧ端子５３との間に所定値の電流が流れる場合のみＨ
の信号を出力する。電流検知回路５０を用いることで、
ノイズなどに起因する電流検知回路５０の誤動作を防止
することができ、より確実にメモリ５内のデータを保護
することができる。また、電源供給制御回路９のタイマ
ーを、アクティブ信号端子５２にＨのアクティブ信号Ｉ
Ａの入力に対応して起動させるように構成すれば、メモ
リカードのチェックをメモリカードの電源投入時以外の
所定のタイミング（例えば、ホストからメモリへのアク
セス時）で行うことができる。これにより、電源投入
後、所定の時間内においてのみ電流を検知する電流検知
回路７、３０、及び５０に比べ、より確実にメモリ５内
のデータを保護することができる。
【００１２】図６は、電流検知回路５０を示す。ＩＳＥ
ＮＶ端子５１とＩＳＥＮＧ端子５３との間には、抵抗５
７が設けられている。この電流検知回路５０を採用する
メモリカードに対応するホストは、メモリカードの接続
後であって、電源供給制御回路９のタイマーの終了前の
所定のタイミングにおいて、アクティブ信号端子５２に
Ｈのアクティブ信号ＩＡを出力すると共に、ＩＳＥＮＶ
端子５１とＩＳＥＮＧ端子５３との間に所定の電流を流
す。点ｖにおける電位が、定電圧源５９により設定され
る基準電位ＶTH以上の場合、コンパレータ５４は、Ｈの
信号を出力する。同様に、点ｗにおける電位が、基準電
位ＶTH以上の場合、コンパレータ５５は、Ｈの信号を出
力する。ここで、抵抗５７及び基準電位ＶTHの値は、Ｉ
ＳＥＮＶ端子５１とＩＳＥＮＧ端子５３との間に所定値
の電流が流れる場合に、抵抗５７における電圧降下によ
り、コンパレータ５４とコンパレータ５５から互いに反
対の信号が出力する値に設定する。コンパレータ５４及
び５５から出力された信号は、ＥＸＯＲゲート５６に入
力される。ＩＳＥＮＶ端子５１とＩＳＥＮＧ端子５３と
の間に所定値の電流が流れる場合、即ち、コンパレータ
５４及び５５の一方からＨの信号が出力され、他方より
Ｌの信号が出力される場合、ＥＸＯＲゲート５６は、Ｈ
の信号を出力する。ＩＳＥＮＶ端子５１とＩＳＥＮＧ端
子５３との間に電流が流れない場合、また、電流が流れ
る場合であってもその値が基準電圧ＶTHに比べて小さか
ったり、または、大きすぎてコンパレータ５４及び５５
の双方よりＨの信号が出力されるような場合、ＥＸＯＲ
ゲート５６は、Ｌの信号を出力する。ＥＸＯＲゲート５
６より出力される信号、及び、アクティブ信号ＩＡが、
ＡＮＤゲート５８に入力される。ＡＮＤゲート５８から
は、Ｈのアクティブ信号が入力されており、かつ、Ｈの
信号がＥＸＯＲゲートより出力された場合にのみ、Ｈの
信号が出力される。
ＮＶ端子５１とＩＳＥＮＧ端子５３との間には、抵抗５
７が設けられている。この電流検知回路５０を採用する
メモリカードに対応するホストは、メモリカードの接続
後であって、電源供給制御回路９のタイマーの終了前の
所定のタイミングにおいて、アクティブ信号端子５２に
Ｈのアクティブ信号ＩＡを出力すると共に、ＩＳＥＮＶ
端子５１とＩＳＥＮＧ端子５３との間に所定の電流を流
す。点ｖにおける電位が、定電圧源５９により設定され
る基準電位ＶTH以上の場合、コンパレータ５４は、Ｈの
信号を出力する。同様に、点ｗにおける電位が、基準電
位ＶTH以上の場合、コンパレータ５５は、Ｈの信号を出
力する。ここで、抵抗５７及び基準電位ＶTHの値は、Ｉ
ＳＥＮＶ端子５１とＩＳＥＮＧ端子５３との間に所定値
の電流が流れる場合に、抵抗５７における電圧降下によ
り、コンパレータ５４とコンパレータ５５から互いに反
対の信号が出力する値に設定する。コンパレータ５４及
び５５から出力された信号は、ＥＸＯＲゲート５６に入
力される。ＩＳＥＮＶ端子５１とＩＳＥＮＧ端子５３と
の間に所定値の電流が流れる場合、即ち、コンパレータ
５４及び５５の一方からＨの信号が出力され、他方より
Ｌの信号が出力される場合、ＥＸＯＲゲート５６は、Ｈ
の信号を出力する。ＩＳＥＮＶ端子５１とＩＳＥＮＧ端
子５３との間に電流が流れない場合、また、電流が流れ
る場合であってもその値が基準電圧ＶTHに比べて小さか
ったり、または、大きすぎてコンパレータ５４及び５５
の双方よりＨの信号が出力されるような場合、ＥＸＯＲ
ゲート５６は、Ｌの信号を出力する。ＥＸＯＲゲート５
６より出力される信号、及び、アクティブ信号ＩＡが、
ＡＮＤゲート５８に入力される。ＡＮＤゲート５８から
は、Ｈのアクティブ信号が入力されており、かつ、Ｈの
信号がＥＸＯＲゲートより出力された場合にのみ、Ｈの
信号が出力される。
【００１３】
【発明の効果】本発明の第１のメモリカードでは、少な
くとも一対の端子を備え、タイマーが終了する前に、電
流検知手段が各対になっている端子間に所定値の電流が
流れていることを検知しない場合に、電源とメモリ間を
繰り返し遮断してメモリ内に記憶しているデータを消去
する。これにより、当該メモリカードに対応するホスト
以外の装置により、メモリ内のデータが読み取られるこ
とを防止することができる。
くとも一対の端子を備え、タイマーが終了する前に、電
流検知手段が各対になっている端子間に所定値の電流が
流れていることを検知しない場合に、電源とメモリ間を
繰り返し遮断してメモリ内に記憶しているデータを消去
する。これにより、当該メモリカードに対応するホスト
以外の装置により、メモリ内のデータが読み取られるこ
とを防止することができる。
【００１４】第２のメモリカードでは、タイマーの終了
する前であって、所定のアクティブ信号が入力されてい
る電流検知手段により、一対に設けられている所定の端
子間に所定値の電流が流れていることが検知された場
合、電源とメモリ間を、所定のタイミングで繰り返し遮
断し、メモリ内に記憶しているデータを消去する。これ
により、当該メモリカードに対応するホスト以外の装置
により、メモリ内のデータが読み取られることを防止す
ることができる。
する前であって、所定のアクティブ信号が入力されてい
る電流検知手段により、一対に設けられている所定の端
子間に所定値の電流が流れていることが検知された場
合、電源とメモリ間を、所定のタイミングで繰り返し遮
断し、メモリ内に記憶しているデータを消去する。これ
により、当該メモリカードに対応するホスト以外の装置
により、メモリ内のデータが読み取られることを防止す
ることができる。
【図１】 本発明のメモリカードの実施の形態の一例を
示す図である。
示す図である。
【図２】 電流検知回路の回路図である。
【図３】 電流検知回路の変形例を示す図である。
【図４】 電流検知回路の変形例の回路図である。
【図５】 電流検知回路の更に別の変形例を示す図であ
る。
る。
【図６】 電流検知回路の更に別の変形例を示す図であ
る。
る。
【図７】 従来のメモリカードの内部ブロック図であ
る。
る。
１…電源制御部、５…メモリ、７，３０，５０…電流検
知回路、９…電源供給制御回路、１０，１１…電源供給
スイッチ
知回路、９…電源供給制御回路、１０，１１…電源供給
スイッチ
Claims (2)
- 【請求項１】 データを記憶する揮発性メモリと、 システムに接続されている間、メモリに電圧を供給する
電源と、 システムとの接続時に起動するタイマーと、 システムの対応する端子に接続される、少なくとも一対
の端子と、 各端子間に所定値の電流が流れていることを検知する電
流検知手段と、 タイマーの終了前に、電流検知手段によって、上記端子
間に所定値の電流が流れていることが検知されない場
合、電源とメモリ間を繰り返し遮断する電源供給制御手
段とを備えることを特徴とするメモリカード。 - 【請求項２】 データを記憶する揮発性メモリと、 システムに接続されている間、メモリに電源を供給する
電源と、 システムとの接続時に起動するタイマーと、 システムの対応する端子に接続される、一対の端子と、 所定のアクティブ信号の入力時に、上記端子間に所定値
の電流が流れていることを検知する電流検知手段と、 タイマーの終了する前であって、所定のアクティブ信号
が入力されている電流検知手段により、上記端子間に所
定値の電流が流れていることが検知されない場合、電源
とメモリ間を繰り返し遮断する電源供給制御手段とを備
えることを特徴とするメモリカード。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7264202A JPH09106329A (ja) | 1995-10-12 | 1995-10-12 | メモリカード |
| US08/627,132 US5761144A (en) | 1995-10-12 | 1996-04-03 | Memory card |
| DE19615394A DE19615394C2 (de) | 1995-10-12 | 1996-04-18 | Speicherkarte |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7264202A JPH09106329A (ja) | 1995-10-12 | 1995-10-12 | メモリカード |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09106329A true JPH09106329A (ja) | 1997-04-22 |
Family
ID=17399913
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7264202A Pending JPH09106329A (ja) | 1995-10-12 | 1995-10-12 | メモリカード |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5761144A (ja) |
| JP (1) | JPH09106329A (ja) |
| DE (1) | DE19615394C2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006195629A (ja) * | 2005-01-12 | 2006-07-27 | I-O Data Device Inc | 携帯記憶装置 |
| JP2008204336A (ja) * | 2007-02-22 | 2008-09-04 | Nec Corp | 補助記憶装置及びそのセキュリティ確保方法とプログラム |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19540169C1 (de) * | 1995-10-27 | 1996-11-28 | Texas Instruments Deutschland | Integrierte CMOS-Schaltung mit Schaltung zur Latch-up-Verhinderung sowie Status-Speicher |
| JP3486057B2 (ja) * | 1996-06-21 | 2004-01-13 | 株式会社東芝 | 半導体集積回路及び接触式ｉｃカード |
| US6581841B1 (en) | 1998-06-26 | 2003-06-24 | Sagem Denmark A/S | Apparatus and method for secure information processing |
| US6292425B1 (en) * | 2000-06-07 | 2001-09-18 | Advanced Micro Devices, Inc. | Power saving on the fly during reading of data from a memory device |
| JP2003010112A (ja) * | 2001-06-28 | 2003-01-14 | Olympus Optical Co Ltd | 内視鏡システム |
| JP2005071556A (ja) * | 2003-08-28 | 2005-03-17 | Renesas Technology Corp | 半導体記憶装置および半導体集積回路装置 |
| DE102006010514B4 (de) * | 2006-03-07 | 2008-09-18 | Infineon Technologies Ag | Elektrische Schaltung und Terminal |
| JP2011250574A (ja) * | 2010-05-26 | 2011-12-08 | Sanyo Electric Co Ltd | 電子機器、電源制御方法および電源制御プログラム |
| JP2022074450A (ja) * | 2020-11-04 | 2022-05-18 | キオクシア株式会社 | メモリカード、メモリシステム、及びファイルの断片化解消方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4816654A (en) * | 1986-05-16 | 1989-03-28 | American Telephone And Telegraph Company | Improved security system for a portable data carrier |
| US4816653A (en) * | 1986-05-16 | 1989-03-28 | American Telephone And Telegraph Company | Security file system for a portable data carrier |
| JPH01276287A (ja) * | 1988-04-27 | 1989-11-06 | Seiko Epson Corp | メモリカード及びそのシステム |
| EP0463593A3 (en) * | 1990-06-25 | 1992-08-05 | Kabushiki Kaisha Toshiba | Portable computer powered by rechargeable batteries |
| DE69228473T3 (de) * | 1991-12-04 | 2002-07-11 | Citizen Watch Co Ltd | Datenträger |
| JP2821306B2 (ja) * | 1992-03-06 | 1998-11-05 | 三菱電機株式会社 | Ｉｃカードと端末機との間の認証方法およびそのシステム |
| WO1995016238A1 (en) * | 1993-12-06 | 1995-06-15 | Telequip Corporation | Secure computer memory card |
-
1995
- 1995-10-12 JP JP7264202A patent/JPH09106329A/ja active Pending
-
1996
- 1996-04-03 US US08/627,132 patent/US5761144A/en not_active Expired - Fee Related
- 1996-04-18 DE DE19615394A patent/DE19615394C2/de not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006195629A (ja) * | 2005-01-12 | 2006-07-27 | I-O Data Device Inc | 携帯記憶装置 |
| JP2008204336A (ja) * | 2007-02-22 | 2008-09-04 | Nec Corp | 補助記憶装置及びそのセキュリティ確保方法とプログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| DE19615394C2 (de) | 1999-04-01 |
| DE19615394A1 (de) | 1997-04-17 |
| US5761144A (en) | 1998-06-02 |
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