JP3922731B2 - 遊技機制御用ワンチップマイクロコンピュータ - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は、型式試験が必要とされるパチンコ遊技機等の制御用ワンチップマイクロコンピュータチップに関し、ロジックステートアナライザーによるＣＰＵの測定が可能でありながら、ＣＰＵが内蔵ＲＯＭ、内蔵ＲＡＭ以外の外部記憶手段へのアクセスができないように制御されたチップに関するものである。
【０００２】
【従来技術】
一般に知られている遊技機制御用のワンチップマイクロコンピュータとしては、内部バスがワンチップ外部から完全に隔離されているものか、拡張メモリー、拡張Ｉ／Ｏ用にバスが外部へ出力されているものとがある。前者の場合は、完全に外部からのアクセスが禁止されているために、外部へのアクセスは不可能である。また後者の場合は、バスが外部を出ているためにチップ内ＣＰＵは外部の記憶手段に対してアクセスすることが可能である。
【０００３】
【発明が解決しようとする課題】
しかしながら前者の場合は、外部メモリーへのアクセスができないばかりでなくロジックステートアナライザーによるＣＰＵの測定ができないために型式試験終了後のＣＰＵの検査ができないという不都合がある。また後者の場合は、外部アクセスのためのバスが外部にでているために外部拡張メモリーへのアクセスができるばかりでなく、型式試験時又は終了後のＣＰＵの検査ができるが、検定後に不正ＲＯＭ等を拡張バスに外付けされる可能性がある。
そこで本発明はかかる従来技術の欠点に鑑みなされたもので、外部にバスをだすことによりＣＰＵの測定を可能にすると共にＣＰＵが外部メモリー等へのアクセスをしようとした場合にそれを禁止するようなバス制御回路を有する遊技機制御用ワンチップマイクロコンピュータチップを提供することを目的とする。
【０００４】
【課題を解決するための手段】
すなわち本発明は、プログラムが書き込まれた内蔵ＲＯＭと、該内蔵ＲＯＭに書き込まれたプログラムの実行を行うＣＰＵと、プログラムの作業領域として使用される内蔵ＲＡＭと、データバス及びアドレスバスの制御行うバス制御回路とからなり、アドレスバス端子とデータバス端子を有し型式試験が必要な遊技機に搭載される遊技機制御用ワンチップマイクロコンピュータにおいて、
前記バス制御回路が、前記内蔵ＲＯＭと前記内蔵ＲＡＭ以外の外部メモリーへの動作を禁止するとともにロジックステートアナライザーによる測定が可能なようにＣＰＵの情報を外部に出力するためにモードを選択するための条件が入力される条件入力コントロール部と、該条件入力コントロール部からの出力信号に基づきデータバス及びアドレスバスを入力方向又は出力方向の指示を与えるバスディレクション制御部と、該バスディレクション制御部の制御信号に基づきデータバス及びアドレスバスを入力状態又は出力状態に切り替えるＩ／Ｏバッファ部とを有するものからなり、
前記バス制御回路の条件入力コントロール部に入力された入力条件が、アドレスバスの場合は、ＩＣＥモード、ＥＰＲＯＭ書き込みモード、及びリセット入力時の時であり、データバスの場合はＩＣＥモードで内部ＲＡＭ及び内部Ｉ／ＯのＷＲ時、並びにＥＰＲＯＭ書き込みモードのＲＯＭＷＲ時に設定されていることを特徴とする遊技機制御用ワンチップマイクロコンピュータにより本目的を達成する。
【０００５】
【作用】
本発明にかかる遊技機制御用ワンチップマイクロコンピュータでは、条件入力コントロール部に所定の条件入力信号を入力することにより、バスディレクション制御部がＩ／Ｏバッファ部に対してデータの入力方向の指示を与え、データバス及びアドレスバスを入力又は出力に切り替える。
ロジックステートアナライザでクリップした状態で、Ｉ／Ｏバッファー部のデータバス及びアドレスバスを出力側に切り替えることによりＣＰＵの動作の測定を可能にする。また、Ｉ／Ｏバッファー部のデータバス及びアドレスバスを入力側に切り替えるのはごく限られた条件の時であり、かつ入力方向と出力方向と双方向の通信を禁止しているのでメモリーへのアクセス（出力）と該メモリーからのデータの取り込み（入力）とを同時に行うことは不可能となる。
【０００６】
【実施例】
以下に本発明を図示された実施例に従って詳細に説明する。図１において１は内蔵ＲＯＭ３に書き込まれたプログラムの実行を行う中央処理装置（ＣＰＵ）であり、該ＣＰＵ１はクロックジェネレータ２からのクロックの発振を受けて動作する。４はプログラムの作業領域として使用される５１２バイトのバッテリーバックアップ機能付きの読み書き可能メモリとしての内蔵ＲＡＭである。５は電源立上り直後、電源遮断直前のＣＰＵ１の動作が不安定な時の異常なアクセス動作の外部ノイズ等によるデータの崩壊から内蔵ＲＡＭ４の内容を保護するＲＡＭアクセス保護回路である。６は各動作ブロックのリセット信号出力を行うと共に外部からのリセット信号に対するノイズによる誤動作を防止するリセット回路である。７はプログラム可能なカウンタ回路、タイマー回路を有しカウントアップ、タイムアップのタイミングによりＣＰＵに割込み処理要求を発生するプログラマブルカウンタ／タイマーである。８は通常動作時と内部ＲＯＭ３書き込み（プログラミング）時の端子の切り替え制御行いＲＯＭ３書き込み動作時には内蔵ＲＯＭのアクセスを外部のＲＯＭライター等により可能とするプログラミングコントローラである。９はパラレルデータの入出力を行うパラレル入出力ポートである。１０はデバック時などに内部ＣＰＵ１を内部バスより切り離し、外部にＩＣＥ等の代替ＣＰＵを接続する事によりチップと周辺回路の評価を行うエバァリエータコントロール回路であり、１２はデータバス及びアドレスバスの制御を行うバス制御回路である。
【０００７】
図２はバス制御回路１２のブロック図でありワンチップマイクロコンピュータの内部バスラインと接続されており、内部バスラインより条件入力コントロール部１４に対してＩＣＥモード時に”Ｈ”レベルになる信号（ＩＣＥＭＯＤ信号）、ＲＯＭ書き込みモード時に”Ｈ”レベルになる信号（ＥＰＷＭＯＤ信号）、バス制御回路をリセット行うための信号でリセット時”Ｌ”レベルの信号（ＸＲＥＳＥＴ信号）と、ＥＰＲＯＭ書き込み時”Ｌ”レベルになる信号（ＥＰＲＷＲ信号）、内蔵ＲＡＭ４のＷＲ信号でＷＲ時”Ｌ”レベルになる信号（ＲＡＭＷＲ信号）及びＩ／Ｏ（プログラマブルカウンタ／タイマ、パラレル入出力ポート、ＲＡＭアクセス保護回路）のＷＲ信号で、ＷＲ時”Ｌ”レベルになる信号（ＩＯＷＲ信号）等の入力条件信号が入力され、アドレスバス及びデータバスを制御するための信号条件を選択するように構成されている。尚、ＷＲは書き込み（ＷＲＩＴＥ）を示す。
【０００８】
１６はバスの方向を切替えるためのＩ／Ｏバッファ部であり、条件入力コントロール部１４からの入力を受けたバスディレクションコントロール部１５からの制御出力信号ＸＤＡＯ信号及びＤＡＩ信号により内部アドレスバスＩＡ［１５：０］と外部アドレスバスＡ［１５：０］を切り替え、ＸＤＤＯ信号及びＤＤＩ信号により内部データバスＩＤ［７：０］と外部データバスＤ［７：０］を切り替えるように構成されている。
尚、本実施例ではＤＡＩ信号とＤＤＩ信号とは、図３に示すようにＸＤＡＯ信号及びＸＤＤＯ信号より遅れて出力（”Ｈ”）となるように制御されている。
【０００９】
図３はＸＤＡＯ、ＤＡＩ、ＸＤＤＯ、ＤＤＩの制御信号の動きを示すもので、通常時ＸＤＡＯ及びＸＤＤＯは”Ｌ”で動作可能状態で、ＤＡＩ、ＤＤＩは”Ｌ”で動作禁止状態であり、内部アドレスバスＩＡ［１５：０］の内容は外部アドレスバスＡ［１５：０］へ出力され、内部データバスＩＤ［７：０］の内容も外部データバスＤ［７：０］へ出力される。チップ内部からみた時出力状態である。入力条件信号が条件を満たさない限り上記状態にあり、条件が満たされたときＸＤＡＯ、ＸＤＤＯは”Ｈ”で動作禁止状態で、ＤＡＩ、ＤＤＡは”Ｈ”で動作可能状態となる。その結果外部アドレスバスＡ［１５：０］の内容が内部アドレスバスＩＡ［１５：０］へ入力され、外部データバスＩＤ［７：０］の内容が内部データバスＤ［７：０］へ入力される。これはチップ内部から見た時に入力状態になる。
この入力条件とは、本実施例ではアドレスバスの場合は、ＩＣＥモード、ＥＰＲＯＭ書き込みモード、及びリセット入力時の時であり、データバスの場合はＩＣＥモードで内部ＲＡＭ及び内部Ｉ／ＯのＷＲ時、並びにＥＰＲＯＭ書き込みモードのＲＯＭＷＲ時であり、それ以外は出力状態となり外部Ｉ／Ｏや外部メモリにアクセスしてもデータを取り込むことはできない。
【００１０】
尚、本実施例では所定の入力条件を第三者が知った時に内蔵ＲＯＭ等にプログラム、データ等を書き込むことが可能であるが、特願平０５−１４１３８５号や、特願平０３−１１１８１２０号及び特願平０６−３３１０６号に記載した所定の暗号化アルゴリズムで算出された識別番号をＲＯＭ３に書き込んでおき、該ＲＯＭ３の内容をチップに内蔵された識別手段により遊技機作動前に識別番号をチェックするようにすれば、ＲＯＭに書き込まれた識別番号と識別手段で算出した識別番号とが一致しないということで、遊技機の作動を停止することになり、検査後の不正なプログラム書き込みもすることはできない。
【００１１】
【効果】
以上述べたように本発明にかかるワンチップマイクロコンピュータは、外部ロジックステートアナライザーによる測定が可能なようにＣＰＵの情報を外部に出力するように構成され、逆にＣＰＵの内蔵ＲＯＭ、ＲＡＭ以外の外部メモリーへのアクセス・読み込みができないように構成されているので、型式試験時又は終了後にも簡単にＣＰＵ等の検査ができると共に型式試験後に第三者が不正ＲＯＭ等を拡張バスに外付けすることによる不正をも防止することができる。
【図面の簡単な説明】
【図１】 本発明にかかる装置のブロック図である。
【図２】 本発明にかかるバス制御回路の詳細を示すブロック図である。
【図３】 本発明にかかるバスディレクション制御部からの制御信号の波形を示すタイムチャートである。
【符号の説明】
１ ＣＰＵ
２ クロックジェネレータ
３ 内蔵ＲＯＭ
４ 内蔵ＲＡＭ
５ ＲＡＭアクセス保護回路
６ リセット回路
７ カウンタ回路
８ プログラミングコントローラ
９ パラレル入出力ポート
１０ エバァリエータコントロール回路
１２ バス制御回路
１４ 条件入力コントロール部
１５ バスディレクション制御部
１６ Ｉ／Ｏバッファ
【産業上の利用分野】
本発明は、型式試験が必要とされるパチンコ遊技機等の制御用ワンチップマイクロコンピュータチップに関し、ロジックステートアナライザーによるＣＰＵの測定が可能でありながら、ＣＰＵが内蔵ＲＯＭ、内蔵ＲＡＭ以外の外部記憶手段へのアクセスができないように制御されたチップに関するものである。
【０００２】
【従来技術】
一般に知られている遊技機制御用のワンチップマイクロコンピュータとしては、内部バスがワンチップ外部から完全に隔離されているものか、拡張メモリー、拡張Ｉ／Ｏ用にバスが外部へ出力されているものとがある。前者の場合は、完全に外部からのアクセスが禁止されているために、外部へのアクセスは不可能である。また後者の場合は、バスが外部を出ているためにチップ内ＣＰＵは外部の記憶手段に対してアクセスすることが可能である。
【０００３】
【発明が解決しようとする課題】
しかしながら前者の場合は、外部メモリーへのアクセスができないばかりでなくロジックステートアナライザーによるＣＰＵの測定ができないために型式試験終了後のＣＰＵの検査ができないという不都合がある。また後者の場合は、外部アクセスのためのバスが外部にでているために外部拡張メモリーへのアクセスができるばかりでなく、型式試験時又は終了後のＣＰＵの検査ができるが、検定後に不正ＲＯＭ等を拡張バスに外付けされる可能性がある。
そこで本発明はかかる従来技術の欠点に鑑みなされたもので、外部にバスをだすことによりＣＰＵの測定を可能にすると共にＣＰＵが外部メモリー等へのアクセスをしようとした場合にそれを禁止するようなバス制御回路を有する遊技機制御用ワンチップマイクロコンピュータチップを提供することを目的とする。
【０００４】
【課題を解決するための手段】
すなわち本発明は、プログラムが書き込まれた内蔵ＲＯＭと、該内蔵ＲＯＭに書き込まれたプログラムの実行を行うＣＰＵと、プログラムの作業領域として使用される内蔵ＲＡＭと、データバス及びアドレスバスの制御行うバス制御回路とからなり、アドレスバス端子とデータバス端子を有し型式試験が必要な遊技機に搭載される遊技機制御用ワンチップマイクロコンピュータにおいて、
前記バス制御回路が、前記内蔵ＲＯＭと前記内蔵ＲＡＭ以外の外部メモリーへの動作を禁止するとともにロジックステートアナライザーによる測定が可能なようにＣＰＵの情報を外部に出力するためにモードを選択するための条件が入力される条件入力コントロール部と、該条件入力コントロール部からの出力信号に基づきデータバス及びアドレスバスを入力方向又は出力方向の指示を与えるバスディレクション制御部と、該バスディレクション制御部の制御信号に基づきデータバス及びアドレスバスを入力状態又は出力状態に切り替えるＩ／Ｏバッファ部とを有するものからなり、
前記バス制御回路の条件入力コントロール部に入力された入力条件が、アドレスバスの場合は、ＩＣＥモード、ＥＰＲＯＭ書き込みモード、及びリセット入力時の時であり、データバスの場合はＩＣＥモードで内部ＲＡＭ及び内部Ｉ／ＯのＷＲ時、並びにＥＰＲＯＭ書き込みモードのＲＯＭＷＲ時に設定されていることを特徴とする遊技機制御用ワンチップマイクロコンピュータにより本目的を達成する。
【０００５】
【作用】
本発明にかかる遊技機制御用ワンチップマイクロコンピュータでは、条件入力コントロール部に所定の条件入力信号を入力することにより、バスディレクション制御部がＩ／Ｏバッファ部に対してデータの入力方向の指示を与え、データバス及びアドレスバスを入力又は出力に切り替える。
ロジックステートアナライザでクリップした状態で、Ｉ／Ｏバッファー部のデータバス及びアドレスバスを出力側に切り替えることによりＣＰＵの動作の測定を可能にする。また、Ｉ／Ｏバッファー部のデータバス及びアドレスバスを入力側に切り替えるのはごく限られた条件の時であり、かつ入力方向と出力方向と双方向の通信を禁止しているのでメモリーへのアクセス（出力）と該メモリーからのデータの取り込み（入力）とを同時に行うことは不可能となる。
【０００６】
【実施例】
以下に本発明を図示された実施例に従って詳細に説明する。図１において１は内蔵ＲＯＭ３に書き込まれたプログラムの実行を行う中央処理装置（ＣＰＵ）であり、該ＣＰＵ１はクロックジェネレータ２からのクロックの発振を受けて動作する。４はプログラムの作業領域として使用される５１２バイトのバッテリーバックアップ機能付きの読み書き可能メモリとしての内蔵ＲＡＭである。５は電源立上り直後、電源遮断直前のＣＰＵ１の動作が不安定な時の異常なアクセス動作の外部ノイズ等によるデータの崩壊から内蔵ＲＡＭ４の内容を保護するＲＡＭアクセス保護回路である。６は各動作ブロックのリセット信号出力を行うと共に外部からのリセット信号に対するノイズによる誤動作を防止するリセット回路である。７はプログラム可能なカウンタ回路、タイマー回路を有しカウントアップ、タイムアップのタイミングによりＣＰＵに割込み処理要求を発生するプログラマブルカウンタ／タイマーである。８は通常動作時と内部ＲＯＭ３書き込み（プログラミング）時の端子の切り替え制御行いＲＯＭ３書き込み動作時には内蔵ＲＯＭのアクセスを外部のＲＯＭライター等により可能とするプログラミングコントローラである。９はパラレルデータの入出力を行うパラレル入出力ポートである。１０はデバック時などに内部ＣＰＵ１を内部バスより切り離し、外部にＩＣＥ等の代替ＣＰＵを接続する事によりチップと周辺回路の評価を行うエバァリエータコントロール回路であり、１２はデータバス及びアドレスバスの制御を行うバス制御回路である。
【０００７】
図２はバス制御回路１２のブロック図でありワンチップマイクロコンピュータの内部バスラインと接続されており、内部バスラインより条件入力コントロール部１４に対してＩＣＥモード時に”Ｈ”レベルになる信号（ＩＣＥＭＯＤ信号）、ＲＯＭ書き込みモード時に”Ｈ”レベルになる信号（ＥＰＷＭＯＤ信号）、バス制御回路をリセット行うための信号でリセット時”Ｌ”レベルの信号（ＸＲＥＳＥＴ信号）と、ＥＰＲＯＭ書き込み時”Ｌ”レベルになる信号（ＥＰＲＷＲ信号）、内蔵ＲＡＭ４のＷＲ信号でＷＲ時”Ｌ”レベルになる信号（ＲＡＭＷＲ信号）及びＩ／Ｏ（プログラマブルカウンタ／タイマ、パラレル入出力ポート、ＲＡＭアクセス保護回路）のＷＲ信号で、ＷＲ時”Ｌ”レベルになる信号（ＩＯＷＲ信号）等の入力条件信号が入力され、アドレスバス及びデータバスを制御するための信号条件を選択するように構成されている。尚、ＷＲは書き込み（ＷＲＩＴＥ）を示す。
【０００８】
１６はバスの方向を切替えるためのＩ／Ｏバッファ部であり、条件入力コントロール部１４からの入力を受けたバスディレクションコントロール部１５からの制御出力信号ＸＤＡＯ信号及びＤＡＩ信号により内部アドレスバスＩＡ［１５：０］と外部アドレスバスＡ［１５：０］を切り替え、ＸＤＤＯ信号及びＤＤＩ信号により内部データバスＩＤ［７：０］と外部データバスＤ［７：０］を切り替えるように構成されている。
尚、本実施例ではＤＡＩ信号とＤＤＩ信号とは、図３に示すようにＸＤＡＯ信号及びＸＤＤＯ信号より遅れて出力（”Ｈ”）となるように制御されている。
【０００９】
図３はＸＤＡＯ、ＤＡＩ、ＸＤＤＯ、ＤＤＩの制御信号の動きを示すもので、通常時ＸＤＡＯ及びＸＤＤＯは”Ｌ”で動作可能状態で、ＤＡＩ、ＤＤＩは”Ｌ”で動作禁止状態であり、内部アドレスバスＩＡ［１５：０］の内容は外部アドレスバスＡ［１５：０］へ出力され、内部データバスＩＤ［７：０］の内容も外部データバスＤ［７：０］へ出力される。チップ内部からみた時出力状態である。入力条件信号が条件を満たさない限り上記状態にあり、条件が満たされたときＸＤＡＯ、ＸＤＤＯは”Ｈ”で動作禁止状態で、ＤＡＩ、ＤＤＡは”Ｈ”で動作可能状態となる。その結果外部アドレスバスＡ［１５：０］の内容が内部アドレスバスＩＡ［１５：０］へ入力され、外部データバスＩＤ［７：０］の内容が内部データバスＤ［７：０］へ入力される。これはチップ内部から見た時に入力状態になる。
この入力条件とは、本実施例ではアドレスバスの場合は、ＩＣＥモード、ＥＰＲＯＭ書き込みモード、及びリセット入力時の時であり、データバスの場合はＩＣＥモードで内部ＲＡＭ及び内部Ｉ／ＯのＷＲ時、並びにＥＰＲＯＭ書き込みモードのＲＯＭＷＲ時であり、それ以外は出力状態となり外部Ｉ／Ｏや外部メモリにアクセスしてもデータを取り込むことはできない。
【００１０】
尚、本実施例では所定の入力条件を第三者が知った時に内蔵ＲＯＭ等にプログラム、データ等を書き込むことが可能であるが、特願平０５−１４１３８５号や、特願平０３−１１１８１２０号及び特願平０６−３３１０６号に記載した所定の暗号化アルゴリズムで算出された識別番号をＲＯＭ３に書き込んでおき、該ＲＯＭ３の内容をチップに内蔵された識別手段により遊技機作動前に識別番号をチェックするようにすれば、ＲＯＭに書き込まれた識別番号と識別手段で算出した識別番号とが一致しないということで、遊技機の作動を停止することになり、検査後の不正なプログラム書き込みもすることはできない。
【００１１】
【効果】
以上述べたように本発明にかかるワンチップマイクロコンピュータは、外部ロジックステートアナライザーによる測定が可能なようにＣＰＵの情報を外部に出力するように構成され、逆にＣＰＵの内蔵ＲＯＭ、ＲＡＭ以外の外部メモリーへのアクセス・読み込みができないように構成されているので、型式試験時又は終了後にも簡単にＣＰＵ等の検査ができると共に型式試験後に第三者が不正ＲＯＭ等を拡張バスに外付けすることによる不正をも防止することができる。
【図面の簡単な説明】
【図１】 本発明にかかる装置のブロック図である。
【図２】 本発明にかかるバス制御回路の詳細を示すブロック図である。
【図３】 本発明にかかるバスディレクション制御部からの制御信号の波形を示すタイムチャートである。
【符号の説明】
１ ＣＰＵ
２ クロックジェネレータ
３ 内蔵ＲＯＭ
４ 内蔵ＲＡＭ
５ ＲＡＭアクセス保護回路
６ リセット回路
７ カウンタ回路
８ プログラミングコントローラ
９ パラレル入出力ポート
１０ エバァリエータコントロール回路
１２ バス制御回路
１４ 条件入力コントロール部
１５ バスディレクション制御部
１６ Ｉ／Ｏバッファ
Claims (1)
- プログラムが書き込まれた内蔵ＲＯＭと、該内蔵ＲＯＭに書き込まれたプログラムの実行を行うＣＰＵと、プログラムの作業領域として使用される内蔵ＲＡＭと、データバス及びアドレスバスの制御行うバス制御回路とからなり、アドレスバス端子とデータバス端子を有し型式試験が必要な遊技機に搭載される遊技機制御用ワンチップマイクロコンピュータにおいて、
前記バス制御回路が、前記内蔵ＲＯＭと前記内蔵ＲＡＭ以外の外部メモリーへのＣＰＵのアクセス動作を禁止するとともにロジックステートアナライザーによる測定が可能なようにＣＰＵの情報を外部に出力するためのモードを選択する条件が入力される条件入力コントロール部と、該条件入力コントロール部からの出力信号に基づきデータバス及びアドレスバスの入力方向又は出力方向の指示を与えるバスディレクション制御部と、該バスディレクション制御部の制御信号に基づきデータバス及びアドレスバスを入力状態又は出力状態に切り替えるＩ／Ｏバッファ部とを有するものからなり、
前記バス制御回路の条件入力コントロール部に入力された入力条件が、アドレスバスの場合は、ＩＣＥモード、ＥＰＲＯＭ書き込みモードの時に及びリセット入力時の時に入力状態で、それ以外のモードでは常に出力状態であり、データバスの場合はＩＣＥモードで内部ＲＡＭ及び内部Ｉ／ＯのＷＲ時並びにＥＰＲＯＭ書き込みモードのＲＯＭＷＲ時に入力状態でそれ以外のモードでは常に出力状態となるようにバスディレクション制御部がＩ／Ｏバッファ部を制御するように構成されていることを特徴とする遊技機制御用ワンチップマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12831294A JP3922731B2 (ja) | 1994-05-18 | 1994-05-18 | 遊技機制御用ワンチップマイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12831294A JP3922731B2 (ja) | 1994-05-18 | 1994-05-18 | 遊技機制御用ワンチップマイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07311757A JPH07311757A (ja) | 1995-11-28 |
| JP3922731B2 true JP3922731B2 (ja) | 2007-05-30 |
Family
ID=14981665
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12831294A Expired - Lifetime JP3922731B2 (ja) | 1994-05-18 | 1994-05-18 | 遊技機制御用ワンチップマイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3922731B2 (ja) |
-
1994
- 1994-05-18 JP JP12831294A patent/JP3922731B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07311757A (ja) | 1995-11-28 |
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| A131 | Notification of reasons for refusal |
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| A521 | Written amendment |
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| A131 | Notification of reasons for refusal |
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| A521 | Written amendment |
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