JPH0822419A - 誤書込防止方式 - Google Patents

Abstract

(57)【要約】 【目的】 中央処理装置が情報処理の動作において、異
常状態を起こし、誤って書込要求信号が出力し、接続さ
れるメモリへデータを誤書込むことを防止する。 【構成】 中央処理装置が書込要求信号を出したとき
に、中央処理装置の情報処理の動作が正常か否かを判断
する手段を構成し、中央処理装置の動作が正常と判断さ
れた場合のみメモリへデータ信号を書込む。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、中央処理装置からメモ
リへのデータの誤書込を防止する方式に関するものであ
る。

【０００２】

【従来の技術】一般に、中央処理装置で所定のプログラ
ムにもとづく情報処理を行ったとき、その処理結果のデ
ータ信号を、アドレス信号とともに電気的消去及び書込
可能な不揮発性のＥＥＰＲＯＭあるいは外部メモリ等の
メモリに出力して記憶する。中央処理装置は上記メモリ
記憶されたデータ信号をアドレス信号とともに読出して
つぎの処理を実行する。このように、メモリに記憶され
ているデータ信号にもとづき次の処理が実行されたり、
あるいはディスプレー等の端末が制御される。従って、
メモリに送出されるデータ信号及びアドレス信号は正確
である必要があり、そのため通常、データ処理用の電子
装置には、誤書込防止回路が具備されている。図１１は
データ処理用の電子装置に組込まれるべき例えば特開平
４−２７４５３９に示された従来の誤書込防止回路を示
す。該図において２は中央処理装置（以下ＣＰＵとい
う）、３は電気的消去及び書込可能な不揮発性のメモ
リ、４はＣＰＵ２が指示するメモリ３のアドレスを示す
アドレス信号、５は上記アドレス信号４を加工処理する
アドレスデコーダ、６はＣＰＵ２からメモリ３に書込ま
れるデータのデータ信号、７はインバートナンドゲート
４３，４４及びラッチ回路１５を有する誤書込防止回
路、３１はＣＰＵ２，誤書込防止回路７をリセットする
リセット回路である。

【０００３】次に動作について説明する。ＣＰＵ２より
書込要求信号Ｓ４が出力されるとともに、ＣＰＵ２より
あらかじめ設定された所定アドレス（９４３８）Ｈ及び
所定アドレス（９４３８）Ｈに対応する所定データＤ０
＝論理「Ｌ」が出力された場合のみ、誤書込防止回路７
を書込許可状態に制御し、当該書込許可状態において書
込要求信号Ｓ４がＣＰＵ２から出力されたときのみ、電
気的消去及び書込可能なメモリ３に書込信号Ｓ５を出力
するようにしたことにより、ＣＰＵ２が誤って電気的消
去及び書込可能なメモリ３に書込要求信号Ｓ４を出力す
ることが生じたとしても、書込信号Ｓ５が出力されない
ことにより、上記メモリ３へのデータ信号６の誤書込を
防止する。

【０００４】

【発明が解決しようとする課題】従来の誤書込防止回路
は以上のように構成されているので、中央処理装置（以
下ＣＰＵという）２が書込要求信号Ｓ４を誤出力するＣ
ＰＵ２の異常状態や、アドレスデコーダ５の誤動作等に
よるメモリ３へのデータ信号の誤書込が起こる問題点が
あった。

【０００５】この発明は上記のような課題を解決するた
めになされたものであり、書込要求信号の誤出力による
メモリへのデータ信号の誤書込みを防止することを目的
とする。また、ＣＰＵが異常状態となった場合にメモリ
へのデータ信号の誤書込みを防止することを目的とす
る。また、データバッファの異常によるデータ信号の誤
書込みを防止することを目的とする。また、パリティ信
号を利用することにより、簡単なハードウェアの追加
で、ＣＰＵ及びデータバッファの異常によるデータ信号
の誤書込みを防止することを目的とする。また、データ
バッファ，アドレスバッファの異常によるデータ信号の
誤書込みを防止することを目的とする。また、データバ
ッファ，アドレスバッファ，ＣＰＵ及びアドレスデコー
ダの誤動作によるデータ信号の誤書込みを防止すること
を目的とする。また、ラッチ回路を利用することによ
り、１回のデータ信号の書込みで誤書込みを防止するこ
とを目的とする。また、アドレスメモリ，データメモリ
を備えることにより、ＣＰＵが正常な動作状態であれ
ば、１度メモリへデータ信号，アドレス信号を書込むだ
けでも誤書込みを防止することを目的とする。

【０００６】

【課題を解決するための手段】請求項１の発明に係る誤
書込防止方式は、中央処理装置（以下ＣＰＵという）２
より出力される書込要求信号Ｓ４の誤出力によるメモリ
３へのデータ信号６の誤書込を防止する誤書込防止回路
７において、上記ＣＰＵ２より上記書込要求信号Ｓ４が
出されたときに、上記ＣＰＵ２の情報処理の動作が正常
か否かを判断するようにし、正常と判断された場合のみ
メモリ３へのデータ信号６の書込みを実行可能とするも
のである。

【０００７】請求項２の発明に係る誤書込防止方式は、
ＣＰＵ２からメモリ３へ書込むデータ信号６を一時保存
するためのバッファメモリ８とデータ比較器９を有し、
ＣＰＵ２より出力される書込要求信号Ｓ４の誤出力によ
るメモリ３へのデータ信号６の誤書込を防止する誤書込
防止回路７において、上記ＣＰＵ２より上記書込要求信
号Ｓ４が出されたときに、上記ＣＰＵ２が上記バッファ
メモリ８へ書込まれたデータＳ７とデータ比較器９で比
較した同一データ信号６をメモリ３へ書込む時に、ＣＰ
Ｕ２の動作が正常であると判断しメモリ３へのデータ信
号６の書込みを可能とするものである。

【０００８】請求項３の発明に係る誤書込防止方式は、
ＣＰＵ２からメモリ３へ書込むデータ信号６の反転値を
一時保存するためのバッファメモリ８とデータ比較器９
を有し、ＣＰＵ２より出力される書込要求信号Ｓ４の誤
出力によるメモリ３へのデータ信号６の誤書込を防止す
る誤書込防止回路７において、上記ＣＰＵ２より上記書
込要求信号Ｓ４が出されたときに、上記ＣＰＵ２からの
１回目に書き込むデータ信号６の反転値を上記バッファ
メモリ８へ記憶し、該バッファメモリ８の内容と２回目
に書込むデータ信号６をデータ比較器９で比較し、一致
した場合にのみメモリ３へのデータ信号６の書込みを可
能とするものである。

【０００９】請求項４の発明に係る誤書込防止方式は、
ＣＰＵ２からメモリ３へ書込むデータ信号６のパリティ
信号Ｓ８を生成するパリティ信号生成器１６，上記パリ
ティ信号Ｓ８を一時保存するためのバッファメモリ８，
該バッファメモリ８に書込まれたデータＳ７とパリティ
信号Ｓ８を比較するパリティ比較器１７を有し、ＣＰＵ
２より出力される書込要求信号Ｓ４の誤出力によるメモ
リ３へのデータ信号６の誤書込を防止する誤書込防止回
路７において、上記ＣＰＵ２より上記書込要求信号Ｓ４
が出されたときに、上記ＣＰＵ２からの１回目に書込む
データ信号６のパリティ信号であるバッファメモリ８に
書込まれたデータＳ７と２回目に書込むデータ信号６の
パリティ信号Ｓ８をパリティ比較器１７で比較し、一致
した場合にのみメモリ３へのデータ信号６の書込みを可
能とするものである。

【００１０】請求項５の発明に係る誤書込防止方式は、
ＣＰＵ２からメモリ３へ書込むデータ信号６，アドレス
信号４のパリティ信号Ｓ８を生成するパリティ信号生成
器１６，上記パリティ信号Ｓ８を一時保存するためのバ
ッファメモリ８とパリティ信号Ｓ７とバッファメモリ８
に書込まれたデータＳ７を比較するパリティ比較器１７
を有し、ＣＰＵ２より出力される書込要求信号Ｓ４の誤
出力によるメモリ３へのデータ信号６の誤書込を防止す
る誤書込防止回路７において、上記ＣＰＵ２より上記書
込要求信号Ｓ４が出されたときに、上記ＣＰＵ２からの
１回目にバッファメモリ８に書込まれたデータ信号６，
アドレス信号４のパリティ信号Ｓ８のバッファメモリ８
に書込まれたデータＳ７と２回目に書込むデータ信号
６，アドレス信号４のパリティ信号Ｓ８が一致した場合
のみメモリ３へ上記データ信号６，アドレス信号４の書
込みを可能とするものである。

【００１１】請求項６の発明に係る誤書込防止方式は、
ＣＰＵ２からメモリ３へ書込むデータ信号６のパリティ
信号Ｓ８を生成するパリティ信号生成器１６，上記パリ
ティ信号Ｓ８を一時保存するためのバッファメモリ８と
パリティ信号Ｓ８，バッファメモリ８に書込まれたデー
タＳ７を比較するパリティ比較器１７及びメモリアクセ
ス毎にメモリアドレス選択信号Ｓ２０の選択するアドレ
スを変化させるアドレスデコーダ５を有し、ＣＰＵ２よ
り出力される書込要求信号Ｓ４の誤出力によるメモリ３
へのデータ信号６の誤書込を防止する誤書込防止回路７
において、上記ＣＰＵ２より上記書込要求信号Ｓ４が出
されたときに、上記ＣＰＵ２が１回目にバッファメモリ
８に書込むデータ信号６のパリティ信号Ｓ８のバッファ
メモリ８に書込まれたデータＳ７と１回目とは異なるメ
モリアドレスへ２回目に書込むデータ信号６のパリティ
信号Ｓ８が一致した場合にのみメモリ３への書込みを可
能とするものである。

【００１２】請求項７の発明に係る誤書込防止方式は、
ＣＰＵ２からメモリ３への書込要求信号Ｓ４の出力を禁
止するためのラッチ回路１５，メモリ３へのアクセス毎
に、ＣＰＵ２からメモリ３への書込要求信号Ｓ４の出力
を禁止する信号の論理を反転させるラッチ回路１９とを
有し、ＣＰＵ２より出力される書込要求信号Ｓ４の誤出
力によるメモリ３へのデータ信号６の誤書込を防止する
誤書込防止回路７において、上記ＣＰＵ２より上記書込
要求信号Ｓ４が出されたときに、上記ＣＰＵ２がメモリ
３への書込要求を行なう毎に、上記メモリ３への書込を
禁止するラッチ回路１５へ前回メモリ３に書込まれたデ
ータ信号６とは異なることを示す信号が発せられないと
メモリ３へのデータ信号６の書込みを禁止するものであ
る。

【００１３】請求項８の発明に係る誤書込防止方式は、
ＣＰＵ２からメモリ３へ書込むデータ信号６を一時保存
するためのデータメモリ２５，メモリ３へ書込むアドレ
ス信号４を一時保有するためのアドレスメモリ２４，上
記データメモリ２５，アドレスメモリ２４の出力である
メモリデータ２８，メモリアドレス２７をメモリ３に書
込むデータ書込コントローラ２６，該データ書込コント
ローラ２６を起動するための起動信号Ｓ１２を出力する
アドレスデコーダ５を有し、ＣＰＵ２より出力される書
込要求信号Ｓ４の誤出力によるメモリ３へのデータ信号
６の誤書込を防止する誤書込防止回路７において、上記
ＣＰＵ２より上記書込要求信号Ｓ４が出されたときに、
上記ＣＰＵ２は、メモリ３へ書込むデータ信号６，アド
レス信号４をデータメモリ２５，アドレスメモリ２４に
一度書込んだのち、ポートアドレスをアクセスさせるこ
とにより上記データ書込コントローラ２６を起動させ、
データメモリ２５の内容をメモリ３に書込むものであ
る。

【００１４】請求項９の発明に係る誤書込防止方式は、
ＣＰＵ２の実行する情報処理の動作が通常アクセスしな
いアドレスをＣＰＵ２が指定した時に有意となる不正ア
ドレス信号Ｓ１４を生成するアドレスデコーダ５とメモ
リ３へのデータ信号６の書込要求を禁止するためのラッ
チ回路１５を有し、ＣＰＵ２より出力される書込要求信
号Ｓ４の誤出力によるメモリ３へのデータ信号６の誤書
込を防止する誤書込防止回路７において、上記ＣＰＵ２
より上記書込要求信号Ｓ４が出されたときに、上記ＣＰ
Ｕ２の通常の情報処理の動作でアクセスしないアドレス
エリアへＣＰＵ２がアクセスした時、メモリ３へデータ
信号６の書込を禁止するラッチ回路１５を起動すること
によりメモリ３へのデータ信号６の書込みを禁止するも
のである。

【００１５】請求項１０の発明に係る誤書込防止方式
は、ＣＰＵ２が実行する情報処理の動作の実行時間を測
定する実行時間測定タイマ３２，該タイマ３２の時限設
定器３３，メモリ３へのデータ信号６の書込要求を禁止
する為のラッチ回路１５を有し、ＣＰＵ２より出力され
る書込要求信号Ｓ４の誤出力によるメモリ３へのデータ
信号６の誤書込を防止する誤書込防止回路７において、
上記ＣＰＵ２より上記書込要求信号Ｓ４が出されたとき
に、上記ＣＰＵ２が実行する情報処理の動作の実行時間
が設定値を超えた時にメモリ３へのデータ信号６の書込
を禁止するラッチ回路１５を起動することによりメモリ
３へのデータ信号６の書込みを禁止するものである。

【００１６】請求項１１の発明に係る誤書込防止方式
は、ＣＰＵ２が出力するアクセス信号４を受信し、ＣＰ
Ｕ２の実行状態遷移番号Ｓ１７を出力するアドレスメモ
リ３１，現在の実行状態遷移番号Ｓ２１と次にＣＰＵ２
から発せられるアドレス信号４によりＣＰＵ２の動作状
態遷移が妥当かを監視する状態遷移監視器３５，メモリ
３への書込要求を禁止するためのラッチ回路１５を有
し、ＣＰＵ２より出力される書込要求信号Ｓ４の誤出力
によるメモリ３へのデータ信号６の誤書込を防止する誤
書込防止回路７において、上記ＣＰＵ２より上記書込要
求信号Ｓ４が出されたときに、上記ＣＰＵ２が正常に動
作している場合は絶対に発生しないアドレスの遷移を状
態遷移監視器３５により検出した場合、メモリ３への書
込みを禁止するラッチ回路２９を起動することによりＣ
ＰＵ２の異常を高速で検知し、メモリ３へのデータ信号
６の書込みを禁止し、誤書込みを防止するものである。

【００１７】

【作用】請求項１の発明において、 中央処理装置（以
下ＣＰＵという）２より書込要求信号Ｓ４が出されたと
きに、上記ＣＰＵ２の情報処理の動作が正常か否かを判
断するようにし、正常と判断された場合のみメモリ３へ
のデータ信号６を書込む。

【００１８】請求項２の発明において、ＣＰＵ２がバッ
ファメモリ８へ先に書込んだデータ信号６のバッファメ
モリ８の出力Ｓ７とデータ比較器９で比較した後発で同
一のデータ信号６をメモリ３に書込む時に、ＣＰＵ２の
動作が正常であると判断しメモリ３へデータ信号６を書
込む。

【００１９】請求項３の発明において、ＣＰＵ２からの
１回目に書き込むデータ信号６の反転値をバッファメモ
リ８へ記憶し、該バッファメモリ８に書込んだデータＳ
７と２回目に書込むデータ信号６をデータ比較器９で比
較し、一致した場合にのみメモリ３へデータ信号６を書
込む。

【００２０】請求項４の発明において、ＣＰＵ２からの
１回目に書込むデータ信号６のパリティ信号Ｓ８をバッ
ファメモリ８へ記憶し、該バッファメモリ８に書込んだ
データＳ７と２回目に書込むデータ信号６のパリティ信
号Ｓ８をパリティ比較器１７で比較し、一致した場合に
のみメモリ３へデータ信号６を書込む。

【００２１】請求項５の発明において、ＣＰＵ２からの
１回目に書込むデータ信号６，アドレス信号４のパリテ
ィ信号Ｓ８をバッファメモリ８へ記憶し、該バッファメ
モリ８に書込んだデータＳ７と２回目に書込むデータ信
号６，アドレス信号４のパリティ信号Ｓ８が一致した場
合のみメモリ３へ上記データ信号６，アドレス信号４を
書込む。

【００２２】請求項６の発明において、ＣＰＵ２からの
１回目に書込むデータ信号６のパリティ信号Ｓ８をバッ
ファメモリ８へ記憶し、該バッファメモリ８に書込んだ
データＳ７と、１回目とは異なるメモリアドレスへ、２
回目に書込むデータ信号６のパリティ信号Ｓ８が一致し
た場合にのみメモリ３へデータ信号６を書込む。

【００２３】請求項７の発明において、ＣＰＵ２がメモ
リ３への書込要求を行なう毎に、上記メモリ３への書込
を禁止するラッチ回路１５へ前回メモリ３に書込まれた
データ信号６とは異なることを示す信号が発せられない
とメモリ３へのデータ信号６の書込みが禁止されること
により、１回のデータ信号６の書込みで誤書込みを防止
する。

【００２４】請求項８の発明において、ＣＰＵ２はメモ
リ３へ書込むデータ信号６，アドレス信号４をデータメ
モリ２５，アドレスメモリ２４に一度書込んだのち、ポ
ートアドレスをアクセスさせることによりデータ書込コ
ントローラ２６を起動させ、データメモリ２５の内容で
あるメモリデータ信号２８をメモリ３に書込む。

【００２５】請求項９の発明において、ＣＰＵ２が通常
の情報処理の動作でアクセスしないアドレスエリアへＣ
ＰＵ２がアクセスした時、メモリ３へデータ信号３の書
込を禁止するラッチ回路２９を起動することによりメモ
リ３へのデータ信号６の書込みを禁止する。

【００２６】請求項１０の発明において、ＣＰＵ２が実
行する情報処理の動作の実行時間が設定値を超えた時に
メモリ３へのデータ信号６の書込を禁止するラッチ回路
２９を起動することによりメモリ３へのデータ信号６の
書込みを禁止する。

【００２７】請求項１１の発明において、ＣＰＵ２が正
常に動作している場合は絶対に発生しないアドレスの遷
移を状態遷移監視器３５により検出した場合、メモリ３
へのデータ信号６の書込みを禁止するラッチ回路２９を
起動することによりＣＰＵ２の異常を高速で検知し、メ
モリ３へデータ信号６の書込みを禁止し、誤書込みを防
止する。

【００２８】

【実施例】

実施例１（請求項第１項，第２項に対応）．以下、この
発明の実施例１を図１に基づいて説明する。図１は中央
処理装置すなわちマイクロプロセッサ（以下ＣＰＵとい
う）２を用いた電子装置を示し、ＣＰＵ２より指定され
るメモリ３のアドレスに制御プログラムやデータを書込
むように構成されている。ＣＰＵ２のアドレス信号４は
アドレスバッファ１１，データ信号６はデータバッファ
１０を介してメモリ３に接続される。誤書込防止回路７
はバッファメモリ８，データ比較器９，論理積ゲート１
２により構成される。ＣＰＵ２から出力される書込要求
信号Ｓ４と誤書込防止回路７のデータ比較器９より出力
されるデータ一致信号Ｓ６の論理積である論理積ゲート
１２の出力がメモリ３への書込信号Ｓ５としてメモリ３
に接続される。上記データ比較器９により、判断手段が
構成される。

【００２９】次に動作について説明する。ＣＰＵ２がメ
モリ３へデータ信号６を書き込む場合、書込み要求信号
Ｓ４はバッファメモリ８にも接続されている為、メモリ
３へ書込むデータ信号６がそのままバッファメモリ８に
書込まれる。メモリ３への書込信号Ｓ５は書込要求信号
Ｓ４とデータ比較器９より出力されるデータ一致信号Ｓ
６の論理積となっている為、ＣＰＵ２より書込要求信号
Ｓ４が出力されたとしてもバッファメモリ８に書込まれ
たデータＳ７と書込むデータ信号６がデータ比較器９で
比較された結果一致し、上記データ比較器９が発するデ
ータ一致信号Ｓ６が有意とならなければ書込信号Ｓ５が
論理積ゲート１２から出力されないため、メモリ３への
書込みは禁止される。すなわちＣＰＵ２よりメモリ３に
対し、データ信号６の書込みを行なうと、まずバッファ
メモリ８にデータ信号６が書込まれる。さらにＣＰＵ２
よりもう一度同一のデータ信号６をメモリ３に対し書き
込みを行なった場合にはじめてメモリ３へデータ信号６
が書込まれることとなる。従ってＣＰＵ２が異常状態を
起こしたり、書込要求信号Ｓ４にノイズが重畳しても誤
ってデータ信号６が書込まれるのはバッファメモリ８の
みであり、メモリ３への誤書込みが防止される。

【００３０】実施例２（請求項第１項，第３項に対
応）．以下、この発明の実施例２を図２に基づいて説明
する。図１と同一部分には同じ符号を記している。図２
はＣＰＵ２を用いた電子装置を示し、ＣＰＵ２より指定
されるメモリ３のアドレスに制御プログラムやデータを
書込むように構成されている。ＣＰＵ２のアドレス信号
４はアドレスバッファ１１，データ信号６はデータバッ
ファ１０を介してメモリ３に接続される。誤書込防止回
路７はバッファメモリ８，データ反転バッファ１３，デ
ータ比較器９，論理積ゲート１２により構成される。Ｃ
ＰＵ２から出力される書込要求信号Ｓ４と誤書込防止回
路７のデータ比較器９より出力されるデータ一致信号Ｓ
６の論理積である論理積ゲート１２の出力がメモリ３へ
の書込信号Ｓ５としてメモリ３に接続される。上記デー
タ比較器９により、判断手段が構成される。

【００３１】次に動作について説明する。上記実施例１
では同一のデータ信号６を２度書込み、それらが一致し
た場合にのみメモリ３への書込みが行なわれる場合につ
いて述べたが図２に示すように、データ反転バッファ１
３を設け、メモリ３への１回目に書込むデータ信号６を
上記データ反転バッファ１３にて反転し、その値をバッ
ファメモリ８に書込み、該バッファメモリ８に書込まれ
たデータＳ７と２回目に書込むデータ信号６をデータ比
較器９にて比較し、同一データ信号であると判断した場
合にのみメモリ３へデータ信号６の書込みが行なわれる
ようにすれば、上記実施例１で述べたようにＣＰＵ２が
異常状態を起こしたり、書込要求信号Ｓ４にノイズが重
畳して誤ってデータ信号６が書込まれることを防止し、
さらにデータバッファ１０の故障によりデータ信号６が
論理「Ｈ」レベルまたは論理「Ｌ」レベルに固定化され
る異常が発生した場合、１回目に書込むデータ信号６の
反転値と２回目に書込むデータ信号６は一致しないため
メモリ３へ異常なデータ信号６が書込まれることを防ぐ
ことができる。

【００３２】実施例３（請求項第１項，第４項に対
応）．以下、この発明の実施例３を図３に基づいて説明
する。図１と同一部分には同じ符号を記している。図３
はＣＰＵ２を用いた電子装置を示し、ＣＰＵ２より指定
されるメモリ３のアドレスに制御プログラムやデータを
書込むように構成されている。ＣＰＵ２のアドレス信号
４はアドレスバッファ１１，データ信号６はデータバッ
ファ１０を介してメモリ３に接続される。誤書込防止回
路７はバッファメモリ８，パリティ信号生成器１６，パ
リティ比較器１７，論理積ゲート１２により構成され
る。ＣＰＵ２から出力される書込要求信号Ｓ４と誤書込
防止回路７のパリティ比較器１７より出力されるデータ
一致信号Ｓ６の論理積である論理積ゲート１２の出力が
メモリ３への書込信号Ｓ５としてメモリ３に接続され
る。上記パリティ比較器１７により、判断手段が構成さ
れる。

【００３３】次に動作について説明する。上記実施例１
ではメモリ３へ書込みを行なったのち、さらにもう一度
同一のデータ信号６が書込まれたとき、ＣＰＵ２が正常
であると判断し、メモリ３への書込みが行なわれる場合
について述べたが図３に示すようにパリティ信号生成器
１６，パリティ比較器１７を設けることにより、メモリ
３への１回目に書込むデータ信号６のパリティ信号Ｓ８
をバッファメモリ８に書込み、２回目に書込むデータ信
号６のパリティ信号Ｓ８とバッファメモリ８に書込まれ
たデータＳ７（上記１回目に書込むデータ信号６のパリ
ティ信号）をパリティ比較器１７で比較し、一致した場
合にのみデータ一致信号Ｓ６が有意になり、書込要求信
号Ｓ４との論理積が成立し、論理積ゲート１２は書込信
号Ｓ５を出力してメモリ３へのデータ信号６の書込みが
行なわれるようにすれば、データバッファ１０の故障及
びＣＰＵ２の異常動作によりデータが異常となった場合
に、メモリ３へ異常なデータが書込まれることを防ぐこ
とができる。通常メモリ３にはパリティ生成器１６，パ
リティ比較器１７及びパリティ信号用バッファメモリ８
を標準的に実装している場合が多い為、追加する回路は
論理積ゲート１２のみで良い為、非常に簡単なハードウ
ェアの追加のみで誤書込防止回路を構成することができ
る。

【００３４】実施例４（請求項第１項，第５項に対
応）．以下、この発明の実施例４を図４に基づいて説明
する。図３と同一部分には同じ符号を記している。図４
はＣＰＵ２を用いた電子装置を示し、ＣＰＵ２より指定
されるメモリ３のアドレスに制御プログラムやデータを
書込むように構成されている。ＣＰＵ２のアドレス信号
４はアドレスバッファ１１，データ信号６はデータバッ
ファ１０を介してメモリ３に接続される。誤書込防止回
路７はバッファメモリ８，パリティ信号生成器１６，パ
リティ比較器１７，論理積ゲート１２により構成され
る。ＣＰＵ２から出力される書込要求信号Ｓ４と誤書込
防止回路７のデータ比較器９より出力されるデータ一致
信号Ｓ６の論理積である論理積ゲート１２の出力がメモ
リ３への書込信号Ｓ５としてメモリ３に接続される。上
記パリティ比較器１７により、判断手段が構成される。

【００３５】次に動作について説明する。上記実施例３
ではデータ信号６のパリティ信号Ｓ８とバッファメモリ
に書込まれたデータＳ７を比較し、チェックを行う場合
について述べたが図４に示すようにアドレス信号４とデ
ータ信号６の両方の信号からパリティ信号Ｓ８を生成す
るパリティ信号生成器１６を設けることにより、メモリ
３への１回目に書き込むデータ信号６及びアドレス信号
４のパリティ信号Ｓ８をバッファメモリ８に書込み、２
回目に書込むデータ信号６及びアドレス信号４のパリテ
ィ信号Ｓ８とバッファメモリ８に書込まれたデータＳ７
（上記１回目のデータ信号６のパリティ信号）をパリテ
ィ比較器１７で比較し、一致した場合にのみメモリ３へ
のデータ信号６の書込みが行なわれるように上記実施例
３と同様とすれば、データバッファ１０の故障ばかりで
なく、アドレスバッファ１１の故障によりアドレス信号
４が異常となった場合についてもメモリ３へのデータ信
号６の誤書込みが防止できる。

【００３６】実施例５（請求項第１項，第６項に対
応）．以下、この発明の実施例５を図５に基づいて説明
する。図３と同一部分には同じ符号を記している。図５
はＣＰＵ２を用いた電子装置を示し、ＣＰＵ２より指定
されるメモリ３のアドレスに制御プログラムやデータを
書込むように構成されている。ＣＰＵ２のアドレス信号
４はアドレスバッファ１１，データ信号６はデータバッ
ファ１０を介してメモリ３に接続される。誤書込防止回
路７はバッファメモリ８，ラッチ回路１８，アドレスデ
コーダ５，パリティ信号生成器１６，パリティ比較器１
７，論理積ゲート１２により構成される。ＣＰＵ２から
出力される書込要求信号Ｓ４と誤書込防止回路７のパリ
ティ比較器１７より出力されるデータ一致信号Ｓ６の論
理積である論理積ゲート１２の出力がメモリ３への書込
信号Ｓ５としてメモリ３に接続される。ＣＰＵ２が発す
るメモリアクセス毎に、メモリアドレス選択信号Ｓ２０
の選択するアドレスを変化させるアドレスデコーダ５及
びラッチ回路１８を設けることにより、メモリ３へデー
タ信号６の１回目の書込みアドレス番地（ｘ番地）と２
回目の書込みアドレス番地（ｙ番地）を変える様に構成
される。

【００３７】次に動作について説明する。上記実施例３
ではメモリ３への１回目に書込むデータ信号６のパリテ
ィ信号Ｓ８をバッファメモリ８に書込み、２回目に書込
むデータ信号６のパリティ信号Ｓ８とバッファメモリ８
に書込まれたデータＳ７（上記１回目のデータ信号６の
パリティ信号）をパリティ比較器１７で比較し、一致し
た場合にのみメモリ３へのデータ信号６の書込みが行な
われる。又、この手段とあわせて１回目に発せられるデ
ータ信号６のアドレスｘ番地を示すアドレス信号４は、
アドレスデコーダ５へ入力され、該アドレス信号４を入
力したアドレスデコーダ５の出力であるメモリアドレス
選択信号Ｓ２０は有意となり、メモリ３が動作可能とな
る。同時に該メモリアドレス選択信号Ｓ２０はラッチ回
路１８にも入力され、この入力信号Ｓ２０が入力する毎
にラッチ回路１８の論理出力は反転する。２回目に発せ
られるデータ信号６のアドレスｙ番地を示すアドレス信
号４が、アドレスデコーダ５に入力し、この時ラッチ回
路１８の論理出力が１回目のｘ番地を示すアドレス信号
の入力時とは、反転している場合にアドレスデコーダ５
の出力であるメモリアドレス選択信号Ｓ２０が有意とな
りメモリ３が動作可能となる。すなわちＣＰＵ２より１
回目にｘ番地のアドレスへデータ信号６の書込み要求を
行なったのち、２回目はｙ番地のアドレスに同一のデー
タ信号６を書込む場合にのみメモリ３への書込みが行な
われるようにすれば、ＣＰＵ２の異常動作或いはアドレ
スデコーダ５の故障により誤ったメモリ３のアドレスが
選択されて不正なデータ信号６が書込まれることを防ぐ
ことが可能となる。

【００３８】実施例６（請求項第１項，第７項に対
応）．以下、この発明の実施例６を図６に基づいて説明
する。図２と同一部分には同じ符号を記している。図６
はＣＰＵ２を用いた電子装置を示し、ＣＰＵ２より指定
されるメモリ３のアドレスに制御プログラムやデータを
書込むように構成されている。誤書込防止回路７はバッ
ファメモリ８，アドレスデコーダ５，ラッチ回路１５，
１９，インバートナンドゲート２３，データ反転バッフ
ァ１３，論理和ゲート２２，論理積ゲート１２，２０，
２１により構成される。ＣＰＵ２から出力される書込要
求信号Ｓ４と誤書込防止回路７のデータ比較器９より出
力されるデータ一致信号Ｓ６の論理積である論理積ゲー
ト１２の出力がメモリ３への書込信号Ｓ５としてメモリ
３に接続される。

【００３９】次に動作について説明する。上記実施例１
〜５ではメモリ３へデータ信号６の書込要求を行なった
のち、もう一度同一のデータ信号６の書込要求があった
ときＣＰＵ２が正常であると判断しメモリ３へデータ信
号６の書込みが行なわれる場合について述べたが、図６
に示すようにラッチ回路１５，１９を設けることにより
１回目のデータ信号６の書込みに先だちＣＰＵ２が発し
たアドレス信号４のポートアドレス（ｚ番地）を入力し
たアドレスデコーダ５は、ポート信号Ｓ１７を出力し、
該ポート信号Ｓ１７はＣＰＵ２が発する書込要求信号Ｓ
４と論理積が成立すると、インバートナンドゲート２３
を介してラッチ回路１５に入力され、ＣＰＵ２がデータ
信号６（０００１Ｈ）を出力することによりラッチ回路
１５のＤ入力を論理「Ｈ」，Ｑ出力を論理「Ｈ」，イン
バートＱ出力を論理「Ｌ」とすれば、最初にラッチ回路
１９のＱ出力信号Ｓ９は論理「Ｈ」となっているため論
理積ゲート２０の出力が論理「Ｈ」となって成立し、論
理和ゲート２２の出力信号Ｓ１１が論理「Ｈ」となる。
この状態でＣＰＵ２よりメモリ３へデータ信号６の書込
みを行なうことによって、書込要求信号Ｓ４が出力され
ると、論理積が成立し論理積ゲート１２の出力が論理
「Ｈ」となり、メモリ３へ書込信号Ｓ５が出力され、メ
モリ３へデータ信号６の書込みが行なわれる。メモリ３
へデータ信号６の書込みが行なわれると書込信号Ｓ５を
検知したラッチ回路１９はＱ出力信号Ｓ９を論理「Ｌ」
とし、論理積ゲート２０の論理積は不成立となり、書込
要求信号Ｓ４がさらに出力されても論理積ゲート１２の
論理積は不成立となる為メモリ３へのデータ信号６の書
込みは禁止される。この状態において上記ポートアドレ
ス（ｚ番地）を入力したアドレスデコーダ５は、ポート
信号Ｓ１７を出力し、該ポート信号Ｓ１７はＣＰＵ２が
発する書込要求信号Ｓ４と論理積が成立すると、インバ
ートナンドゲート２３を介してラッチ回路１５に入力さ
れ、ＣＰＵ２がポートアドレス（ｚ番地）へデータ信号
６（００００Ｈ）を出力することによりラッチ回路１５
のＤ入力を論理「Ｌ」，Ｑ出力を論理「Ｌ」，インバー
トＱ出力を論理「Ｈ」とすれば、ラッチ回路１９のイン
バートＱ出力信号Ｓ１０は論理「Ｈ」となっている為、
論理和ゲート２２の出力信号Ｓ１１も論理「Ｈ」となり
論理積ゲート２１の論理積が成立し、ＣＰＵ２によって
書込要求信号Ｓ４が出力されると論理積ゲート１２の論
理積が成立し、メモリ３へデータ信号６の書込信号Ｓ５
が出力され、メモリ３へデータ信号６の書込みが行なわ
れる。

【００４０】以上のようにＣＰＵ２からメモリ３へのデ
ータ信号６の書込みを１度行なう毎に上記ポートアドレ
ス（ｚ番地）へ異なったデータの書込みを行なわないと
メモリ３へのデータ信号６の書込みが禁止されることと
なる為、ＣＰＵ２が異常状態を起こしたり、ＣＰＵ２が
発する書込要求信号Ｓ４にノイズが印加しても誤書込防
止回路７が発する書込信号Ｓ５が出力せず、メモリ３へ
のデータ信号６の誤書込みを防止することが可能とな
る。本実施例では実施例１〜５と異なり１回のメモリ３
への書込みによりメモリ書込みが行なわれる為、メモリ
書替時間を短縮することができる。

【００４１】実施例７（請求項第１項，第８項に対
応）．以下、この発明の実施例７を図７に基づいて説明
する。図１と同一部分には同じ符号を記している。図７
はＣＰＵ２を用いた電子装置を示し、ＣＰＵ２より指定
されるメモリ３のアドレスに制御プログラムやデータを
書込むように構成されている。ＣＰＵ２のアドレス信号
４はアドレスバッファ１１，データ信号６はデータバッ
ファ１０を介してメモリ３に接続される。誤書込防止回
路７はアドレスデコーダ５，アドレスメモリ２４，デー
タメモリ２５，データ書込コントローラ２６により構成
される。

【００４２】次に動作について説明する。上記実施例１
ではＣＰＵ２よりメモリ３に対し２回同一のデータ信号
６を書込むとき、ＣＰＵ２が正常であると判断し、メモ
リ３への書込みが行なわれる場合について述べたが、図
７に示すようにアドレスメモリ２４，データメモリ２
５，データ書込みコントローラ２６を設けることにより
ＣＰＵ２がメモリ３へデータ信号６を書込もうとすると
データ信号６を書込むメモリ３のアドレスを示すアドレ
ス信号４をアドレスメモリ２４に，メモリ３へ書込むデ
ータ信号６をデータメモリ２５に一旦書込んだのち、Ｃ
ＰＵ２が発するアドレス信号４を入力するアドレスデコ
ーダ５はポートアドレス（ｘｘ番地）をアクセスし、コ
ントローラ起動信号Ｓ１２を出力する。コントローラ起
動信号Ｓ１２が出力されるとデータ書込コントローラ２
６が起動し、アドレスメモリ２４からデータ信号６を書
込むメモリ３のアドレスを，データメモリ２５からメモ
リ３へ書込むデータをそれぞれメモリアドレス信号２７
及びメモリデータ信号２８として読み出したのちメモリ
３への書込信号Ｓ５を出力することにより、メモリ３に
メモリデータ信号２８すなわちデータ信号６が書込まれ
る。このようにＣＰＵ２が異常状態を起こしてもデータ
信号６の誤書込が起こるのはデータメモリ２８のみであ
り、ＣＰＵ２が正常に動作していれば必らず起動する情
報処理の動作でポートアドレス（ｘｘ番地）へのアクセ
スを行なうようにしておけば、メモリ３への誤書込みが
防止できる。本実施例ではＣＰＵ２よりメモリ３へ１度
だけデータ信号６を書込む動作をすればよい為、書込時
間を短縮できる。

【００４３】実施例８（請求項第１項，第９項に対
応）．以下、この発明の実施例８を図８に基づいて説明
する。図６と同一部分には同じ符号を記している。図８
はＣＰＵ２を用いた電子装置を示し、ＣＰＵ２より指定
されるメモリ３のアドレスに制御プログラムやデータを
書込むように構成されている。誤書込防止回路７はアド
レスデコーダ５，ラッチ回路１５，２９、インバートナ
ンドゲート２３，３６により構成される。

【００４４】次に動作について説明する。上記実施例６
ではメモリ３へのデータ信号６の書込みを１度行なうご
とに毎回ポートアドレス（ｚ番地）へ異なったデータの
書込みを行なわないとメモリ３へのデータ信号６の書込
みが禁止されるように構成したが、図８に示すように情
報処理の動作で通常アクセスしないアドレスがＣＰＵ２
より出力された時に有意となる不正アドレス信号Ｓ１４
を生成するアドレスデコーダ５とラッチ回路２９及び３
入力の論理積ゲート３６を設けることにより、ＣＰＵ２
が異常状態を起こし、通常の情報処理の動作でアクセス
しないアドレスエリアへＣＰＵ２がアクセスした時、不
正アドレス信号Ｓ１４がアドレスデコーダ５より出力さ
れるとラッチ回路２９のＱ出力Ｓ１３が論理「Ｈ」とな
り論理積ゲート３６が不成立となる為、書込要求信号Ｓ
４がＣＰＵ２より出力されても誤書込防止回路７の発す
る書込信号Ｓ５は有意とならないためメモリ３への誤書
込みが防止できる。本実施例によればＣＰＵ２が異常状
態を起こしたら、ただちにメモリ３への書込みを禁止す
ることが可能となる。

【００４５】実施例９（請求項第１項，第１０項に対
応）．以下、この発明の実施例９を図９に基づいて説明
する。図８と同一部分には同じ符号を記している。図９
はＣＰＵ２を用いた電子装置を示し、ＣＰＵ２より指定
されるメモリ３のアドレスに制御プログラムやデータを
書込むように構成されている。誤書込防止回路７はアド
レスデコーダ５，ラッチ回路１５，２９，実行時間測定
タイマ３２，時限測定器３３，インバートナンドゲート
２３，３６により構成される。

【００４６】次に動作について説明する。上記実施例８
ではＣＰＵ２が正常動作時は絶対アクセスしないアドレ
スを指定した時にアドレスデコーダ５はラッチ回路２９
に不正アドレス信号Ｓ１４を出力し、ラッチ回路２９の
Ｑ出力Ｓ１３を論理「Ｈ」とすることでメモリ３への書
込みを禁止する場合について述べたが図９に示すよう
に、ＣＰＵ２の情報処理の動作の実行時間測定タイマ３
２，該タイマ３２の時限設定器３３及びタイマーリセッ
ト信号Ｓ１５を出力するアドレスデコーダ５を設けるこ
とにより、ＣＰＵ２が実行する情報処理の動作を次のよ
うに監視する。ＣＰＵ２がメモリ３のアドレスをアクセ
スするとアドレスデコーダ５はタイマーリセット信号Ｓ
１５を発して実行時間測定タイマ３２を０クリアし、カ
ウントアップを開始する。ＣＰＵ２の情報処理の動作の
実行時間が時限設定器３３にてあらかじめ設定されたカ
ウント値を超えたとき、実行時間測定タイマ３２はタイ
ムオーバ信号Ｓ１６を出力し、ラッチ回路２９のＱ出力
Ｓ１３が論理「Ｈ」となり論理積が不正立となる為、デ
ータ信号６の書込要求信号Ｓ４が出力されても論理積ゲ
ート３６の出力である書込信号Ｓ５は有意とはならない
のでメモリ３への書込は禁止される。ＣＰＵ２が正常に
動作しているときは、ＣＰＵ２は時限設定器３３にて設
定された時限以内にアドレスデコーダ５のタイマーリセ
ットポートにアクセスし、実行時間測定タイマ３２を０
クリアする為、タイムオーバ信号Ｓ１６は出力されず、
ラッチ回路２９のＱ出力Ｓ１３は論理「Ｌ」のままでメ
モリ３へのデータ信号６の書込みが可能となる。本実施
例によればＣＰＵ２の動作実行時間のわずかな差異によ
りＣＰＵ２の異常を検知でき、ただちにメモリ３へのデ
ータ信号６の書込を禁止する為、メモリ誤書込の可能性
をほとんど０にできる。

【００４７】実施例１０（請求項第１項，第１１項に対
応）．以下、この発明の実施例１０を図１０に基づいて
説明する。図９と同一部分には同じ符号を記している。
図１０はＣＰＵ２を用いた電子装置を示し、ＣＰＵ２よ
り指定されるメモリ３のアドレスに制御プログラムやデ
ータを書込むように構成されている。誤書込防止回路７
はアドレスデコーダ５，ラッチ回路１５，２９，アドレ
スメモリ３４，状態遷移監視器３５，インバートナンド
ゲート２３，３６により構成される。

【００４８】次に動作について説明する。上記実施例６
ではメモリ３への書込みを１度行なうごとに毎回ポート
アドレス（ｚ番地）へ異なったデータの書込みを行なわ
ないとメモリ３へのデータ信号６の書込みが禁止される
ように構成したが、図１０に示すようにＣＰＵ２から出
力されるアドレス信号４を入力し、ＣＰＵ２の実行状態
遷移番号Ｓ２１を出力するアドレスメモリ３４と、ＣＰ
Ｕ２の現在の実行状態遷移番号Ｓ２１とＣＰＵ２から出
力されるアドレス信号４により、ＣＰＵ２の動作状態の
遷移が妥当かを監視する状態遷移監視器３５を設けるこ
とにより、ＣＰＵ２が正常な場合には絶対に発生しえな
いアドレスの遷移を状態遷移監視器３５により検出した
場合、状態遷移監視器３５は異常検出信号Ｓ２２を出力
し、前記信号Ｓ２２が入力されたラッチ回路２９のＱ出
力Ｓ１３は論理「Ｈ」となり、論理積は正立せず、書込
要求信号Ｓ４が有意となっても論理積ゲート３６の出力
である書込信号Ｓ５は有意とならない為、メモリ３への
データ信号６の書込は禁止される。本実施例によればＣ
ＰＵ２の実行状態遷移をハードウェアにて監視している
ためＣＰＵ２のプログラム処理でメモリ３への書込みを
禁止する場合より高速にメモリ３への誤書込みを防止す
ることができる。

【００４８】

【発明の効果】以上のようにこの請求項１の発明によれ
ば、中央処理装置より書込要求信号が出されたときに、
上記中央処理装置の情報処理の動作が正常か否かを判断
するようにし、正常と判断された場合のみメモリへのデ
ータ信号の書込みを実行可能としたことにより、上記書
込要求信号の誤出力によるメモリへのデータ信号の誤書
込を防止する効果がある。

【００４９】請求項２の発明によれば、中央処理装置よ
り書込要求信号が出されたときに、上記中央処理装置が
バッファメモリへ先に書込んだデータ信号とデータ比較
器で比較した同一データ信号をメモリ装置へ書込む時
に、中央処理装置の動作が正常であると判断しメモリへ
のデータ信号の書込みを可能とすることにより、中央処
理装置が異常状態となった場合、メモリへのデータ信号
の誤書込みを防止する効果がある。

【００５０】請求項３の発明によれば、中央処理装置よ
り書込要求信号が出されたときに、上記中央処理装置か
らの１回目に書き込むデータ信号の反転値をバッファメ
モリへ記憶し、該バッファメモリの内容と２回目に書込
むデータ信号をデータ比較器で比較し、一致した場合に
のみメモリへのデータ信号の書込みを可能とすることに
より中央処理装置の異常の他にデータバッファの異常に
よるデータ信号の誤書込みを防止する効果がある。

【００５１】請求項４の発明によれば、中央処理装置よ
り書込要求信号が出されたときに、上記中央処理装置か
らの１回目に書込むデータ信号のパリティ信号をバッフ
ァメモリへ記憶し、該バッファメモリの内容と２回目に
書込むデータ信号のパリティ信号をパリティ比較器で比
較し、一致した場合にのみメモリへのデータ信号の書込
みを可能とすることにより、簡単なハードウェアの追加
で中央処理装置及びデータバッファの異常によるデータ
信号の誤書込みを防止する効果がある。

【００５２】請求項５の発明によれば、中央処理装置よ
り書込要求信号が出されたときに、上記中央処理装置か
らの１回目に書込むデータ信号，アドレス信号のパリテ
ィ信号と２回目に書込むデータ信号，アドレス信号のパ
リティ信号が一致した場合にのみメモリへの上記データ
信号，アドレス信号の書込みを可能とすることにより、
データバッファ，アドレスバッファの異常によるデータ
信号の誤書込みを防止する効果がある。

【００５３】請求項６の発明によれば、中央処理装置よ
り書込要求信号が出されたときに、上記中央処理装置が
１回目に書込むデータ信号のパリティ信号と、１回目と
は異なるメモリアドレスへ２回目に書込むデータ信号の
パリティ信号が一致した場合にのみメモリへの書込みを
可能とすることにより、上記データバッファ，アドレス
バッファ，中央処理装置及びアドレスデコーダの誤動作
による誤書込みを防止する効果がある。

【００５４】請求項７の発明によれば、中央処理装置よ
り書込要求信号が出されたときに、上記中央処理装置が
メモリへの書込要求を行なう毎に、上記メモリへの書込
を禁止するラッチ回路へ前回メモリに書込まれたデータ
信号とは異なることを示す信号が発せられないとメモリ
へのデータ信号の書込みが禁止されることにより、１回
のデータ信号の書込みで誤書込みを防止する効果があ
る。

【００５５】請求項８の発明によれば、中央処理装置よ
り書込要求信号が出されたときに、上記中央処理装置は
メモリへ書込むデータ信号，アドレス信号をデータメモ
リ，アドレスメモリに一度書込んだのち、ポートアドレ
スをアクセスさせることにより上記データ書込コントロ
ーラを起動させ、データメモリの内容をメモリに書込む
ことにより、中央処理装置が正常な動作状態であれば、
１度メモリへデータ信号，アドレス信号を書込むだけで
も誤書込みを防止する効果がある。

【００５６】請求項９の発明によれば、中央処理装置よ
り書込要求信号が出されたときに、上記中央処理装置の
通常の情報処理の動作でアクセスしないアドレスエリア
へ中央処理装置がアクセスした時、メモリへデータ信号
の書込を禁止するラッチ回路を起動することによりメモ
リへのデータ信号の書込みを禁止することにより、中央
処理装置の異常による誤書込みを防止する効果がある。

【００５７】請求項１０の発明によれば、中央処理装置
より書込要求信号が出されたときに、上記中央処理装置
が実行する情報処理の動作の実行時間が設定値を超えた
時にメモリへのデータ信号の書込を禁止するラッチ回路
を起動することによりメモリへのデータ信号の書込みを
禁止することにより、中央処理装置の異常によるメモリ
への誤書込みを防止する効果がある。

【００５８】請求項１１の発明によれば、中央処理装置
より書込要求信号が出されたときに、上記中央処理装置
が正常に動作している場合は絶対に発生しないアドレス
の遷移を状態遷移監視器により検出した場合、メモリ書
込みを禁止するラッチ回路を起動することにより、中央
処理装置の異常を高速で検知し、メモリへのデータ信号
の書込みを禁止し、データ信号の誤書込みを防止する効
果がある。

【図面の簡単な説明】

【図１】 この発明の実施例１を示す構成図である。

【図２】 この発明の実施例２の示す構成図である。

【図３】 この発明の実施例３を示す構成図である。

【図４】 この発明の実施例４を示す構成図である。

【図５】 この発明の実施例５を示す構成図である。

【図６】 この発明の実施例６を示す構成図である。

【図７】 この発明の実施例７を示す構成図である。

【図８】 この発明の実施例８を示す構成図である。

【図９】 この発明の実施例９を示す構成図である。

【図１０】 この発明の実施例１０を示す構成図であ
る。

【図１１】 従来の誤書込防止方式を示す構成図であ
る。

【符号の説明】

２ ＣＰＵ、３ メモリ、４ アドレス信号、５ アド
レスデコーダ、６ データ信号、７ 誤書込防止回路、
８ バッファメモリ、９ データ比較器、１０ データ
バッファ、１１ アドレスバッファ、１２，２０，２
１，２３，３６ 論理積ゲート、１３ データ反転バッ
ファ、１６ パリティ信号生成器、１７ パリティ比較
器、１５，１８，１９，２９ ラッチ回路、２２ 論理
和ゲート、２３，４３，４４ インバートナンドゲー
ト、２４，３４ アドレスメモリ、２５ データメモ
リ、２６ データ書込コントローラ、２７ メモリアド
レス信号、２８ メモリデータ信号、３２ 実行時間測
定タイマ、３３ 時限設定器、３１ リセット回路、
３５ 状態遷移監視器、Ｓ４ 書込要求信号、Ｓ５ 書
込信号、Ｓ６ データ一致信号、Ｓ７ バッファメモリ
８に書込まれたデータ、Ｓ８ パリティ信号、Ｓ９ ラ
ッチ回路１９のＱ出力信号、Ｓ１０ ラッチ回路１９の
インバートＱ出力信号、Ｓ１１ 論理和ゲート２２の出
力信号、Ｓ１２ コントローラ起動信号、Ｓ１３ ラッ
チ回路２９のＱ出力、Ｓ１４ 不正アドレス信号、Ｓ１
５ タイマーリセット信号、Ｓ１６ タイムオーバ信
号、Ｓ１７ ポート信号、Ｓ２０ メモリアドレス選択
信号、Ｓ２１ 実行状態遷移番号、Ｓ２２ 異常検出信
号。

Claims (11)

【特許請求の範囲】
1. 【請求項１】 中央処理装置より出力される書込要求信
   号の誤出力によるメモリへのデータ信号の誤書込を防止
   する誤書込防止回路において、上記中央処理装置より上
   記書込要求信号が出されたときに、上記中央処理装置の
   情報処理の動作が正常か否かを判断するようにし、正常
   と判断された場合のみメモリへのデータ信号の書込みを
   実行可能としたことを特徴とする誤書込防止方式。
2. 【請求項２】 中央処理装置がメモリへ書込むデータ信
   号を一時保存するためのバッファメモリとデータ比較器
   を有し、中央処理装置より出力される書込要求信号の誤
   出力によるメモリへのデータ信号の誤書込を防止する誤
   書込防止回路において、上記中央処理装置より上記書込
   要求信号が出されたときに、上記中央処理装置が上記バ
   ッファメモリへ先に書込んだデータ信号とデータ比較器
   で比較した同一データ信号をメモリへ書込む時に、中央
   処理装置の動作が正常であると判断しメモリへのデータ
   信号の書込みを可能とすることで中央処理装置が異常状
   態となった場合、メモリへのデータ信号の誤書込みを防
   止することを特徴とする請求項第１項記載の誤書込防止
   方式。
3. 【請求項３】 中央処理装置からメモリへ書込むデータ
   信号の反転値を一時保存するためのバッファメモリとデ
   ータ比較器を有し、中央処理装置より出力される書込要
   求信号の誤出力によるメモリへのデータ信号の誤書込を
   防止する誤書込防止回路において、上記中央処理装置よ
   り上記書込要求信号が出されたときに、上記中央処理装
   置からの１回目に書込むデータ信号の反転値を上記バッ
   ファメモリへ記憶し、該バッファメモリの内容と２回目
   に書込むデータ信号をデータ比較器で比較し、一致した
   場合にのみメモリへのデータ信号の書込みを可能とする
   ことでデータバッファの異常によるデータ信号の誤書込
   みを防止することを特徴とする請求項第１項記載の誤書
   込防止方式。
4. 【請求項４】 中央処理装置からメモリへ書込むデータ
   信号のパリティ信号を生成するパリティ信号生成器，上
   記パリティ信号を一時保存するためのバッファメモリと
   パリティ信号を比較するパリティ比較器を有し、中央処
   理装置より出力される書込要求信号の誤出力によるメモ
   リへのデータ信号の誤書込を防止する誤書込防止回路に
   おいて、上記中央処理装置より上記書込要求信号が出さ
   れたときに、上記中央処理装置からの１回目に書込むデ
   ータ信号のパリティ信号を上記バッファメモリへ記憶
   し、該バッファメモリの内容と２回目に書込むデータ信
   号のパリティ信号をパリティ比較器で比較し、一致した
   場合にのみメモリへのデータ信号書込みを可能とするこ
   とで簡単なハードウェアの追加でデータバッファの異常
   によるデータの誤書込みを防止することを特徴とする請
   求項第１項記載の誤書込防止方式。
5. 【請求項５】 中央処理装置からメモリへ書込むデータ
   信号，アドレス信号のパリティ信号を生成するパリティ
   信号生成器，上記パリティ信号を一時保存するためのバ
   ッファメモリとパリティ信号を比較するパリティ比較器
   を有し、中央処理装置より出力される書込要求信号の誤
   出力によるメモリへのデータ信号の誤書込を防止する誤
   書込防止回路において、上記中央処理装置より上記書込
   要求信号が出されたときに、上記中央処理装置からの１
   回目に書込むデータ信号，アドレス信号のパリティ信号
   と２回目に書込むデータ信号，アドレス信号のパリティ
   信号が一致した場合のみメモリへ上記データ信号，アド
   レス信号の書込みを可能とすることでデータバッファ，
   アドレスバッファの異常によるデータ信号誤書込みを防
   止することを特徴とする請求項第１項記載の誤書込防止
   方式。
6. 【請求項６】 中央処理装置からメモリへ書込むデータ
   信号のパリティ信号を生成するパリティ信号生成器，上
   記パリティ信号を一時保存するためのバッファメモリと
   パリティ信号を比較するパリティ比較器及びメモリアク
   セス毎にメモリアドレス選択信号の選択するアドレスを
   変化させるアドレスデコーダを有し、中央処理装置より
   出力される書込要求信号の誤出力によるメモリへのデー
   タ信号の誤書込を防止する誤書込防止回路において、上
   記中央処理装置より上記書込要求信号が出されたとき
   に、上記中央処理装置が１回目に書込むデータ信号のパ
   リティ信号と、１回目とは異なるメモリアドレスへ２回
   目に書込むデータ信号のパリティ信号が一致した場合に
   のみメモリへの書込みを可能とすることで上記アドレス
   デコーダの誤動作による誤書込みを防止することを特徴
   とする請求項第１項記載の誤書込防止方式。
7. 【請求項７】 中央処理装置からメモリへの書込要求信
   号の出力を禁止するためのラッチ回路，メモリへのアク
   セス毎に、中央処理装置からメモリへの書込要求信号の
   出力を禁止する信号の論理を反転させるラッチ回路とを
   有し、中央処理装置より出力される書込要求信号の誤出
   力によるメモリへのデータ信号の誤書込を防止する誤書
   込防止回路において、上記中央処理装置より上記書込要
   求信号が出されたときに、上記中央処理装置がメモリへ
   の書込要求を行なう毎に、上記メモリへの書込を禁止す
   るラッチ回路へ前回メモリに書込まれたデータ信号とは
   異なることを示す信号が発せられないとメモリへのデー
   タ信号の書込みが禁止されることにより、１回のデータ
   信号書込みで誤書込みを防止することを特徴とする請求
   項第１項記載の誤書込防止方式。
8. 【請求項８】 中央処理装置からメモリへ書込むデータ
   信号を一時保有するためのデータメモリ，メモリへ書込
   むアドレス信号を一時保有するためのアドレスメモリ，
   上記データメモリ，アドレスメモリのデータ信号，アド
   レス信号をメモリに書込むデータ書込コントローラ，該
   データ書込コントローラを起動するための起動信号を出
   力するアドレスデコーダを有し、中央処理装置より出力
   される書込要求信号の誤出力によるメモリへのデータ信
   号の誤書込を防止する誤書込防止回路において、上記中
   央処理装置より上記書込要求信号が出されたときに、上
   記中央処理装置はメモリへ書込むデータ信号，アドレス
   信号をデータメモリ，アドレスメモリに一度書込んだの
   ち、ポートアドレス信号をアクセスさせることにより上
   記データ書込コントローラを起動させ、データメモリの
   内容をメモリに書込むことにより、中央処理装置が正常
   な動作状態であれば、１度メモリへデータ信号，アドレ
   ス信号を書込むだけでも誤り書込みを防止できることを
   特徴とする請求項第１項記載の誤書込防止方式。
9. 【請求項９】 中央処理装置の実行する情報処理の動作
   が通常アクセスしないアドレスエリアを中央処理装置が
   指定した時に有意となる信号を生成するアドレスデコー
   ダとメモリへのデータ信号の書込要求を禁止するための
   ラッチ回路を有し、中央処理装置より出力される書込要
   求信号の誤出力によるメモリへのデータ信号の誤書込を
   防止する誤書込防止回路において、上記中央処理装置よ
   り上記書込要求信号が出されたときに、上記中央処理装
   置が通常の情報処理の動作でアクセスしないアドレスエ
   リアへアクセスした時、メモリへデータ信号の書込を禁
   止するラッチ回路を起動をすることによりメモリへのデ
   ータ信号の書込みを禁止することで中央処理装置の異常
   による誤書込みを防止することを特徴とする請求項第１
   項記載の誤書込防止方式。
10. 【請求項１０】 中央処理装置が実行する情報処理の動
    作の実行時間を測定するタイマ，該タイマの時限設定
    器，メモリへのデータ信号の書込要求を禁止する為のラ
    ッチ回路を有し、中央処理装置より出力される書込要求
    信号の誤出力によるメモリへのデータ信号の誤書込を防
    止する誤書込防止回路において、上記中央処理装置より
    上記書込要求信号がだされたときに、上記中央処理装置
    が実行する情報処理の動作の実行時間が設定値を超えた
    時にメモリへのデータ信号の書込を禁止するラッチ回路
    を起動することによりメモリへのデータ信号の書込みを
    禁止することで中央処理装置の異常によるメモリ装置へ
    の誤書込みを防止することを特徴とする請求項第１項記
    載の誤書込防止方式。
11. 【請求項１１】 中央処理装置が出力するアドレス信号
    を受信し、中央処理装置の実行状態遷移番号を出力する
    アドレスメモリ，現在の実行状態遷移番号と次に中央処
    理装置から発せられるアドレス信号により中央処理装置
    の動作状態遷移が妥当かを監視する状態遷移監視器，メ
    モリへの書込要求を禁止するためのラッチ回路を有し、
    中央処理装置より出力される書込要求信号の誤出力によ
    るメモリへのデータ信号の誤書込を防止する誤書込防止
    回路において、上記中央処理装置より上記書込要求信号
    が出されたときに、上記中央処理装置が正常に動作して
    いる場合は絶対に発生しないアドレスエリアのアドレス
    信号の遷移を状態遷移監視器により検出した場合、メモ
    リ書込を禁止するラッチ回路を起動することにより中央
    処理装置の異常を高速で検知し、メモリへのデータ信号
    の書込みを禁止し、誤書込みを防止することを特徴とす
    る請求項第１項記載の誤書込防止方式。