JPS59231800A - 主記憶装置への不正書込防止装置 - Google Patents
主記憶装置への不正書込防止装置Info
- Publication number
- JPS59231800A JPS59231800A JP58106136A JP10613683A JPS59231800A JP S59231800 A JPS59231800 A JP S59231800A JP 58106136 A JP58106136 A JP 58106136A JP 10613683 A JP10613683 A JP 10613683A JP S59231800 A JPS59231800 A JP S59231800A
- Authority
- JP
- Japan
- Prior art keywords
- writing
- main memory
- write
- address
- signal line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/073—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment in a memory management context, e.g. virtual memory or cache management
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、マイクロプロセンサーを応用した装置に使用
する主記憶装置への不正書込防止装置に関する。
する主記憶装置への不正書込防止装置に関する。
従来例の構成とその問題点
第１図は、従来のマイクロプロセッサ−を応用した装置
内の、主記憶装置への不正書込防止装置の概略構成図で
ある。
内の、主記憶装置への不正書込防止装置の概略構成図で
ある。
第１図において、■はマイクロプロセンサー（以下ＣＰ
Ｕという）であシ、この０ＰＵＩはアドレスバス３を経
由して主記憶装置２に接続されている。４は比較器であ
り、書込禁止番地設定装置５とアドレスバス３に接続さ
れ、さらにＣＰＵ■から出力される主記憶書込信号を伝
送する信号線６に接続されている。そして比較器４の一
方の出力端は、割込信号線７を通してＣＰＵｘに接続さ
れ、もう一方の出力端は、書込信号線８を介して、主記
憶装置２に接続されている。９は０ＰＵ１から出力され
る主記憶読出信号を伝送する信号線であり、主記憶装置
２に接続されている。ｌＯはデータバスであり、ＣＰＵ
１と主記憶装置２０間を接続するものである。
Ｕという）であシ、この０ＰＵＩはアドレスバス３を経
由して主記憶装置２に接続されている。４は比較器であ
り、書込禁止番地設定装置５とアドレスバス３に接続さ
れ、さらにＣＰＵ■から出力される主記憶書込信号を伝
送する信号線６に接続されている。そして比較器４の一
方の出力端は、割込信号線７を通してＣＰＵｘに接続さ
れ、もう一方の出力端は、書込信号線８を介して、主記
憶装置２に接続されている。９は０ＰＵ１から出力され
る主記憶読出信号を伝送する信号線であり、主記憶装置
２に接続されている。ｌＯはデータバスであり、ＣＰＵ
１と主記憶装置２０間を接続するものである。
次に、上記従来例の動作について説明する。
ＣＰＵ１が主記憶装置２から、プログラムを読出す場合
にはＣＰＵ］がアドレスノ〈ス３にアドレス情報を出力
し、同時に主記憶読出信号線９を活性状態にする。した
がって、主記憶装置２は読出可能な状態になり、アドレ
スバス３に出力されたアドレス情報にもとづき、上記ア
ドレスに記憶された記憶内容を、データバス１０に出力
する。そしてデータバス１０に出力された記憶内容は、
ＣＰ Ｕ ］により読込壕れ、以降Ｃ１”Ｕｌが主記憶
読出信号線９を非活性状態にし、内部処理に入る。
にはＣＰＵ］がアドレスノ〈ス３にアドレス情報を出力
し、同時に主記憶読出信号線９を活性状態にする。した
がって、主記憶装置２は読出可能な状態になり、アドレ
スバス３に出力されたアドレス情報にもとづき、上記ア
ドレスに記憶された記憶内容を、データバス１０に出力
する。そしてデータバス１０に出力された記憶内容は、
ＣＰ Ｕ ］により読込壕れ、以降Ｃ１”Ｕｌが主記憶
読出信号線９を非活性状態にし、内部処理に入る。
ＯＰ Ｕ １が主記憶装置２ヘデータを書込む場合は０
ＰＵ１がアドレス・くス３にアドレス情幸匿をＨ’力し
、つづいてデータバス１０に書込データを出力し、さら
に主記憶書込信号線６を活性状態にする。アドレスバス
３に出力されたアドレス情報はアドレスバス３を通じて
比較器４に入力され、あらかじめ設定されている、書込
禁止番地設定装置５の出力と比較される。比較器４は、
アドレス・く□ス３からのアドレス情報と、書込禁止番
地設定装置′５によって設定された書込禁止番地情報と
の大小関係を比較し、アドレスバス３からのアドレス情
報がり１込禁止番地設定装置５からの書込禁止番Ｊ１ｈ
１ｌＩｆ’（１４より犬なるときは、主記憶書込信号
線６の情報をそのま′１闇込信号線８に伝達し、ＣＰＵ
１の主古田１ホ装置２−２の書込を制限しない。
ＰＵ１がアドレス・くス３にアドレス情幸匿をＨ’力し
、つづいてデータバス１０に書込データを出力し、さら
に主記憶書込信号線６を活性状態にする。アドレスバス
３に出力されたアドレス情報はアドレスバス３を通じて
比較器４に入力され、あらかじめ設定されている、書込
禁止番地設定装置５の出力と比較される。比較器４は、
アドレス・く□ス３からのアドレス情報と、書込禁止番
地設定装置′５によって設定された書込禁止番地情報と
の大小関係を比較し、アドレスバス３からのアドレス情
報がり１込禁止番地設定装置５からの書込禁止番Ｊ１ｈ
１ｌＩｆ’（１４より犬なるときは、主記憶書込信号
線６の情報をそのま′１闇込信号線８に伝達し、ＣＰＵ
１の主古田１ホ装置２−２の書込を制限しない。
しかしながら、アドレスバス３からのアドレス情報が、
１１１込禁止番地設定装置５からの書込禁止番地情報よ
り小なるときは、主記憶書込信号線６の情報を書込信号
線８へ伝達するのを禁止し、不正−４込を防止すると同
時に、割込信号線７を活性状態にして、０ＰＵＩに割込
を生じさせ不正書込を通知する。。
１１１込禁止番地設定装置５からの書込禁止番地情報よ
り小なるときは、主記憶書込信号線６の情報を書込信号
線８へ伝達するのを禁止し、不正−４込を防止すると同
時に、割込信号線７を活性状態にして、０ＰＵＩに割込
を生じさせ不正書込を通知する。。
このように、従来の不正書込防止装置でも書込禁止番地
設定装置５によって」＝記書込禁止番地を任意に設定す
ることにより、この番地以下のアドレスに不用意に別の
情報を書込み、先に記憶された情報をど自滅させてしま
うことがない。しかしながら、上記従来例においては、
主記憶装置２に対して書込禁止番地設定装置５で設定し
た特定の番地までの書込しか禁止できず、０ＰＵ１が実
行するプログラムの種類に無関係にしか主記憶装置への
不正書込を防止することができなかった。したかって、
マイクロプロセッサ−を応用した装置の基本を構成する
プログラム（例えば、オペシーテインクシステムプログ
ラムなど）だけが書込みをする番地に対しても応用プロ
グラムからも書込みが可能であり、応用プログラムに残
留するプログラム誤りにより不正１込が発生した場合、
基本プログラムの流れが狂い、暴走し、装置の機能障害
に至るという欠点があった。
設定装置５によって」＝記書込禁止番地を任意に設定す
ることにより、この番地以下のアドレスに不用意に別の
情報を書込み、先に記憶された情報をど自滅させてしま
うことがない。しかしながら、上記従来例においては、
主記憶装置２に対して書込禁止番地設定装置５で設定し
た特定の番地までの書込しか禁止できず、０ＰＵ１が実
行するプログラムの種類に無関係にしか主記憶装置への
不正書込を防止することができなかった。したかって、
マイクロプロセッサ−を応用した装置の基本を構成する
プログラム（例えば、オペシーテインクシステムプログ
ラムなど）だけが書込みをする番地に対しても応用プロ
グラムからも書込みが可能であり、応用プログラムに残
留するプログラム誤りにより不正１込が発生した場合、
基本プログラムの流れが狂い、暴走し、装置の機能障害
に至るという欠点があった。
発明の目的
本発明は、上記従来の欠点を除去するものであり、書込
対象となる主記憶装置の領域のみに、書込許可を与えて
おき、実際に書込みを行なう時には、上記主記憶装置の
書込許可領域かどうかを検査し、不正書込であれば、書
込みを防止すると共に、ＣＰＵの割込をかけて、不正書
込の発生を通知することのできる優れた不正書込防止装
置を提供することを目的とするものである。
対象となる主記憶装置の領域のみに、書込許可を与えて
おき、実際に書込みを行なう時には、上記主記憶装置の
書込許可領域かどうかを検査し、不正書込であれば、書
込みを防止すると共に、ＣＰＵの割込をかけて、不正書
込の発生を通知することのできる優れた不正書込防止装
置を提供することを目的とするものである。
発明の構成
本発明は、」：、記憶装置の領域毎に書込みの許可／禁
止を設定できる、補助記憶装置を設け、主記憶装置にデ
ータを書込むとき、補助記憶装置からの書込みの許可／
禁止情報によって、不正書込に対ｌ−では、主記憶装置
に対する書込みを各領域毎に禁止して、主記憶装置を保
護するようにすると共に、マイクロプロセッサ（ｃｐｕ
）に対しては割込をかけて、不正書込を通知し、プログ
ラム誤りの発見を容易にし、マイクロプロセッサ−を利
用した装置が、プログラムの暴走、ひいては機能障害に
陥いるのを容易にかつ確実に防ぐことができるように構
成したものである。
止を設定できる、補助記憶装置を設け、主記憶装置にデ
ータを書込むとき、補助記憶装置からの書込みの許可／
禁止情報によって、不正書込に対ｌ−では、主記憶装置
に対する書込みを各領域毎に禁止して、主記憶装置を保
護するようにすると共に、マイクロプロセッサ（ｃｐｕ
）に対しては割込をかけて、不正書込を通知し、プログ
ラム誤りの発見を容易にし、マイクロプロセッサ−を利
用した装置が、プログラムの暴走、ひいては機能障害に
陥いるのを容易にかつ確実に防ぐことができるように構
成したものである。
実施例の説明
以下に本発明の一実施例の構成について、図面とともに
説１．！ｌ］する。
説１．！ｌ］する。
第２図において、２１はマイクロプロセッサ（以下Ｃ，
！ Ｐ Ｕという）であり、とのＣＰＵ２１は助記憶装
置２５に、■込みの許可／禁止を設定する際の主記憶装
置２２の領域を指定する為の領域指定レジスタであり、
データノくス３０とレジスタ書込信号線３２を介して０
ＰＵ２１に接続されている。２５は、１ビツト×領域数
の容量を持つ補助記憶装置であ弘レジスタ３１からの領
域指定情報ハス３３、アドレスノくス２３、データノ（
ス３０のうちの１ビツトデータ線３０Ｊ１補助記憶装置
２５に対する補助記憶書込信号線３４、補助記憶装置２
５のアドレスをアドレスノ（ス２３側のアドレスを有効
にするか、領域指定情報・くス３３側のアドレスを有効
にするかの補助記憶アドレス選択線３５が接続されてい
る。２４は、主記憶装置２２への書込み及びＣ！ＰＵ２
１への割込をｆｆｊｌ）御するゲートであり、補助記憶
装置２５の出力、すらの主記憶書込信号線２６が接続さ
れている。そ。
！ Ｐ Ｕという）であり、とのＣＰＵ２１は助記憶装
置２５に、■込みの許可／禁止を設定する際の主記憶装
置２２の領域を指定する為の領域指定レジスタであり、
データノくス３０とレジスタ書込信号線３２を介して０
ＰＵ２１に接続されている。２５は、１ビツト×領域数
の容量を持つ補助記憶装置であ弘レジスタ３１からの領
域指定情報ハス３３、アドレスノくス２３、データノ（
ス３０のうちの１ビツトデータ線３０Ｊ１補助記憶装置
２５に対する補助記憶書込信号線３４、補助記憶装置２
５のアドレスをアドレスノ（ス２３側のアドレスを有効
にするか、領域指定情報・くス３３側のアドレスを有効
にするかの補助記憶アドレス選択線３５が接続されてい
る。２４は、主記憶装置２２への書込み及びＣ！ＰＵ２
１への割込をｆｆｊｌ）御するゲートであり、補助記憶
装置２５の出力、すらの主記憶書込信号線２６が接続さ
れている。そ。
して制御ゲート２４の一方の出力端は、割込信号線２７
を通してＣＰＵ２１に接続され、他方の出力端は、書込
（ｉ号線２８を介して主記憶装置２２に１妾続されてい
る。２９はＣＰＵ２１から出力される主言１彊λＳ読出
信号を伝送する信号線であり、主記憶装置ｚ２に接続さ
れている。
を通してＣＰＵ２１に接続され、他方の出力端は、書込
（ｉ号線２８を介して主記憶装置２２に１妾続されてい
る。２９はＣＰＵ２１から出力される主言１彊λＳ読出
信号を伝送する信号線であり、主記憶装置ｚ２に接続さ
れている。
次に、上記実施例の動作について説明する。
第２図において、０ＰＵ２１で実行される基本プログラ
ムは、応用プログラムが実行される前に必ず、次の動作
を行う。すなわち、ＣＰＵ２１は先ず補助記憶アドレス
選択線３５をローレベルにし、補助記憶装置昇、５のア
ドレスを領域指定レジスタ：う１の１（ｊｌ力である領
域指定情報側に切換える。
ムは、応用プログラムが実行される前に必ず、次の動作
を行う。すなわち、ＣＰＵ２１は先ず補助記憶アドレス
選択線３５をローレベルにし、補助記憶装置昇、５のア
ドレスを領域指定レジスタ：う１の１（ｊｌ力である領
域指定情報側に切換える。
そして、次にデータノくス３０に領域指定データを出力
し、同時にレジスタ書込信号線３２に〕々ルスを出力し
Ｃ１領域指定レジスタ３１に領域指定情報を記憶させる
。続いて、データノくスのうちの１ピノｌ□ ３０１に
応用プログラムと領域に対応した主記憶装置２２への書
込みの許可／禁止情報を装置２５に」―記許可／禁止情
報を書込む。。
し、同時にレジスタ書込信号線３２に〕々ルスを出力し
Ｃ１領域指定レジスタ３１に領域指定情報を記憶させる
。続いて、データノくスのうちの１ピノｌ□ ３０１に
応用プログラムと領域に対応した主記憶装置２２への書
込みの許可／禁止情報を装置２５に」―記許可／禁止情
報を書込む。。
ＣＰＵ２１の基本プログラムは、以上の動作をくり返し
行うことにより、応用プログラムに対応した主記憶装置
の全領域にそれぞれ書込みの許可／禁止の情報を設定し
、補助記憶アドレス選択線３５をハイレベルにして、補
助記憶装置２５のアドレスを、データバス２３側に切換
える。本実施例では、アドレスバス２３の１６ビソトの
ウチ）上位８ビツトが補助記憶装置２５のアドレスを有
効にするものである。
行うことにより、応用プログラムに対応した主記憶装置
の全領域にそれぞれ書込みの許可／禁止の情報を設定し
、補助記憶アドレス選択線３５をハイレベルにして、補
助記憶装置２５のアドレスを、データバス２３側に切換
える。本実施例では、アドレスバス２３の１６ビソトの
ウチ）上位８ビツトが補助記憶装置２５のアドレスを有
効にするものである。
なお、補助記憶装置２２への書込みの例を第３図に示す
。ＣＰＵ２ ］が主記憶装置２２からプログラムまたは
データを読み出す場合は、従来例と同様であり０ＰＵ２
１はアドレスバス２３にアドレス情報を出力し、主記憶
読出信号線２９を活性状態にする。主記憶装置２２は、
アドレスバス２３に出力されたアドレス情報により決定
されるアドレスの記憶内容をデータバス３０に出力する
。
。ＣＰＵ２ ］が主記憶装置２２からプログラムまたは
データを読み出す場合は、従来例と同様であり０ＰＵ２
１はアドレスバス２３にアドレス情報を出力し、主記憶
読出信号線２９を活性状態にする。主記憶装置２２は、
アドレスバス２３に出力されたアドレス情報により決定
されるアドレスの記憶内容をデータバス３０に出力する
。
Ｃ！ＰＵ２１は、データバス３０に出力された内容を読
み込んで、主記憶読出信号線２９を非活性状態にし、内
部処理に入る。この動作については、基本プログラムも
応用プログラムも同じ動作である。
み込んで、主記憶読出信号線２９を非活性状態にし、内
部処理に入る。この動作については、基本プログラムも
応用プログラムも同じ動作である。
次に、ＯＰＵ ２１の応用プログラムが、主記憶装置２
２ヘテータを書込む場合について説明する。
２ヘテータを書込む場合について説明する。
ＣＰＩＪ２Ｊは、アドレスバス２３にアドレス情報を出
力し、つづいてデータバス３０にデータを出力し、主記
憶周込信号線２６を活性状態にする。
力し、つづいてデータバス３０にデータを出力し、主記
憶周込信号線２６を活性状態にする。
アドレス情報は、アドレスバス２３を通して、補助り旧
、ａ拵尚゛２５に入力される。補助記憶装置２５にアド
レス情報が入力されるとその出力端にアドレス情報の」
−位８ビットにより指定される補助記憶装置゛２５のデ
ータすなわち、先に基本プログラムによって書込まれて
いたところの主記憶装置２２へのｌｉ込みの許可／禁止
情報が出力される。
、ａ拵尚゛２５に入力される。補助記憶装置２５にアド
レス情報が入力されるとその出力端にアドレス情報の」
−位８ビットにより指定される補助記憶装置゛２５のデ
ータすなわち、先に基本プログラムによって書込まれて
いたところの主記憶装置２２へのｌｉ込みの許可／禁止
情報が出力される。
これが書込みの許１）Ｊ／禁止情報線３６を介して制御
ゲート２４に印加される。書込みの許可Ｘ禁止情報が、
主記憶装置２２への１込みを許可するテする主記憶書込
信号線２６の状態がそのまま伝達され、主記憶装置２２
にデータが書込まれる。この場合、制御ゲート２４のも
う−っの出力線である、割込信号線２７は非活性状態の
ままである。
ゲート２４に印加される。書込みの許可Ｘ禁止情報が、
主記憶装置２２への１込みを許可するテする主記憶書込
信号線２６の状態がそのまま伝達され、主記憶装置２２
にデータが書込まれる。この場合、制御ゲート２４のも
う−っの出力線である、割込信号線２７は非活性状態の
ままである。
しかしながら、０ＰＵ２１の応用プログラムがアドレス
バス２３に出すアドレス情報の上位８ビツトによって出
力されるところの補助記憶装置２５のデータ３６が、主
記憶装置２２への書込みを禁止するデータ、すなわちＯ
であれば制御ゲート２４の出力線である書込信号線２８
には、ＣＰＵ２１が出力する主記憶書込信号線２６の状
態は伝達されず、主記憶装置２２に対する不正書込を防
止すると同時に、割込信号線２７を活性状態にして、０
ＰＵ２１に割込を生じさせ、不正書込を通知する。割込
によシネ正書込の通知を受けたＣＰＵ２１は必要な処理
を行うことによシ、プログラム誤シが原因で、重大な機
能障害に陥るのを防ぐ。
バス２３に出すアドレス情報の上位８ビツトによって出
力されるところの補助記憶装置２５のデータ３６が、主
記憶装置２２への書込みを禁止するデータ、すなわちＯ
であれば制御ゲート２４の出力線である書込信号線２８
には、ＣＰＵ２１が出力する主記憶書込信号線２６の状
態は伝達されず、主記憶装置２２に対する不正書込を防
止すると同時に、割込信号線２７を活性状態にして、０
ＰＵ２１に割込を生じさせ、不正書込を通知する。割込
によシネ正書込の通知を受けたＣＰＵ２１は必要な処理
を行うことによシ、プログラム誤シが原因で、重大な機
能障害に陥るのを防ぐ。
発明の効果
本発明は、上記実施例より明らかなように主記憶装置の
領域毎にそれぞれ書込禁止できるように構成したもので
あり、以下に示す効果が得られるものである。すなわち
、主記憶装置への保護措置を、たとえば応用プログラム
毎に設定することが可能になるだめ、この場合には応用
プログラムに残留するプログラム誤りによって、主記憶
内のプログラムを書き換えてしまうことを防ぐことがで
き、さらに、他の基本プログラムや応用プログラムのデ
ータ領域も保護することができるため、マイクロプロセ
ッサ応用装置の信頼性を著しく向上させることができる
。
領域毎にそれぞれ書込禁止できるように構成したもので
あり、以下に示す効果が得られるものである。すなわち
、主記憶装置への保護措置を、たとえば応用プログラム
毎に設定することが可能になるだめ、この場合には応用
プログラムに残留するプログラム誤りによって、主記憶
内のプログラムを書き換えてしまうことを防ぐことがで
き、さらに、他の基本プログラムや応用プログラムのデ
ータ領域も保護することができるため、マイクロプロセ
ッサ応用装置の信頼性を著しく向上させることができる
。
第１図は従来の主記憶装置への不正書込防止装置の概略
構成図、第２図は本発明の一実施例における、主記憶装
置への不正書込防止装置の概略構成図、第３図は同装置
を構成する補助記憶装置への情報書込例を示す説明図で
ある。 ２トマイクログロセノサ−（ＣＰＵ）、２．２・・・主
記憶装置、２３・・・アドレスバス、２４・・・制御ゲ
ート、２５・・・補助記憶装置、２６・・・主記憶書込
信号線、２７・・・割込信号線、２８・・・書込信号線
、２９・・・主記憶読出信号線、３０・・・データバス
、信勾線、；３５ ・補助記憶アドレス選択線、３６・
・補助記憶の読出しデータ、３０１・・・データバスの
Ｊビットデータ。
構成図、第２図は本発明の一実施例における、主記憶装
置への不正書込防止装置の概略構成図、第３図は同装置
を構成する補助記憶装置への情報書込例を示す説明図で
ある。 ２トマイクログロセノサ−（ＣＰＵ）、２．２・・・主
記憶装置、２３・・・アドレスバス、２４・・・制御ゲ
ート、２５・・・補助記憶装置、２６・・・主記憶書込
信号線、２７・・・割込信号線、２８・・・書込信号線
、２９・・・主記憶読出信号線、３０・・・データバス
、信勾線、；３５ ・補助記憶アドレス選択線、３６・
・補助記憶の読出しデータ、３０１・・・データバスの
Ｊビットデータ。
Claims (1)
- マイクロプロセッサト、このマイクロプロセッサからの
アドレス情報に対応したアドレスにデータバスからのデ
ータを記憶する主記憶装置と、この主記憶装置の上記ア
ドレス領域毎の書込許可／禁止情報を記憶することので
きる補助記憶装置を備え、上記マイクロプロセッサよシ
上記主記憶装置にデータを書込むとき、上記補助記憶装
置に記憶された書込許可／禁止情報にもとづいて不正書
込である場合、その書込を禁止するように構成すると共
に上記書込許可／禁止情報にもとづいて上記マイクロプ
ロセンサに割込みをかけ不正書込であることを通知する
ように構成した主記憶装置への不正書込防止装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58106136A JPS59231800A (ja) | 1983-06-14 | 1983-06-14 | 主記憶装置への不正書込防止装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58106136A JPS59231800A (ja) | 1983-06-14 | 1983-06-14 | 主記憶装置への不正書込防止装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59231800A true JPS59231800A (ja) | 1984-12-26 |
Family
ID=14425967
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58106136A Pending JPS59231800A (ja) | 1983-06-14 | 1983-06-14 | 主記憶装置への不正書込防止装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59231800A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62150438A (ja) * | 1985-12-24 | 1987-07-04 | Omron Tateisi Electronics Co | 制御機器のプログラムプロテクト装置 |
| JPS62160555A (ja) * | 1986-01-09 | 1987-07-16 | Fuji Electric Co Ltd | 記憶回路の記憶保護装置 |
| JPH01187654A (ja) * | 1988-01-21 | 1989-07-27 | Komatsu Ltd | メモリ制御装置 |
| JPH0210451A (ja) * | 1988-06-28 | 1990-01-16 | Nec Corp | 半導体記憶装置 |
| JPH0290251A (ja) * | 1988-09-27 | 1990-03-29 | Nec Corp | メモリ書き込みプロテクト回路 |
| US5097445A (en) * | 1989-03-03 | 1992-03-17 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit with selective read and write inhibiting |
-
1983
- 1983-06-14 JP JP58106136A patent/JPS59231800A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62150438A (ja) * | 1985-12-24 | 1987-07-04 | Omron Tateisi Electronics Co | 制御機器のプログラムプロテクト装置 |
| JPS62160555A (ja) * | 1986-01-09 | 1987-07-16 | Fuji Electric Co Ltd | 記憶回路の記憶保護装置 |
| JPH01187654A (ja) * | 1988-01-21 | 1989-07-27 | Komatsu Ltd | メモリ制御装置 |
| JPH0210451A (ja) * | 1988-06-28 | 1990-01-16 | Nec Corp | 半導体記憶装置 |
| JPH0290251A (ja) * | 1988-09-27 | 1990-03-29 | Nec Corp | メモリ書き込みプロテクト回路 |
| US5097445A (en) * | 1989-03-03 | 1992-03-17 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit with selective read and write inhibiting |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4388695A (en) | Hardware memory write lock circuit | |
| JPS59231800A (ja) | 主記憶装置への不正書込防止装置 | |
| US20030005241A1 (en) | Write protect method | |
| US4651323A (en) | Fault protection flip flop | |
| JPS62160554A (ja) | メモリの不正アクセス防止装置 | |
| JP3110222B2 (ja) | マイクロコンピュータ | |
| JPS6015762A (ja) | 主記憶の不正書込防止装置 | |
| JPS6329859A (ja) | 記憶保護装置 | |
| JPS61279940A (ja) | 計算機の異常検出装置 | |
| JPH08129508A (ja) | コンピュータシステム及びその共有メモリ制御方法 | |
| JPS63250753A (ja) | メモリアクセスチエツク方式 | |
| JPH0822419A (ja) | 誤書込防止方式 | |
| JPS60142452A (ja) | 記憶保護方式 | |
| JPS61228544A (ja) | 書込保護方式 | |
| JPS58208999A (ja) | メモリ装置 | |
| JP2001043140A (ja) | メモリアクセス制御回路 | |
| JP2000207235A (ja) | 情報処理装置 | |
| JPH02238536A (ja) | 記憶保護回路 | |
| JPS58121463A (ja) | フアイルプロテクト方式 | |
| JPS609300B2 (ja) | 情報処理装置 | |
| JPS61216059A (ja) | 記憶デ−タ保護方式 | |
| JPH03144751A (ja) | メモリ誤書き込み防止装置 | |
| JPS62192835A (ja) | 電子機器のメモリ回路 | |
| JPH04289558A (ja) | ディスク装置における電源瞬断時の書き込みデータ保護方式 | |
| JPH05334195A (ja) | 情報処理装置 |