JPS62192835A - 電子機器のメモリ回路 - Google Patents
電子機器のメモリ回路Info
- Publication number
- JPS62192835A JPS62192835A JP3551286A JP3551286A JPS62192835A JP S62192835 A JPS62192835 A JP S62192835A JP 3551286 A JP3551286 A JP 3551286A JP 3551286 A JP3551286 A JP 3551286A JP S62192835 A JPS62192835 A JP S62192835A
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- Japan
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- gate
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Links
- 230000005764 inhibitory process Effects 0.000 claims abstract 3
- 230000015556 catabolic process Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 1
Landscapes
- Storage Device Security (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は例えばデータやプログラムの書き込み及び読
み出しを行うメモリを有する電子機器のメモリ回路に関
するものである。
み出しを行うメモリを有する電子機器のメモリ回路に関
するものである。
［従来の技術］
電子計練機などの電子機器においては、データやプログ
ラムの書き込み及び読み出しを行うメモリが不可欠であ
る。しかし、従来、前記メモリに対するデータやプログ
ラムの書き込み及び読み出しを制御するメモリ回路には
、外的要因や操作ミスによる誤りデータの書き込みを禁
止する機能がなかった。
ラムの書き込み及び読み出しを行うメモリが不可欠であ
る。しかし、従来、前記メモリに対するデータやプログ
ラムの書き込み及び読み出しを制御するメモリ回路には
、外的要因や操作ミスによる誤りデータの書き込みを禁
止する機能がなかった。
［発明が解決しようとする問題点１
従来のメモリ回路は以上のように構成されているので、
メモリに誤ったデータを占き込み、前にメモリされた正
しいデータを消すばかりか、電子計算）幾を富士させ、
すべてのメモリデータヤプログラムを破壊するという問
題点かあった。
メモリに誤ったデータを占き込み、前にメモリされた正
しいデータを消すばかりか、電子計算）幾を富士させ、
すべてのメモリデータヤプログラムを破壊するという問
題点かあった。
この発明は上記のような問題点を解消するためになされ
たもので、誤りデータの書き込み動作を禁止する電子機
器のメモリ回路を得ることを目的とする。
たもので、誤りデータの書き込み動作を禁止する電子機
器のメモリ回路を得ることを目的とする。
［実施例］
以下、この発明の一実施例を図について８（明する。第
１図は回路図、第２図は書き込み禁止動作時の第１区名
部の信号のタイミングチャート図、第３図は書き込み許
可動作時の第１図番部の信号のタイミングチャー１〜図
である。
１図は回路図、第２図は書き込み禁止動作時の第１区名
部の信号のタイミングチャート図、第３図は書き込み許
可動作時の第１図番部の信号のタイミングチャー１〜図
である。
第１図において、（１）はアドレスデコード回路で、こ
のアドレスデコード回路（１）はアドレスがＸＸＸＯＨ
，ＸＸＸ１Ｈ，ＸＸＸ２１−！のとき、それぞれの出力
端子（４）、（５）、（６）が出力が４１１１１になる
ように構成されている。（１３）、（１４）はＯＲゲー
ト、（１５）〜（１７）はＡＮＤゲート、（１８）はセ
ット・リセット・フリップフロップ（以下、ＳＲＦ／Ｆ
と略記する）で、これらで論理回路（１９）を構成して
いる。
のアドレスデコード回路（１）はアドレスがＸＸＸＯＨ
，ＸＸＸ１Ｈ，ＸＸＸ２１−！のとき、それぞれの出力
端子（４）、（５）、（６）が出力が４１１１１になる
ように構成されている。（１３）、（１４）はＯＲゲー
ト、（１５）〜（１７）はＡＮＤゲート、（１８）はセ
ット・リセット・フリップフロップ（以下、ＳＲＦ／Ｆ
と略記する）で、これらで論理回路（１９）を構成して
いる。
つぎに動作について説明する。いま、−例として、実際
にメモリで使用していないアドレスＸＸＸＯＨ，ＸＸＸ
２Ｈを書き込み動作禁止を指定するアドレス、ＸＸＸ１
Ｈを許可を指定するアドレスと仮定する。
にメモリで使用していないアドレスＸＸＸＯＨ，ＸＸＸ
２Ｈを書き込み動作禁止を指定するアドレス、ＸＸＸ１
Ｈを許可を指定するアドレスと仮定する。
まず、書き込み禁止動作について説明する。アドレスＸ
ＸＸＯＨ又はＸＸＸ２Ｈのどちらかに書き込み動作を実
行する。その動作を第２図のタイミングチャート図に基
いて説明すると、アドレスＸＸＸＯＨに書き込み動作を
行った場合、アドレスデコード回路（１）の出力端子（
４）が出力が“し’ＸＸＸ２Ｈに書き込み動作を行った
場合、アドレスデコード回路（１）の出力端子（６）が
出力が１１ Ｌ ＩＩになる。出力端子（４）又は（６
〉の出力“Ｕ ＰＩは、ＯＲゲート（１３）を通過して
該ＯＲゲートの出力端子（７）の出力をｉｔ Ｌ ＩＩ
にする。
ＸＸＯＨ又はＸＸＸ２Ｈのどちらかに書き込み動作を実
行する。その動作を第２図のタイミングチャート図に基
いて説明すると、アドレスＸＸＸＯＨに書き込み動作を
行った場合、アドレスデコード回路（１）の出力端子（
４）が出力が“し’ＸＸＸ２Ｈに書き込み動作を行った
場合、アドレスデコード回路（１）の出力端子（６）が
出力が１１ Ｌ ＩＩになる。出力端子（４）又は（６
〉の出力“Ｕ ＰＩは、ＯＲゲート（１３）を通過して
該ＯＲゲートの出力端子（７）の出力をｉｔ Ｌ ＩＩ
にする。
その後、書き込み動作のため信号線（３）の信＠ＷＲが
“′Ｌ″になると、前記ＯＲゲート（１３）の出力信号
と上記信号線（３）の信号はＡＮＤゲート（１６）を通
過し該ＡＮＤゲートの出力端子（８）の出力を１１１
ｌ＃にする。
“′Ｌ″になると、前記ＯＲゲート（１３）の出力信号
と上記信号線（３）の信号はＡＮＤゲート（１６）を通
過し該ＡＮＤゲートの出力端子（８）の出力を１１１
ｌ＃にする。
このＡＮＤゲート（１６）の出力端子（８）はＯＲゲー
ト（１４）を通過して該ＯＲゲートの出力端子（１０）
の出力を１１ Ｌ ＩＩにする。その出力端子（１０）
の出力の立下り時に、ＳＲＦ／Ｆ（１８）の出力端子
の出力は“Ｈ”になる。
ト（１４）を通過して該ＯＲゲートの出力端子（１０）
の出力を１１ Ｌ ＩＩにする。その出力端子（１０）
の出力の立下り時に、ＳＲＦ／Ｆ（１８）の出力端子
の出力は“Ｈ”になる。
よって、その後、信号線（３）の信号ＷＲがｉｔ Ｌ
ｔｔになってもＡＮＤゲート（１７）の出力端子（１２
）の出力はｄｉ Ｈ９９のままであり、信号線（３）の
信号ＷＲはＡＮＤゲート（１７）で禁止される。つまり
、以後の書き込みが禁止される。
ｔｔになってもＡＮＤゲート（１７）の出力端子（１２
）の出力はｄｉ Ｈ９９のままであり、信号線（３）の
信号ＷＲはＡＮＤゲート（１７）で禁止される。つまり
、以後の書き込みが禁止される。
つぎに書き込みの許可動作について説明する。
書き込みを許可するためには、アドレスＸＸＸ１Ｈに書
き込み動作を実行する。その動作を第３図のタイミング
チャート図に基いて説明すると、ＸＸＸＩＨに書き込み
動作を行った場合、アドレスデコード回路（１）の出力
端子（５）の出力が（（Ｌ ＩＩになる。
き込み動作を実行する。その動作を第３図のタイミング
チャート図に基いて説明すると、ＸＸＸＩＨに書き込み
動作を行った場合、アドレスデコード回路（１）の出力
端子（５）の出力が（（Ｌ ＩＩになる。
その後、書き込み動作のため信号線（３）の信号ＷＲが
“Ｌ″になるため、出力端子（５）の出力信号と信号線
（３）の信号はＡＮＤゲート（１５）を通過して該ＡＮ
Ｄゲートの出力端子（９）の出力をｉｔ Ｌ １９にす
る。その出力端子（９）の出力の立下り時にＳＲＦ／Ｆ
（１８）の出力端子の出力 はｔｔ Ｌ ｔｔになる
。よって、その後、信号線（３）の信号ＷＲはＡＮＤゲ
ート（１７）の出力端子（１２）から出力され、書き込
みが可能となる。
“Ｌ″になるため、出力端子（５）の出力信号と信号線
（３）の信号はＡＮＤゲート（１５）を通過して該ＡＮ
Ｄゲートの出力端子（９）の出力をｉｔ Ｌ １９にす
る。その出力端子（９）の出力の立下り時にＳＲＦ／Ｆ
（１８）の出力端子の出力 はｔｔ Ｌ ｔｔになる
。よって、その後、信号線（３）の信号ＷＲはＡＮＤゲ
ート（１７）の出力端子（１２）から出力され、書き込
みが可能となる。
この禁止動作、許可動作に使用されているアトＬ／スＸ
ＸＸＯＨ，ＸＸＸＩＨ，ＸＸＸ２日は、実際に使用する
メモリのアドレス領域からはずれた空き領域を使用する
もので、使用上問題はない。
ＸＸＯＨ，ＸＸＸＩＨ，ＸＸＸ２日は、実際に使用する
メモリのアドレス領域からはずれた空き領域を使用する
もので、使用上問題はない。
また、許可アドレスの両側に禁止アドレスを設けている
のは、プログラム暴走時、アドレスの上位、下位どちら
からプログラムが進んできても、指定アドレス（ＸＸＸ
ＯＨ，ＸＸＸ１Ｈ，ＸＸＸ２Ｈ＞を扱ける時に実際のメ
モリが破壊されないように書き込み動作を禁止できるよ
うに対処したからである。
のは、プログラム暴走時、アドレスの上位、下位どちら
からプログラムが進んできても、指定アドレス（ＸＸＸ
ＯＨ，ＸＸＸ１Ｈ，ＸＸＸ２Ｈ＞を扱ける時に実際のメ
モリが破壊されないように書き込み動作を禁止できるよ
うに対処したからである。
［発明の効果］
以上のように、この発明によれば、メモリの空き領域で
あるアドレスを利用して書ぎ込みの禁止、許可を実行す
るようにしたので、誤りデータの書き込みにより電子計
算機を暴走させたり、前にメモリされたデータやプログ
ラムを破壊することを確実に防止することかで°きると
いう効果がある。
あるアドレスを利用して書ぎ込みの禁止、許可を実行す
るようにしたので、誤りデータの書き込みにより電子計
算機を暴走させたり、前にメモリされたデータやプログ
ラムを破壊することを確実に防止することかで°きると
いう効果がある。
第１図はこの発明の一実施例によるメモリ回路を示す回
路図、第２図、第３図はその動作を示すタイミングチャ
ート図である。 図において、（１）はアドレスデコード回路、（１９）
は論理回路である。 尚、図中、同一符号は同一、又は相当部分を示す。 代理人 弁理士 大 岩 増 雄 （他 ２名） す ■ ト ０ ｇ 二 ｙΩ
ｎ ■ ： さ
路図、第２図、第３図はその動作を示すタイミングチャ
ート図である。 図において、（１）はアドレスデコード回路、（１９）
は論理回路である。 尚、図中、同一符号は同一、又は相当部分を示す。 代理人 弁理士 大 岩 増 雄 （他 ２名） す ■ ト ０ ｇ 二 ｙΩ
ｎ ■ ： さ
Claims (1)
- データやプログラムの書き込み及び読み出しを行うメモ
リを有する電子機器において、前記メモリで使用してい
ないアドレスを書き込み動作禁止を指定するアドレス及
び書き込み許可を指定するアドレスとするアドレスデコ
ード回路と、前記アドレスデコード回路の出力を論理要
素として書き込み動作のための信号出力を禁止または許
可する論理回路とを具備したことを特徴とする電子機器
のメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3551286A JPS62192835A (ja) | 1986-02-20 | 1986-02-20 | 電子機器のメモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3551286A JPS62192835A (ja) | 1986-02-20 | 1986-02-20 | 電子機器のメモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62192835A true JPS62192835A (ja) | 1987-08-24 |
Family
ID=12443804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3551286A Pending JPS62192835A (ja) | 1986-02-20 | 1986-02-20 | 電子機器のメモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62192835A (ja) |
-
1986
- 1986-02-20 JP JP3551286A patent/JPS62192835A/ja active Pending
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