JPS6046743B2 - 記憶保護方式 - Google Patents
記憶保護方式Info
- Publication number
- JPS6046743B2 JPS6046743B2 JP51105791A JP10579176A JPS6046743B2 JP S6046743 B2 JPS6046743 B2 JP S6046743B2 JP 51105791 A JP51105791 A JP 51105791A JP 10579176 A JP10579176 A JP 10579176A JP S6046743 B2 JPS6046743 B2 JP S6046743B2
- Authority
- JP
- Japan
- Prior art keywords
- register
- memory
- flop
- flip
- writing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Landscapes
- Power Sources (AREA)
- Storage Device Security (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
本発明は記憶装置の保護方式にかかわり、書込み禁止の
エリアを指定して、そのエリア内の内容の保護を行う保
護方式に関する。
エリアを指定して、そのエリア内の内容の保護を行う保
護方式に関する。
第１図、第２図、第４図を用いて従来技術を説明する。
第２図に示すように、メモリ上のエリアａからをの間を
除いて他のエリアを書込み禁止にして記憶内容の保護を
行うことは、ごく一般的に行なわれている。従来このよ
うな記憶保護を行う場合、第１図に示す回路が使用され
ていた。第１図の回路の動作の説明をする。保護エリア
の下限ａ）および上限ｂを示すデータＤＡＴＡは、それ
ぞれセット信号ＡＳＴ９ＢＳＴによりレジスタＲＡ１、
およびレジスタＲＢ２にセットされる。次にメモリに書
込みを行う場合、書込みを行うアドレスＡＤＲをレジス
タＲＡ２の内容およびレジスタＲＢ２の内容とを比較回
路３、４により比較しアドレスＮ■がａとをの間にある
ときだけアンド回路５の出力によりアンド回路８が導通
し、書込み信号ＷをメモリＭＷへ出力する。以上のよう
な方式で記憶保護を行つているが、この方式では復電時
の保護が完全でなく保護できない場合が生じる。次に第
４図を用いて復電時の動作を説明する。
除いて他のエリアを書込み禁止にして記憶内容の保護を
行うことは、ごく一般的に行なわれている。従来このよ
うな記憶保護を行う場合、第１図に示す回路が使用され
ていた。第１図の回路の動作の説明をする。保護エリア
の下限ａ）および上限ｂを示すデータＤＡＴＡは、それ
ぞれセット信号ＡＳＴ９ＢＳＴによりレジスタＲＡ１、
およびレジスタＲＢ２にセットされる。次にメモリに書
込みを行う場合、書込みを行うアドレスＡＤＲをレジス
タＲＡ２の内容およびレジスタＲＢ２の内容とを比較回
路３、４により比較しアドレスＮ■がａとをの間にある
ときだけアンド回路５の出力によりアンド回路８が導通
し、書込み信号ＷをメモリＭＷへ出力する。以上のよう
な方式で記憶保護を行つているが、この方式では復電時
の保護が完全でなく保護できない場合が生じる。次に第
４図を用いて復電時の動作を説明する。
ＰＷは電源、ｉＲＳＴは復電時のリセット信号、ＲＡは
第１図のレジスタＲＡＩの内容、同様にＲＢは第１図レ
ジスタＲＢ２の内容である。電源が復帰してリセット信
号ＩＲＳＴが出力され、時刻ちからＣＰＵが動作を開始
する。時刻を２でレジスタＲＡ１がセットされ、時刻を
３でレジスタＲＢ２がセットされる。従つてを似後は記
憶保護は完全に行われる。しかし、を、〜ちまではＲＡ
、ＲＢが不足のためを１〜ちの間でメモリの書込みを行
つた場合、記憶保護が行なわれる保障がない。従来この
ような・場合を保障するため、第１図のレジスタＲＡＩ
、ＲＢ２に、ラッチリレーなどを用いて不揮発性にする
方法が取られてきた。しカル不揮発性にする方法は回路
が複雑になる。本発明の目的は単純な方法によつて理論
的に完岬全に記憶保護が行える方式を提供することにあ
る。
第１図のレジスタＲＡＩの内容、同様にＲＢは第１図レ
ジスタＲＢ２の内容である。電源が復帰してリセット信
号ＩＲＳＴが出力され、時刻ちからＣＰＵが動作を開始
する。時刻を２でレジスタＲＡ１がセットされ、時刻を
３でレジスタＲＢ２がセットされる。従つてを似後は記
憶保護は完全に行われる。しかし、を、〜ちまではＲＡ
、ＲＢが不足のためを１〜ちの間でメモリの書込みを行
つた場合、記憶保護が行なわれる保障がない。従来この
ような・場合を保障するため、第１図のレジスタＲＡＩ
、ＲＢ２に、ラッチリレーなどを用いて不揮発性にする
方法が取られてきた。しカル不揮発性にする方法は回路
が複雑になる。本発明の目的は単純な方法によつて理論
的に完岬全に記憶保護が行える方式を提供することにあ
る。
本発明は、復電時リセットされ、以後セット可能なフリ
ップフロップをそなえることにより、保護エリアが確定
するまではメモリの書込み禁止することによつて、記憶
保護を行うようにしたものである。
ップフロップをそなえることにより、保護エリアが確定
するまではメモリの書込み禁止することによつて、記憶
保護を行うようにしたものである。
第３図、第５図を用いて実施例を説明する。
第３図のレジスタＲＡｌ，ＲＢ２は、それぞれ第２図の
書込み禁止エリアのアドレスＡ，ｂを記憶する。今メモ
リに書込みを行う場合、書込みを行うアドレスＡＤＲと
レジスタＲＡｌ，ＲＢ２の比較を行い、，ＡＤＲがａ−
ｂの間にあり、かつ、フリップフロップＬＫ６が１であ
るときのみ書込み信号ｗをメモリＭＷに出力する。従つ
て、アドレスＡＤＲがａ−ｂの間にあつてもフリップフ
ロップＬＫ６が０であれば書込みは行なわれない。次に
第５図を用いて復電時に記憶保護法を説明する。電源Ｐ
Ｗが復帰するとリセット信号１ＲＳＴが出力されリセッ
トが行われる。フリップフロップＬＫはリセット信号１
ＲＳＴによつてリセットＲＳＴされる。リセットが終る
ちからＣＰＵが動きだす。この時フリップフロップＬＫ
は０１レジスタＲＡｌ，ＲＢ２が不足である。フリップ
フロップＬＫが０で−あることからメモリは全エリアが
書込み禁止状態にある。次にＴ２，ｔ３でＲＭｌ，ＲＢ
２をセットして、保護エリアを確定する。保護エリアが
確定したので、フリップフロップＬＫを１として、保護
エリア以外の書込みを可能にする。以上によつて復電時
から完全に記憶の保護が行える。本発明では、完全な記
憶保護が単純な回路で行えるとともに、回路が単純であ
ることによつて高い信頼性が得られる。
書込み禁止エリアのアドレスＡ，ｂを記憶する。今メモ
リに書込みを行う場合、書込みを行うアドレスＡＤＲと
レジスタＲＡｌ，ＲＢ２の比較を行い、，ＡＤＲがａ−
ｂの間にあり、かつ、フリップフロップＬＫ６が１であ
るときのみ書込み信号ｗをメモリＭＷに出力する。従つ
て、アドレスＡＤＲがａ−ｂの間にあつてもフリップフ
ロップＬＫ６が０であれば書込みは行なわれない。次に
第５図を用いて復電時に記憶保護法を説明する。電源Ｐ
Ｗが復帰するとリセット信号１ＲＳＴが出力されリセッ
トが行われる。フリップフロップＬＫはリセット信号１
ＲＳＴによつてリセットＲＳＴされる。リセットが終る
ちからＣＰＵが動きだす。この時フリップフロップＬＫ
は０１レジスタＲＡｌ，ＲＢ２が不足である。フリップ
フロップＬＫが０で−あることからメモリは全エリアが
書込み禁止状態にある。次にＴ２，ｔ３でＲＭｌ，ＲＢ
２をセットして、保護エリアを確定する。保護エリアが
確定したので、フリップフロップＬＫを１として、保護
エリア以外の書込みを可能にする。以上によつて復電時
から完全に記憶の保護が行える。本発明では、完全な記
憶保護が単純な回路で行えるとともに、回路が単純であ
ることによつて高い信頼性が得られる。
第１図は従来技術を説明するためのブロック図、第２図
はメモリ分割の説明図、第３図は本発明の一実施例の動
作原理を説明するブロック図、第４図は従来技術の動作
を説明するためのタイムチャート、第５図は本発明の一
実施例の動作を説明するためのタイムチャートである。
はメモリ分割の説明図、第３図は本発明の一実施例の動
作原理を説明するブロック図、第４図は従来技術の動作
を説明するためのタイムチャート、第５図は本発明の一
実施例の動作を説明するためのタイムチャートである。
Claims (1)
- １ 書込み禁止のエリアを指定するレジスタを持ち、そ
のレジスタの内容と書込みを行うアドレスとの比較を行
い、書込み禁止エリアの書込みを禁止することによつて
記憶の保護を行う記憶保護方式において、電源投入時に
リセットされ、以後自由にセットが行えるフリップフロ
ップを備え、前記レジスタの内容を確定された後に前記
フリップフロップのリセットによつて前記書込み禁止を
行うとともに、前記フリップフロップのセットによつて
前記レジスタから指定されたエリア以外の書込みを行う
構成としたことを特徴とする記憶保護方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51105791A JPS6046743B2 (ja) | 1976-09-06 | 1976-09-06 | 記憶保護方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51105791A JPS6046743B2 (ja) | 1976-09-06 | 1976-09-06 | 記憶保護方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5331925A JPS5331925A (en) | 1978-03-25 |
| JPS6046743B2 true JPS6046743B2 (ja) | 1985-10-17 |
Family
ID=14416946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51105791A Expired JPS6046743B2 (ja) | 1976-09-06 | 1976-09-06 | 記憶保護方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6046743B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61201433U (ja) * | 1985-06-07 | 1986-12-17 | ||
| JPH0526187Y2 (ja) * | 1985-06-07 | 1993-07-01 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62188835U (ja) * | 1987-04-23 | 1987-12-01 | ||
| US5226006A (en) * | 1991-05-15 | 1993-07-06 | Silicon Storage Technology, Inc. | Write protection circuit for use with an electrically alterable non-volatile memory card |
-
1976
- 1976-09-06 JP JP51105791A patent/JPS6046743B2/ja not_active Expired
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61201433U (ja) * | 1985-06-07 | 1986-12-17 | ||
| JPH0526187Y2 (ja) * | 1985-06-07 | 1993-07-01 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5331925A (en) | 1978-03-25 |
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