JPH04304540A - 半導体記憶回路 - Google Patents
半導体記憶回路Info
- Publication number
- JPH04304540A JPH04304540A JP3068211A JP6821191A JPH04304540A JP H04304540 A JPH04304540 A JP H04304540A JP 3068211 A JP3068211 A JP 3068211A JP 6821191 A JP6821191 A JP 6821191A JP H04304540 A JPH04304540 A JP H04304540A
- Authority
- JP
- Japan
- Prior art keywords
- data
- read
- cell array
- signal
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 11
- 230000002401 inhibitory effect Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 6
- 238000012790 confirmation Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Landscapes
- Storage Device Security (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶回路に関し、
特に記憶情報の読出し保護機能を備えワッチップマイク
ロコンピュータ等に内蔵されるＥＰＲＯＭ型の半導体記
憶回路に関する。
特に記憶情報の読出し保護機能を備えワッチップマイク
ロコンピュータ等に内蔵されるＥＰＲＯＭ型の半導体記
憶回路に関する。
【０００２】
【従来の技術】従来、この種の半導体記憶回路は、第１
の例として図３に示すように、ＥＰＲＯＭ型の複数のメ
モリセルを備え、書込み信号ＷＥに従って外部から入力
されたデータＤＴＩをアドレス信号ＡＤにより指定され
たアドレスに書込み、読出し信号ＲＥに従ってアドレス
信号ＡＤにより指定されたアドレスからデータを読出す
ＥＰＲＯＭセルアレイ１と、フラグ書込み信号ＦＷによ
り書込み可能なＥＰＲＯＭ型のメモリセルを備えこのメ
モリセルが書込み状態のときは非能動レベル、非書込み
状態のときは能動レベルとなる読出し許可信号ＲＡを出
力するフラグ回路５と、読出し許可信号ＲＡが能動レベ
ルのときＥＰＲＯＭセルアレイ１から読出されたデータ
を外部へ出力し非能動レベルのときは外部への出力を禁
止する読出し禁止回路４とを有する構成となっていた。
の例として図３に示すように、ＥＰＲＯＭ型の複数のメ
モリセルを備え、書込み信号ＷＥに従って外部から入力
されたデータＤＴＩをアドレス信号ＡＤにより指定され
たアドレスに書込み、読出し信号ＲＥに従ってアドレス
信号ＡＤにより指定されたアドレスからデータを読出す
ＥＰＲＯＭセルアレイ１と、フラグ書込み信号ＦＷによ
り書込み可能なＥＰＲＯＭ型のメモリセルを備えこのメ
モリセルが書込み状態のときは非能動レベル、非書込み
状態のときは能動レベルとなる読出し許可信号ＲＡを出
力するフラグ回路５と、読出し許可信号ＲＡが能動レベ
ルのときＥＰＲＯＭセルアレイ１から読出されたデータ
を外部へ出力し非能動レベルのときは外部への出力を禁
止する読出し禁止回路４とを有する構成となっていた。
【０００３】また、第２の例として図４に示すように、
予め設定されたキーコードを記憶しておくキーコード記
憶部６と、このキーコード記憶部６に記憶されているキ
ーコードと外部から入力されたキーコードＫＣとを比較
しこれらが一致したとき、能動レベルとなる読出し許可
信号ＲＡを読出し禁止回路へ出力する比較回路３ａとを
設けた構成のものがある。
予め設定されたキーコードを記憶しておくキーコード記
憶部６と、このキーコード記憶部６に記憶されているキ
ーコードと外部から入力されたキーコードＫＣとを比較
しこれらが一致したとき、能動レベルとなる読出し許可
信号ＲＡを読出し禁止回路へ出力する比較回路３ａとを
設けた構成のものがある。
【０００４】
【発明が解決しようとする課題】上述した従来の半導体
記憶回路は、第１の例ではフラグ回路５にＥＰＲＯＭ型
のメモリセルを使用しているため、このメモリセルを書
込み状態にして読出し禁止状態とすると、ＥＰＲＯＭセ
ルアレイ１にデータを記憶させた本人もそのデータを読
出すことができず、記憶されたデータが原因と考えられ
る不具合が発生しても、その解析が困難であるという問
題点があった。
記憶回路は、第１の例ではフラグ回路５にＥＰＲＯＭ型
のメモリセルを使用しているため、このメモリセルを書
込み状態にして読出し禁止状態とすると、ＥＰＲＯＭセ
ルアレイ１にデータを記憶させた本人もそのデータを読
出すことができず、記憶されたデータが原因と考えられ
る不具合が発生しても、その解析が困難であるという問
題点があった。
【０００５】また、第２の例では、記憶されているキー
コードを入力したキーコードとを比較し、これが一致し
ているとき読出しできる構成となっているので、キーコ
ードとして使用できるビットが実用上制限され、そのキ
ーコードが第３者に判明するとＥＰＲＯＭセルアレイ１
の記憶データがすべて読出されてしまうという問題点が
あった。
コードを入力したキーコードとを比較し、これが一致し
ているとき読出しできる構成となっているので、キーコ
ードとして使用できるビットが実用上制限され、そのキ
ーコードが第３者に判明するとＥＰＲＯＭセルアレイ１
の記憶データがすべて読出されてしまうという問題点が
あった。
【０００６】本発明の目的は、ＥＰＲＯＭセルアレイに
データを書込んだ本人を含む特定の人のみがＥＰＲＯＭ
セルアレイのデータを読出すことができ、かつ書込み，
読出し等の動作確ができる半導体記憶回路を提供するこ
とにある。
データを書込んだ本人を含む特定の人のみがＥＰＲＯＭ
セルアレイのデータを読出すことができ、かつ書込み，
読出し等の動作確ができる半導体記憶回路を提供するこ
とにある。
【０００７】
【課題を解決するための手段】本発明の半導体記憶回路
は、ＥＰＲＯＭ型の複数のメモリセルを備え、書込みパ
ルスに従って外部から入力されたデータをアドレス信号
により指定されたアドレスに書込み、読出しパルスに従
って前記アドレス信号により指定されたアドレスからデ
ータを読出すメモリセルアレイと、書込み信号が入力さ
れると所定のタイミングで前記書込みパルスを発生し読
出し信号が入力されると所定のタイミングで前記読出し
パルスを発生した後前記書込みパルスを発生する制御回
路と、前記メモリセルアレイから読出されたデータと外
部から入力されたデータとを比較しこれらが一致したと
きのみ能動レベルとなる一致信号を出力する比較回路と
、前記一致信号が能動レベルのときのみ前記メモリセル
アレイから読出されたデータを外部へ出力する読出し禁
止回路とを有している。
は、ＥＰＲＯＭ型の複数のメモリセルを備え、書込みパ
ルスに従って外部から入力されたデータをアドレス信号
により指定されたアドレスに書込み、読出しパルスに従
って前記アドレス信号により指定されたアドレスからデ
ータを読出すメモリセルアレイと、書込み信号が入力さ
れると所定のタイミングで前記書込みパルスを発生し読
出し信号が入力されると所定のタイミングで前記読出し
パルスを発生した後前記書込みパルスを発生する制御回
路と、前記メモリセルアレイから読出されたデータと外
部から入力されたデータとを比較しこれらが一致したと
きのみ能動レベルとなる一致信号を出力する比較回路と
、前記一致信号が能動レベルのときのみ前記メモリセル
アレイから読出されたデータを外部へ出力する読出し禁
止回路とを有している。
【０００８】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【０００９】図１は本発明の一実施例を示すブロック図
である。
である。
【００１０】この実施例は、ＥＰＲＯＭ型の複数のメモ
リセルを備え、書込みパルスＷＰに従って外部から入力
されたデータＤＴＩをアドレス信号ＡＤにより指定され
たアドレスに書込み、読出しパルスＲＰに従ってアドレ
ス信号ＡＤにより指定されたアドレスからデータを読出
すＥＰＲＯＭセルアレイ１と、書込み信号ＷＥが入力さ
れると所定のタイミングで書込みパルスＷＰを発生し読
出し信号ＲＥが入力されると所定のタイミングで読出し
パルスＲＰを発生した後書込みパルスＷＰを発生する制
御回路２と、ＥＰＲＯＭセルアレイ１から読出されたデ
ータＤＴＲと外部から入力されたデータＤＴＩとを比較
しこれらが一致したときのみ能動レベルとなる一致信号
ＥＱを出力する比較回路３と、一致信号ＥＱが能動レベ
ルのときのみＥＰＲＯＭセルアレイ１から読出されたデ
ータＤＴＲを外部へ出力（ＤＴＯ）し、非能動レベルの
ときは出力を禁止する読出し禁止回路４とを有する構成
となっている。
リセルを備え、書込みパルスＷＰに従って外部から入力
されたデータＤＴＩをアドレス信号ＡＤにより指定され
たアドレスに書込み、読出しパルスＲＰに従ってアドレ
ス信号ＡＤにより指定されたアドレスからデータを読出
すＥＰＲＯＭセルアレイ１と、書込み信号ＷＥが入力さ
れると所定のタイミングで書込みパルスＷＰを発生し読
出し信号ＲＥが入力されると所定のタイミングで読出し
パルスＲＰを発生した後書込みパルスＷＰを発生する制
御回路２と、ＥＰＲＯＭセルアレイ１から読出されたデ
ータＤＴＲと外部から入力されたデータＤＴＩとを比較
しこれらが一致したときのみ能動レベルとなる一致信号
ＥＱを出力する比較回路３と、一致信号ＥＱが能動レベ
ルのときのみＥＰＲＯＭセルアレイ１から読出されたデ
ータＤＴＲを外部へ出力（ＤＴＯ）し、非能動レベルの
ときは出力を禁止する読出し禁止回路４とを有する構成
となっている。
【００１１】次に、この実施例の動作について説明する
。図２（Ａ），（Ｂ）はこの実施例の動作を説明するた
めの各部信号のタイミング図である。
。図２（Ａ），（Ｂ）はこの実施例の動作を説明するた
めの各部信号のタイミング図である。
【００１２】まず、ＥＰＲＯＭセルアレイ１へのデータ
の書込みについて説明する。
の書込みについて説明する。
【００１３】この場合、アドレス信号ＡＤによりデータ
を書込むアドレスを指定し、外部から書込み用のデータ
ＤＴＩ（例えば“１０１０”とする）を入力してＥＰＲ
ＯＭセルアレイ１へ供給する。そして書込み信号ＷＥを
与えると制御回路２から書込みパルスＷＰがＥＰＲＯＭ
セルアレイ１に供給され、外部からのデータＤＴＩがＥ
ＰＲＯＭセルアレイ１に書込まれる（図２（Ａ）の左側
の部分）。
を書込むアドレスを指定し、外部から書込み用のデータ
ＤＴＩ（例えば“１０１０”とする）を入力してＥＰＲ
ＯＭセルアレイ１へ供給する。そして書込み信号ＷＥを
与えると制御回路２から書込みパルスＷＰがＥＰＲＯＭ
セルアレイ１に供給され、外部からのデータＤＴＩがＥ
ＰＲＯＭセルアレイ１に書込まれる（図２（Ａ）の左側
の部分）。
【００１４】次に、書込まれたデータを確認するために
データの読出しを行う。
データの読出しを行う。
【００１５】書込み用のデータＤＴＩ及びアドレス信号
ＡＤはそのまま入力状態にしておき、読出し信号ＲＥを
与える。すると制御回路２から、まず読出しパルスＲＰ
が出力され、この読出しパルスＲＰによりＥＰＲＯＭセ
ルアレイ１から先程書込んだデータが読出される。この
読出されたデータＤＴＲと入力状態にあるデータＤＴＩ
とが比較回路３で比較され、これらが一致していれば、
この比較回路３から能動レベルの一致信号ＥＱが出力さ
れ、この能動レベルの一致信号ＥＱにより読出し禁止回
路４はＥＰＲＯＭセルアレイ１から読出されたデータＤ
ＴＲを外部へ出力（ＤＴＯ）する。この出力データＤＴ
Ｏの有無，出力データＤＴＯの内容と入力されたデータ
ＤＴＯの内容とを比較することにより、この半導体記憶
回路の書込み動作，読出し動作を含む各動作が正常であ
るか否かが確認できる。
ＡＤはそのまま入力状態にしておき、読出し信号ＲＥを
与える。すると制御回路２から、まず読出しパルスＲＰ
が出力され、この読出しパルスＲＰによりＥＰＲＯＭセ
ルアレイ１から先程書込んだデータが読出される。この
読出されたデータＤＴＲと入力状態にあるデータＤＴＩ
とが比較回路３で比較され、これらが一致していれば、
この比較回路３から能動レベルの一致信号ＥＱが出力さ
れ、この能動レベルの一致信号ＥＱにより読出し禁止回
路４はＥＰＲＯＭセルアレイ１から読出されたデータＤ
ＴＲを外部へ出力（ＤＴＯ）する。この出力データＤＴ
Ｏの有無，出力データＤＴＯの内容と入力されたデータ
ＤＴＯの内容とを比較することにより、この半導体記憶
回路の書込み動作，読出し動作を含む各動作が正常であ
るか否かが確認できる。
【００１６】読出しパルスＰＲによりＥＰＲＯＭセルア
レイ１の読出しが終った後、制御回路２から書込みパル
スＷＰが出力され、ＥＰＲＯＭセルアレイ１に外部から
のデータＤＴＩが再書込みされ、読出し動作は終了する
（図２（Ａ）の右側の部分）。
レイ１の読出しが終った後、制御回路２から書込みパル
スＷＰが出力され、ＥＰＲＯＭセルアレイ１に外部から
のデータＤＴＩが再書込みされ、読出し動作は終了する
（図２（Ａ）の右側の部分）。
【００１７】こうして１つのアドレスに対するデータの
書込みと書込まれたデータの読出し確認が行なわれる。 以後、同様にして、各アドレスに対するデータの書込み
及び読出し確認を行う。
書込みと書込まれたデータの読出し確認が行なわれる。 以後、同様にして、各アドレスに対するデータの書込み
及び読出し確認を行う。
【００１８】次に、読出し動作について説明する。
【００１９】読出し動作は、まず、読出し信号ＲＥを与
える前に、外部からアドレス信号ＡＤと、このアドレス
信号ＡＤの指定するアドレスに記憶されているデータと
同一のデータを外部から入力する。以後は前述の、書込
み後の読出し確認と同様に読出し動作が進行する（図２
（Ｂ）の一点鎖線の上側の部分）。
える前に、外部からアドレス信号ＡＤと、このアドレス
信号ＡＤの指定するアドレスに記憶されているデータと
同一のデータを外部から入力する。以後は前述の、書込
み後の読出し確認と同様に読出し動作が進行する（図２
（Ｂ）の一点鎖線の上側の部分）。
【００２０】ここで外部から入力されるデータＤＴＩの
内容が記憶されているデータ（例えば１０１０）と異っ
ている場合（例えば１１１０）について説明する（図２
（Ｂ）の一点鎖線の下側の部分）。
内容が記憶されているデータ（例えば１０１０）と異っ
ている場合（例えば１１１０）について説明する（図２
（Ｂ）の一点鎖線の下側の部分）。
【００２１】この場合、ＥＰＲＯＭセルアレイ１から読
出されたデータＤＴＲ（１０１０）と外部から入力され
るデータＤＴＩ（１１１０）とが異なるため、比較回路
３から能動レベルの一致信号ＥＱは出力されない。従っ
てＥＰＲＯＭセルアレイ１から読出されたデータＤＴＲ
も外部へ出力されない上、ＥＰＲＯＭセルアレイ１の内
容も、データ“０”の上に“１”が重ね書きされて“１
１１０”に書換えられてしまうので、ＥＰＲＯＭセルア
レイ１に記憶されている内容を知っている特定の者以外
はその内容を知ることができない。
出されたデータＤＴＲ（１０１０）と外部から入力され
るデータＤＴＩ（１１１０）とが異なるため、比較回路
３から能動レベルの一致信号ＥＱは出力されない。従っ
てＥＰＲＯＭセルアレイ１から読出されたデータＤＴＲ
も外部へ出力されない上、ＥＰＲＯＭセルアレイ１の内
容も、データ“０”の上に“１”が重ね書きされて“１
１１０”に書換えられてしまうので、ＥＰＲＯＭセルア
レイ１に記憶されている内容を知っている特定の者以外
はその内容を知ることができない。
【００２２】
【発明の効果】以上説明したように本発明は、読出し動
作時、まず読出しパルスを発生した後、書込みパルスを
発生し、この読出しパルスによりＥＰＲＯＭセルアレイ
から読出されたデータと外部から入力されたデータとを
比較しこれらが一致したときのみＥＰＲＯＭセルアレイ
から読出されたデータを外部へ出力するようにし、更に
書込みパルスで外部からのデータを再書込みする構成と
することにより、ＥＰＲＯＭセルアレイに記憶されてい
るデータの内容を知っている特定の人だけがＥＰＲＯＭ
セルアレイのデータを読出すことができ、従って第３者
が誤ったデータを入力してもデータの読出しができない
だけでなくＥＰＲＯＭセルアレイの内容も書換えられて
しまうので、記憶内容を第３者から確実に保護すること
ができ、しかも記憶内容を知っている特定の人は、書込
み，読出し動作の確認を容易に行うことができる効果が
ある。
作時、まず読出しパルスを発生した後、書込みパルスを
発生し、この読出しパルスによりＥＰＲＯＭセルアレイ
から読出されたデータと外部から入力されたデータとを
比較しこれらが一致したときのみＥＰＲＯＭセルアレイ
から読出されたデータを外部へ出力するようにし、更に
書込みパルスで外部からのデータを再書込みする構成と
することにより、ＥＰＲＯＭセルアレイに記憶されてい
るデータの内容を知っている特定の人だけがＥＰＲＯＭ
セルアレイのデータを読出すことができ、従って第３者
が誤ったデータを入力してもデータの読出しができない
だけでなくＥＰＲＯＭセルアレイの内容も書換えられて
しまうので、記憶内容を第３者から確実に保護すること
ができ、しかも記憶内容を知っている特定の人は、書込
み，読出し動作の確認を容易に行うことができる効果が
ある。
【図１】本発明の一実施例を示すブロック図である。
【図２】図１に示された実施例の動作を説明するための
各部信号のタイミング図である。
各部信号のタイミング図である。
【図３】従来の半導体記憶回路の第１の例を示すブロッ
ク図である。
ク図である。
【図４】従来の半導体記憶回路の第２の例を示すブロッ
ク図である。
ク図である。
１ ＥＰＲＯＭセルアレイ
２ 制御回路
３，３ａ 比較回路
４ 読出し禁止回路
５ フラグ回路
６ キーコード記憶部
Claims (1)
- 【請求項１】 ＥＰＲＯＭ型の複数のメモリセルを備
え、書込みパルスに従って外部から入力されたデータを
アドレス信号により指定されたアドレスに書込み、読出
しパルスに従って前記アドレス信号により指定されたア
ドレスからデータを読出すメモリセルアレイと、書込み
信号が入力されると所定のタイミングで前記書込みパル
スを発生し読出し信号が入力されると所定のタイミング
で前記読出しパルスを発生した後前記書込みパルスを発
生する制御回路と、前記メモリセルアレイから読出され
たデータと外部から入力されたデータとを比較しこれら
が一致したときのみ能動レベルとなる一致信号を出力す
る比較回路と、前記一致信号が能動レベルのときのみ前
記メモリセルアレイから読出されたデータを外部へ出力
する読出し禁止回路とを有することを特徴とする半導体
記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3068211A JPH04304540A (ja) | 1991-04-01 | 1991-04-01 | 半導体記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3068211A JPH04304540A (ja) | 1991-04-01 | 1991-04-01 | 半導体記憶回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04304540A true JPH04304540A (ja) | 1992-10-27 |
Family
ID=13367237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3068211A Pending JPH04304540A (ja) | 1991-04-01 | 1991-04-01 | 半導体記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04304540A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6081908A (en) * | 1997-01-31 | 2000-06-27 | Kawasaki Steel Corporation | Test method of one chip micro-computer and one chip micro-computer for conducting the test |
-
1991
- 1991-04-01 JP JP3068211A patent/JPH04304540A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6081908A (en) * | 1997-01-31 | 2000-06-27 | Kawasaki Steel Corporation | Test method of one chip micro-computer and one chip micro-computer for conducting the test |
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