JPS62184554A - メモリ保護回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明はバッテリでバックアップされたメモリと、こ
のメモリにデータを書込む中央処理装置（以下ＣＰＵと
言う）とを備えるデータ保持システムに係り、特に、電
源喪失時にメモリデータを保護するメモリ保護回路に関
するものである。

［従来の技術］ 第３図はこの種の従来のメモリ保護回路の構成を示す回
路図であり、図中（１）はＲＡＭでなるメモリ、（２）
はこのメモリ（１）に必要な電力を供給するバッテリ電
源、（３）はシステムの電源喪失を検出する電源ダウン
検出回路、（０はメモリ（１）に対して書込むべきデー
タと、このデータを書込むライト信号を出力するＣＰＵ
、（５）は電源ダウン検出回路（３）が電源喪失を検知
したとき、ライト信号を焦効にするようにライト信号経
路に設けられたゲー回路としてのＡＮＤ回路、ＣＢ）は
電源ダウン検出回路（３）の出力を反転するインバータ
である。

次に、このメモリ保護回路の動作について第４図（ａ）
、（ｂ）、（Ｃ）、（ｄ）をも参照して説明する。シス
テムの電源が正常なとき電源ダウン検出回路（３）が第
４図（ａ）に示すように°“Ｌ”の信号を出力し、時刻
ｔ４にて電源ダウンを検出すると電源が回復するまで°
゛Ｈ”の信号を出力する。この電源ダウン検出信号はイ
ンバータ（６）によって反転され、第４図（ｂ）に示し
た信号がＡＮＤ回路（５）の−実入力として加えられる
。また、ＣＰ　Ｕ　（４）からは第４図（ｃ）に示すラ
イト信号が出力され、これがＡＮＤ回路（５）の他方入
力として加えられる。

ここで、ＡＮＤ回路（５）は２つの入力の論理積をとる
ので第４図（ｄ）に示す信号がメモリ（１）にライト信
号として加えられる。

このことから明らかなように、電源が正常である期間、
ＡＮＤ回路（５）は開状態にあるため、時刻ｔｌからｔ
２まで“Ｈ”になるライト信号がそのままメモリ（１）
に加えられ、ＣＰ　Ｕ　（４）より出力されるデータが
メモリ（１）に書込まれる。一方、電源が喪失している
期間、ＡＮＤ回路（５）は閉状態にあるため、時刻ｔ６
・からｔ７までライト信号が“Ｈ”になったとしても、
これがメモリ（１）に加えられることはないので、デー
タが書込まれることはなく、メモリデータは保護される
。

次に、第４図（ｃ）　、　（ｄ）に示すように、時刻ｔ
３からｔ５までライト信号が°Ｈ″になり、ちょうどこ
の間の時刻ｔ４にて電源ダウン検出回路（３）の出力が
Ｌ′から“Ｈ”に変化すると、同図（ｄ）に示すように
時刻ｔ３から時刻ｔ４までの短い期間だけ“Ｈ”になる
書込み信号がメモリ（１）に加えられる。しかし、この
場合はメモリにデータを正常に書込むに必要な最小時間
幅を確保できないためにメモリへの書込みは正常に行え
なかった。

［発明が解決しようとする問題点］ 上記のような従来のメモリ保護回路は、電源ダウンした
後でＣＰＵからライト信号が出力されても、このライト
信号を確実に阻止するので誤書込みされないけれども、
ライト信号がメモリに加えられているタイミングで電源
がダウンすると誤データが書込まれる虞れがあった。

この発明は上記の問題点を解決するためになされたもの
で、ライト信号がメモリに加えられているタイミングで
電源がダウンしても誤データが書込まれることを確実に
阻止することのできるメモリ保Ｍ＠路を得ることを目的
とする。

［問題点を解決するための手段］ この発明に係るメモリ保護回路は、メモリにライト信号
が加えられているタイミングで電源ダウン検出回路が動
作したとき、ＣＰＵのライト信号が無意になった時点で
、ＣＰＵおよびメモリ間のライト信号経路に設けられた
ゲート回路を閉じるタイミング検出回路を設けたもので
ある。

［作用］ この発明においては、メモリにライト信号が加えられて
いるタイミングで電源ダウン検出回路が動作したとき、
タイミング検出回路が正規の書込みを終了するまでライ
ト信号を加え、ＣＰＵから出力されているライト信号が
無意になった時点でゲート回路を閉じることにより、誤
データが書込まれることを確実に阻止する。

［実施例］ 第１図はこの発明の一実施例の構成を示す回路図であり
、図中、第３図と同一の符号を付けたものはそれぞれ同
一の要素を示し、これら以外の（１０）はタイミング検
出回路であり、電源ダウン検出回路（３）の出力および
メモリ（１）に加えられているライト信号を入力してＡ
ＮＤ回路（５）に加える信号を作っている。このタイミ
ング検出回路（１０）は、電源ダウン検出回路（３）の
出力を反転させるインバータ（１１）と、このインバー
タ（１１）の出力をＤ端子に、ゲート回路（５）の出力
をＴ端子に加えるラッチ（１２）と、インバータ（１１
）の出力をＤ端子に、ゲート回路（５）の出力を反転Ｔ
端子に加え、Ｑ端子出力をラッチ（１２）のＲ（リセッ
ト）端子に加えるラッチ（１３）と、インバータ（１１
）の出力とラッチ（１２）の出力との論理和をとってＡ
ＮＤ回路（５）に加えるＯＲ回路（１４）とで構成され
ている。

上記のように構成された本実施例の動作を第２図（ａ）
　、（ｂ）　、（ｃ）　、（ｄ）　、（ｅ）　、（ｆ）
　、（ｇ）　、をも参照して以下に説明する。

電源ダウン検出回路（３）が電源喪失を検出して、第２
図（ａ）に示すようにＬ”から“Ｈ”に変化すると、イ
ンバータ（１１）の出力は同図（ｂ）に示すように“Ｈ
”から“Ｌ”に変化する。このインバータ（１１）の出
力はＯＲ回路（１４）を介してＡＮＤ回路（５）の一方
の入力端子に加えられる。また、ＡＮＤ回路（５）の他
方の入力端子には第２図（Ｃ）に示すライト信号が加え
られる。このうち、電源が正常であるタイミングで加え
られたライト信号、すなわち、時刻ｔ１からｔ２まで“
Ｈ”になるライト信号は第２図（ｇ）に示すようにその
ままメモリ（１）に加えられ、前述したと同様にしてデ
ータが正規に書込まれる。また、電源ダウンしているタ
イミングで加えられたライト信号、すなわち、時刻ｔ５
からｔ６まで“Ｈ”になるライト信号はＡＮＤゲート（
５）によって阻止されるためデータ書込みは行われない
。

一方、ＣＰ　Ｕ　（４）が出力するライト信号が“Ｈ”
で、ＡＮＤゲート（５）の出力も“Ｈ”であるとき、ラ
ッチ（１２）のＱ端子出力は“Ｈ”になっており、この
信号が“Ｈ”である期間、インバータ（１１）の出力が
“Ｌ”に反転したとしてもＯＲ回路（１４）に“Ｈ”の
信号が加えられるのでＡＮＤゲート（５）は開かれてい
る。

このことは、時刻ｔ３からｔ４までライト信号がＨ”に
なっているタイミングで電源ダウン検出回路（３）が電
源喪失を検出したとしてもＡＮＤ回路（５）の出力は時
刻ｔ４まで“Ｈ”に保持され、この間、データが正規に
書込まれることに外ならない。

一方、ＡＮＤ回路（５）の出力が時刻ｔ４にて“Ｈ”か
ら“Ｌ”に変化すると、ラッチ（１３）のＱ端子出力が
“Ｈ”に反転し、ラッチ（１２）はリッセットされる。

したがって、ＯＲ回路（１４）の出力も“Ｌ”になるこ
とからＡＮＤ回路（５）が閉状態となって、これ以降、
メモリ（１）への書込み動作が禁止される。

なお、上記実施例では、インバータ（１１）、ラッチ（
１２）、（１３）およびＯＲ回路（１４）でなるタイミ
ング検出回路（１０）について説明したが、本発明はこ
れに限定されるものではなく、要は、メモリにライト信
号が加えられているタイミングで電源ダウン検出回路が
動作したとき、ＣＰＵのライト信号が無意になった時点
でゲート回路を閉じるものであればよい。

［発明の効果］ 以上説明したとおり、この発明はＣＰＵがメモリに対し
てライト信号を出力中に電源ダウンン検出信号が有意に
なっても、そのライト動作の完了後に初めてライトを禁
止するタイミング検出回路を備えているので、電源ダウ
ンによってメモリに誤データが書込まれるという従来装
置の欠点が除去され、これによってメモリデータを確実
に保護することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例の構成を示す回路図、第２
図（ａ）　、（ｂ）　、（ｃ）　、（ｄ）　、（ｅ）　
、（ｆ）　、（ｇ）は同実施例の動作を説明するための
タイムチャート、第３図は従来のメモリ保護回路の構成
を示す回路図、第４図（ａ）　、（ｂ）　、（Ｃ）　、
（ｄ）はこのメモリ保護回路の動作を説明するためのタ
イムチャートである。 （１）・・・メモリ、（２）・・・バッテリ電源、（３
）・・・電源ダウン検出回路、（４）・・・中央処理装
置（５）・・・ＡＮＤゲート、（１０）・・・タイミン
グ検出回路なお、各図中同一符号は同一または相当部分
を示す。

Claims (1)

【特許請求の範囲】
1. バッテリでバックアップされたメモリと、このメモリに
   データを書込む中央処理装置との間のライト信号経路に
   ゲート回路を設けると共に、電源ダウン検出回路の出力
   信号に基づいて前記ゲート回路を閉じてメモリデータを
   保護するメモリ保護回路において、前記メモリにライト
   信号が加えられているタイミングで前記電源ダウン検出
   回路が動作したとき、前記中央処理装置のライト信号が
   無意になった時点から前記ゲート回路を閉じるタイミン
   グ検出回路を備えたことを特徴とするメモリ保護回路。