JPS594799B2 - メモリ装置 - Google Patents

Description

【発明の詳細な説明】 この発明はメモリ装置に係り、特に、その記憶内容の
機密保護の機能をもつメモリ装置に関するものである。

第１図は従来の一般的なメモリ装置の構成を示すブロ
ック図で、図において、１はメモリ素子群、２は読み出
しアドレスコード（ａｌ２ａ２３・・・、ａｎ）の入力
端子、３はこの読み出しアドレスコード（ａｌ、ａ２、
・・・、ａｎ）によつてメモリ素子群１のアドレス線を
選ぶアドレスデコーダ、４はメモリ素子群１とアドレス
デコーダ３とからなるメモリ装置本体、５はこのメモリ
素子群１からの読み出しを選択指定するチップ選択信号
ｃｓの入力端子、６はチップ選択信号ｃｓによつて開か
れる出力バッファ回路、７は読み出しデータ（ｄ、、ｄ
、、・・・、ｄｍ）の出力端子である。

このようなメモリ装置からその記憶内容を読み出すに
は、チップ選択信号入力端子５にチップ選択信号ｃｓを
入力してこのメモリ装置を選択し可動状態にした後に、
所望のデータが格納されているアドレスコード（ａｌ、
ａ２、・・・、ａｎ）をアドレスコード入力端子２へ供
給する。

この入力されたアドレスコードはアドレスコータ３によ
つてデコードされ、メモリ素子群１の当該アドレスから
所望のデータ（ｄｌ、ｄ２、゜゜゜、ｄｍ）を出力’（
ツフア回路６を介してデータ出力端子Ｔへ読み出す。
ところで、以上のような構成のメモリ装置が、あるシス
テムに組み込まれて、システム全体として機密保持機能
が完備している場合は問題がないとしても、メモリ装置
のシステムヘの組み込み前、またはシステムから取り出
されている状態で、メモリ装置単体でも上述と同じ操作
で、任意のアドレスの記憶データを容易に読み出すこと
ができ、記憶内容の機密保持が困難であつた。 この発
明は上記のような従来のものの欠点を除去するためにな
されたもので、特定のキー情報を所定時期に入力しない
限り、メモリ装置の記憶内容の読み出しを不可能にする
ことによつて、記憶内容の機密保持の可能なメモリ装置
を実現することを目的としている。

第２図はこの発明の一実施例の構成を示すブロック図
で、第１図の従来例と同一部分は同一符号で示し、その
説明は省略する。

８は電源投入時にパルス出力を出す第１のワンショット
回路、９は第１のワンシヨツト回路８の出力パルスによ
つてトリガされ所定幅のパルス出力を発生する第２のワ
ンシヨツト回路、１０は特定のキー情報を記憶するキー
メモリ素子、１１はチツプ選択信号Ｃｓが入力されてい
る期間に、キーメモリ素子１０の記憶しているキー情報
とアドレス入力端子２からのアドレス入力情報とを比較
して、一致していたら一致信号を出す比較器、１２は第
２のワンシヨツト回路９の出力と比較器１１からの一致
信号との論理積を得る第１のアンドゲート、１３は第１
のワンシヨツト回路８の出力パルスでセツトされ、アン
ドゲート１２の出力でりセツトされるセツト／リセツト
フリツプフロツプ、１４はセツト／リセツトフリツプフ
ロツプ１３のりセツト出力０で、出力バツフア回路６へ
供給されるチツプ選択信号Ｃｓをゲートする第２のアン
ドゲートである。

次に、この実施例装置の動作について説明する。まず、
この装置の電源を投入すると、第１のワンシヨツト回路
８はパルスを出し、セツト／リセツトフリツプフロツプ
１３をセツトする。従つて、そのりセツト出力Ｏは″０
７となり、第２のアンドゲート１４を閉じ、チツプ選択
信号Ｃｓのバツフア回路６への供給を阻止し、この状態
ではメモリ装置本体４からの読み出しは行われない。第
１のワンシヨツト回路８の出力パルスは、また第２のワ
ンシヨツト回路９をトリガし、所定幅（期間ｔ）のパル
スを出力する。この期間ｔの間にアドレスコード入力端
子２にアドレスコード（Ａｌ，ａ２，・・・，Ａｎ）を
、チツプ選択信号入力端子５にチツプ選択信号Ｃｓが供
給されると、比較器１１はこの入力アドレスコード（Ａ
ｌ，ａ２，・・・，Ａｎ）とキーメモリ素子１０に記憶
されているキー情報とを比較して、一致しておれば一致
信号を第１のアンドゲート１２へ送る。第１のアンドゲ
ート１２は上記期間ｔの間開いているので、この一致信
号はセツト／リセツトフリツブフロツプ１３をりセツト
する。このように、セツト／リセツトフリツプフロツプ
１３がりセツトされると、そのりセツト出力σは″１″
となり、第２のアンドゲート１４を開き、チツプ選択信
号Ｃｓの出力バツフア６への供給路が完結し、それ以降
は任意のアドレス１−ド（ａ１ツＡ２２ｌＯツＡｎ）に
対応するメモリ装置本体４の記憶内容が続み出し可能に
なる。そして、このようにして、一度セツト／リセット
ノブリップフロップ１３がりセツトされると、電源の断
、再投入がない限り、上記読み出し可能状態はつＫく。

一方、上記期間ｔの間に入力されたアドレスコードが、
キー情報と一致しなかつた場合はセツト／リセツトフリ
ツプフロツプ１３はりセツトされることなく、そのりセ
ツト出力０は”Ｏ″を保持しつづけ、第２のアンドゲー
ト１４が開かないため、出力バツフア６は動作せず、い
かなるアドレスコード入力に対してもメモリ装置本体４
からはその記憶内容を読み出すことができない。

なお、上記実施例において、セツト／リセツトフリツプ
フロツプ１３のセツト端子とりセツト端子とを逆にして
、第２のアンドゲート１４にセツト出力Ｑを供給するよ
うにしてもよいことは当然である。

更に、期間ｔのパルスを出力する第２のワンシヨツト回
路９および第１のアンドゲート１２を省略して、比較器
１１の出力を直接セツト／リセツトフリツプフロツプへ
供給してもよい。また、上例では電源投入時にメモリ装
置の読み出しをロツクするようにしたが、必要に応じて
外部から信号を与えて読み出しをロツクするようにして
もよい。セツト／リセツトフリツプフロツプ１３は一般
に双安定素子でよく、比較器１１における比較も一致の
検出に限らず、特定の関係の存在を検出するようにして
もよい。以上詳述したように、この発明になるメモリ装
置では電源投入または必要に応じて与えられる外部ロツ
ク信号によつて、その記憶内容の読み出しをロツクし、
アドレスコード入力端子へのアドレス入力情報と予めキ
ーメモリ素子に記憶しているキー情報とを比較器で比較
して両情報間に所定関係があつたときにのみ上記読み出
しのロツクを解除するようにしたので、上記キー情報と
比較器の比較条件とを知らぬ限り記憶内容の読み出しは
困難である。

アドレス入力情報の種類は２ｎ個あり、このメモリ装置
をシステムから独立している状態で、キＪ晴報関係の知
識がなくてその記憶内容を読み出すことは極めて困難と
なり、記憶内容の機密保持が可能となる。

【図面の簡単な説明】

第１図は従来の一般的なメモリ装置の構成を示すブロツ
ク図、第２図はこの発明の一実施例の構成を示すプロツ
ク図である。 図において、２はアドレスコード入力端子、４はメモリ
装置本体、６は出力バツフア回路、７は読み出しデータ
出力端子、１３は双安定素子（セツト／リセツトフリツ
プフロツプ）、１０はキーメモリ素子、１１は比較器、
１４はアンドゲートである。

Claims (1)

1. 【特許請求の範囲】 １ 電源投入または外部ロック信号供給によつて第１の
   状態にセットされる双安定素子、所定キー情報を記憶す
   るキーメモリ素子、及びアドレスコード入力端子へのア
   ドレス入力情報と上記キーメモリ素子に記憶されている
   キー情報とを比較するとともに、この比較の結果上記ア
   ドレス入力情報と上記キー情報との間に所定の関係があ
   つた時のみ上記双安定素子を第２の状態にセットする比
   較器を備え、上記双安定素子が第１の状態のときには記
   憶内容の読み出しをロックし、上記双安定素子が第２の
   状態にあるとき記憶内容の読み出しを許すようにしたこ
   とを特徴とするメモリ装置。 ２ 比較器を電源投入後所定期間のみ動作させるように
   したことを特徴とする特許請求の範囲第１項記載のメモ
   リ装置。