JPS63136153A - 情報を秘密に記憶・処理するための不正防止装置付集積回路 - Google Patents
情報を秘密に記憶・処理するための不正防止装置付集積回路Info
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- JPS63136153A JPS63136153A JP62280848A JP28084887A JPS63136153A JP S63136153 A JPS63136153 A JP S63136153A JP 62280848 A JP62280848 A JP 62280848A JP 28084887 A JP28084887 A JP 28084887A JP S63136153 A JPS63136153 A JP S63136153A
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- 238000011982 device technology Methods 0.000 description 1
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- G—PHYSICS
- G07—CHECKING-DEVICES
- G07F—COIN-FREED OR LIKE APPARATUS
- G07F7/00—Mechanisms actuated by objects other than coins to free or to actuate vending, hiring, coin or paper currency dispensing or refunding apparatus
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- G06Q20/30—Payment architectures, schemes or protocols characterised by the use of specific devices or networks
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、情報を秘密に記憶・処理するための不正防止
装置付集積回路に関するものである。
装置付集積回路に関するものである。
本発明は特に、メモリ付カード(ICカード)として知
られている上記のタイプの集積回路に関する。もちろん
、本発明がこれだけに限られるわけではない。
られている上記のタイプの集積回路に関する。もちろん
、本発明がこれだけに限られるわけではない。
従来の技術
メモリ付カードは集積回路を用いて実現する。
この場合、集積回路には、通常は変更不能な秘密データ
が記憶されている電気的にプログラム可能な不揮発性メ
モリと、この集積回路をデータ転送装置に接続するため
の入出力手段と、この人出力手役と上記不揮発性メモリ
の間に接続された処理手段とが備えられている。メモリ
付カードを応用する分野によっては、アクセスキーを用
いることにより不揮発性メモリの所定の領域を保護する
ことが是非とも必要である。アクセスキーとしては、例
えばこの特別な領域の読出しまたは書込みを行うことの
できる所定の権利を有する秘密コードが用いられる。連
続して何回も操作を試みることによりメモリの秘密コー
ドすなわちアクセスキーを発見しようとする不正者を断
念させることのできる装置が既に多数存在している。
が記憶されている電気的にプログラム可能な不揮発性メ
モリと、この集積回路をデータ転送装置に接続するため
の入出力手段と、この人出力手役と上記不揮発性メモリ
の間に接続された処理手段とが備えられている。メモリ
付カードを応用する分野によっては、アクセスキーを用
いることにより不揮発性メモリの所定の領域を保護する
ことが是非とも必要である。アクセスキーとしては、例
えばこの特別な領域の読出しまたは書込みを行うことの
できる所定の権利を有する秘密コードが用いられる。連
続して何回も操作を試みることによりメモリの秘密コー
ドすなわちアクセスキーを発見しようとする不正者を断
念させることのできる装置が既に多数存在している。
このような装置のうちで最もよく知られているものは、
入力されたキーが誤っていた場合にはこのキーを永久的
に記憶しておき、エラーの数が所定値を越えるとただち
にこの集積回路の動作をストップさせる装置であろう。
入力されたキーが誤っていた場合にはこのキーを永久的
に記憶しておき、エラーの数が所定値を越えるとただち
にこの集積回路の動作をストップさせる装置であろう。
一般に、この装置には論理回路がさらに備えられている
。
。
この論理回路があるために、集積回路への供給電流の変
化を観測することによっては正しいキーの通過をモニタ
することはできない。従って、不正者は自分の行った操
作の結果を知ることは不可能である。
化を観測することによっては正しいキーの通過をモニタ
することはできない。従って、不正者は自分の行った操
作の結果を知ることは不可能である。
発明が解決しようとする問題点
ところで、上記の装置には、最も頻繁に使用される正し
い操作を記憶しておくための比較的大きなメモリスペー
スが必要とされる。メモリ付カードの動作が比較的単純
である場合には、このように複雑な処理を行うのに素子
上に多くのスペースが必要とされるため好ましくない。
い操作を記憶しておくための比較的大きなメモリスペー
スが必要とされる。メモリ付カードの動作が比較的単純
である場合には、このように複雑な処理を行うのに素子
上に多くのスペースが必要とされるため好ましくない。
このようなわけで、このタイプの不正防止装置はあまり
利用されていない。さらに、応用によっては不正防止装
置の性能を強化することが要請されている。
利用されていない。さらに、応用によっては不正防止装
置の性能を強化することが要請されている。
本発明の装置を用いると上記の問題点を簡単に解決する
ことができる。すなわち、メモリ付カードを簡単なこと
に応用する場合には従来の装置の代わりに使用し、複雑
なことに応用する場合には、従来の装置と組合わせて使
用することが可能である。
ことができる。すなわち、メモリ付カードを簡単なこと
に応用する場合には従来の装置の代わりに使用し、複雑
なことに応用する場合には、従来の装置と組合わせて使
用することが可能である。
問題点を既決するための手段
本発明によれば、秘密コードの入力によって集積回路の
様々な機能にアクセスすることを制御する手段を備える
、情報を秘密に記憶・処理するための集積回路であって
、上記制御手段が、2回の秘密コード入力操作の間の時
間間隔を所定の最小値にする遅延回路を備えることを特
徴とする集積回路が提供される。
様々な機能にアクセスすることを制御する手段を備える
、情報を秘密に記憶・処理するための集積回路であって
、上記制御手段が、2回の秘密コード入力操作の間の時
間間隔を所定の最小値にする遅延回路を備えることを特
徴とする集積回路が提供される。
本発明によればさらに、集積回路であって、−特にイネ
ーブルデータを記憶する電気的にプログラム可能な不揮
発性メモリと、 −上記集積回路をデータ転送装置に接続するための入出
力手段と、 −上記入出力手段と上記メモリの間に接続されており、
上記イネーブルデータと上記入出力手段を介して入力さ
れる秘密データとの比較を行う比較器を含むアクセス制
御回路を備える処理手段と を少なくとも備え、 上記アクセス制御回路はさらに遅延回路を備え、該遅延
回路は、2回の秘密コード入力操作の間の所定の最小時
間間隔の間を通じて、この2回の秘密コード入力操作の
間に上記集積回路への供給電流が遮断された場合でも、
上記入出力手段をロックすることを特徴とする集積回路
が提供される。
ーブルデータを記憶する電気的にプログラム可能な不揮
発性メモリと、 −上記集積回路をデータ転送装置に接続するための入出
力手段と、 −上記入出力手段と上記メモリの間に接続されており、
上記イネーブルデータと上記入出力手段を介して入力さ
れる秘密データとの比較を行う比較器を含むアクセス制
御回路を備える処理手段と を少なくとも備え、 上記アクセス制御回路はさらに遅延回路を備え、該遅延
回路は、2回の秘密コード入力操作の間の所定の最小時
間間隔の間を通じて、この2回の秘密コード入力操作の
間に上記集積回路への供給電流が遮断された場合でも、
上記入出力手段をロックすることを特徴とする集積回路
が提供される。
当業者のため、本発明に含まれる範囲として以下の点を
はっきりさせておく。
はっきりさせておく。
情報処理とは、集積回路と外部システムの間で単にデー
タ転送を行うこと、または、データ転送を行い、集積回
路内部でこのデータに対して所定数の操作を実行するこ
とを意味する語である。
タ転送を行うこと、または、データ転送を行い、集積回
路内部でこのデータに対して所定数の操作を実行するこ
とを意味する語である。
比較器とは、イネーブルデータと秘密コードすなわちア
クセスキーとの比較を行う単純な比較器のことだけでな
く、イネーブルデータまたは秘密コードすなわちアクセ
スキーをもとにして所定数の操作を実行して、さらに操
作を継続できるようにする任意のシステムのことも意味
する語である。
クセスキーとの比較を行う単純な比較器のことだけでな
く、イネーブルデータまたは秘密コードすなわちアクセ
スキーをもとにして所定数の操作を実行して、さらに操
作を継続できるようにする任意のシステムのことも意味
する語である。
処理手段とは、メモリ内へのデータの書込みやメモリか
らのデータの読出しのほか、これらデータの処理や集積
回路の様々な機能へのアクセスを制御するのに必要とさ
れるあらゆる回路のことを意味する語である。一般に、
この処理手段は当業者には周知の付属回路を備えるマイ
クロプロセッサで構成されている。
らのデータの読出しのほか、これらデータの処理や集積
回路の様々な機能へのアクセスを制御するのに必要とさ
れるあらゆる回路のことを意味する語である。一般に、
この処理手段は当業者には周知の付属回路を備えるマイ
クロプロセッサで構成されている。
本発明の他の特徴および利点は、添付の図面を参照した
実施例についての以下の説明に現れるであろう。なお、
本発明が以下の実施例に限定されることはない。
実施例についての以下の説明に現れるであろう。なお、
本発明が以下の実施例に限定されることはない。
実施例
第1図は本発明の集積回路を用いたメモリ付カード1の
一実施例を示す図である。
一実施例を示す図である。
第1図に図示したメモリ付カードは、このメモリ付カー
ドをデータ転送外部装置と接続するための入出力装置2
と、メモリ付カードの様々な機能へのアクセスを制御す
る装置30を特に備える処理手段3と、電気的にプログ
ラム可能な不揮発性メモリ4とを主構成要素として備え
ている。処理手段3は、入出力装置2と不揮発性メモリ
4の間に接続されている。アクセス制御装置30は、2
回の秘密コード入力操作の間の時間間隔を最小にする遅
延回路31を備えている。
ドをデータ転送外部装置と接続するための入出力装置2
と、メモリ付カードの様々な機能へのアクセスを制御す
る装置30を特に備える処理手段3と、電気的にプログ
ラム可能な不揮発性メモリ4とを主構成要素として備え
ている。処理手段3は、入出力装置2と不揮発性メモリ
4の間に接続されている。アクセス制御装置30は、2
回の秘密コード入力操作の間の時間間隔を最小にする遅
延回路31を備えている。
この遅延回路31は、電圧供給がこの2回の操作の間に
遮断された場合でもこの時間間隔を最小にすることがで
きる。なお、この時間間隔は、メモリ付カードのアクセ
スコードを知らない使用者がこのアクセスコードを知る
確率かはとんどゼロになるように決める。
遮断された場合でもこの時間間隔を最小にすることがで
きる。なお、この時間間隔は、メモリ付カードのアクセ
スコードを知らない使用者がこのアクセスコードを知る
確率かはとんどゼロになるように決める。
第2図は、処理手段3が特にメモリ内の各メモリセルへ
のアドレス回路を備えるメモリ付カードの一実施例を示
す図である。このアドレス回路はカウンタ35で構成さ
れている。この処理手段3はさらに、不揮発性メモリ4
の読出し/書込み制御用論理回路36を備えている。こ
の読出し/書込み制御用論理回路36を用いると、デコ
ーダからの命令により、メモリ内のアドレスされたビッ
トの読出しやこのメモリ内の所定のアドレスへのデータ
ビットの書込みができる。
のアドレス回路を備えるメモリ付カードの一実施例を示
す図である。このアドレス回路はカウンタ35で構成さ
れている。この処理手段3はさらに、不揮発性メモリ4
の読出し/書込み制御用論理回路36を備えている。こ
の読出し/書込み制御用論理回路36を用いると、デコ
ーダからの命令により、メモリ内のアドレスされたビッ
トの読出しやこのメモリ内の所定のアドレスへのデータ
ビットの書込みができる。
この読出し/書込み制御用論理回路36の入力および出
力I10はそれぞれデータ転送回路に接続されていて、
書込みデータの受信または読出したデータの転送ができ
るようになっている。
力I10はそれぞれデータ転送回路に接続されていて、
書込みデータの受信または読出したデータの転送ができ
るようになっている。
アクセス制御回路30は入出力装置から出力された命令
信号AとBのデコードを行うデコーダ32を備えている
。
信号AとBのデコードを行うデコーダ32を備えている
。
このアクセス制御回路30はさらに、デコーダ32と不
揮発性メモリ4のデータ出力Sの間に接続された比較器
33を備える。この比較器33の出力はフリップ70ツ
ブ34の入力に接続されている。このフリップフロップ
34の出力は遅延回路31の入力と読出し/書込み制御
用論理回路36の入力に接続されている。遅延回路31
は、別の入力がカウンタ35に接続され、出力がデコー
ダ320入力に接続されている。
揮発性メモリ4のデータ出力Sの間に接続された比較器
33を備える。この比較器33の出力はフリップ70ツ
ブ34の入力に接続されている。このフリップフロップ
34の出力は遅延回路31の入力と読出し/書込み制御
用論理回路36の入力に接続されている。遅延回路31
は、別の入力がカウンタ35に接続され、出力がデコー
ダ320入力に接続されている。
デコーダ32に入力される命令信号Aが論理値1に対応
するかOに対応するかによって、このデコーダ32はカ
ウンタ35のゼロリセットRAZまたはこのカウンタ内
の数値のインクリメントINCを行う。
するかOに対応するかによって、このデコーダ32はカ
ウンタ35のゼロリセットRAZまたはこのカウンタ内
の数値のインクリメントINCを行う。
命令信号Bは入力される秘密コードに対応する。この秘
密コードの最初のビットが検出されると、このビットは
命令信号Aの論理状態Oまたは1に変換されてカウント
がスタートする。
密コードの最初のビットが検出されると、このビットは
命令信号Aの論理状態Oまたは1に変換されてカウント
がスタートする。
カウントが1増加するごとに、カウンタの出力の論理値
に応じてメモリ内の所定の領域に記憶されているイネー
ブルコードの1ビツトがアドレスされる。デコーダが論
理命令CL (またはCE)を出力すると、読出し/書
込み制御用論理回路36により読出し命令CLに変換さ
れる(命令CEは書込み命令に変換される)。
に応じてメモリ内の所定の領域に記憶されているイネー
ブルコードの1ビツトがアドレスされる。デコーダが論
理命令CL (またはCE)を出力すると、読出し/書
込み制御用論理回路36により読出し命令CLに変換さ
れる(命令CEは書込み命令に変換される)。
指定されたアドレスで読出されたビットは比較器33の
入力に送られる。この比較器33あ他方の入力には秘密
コードに対応するデコーダ32からのビットが入力され
る。上記の2つのビア1−が同しだと、比較器の出力に
よってフリップフロップ34の状態が変化することはな
い。カウンタ35が秘密コードの最終ビットを検出する
と、このカウンタの出力の1つ(信号C)により遅延回
路の充電が開始される。所定のワードに対してフリップ
フロップ内の状態がまったく変化しない、すなわち、こ
のフリップフロップの出力の論理状態がこのワードの各
ビットに対して同じ状態にとどまる場合には、充電と同
時に放電(信号D)が始まる。
入力に送られる。この比較器33あ他方の入力には秘密
コードに対応するデコーダ32からのビットが入力され
る。上記の2つのビア1−が同しだと、比較器の出力に
よってフリップフロップ34の状態が変化することはな
い。カウンタ35が秘密コードの最終ビットを検出する
と、このカウンタの出力の1つ(信号C)により遅延回
路の充電が開始される。所定のワードに対してフリップ
フロップ内の状態がまったく変化しない、すなわち、こ
のフリップフロップの出力の論理状態がこのワードの各
ビットに対して同じ状態にとどまる場合には、充電と同
時に放電(信号D)が始まる。
比較器の各入力に入力される2つのビットが互いに異な
っているときにはフリップフロップの状態が変化する。
っているときにはフリップフロップの状態が変化する。
このフリップフロップの出力状態が変化すると、遅延回
路31内での充電と同時に起こっていた放電が阻止され
る。遅延回路31は従って秘密コードの最終ビットが検
出されたときに充電が開始されるが、放電は、所定の時
間d経てからでないと起こらない。デコーダには遅延回
路の出力信号Vが入力されるが、このデコーダはこの信
号Vによって期間dを通じてロックされる。このため、
この期間dに集積回路への供給電圧が遮断されていても
、メモリ内に記憶されているイネーブルコードと秘密コ
ードが比較されることはこの期間を通じてまったくない
。
路31内での充電と同時に起こっていた放電が阻止され
る。遅延回路31は従って秘密コードの最終ビットが検
出されたときに充電が開始されるが、放電は、所定の時
間d経てからでないと起こらない。デコーダには遅延回
路の出力信号Vが入力されるが、このデコーダはこの信
号Vによって期間dを通じてロックされる。このため、
この期間dに集積回路への供給電圧が遮断されていても
、メモリ内に記憶されているイネーブルコードと秘密コ
ードが比較されることはこの期間を通じてまったくない
。
第3図は、遅延回路31の一実施例を示す図である。こ
の遅延回路は、CMO3またはNM○S技術による2つ
の電界効果トランジスタ310と320を備えているこ
とが好ましい。この2つの電界効果トランジスタは直列
に接続されている。電界効果トランジスタ310は電圧
VCCに接続され、電界効果トランジスタ320は電圧
V s sに接続されている。遅延を導入するにはダイ
オード330を利用することができる。このダイオード
330は、カソードがこの2つの電界効果トランジスタ
の接続点に接続され、アノードが電圧V s sに接続
されている。図面ではダイオードは点線で示されている
。というのは、このダイオードは独立した素子ではない
からである。このダイオードは本来的に備わっているも
のであり、例えば電界効果トランジスタ320のドレイ
ンと基板の間の接合部がこのダイオードを構成する。こ
のダイオードにより、所望の値の遅延時間を得ることが
できる。
の遅延回路は、CMO3またはNM○S技術による2つ
の電界効果トランジスタ310と320を備えているこ
とが好ましい。この2つの電界効果トランジスタは直列
に接続されている。電界効果トランジスタ310は電圧
VCCに接続され、電界効果トランジスタ320は電圧
V s sに接続されている。遅延を導入するにはダイ
オード330を利用することができる。このダイオード
330は、カソードがこの2つの電界効果トランジスタ
の接続点に接続され、アノードが電圧V s sに接続
されている。図面ではダイオードは点線で示されている
。というのは、このダイオードは独立した素子ではない
からである。このダイオードは本来的に備わっているも
のであり、例えば電界効果トランジスタ320のドレイ
ンと基板の間の接合部がこのダイオードを構成する。こ
のダイオードにより、所望の値の遅延時間を得ることが
できる。
カウンタ35の値が2″(32ピントのコードの場合に
は32)に達すると、電界効果トランジスタ310のゲ
ートは信号Cにより既にアクティブにされているのでこ
の電界効果トランジスタ310は導通してノードNが供
給電圧V CCにより充電される。この場合、デコーダ
32の入力に過去に入力された命令列が何であるかには
関係ない。
は32)に達すると、電界効果トランジスタ310のゲ
ートは信号Cにより既にアクティブにされているのでこ
の電界効果トランジスタ310は導通してノードNが供
給電圧V CCにより充電される。この場合、デコーダ
32の入力に過去に入力された命令列が何であるかには
関係ない。
秘密コードの各ビットとイネーブルコードの各ビットの
比較を連続的に行っている間を通じてフリップフロップ
34が同一の状態、例えば静止状態にとどまるときには
、信号りによりアクティブにされる電界効果トランジス
タ320が導通する。従って、ノードNは電界効果トラ
ンジスタ320を通って放電され、電圧V s sと等
しくなる。
比較を連続的に行っている間を通じてフリップフロップ
34が同一の状態、例えば静止状態にとどまるときには
、信号りによりアクティブにされる電界効果トランジス
タ320が導通する。従って、ノードNは電界効果トラ
ンジスタ320を通って放電され、電圧V s sと等
しくなる。
フリップフロップ34の状態が比較操作中に変化すると
きには、電界効果トランジスタ320が信号りによって
アクティブにされることはない。
きには、電界効果トランジスタ320が信号りによって
アクティブにされることはない。
というのは、信号りは必要なレベルに達していないので
ノードNが充電された状態が維持されるからである。
ノードNが充電された状態が維持されるからである。
ノードNが充電されているときには、このノードNが充
電されているという状態が、インバータ340を介して
必要な論理値レベルを有する信号Vとしてデコーダ32
に伝えられる。その結果、デコーダ32がロックされる
。すると、ノードNは、ダイオード330を介して電界
効果トランジスタが埋込まれている基板に向けて放電さ
れる。この放電の期間は、使用する素子技術によって異
なる。例えばこの放電期間は0,1〜1秒であり、集積
回路への電圧供給の停止によっても影響されない。
電されているという状態が、インバータ340を介して
必要な論理値レベルを有する信号Vとしてデコーダ32
に伝えられる。その結果、デコーダ32がロックされる
。すると、ノードNは、ダイオード330を介して電界
効果トランジスタが埋込まれている基板に向けて放電さ
れる。この放電の期間は、使用する素子技術によって異
なる。例えばこの放電期間は0,1〜1秒であり、集積
回路への電圧供給の停止によっても影響されない。
ダイオード330を通過する電流が十分弱くなるとノー
ドNの放電が終了する。すると、インバータの入力の論
理レベルがデコーダ32のロックを解除するする信号V
となってインバータ340を介して送られる。
ドNの放電が終了する。すると、インバータの入力の論
理レベルがデコーダ32のロックを解除するする信号V
となってインバータ340を介して送られる。
得られる遅延時間は約0.1〜1秒である。この遅延時
間があるために、例えば32ビツトのコードを使用する
場合には、可能な全コードに対応する4、 294.2
96個のコードが通過するには13〜130年かかるこ
とになる。
間があるために、例えば32ビツトのコードを使用する
場合には、可能な全コードに対応する4、 294.2
96個のコードが通過するには13〜130年かかるこ
とになる。
この遅延時間が(不正者にとって最も好ましい)0.1
秒である場合でも、不正者は1日に86、400個のコ
ードしか試してみることができないであろう。これは、
正しいコードを発見する確率が1 /49.710であ
ることを意味する。従って、この確率を1 /10.0
00まで大きくするためには5昼夜連続してコードを試
してみなくてはならない。
秒である場合でも、不正者は1日に86、400個のコ
ードしか試してみることができないであろう。これは、
正しいコードを発見する確率が1 /49.710であ
ることを意味する。従って、この確率を1 /10.0
00まで大きくするためには5昼夜連続してコードを試
してみなくてはならない。
モチロン、64ビツトのコードにすれば不正者が正しい
コードを発見する確率はさらに低くなる。
コードを発見する確率はさらに低くなる。
第1図は、本発明の集積回路の概略図である。
第2図は、第1図の集積回路の一実施例を示す図である
。 第3図は、第2図の集積回路内の遅延回路の一実施例を
示す図である。 (主な参照番号) 2・・入出力手段、 3・・処理手段、4・・不揮発
性メモリ、 30・・アクセス制御装置、 31・・遅延回路、 32 ・・デコーダ、3
3・・比較器、 34・・フリップフロップ、 35・・カウンタ、 36・・読出し/書込み制御用回路、 310.320 ・・電界効果トランジスタ、330
・・ダイオード、 340・・インバータ特許出
願人 トムソン コンポヂン ミリテール エ スパシオー
。 第3図は、第2図の集積回路内の遅延回路の一実施例を
示す図である。 (主な参照番号) 2・・入出力手段、 3・・処理手段、4・・不揮発
性メモリ、 30・・アクセス制御装置、 31・・遅延回路、 32 ・・デコーダ、3
3・・比較器、 34・・フリップフロップ、 35・・カウンタ、 36・・読出し/書込み制御用回路、 310.320 ・・電界効果トランジスタ、330
・・ダイオード、 340・・インバータ特許出
願人 トムソン コンポヂン ミリテール エ スパシオー
Claims (3)
- (1)情報を秘密に記憶・処理するための集積回路であ
って、 −特にイネーブルデータを記憶する電気的にプログラム
可能な不揮発性メモリと、 −上記集積回路をデータ転送装置に接続するための入出
力手段と、 −上記入出力手段と上記メモリの間に接続され、アドレ
スカウンタと読出し/書込み制御用論理回路と、アクセ
ス制御回路とを備える処理手段と、 −2回の秘密コード入力操作の間の時間間隔を所定の最
小値にする遅延回路と を備え、 上記アクセス制御回路が、上記遅延回路と、比較器と、
フリップフロップと、入力されたコードをデコードする
デコーダとを備え、上記遅延回路は、上記アドレスカウ
ンタが上記秘密コードのコード化ビットの最終ビットを
受信したときに出力する信号により充電され、上記秘密
コードの各コード化ビットと上記メモリ内のイネーブル
データの各ビットの比較結果を表すフリップフロップの
出力信号により放電され、該遅延回路は、2回の秘密コ
ード入力操作の間に上記集積回路への供給電流が遮断さ
れた場合でも所定の期間にわたって上記デコーダにロッ
ク信号を出力することを特徴とする集積回路。 - (2)上記遅延回路は第1と第2の電界効果トランジス
タを備え、第1の電界効果トランジスタのゲートは上記
充電信号によりアクティブにされ、第2の電界効果トラ
ンジスタのゲートは上記放電信号によりアクティブにさ
れ、上記各電界効果トランジスタの一方の主電極は互い
に接続されており、他方の主電極はそれぞれ第1の電位
(V_c_c)と第2の電位(V_s_s)に接続され
、上記遅延回路はさらに、カソードが上記互いに接続さ
れた主電極の共有点に接続され、アノードが第2の電位
(V_s_s)に接続されたダイオードを備えることを
特徴とする特許請求の範囲第1項に記載の集積回路。 - (3)上記ダイオードが第2の電界効果トランジスタの
ドレイン(またはソース)と基板の間に本来的に存在し
ている接合部であることを特徴とする特許請求の範囲第
2項に記載の集積回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR8615577A FR2606530A1 (fr) | 1986-11-07 | 1986-11-07 | Circuit integre pour la memorisation et le traitement d'informations de maniere confidentielle comportant un dispositif anti-fraude |
FR8615577 | 1986-11-07 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63136153A true JPS63136153A (ja) | 1988-06-08 |
JP2739643B2 JP2739643B2 (ja) | 1998-04-15 |
Family
ID=9340652
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62280848A Expired - Lifetime JP2739643B2 (ja) | 1986-11-07 | 1987-11-06 | 情報を秘密に記憶・処理するための不正防止装置付集積回路 |
Country Status (6)
Country | Link |
---|---|
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EP (1) | EP0267114B1 (ja) |
JP (1) | JP2739643B2 (ja) |
DE (1) | DE3764769D1 (ja) |
ES (1) | ES2017514B3 (ja) |
FR (1) | FR2606530A1 (ja) |
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- 1986-11-07 FR FR8615577A patent/FR2606530A1/fr active Pending
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1987
- 1987-11-03 ES ES87402472T patent/ES2017514B3/es not_active Expired - Lifetime
- 1987-11-03 DE DE8787402472T patent/DE3764769D1/de not_active Expired - Fee Related
- 1987-11-03 EP EP87402472A patent/EP0267114B1/fr not_active Expired - Lifetime
- 1987-11-06 JP JP62280848A patent/JP2739643B2/ja not_active Expired - Lifetime
- 1987-11-06 US US07/117,510 patent/US4851653A/en not_active Expired - Lifetime
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Also Published As
Publication number | Publication date |
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JP2739643B2 (ja) | 1998-04-15 |
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EP0267114A1 (fr) | 1988-05-11 |
DE3764769D1 (de) | 1990-10-11 |
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