JP2813663B2 - 許可を得ていない保護データ検出に対する安全装置 - Google Patents
許可を得ていない保護データ検出に対する安全装置Info
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、集積回路に収納された機密情報の安全に関
する。
する。
従来の技術 いくつかの集積回路利用装置、より具体的には「チッ
プカード」または「ICカード」として知られるカードに
含まれる回路では、許可を得ていない人間が回路のメモ
リ中に記憶された機密情報にアクセスするのを防止する
必要がある。
プカード」または「ICカード」として知られるカードに
含まれる回路では、許可を得ていない人間が回路のメモ
リ中に記憶された機密情報にアクセスするのを防止する
必要がある。
この機密情報は、例えば読出し専用メモリ（ROM）ま
たは電気的にプログラム可能な不揮発性の読出し専用メ
モリ（EPROMまたはEEPROM）中に記憶されている。
たは電気的にプログラム可能な不揮発性の読出し専用メ
モリ（EPROMまたはEEPROM）中に記憶されている。
勿論、この情報を実際にアクセス不可能にするために
は、メモリ中に記憶されたデータは集積回路の入出力端
子に与えられるべきではない。そのため実際には、機密
度が特に高いとき、機密情報は、メモリと同じ集積回路
中に含まれるマイクロプロセッサにより処理される。従
って、情報は、集積回路内でマイクロプロセッサとメモ
リとの間を循環するが、集積回路へのアクセス用外部端
子には到達しない。この防止法は情報の読出しに関する
ものである。情報はマイクロプロセッサにより読出さ
れ、利用されるが、マイクロプロセッサは情報を外部に
伝送することはない。この防止法はまた、電気的にプロ
グラム可能なメモリの場合、メモリ中の情報の書込みに
も関する。すなわち、マイクロプロセッサは、それ自体
が決定した情報部分を書込むが、その決定モードはユー
ザには知らされず、書込まれた情報部分はいかなる時点
でも外部端子に現れない。
は、メモリ中に記憶されたデータは集積回路の入出力端
子に与えられるべきではない。そのため実際には、機密
度が特に高いとき、機密情報は、メモリと同じ集積回路
中に含まれるマイクロプロセッサにより処理される。従
って、情報は、集積回路内でマイクロプロセッサとメモ
リとの間を循環するが、集積回路へのアクセス用外部端
子には到達しない。この防止法は情報の読出しに関する
ものである。情報はマイクロプロセッサにより読出さ
れ、利用されるが、マイクロプロセッサは情報を外部に
伝送することはない。この防止法はまた、電気的にプロ
グラム可能なメモリの場合、メモリ中の情報の書込みに
も関する。すなわち、マイクロプロセッサは、それ自体
が決定した情報部分を書込むが、その決定モードはユー
ザには知らされず、書込まれた情報部分はいかなる時点
でも外部端子に現れない。
発明が解決しようとする課題 しかし、迂遠な方法であるが、少なくとも部分的にメ
モリの内容にアクセスすることが可能であることは知ら
れている。この方法は、メモリの読出し動作、または書
込み動作の間、集積回路の消費電流を測定することであ
る。
モリの内容にアクセスすることが可能であることは知ら
れている。この方法は、メモリの読出し動作、または書
込み動作の間、集積回路の消費電流を測定することであ
る。
事実、“0"ビットの読出し動作で消費する電流量は、
“1"ビットの読出し動作で消費する電流量と同じではな
い。同じことが書込み動作にも言える。メモリが８ビッ
トのワード単位で読み出されるあるいは書き込まれると
き、８つの“0"ビットの読出し（または書込み）と、８
つの“1"ビットの読出し（または書込み）との差は、１
ビットの読出し（または書込み）での差より大きい。
“1"ビットの読出し動作で消費する電流量と同じではな
い。同じことが書込み動作にも言える。メモリが８ビッ
トのワード単位で読み出されるあるいは書き込まれると
き、８つの“0"ビットの読出し（または書込み）と、８
つの“1"ビットの読出し（または書込み）との差は、１
ビットの読出し（または書込み）での差より大きい。
例えば、対象とするビットのアドレスにトランジスタ
が存在するかしないかにより符号化された読出し専用メ
モリの場合には、１つのメモリビットの読出しは“1"ビ
ットでは200マイクロアンペアを消費するが、“0"ビッ
トでは電流を消費しない。EPROMまたはEEPROMについて
も、読出しおよび書込みの両方で同様のことが言える。
その結果、メモリの読出しまたは書込みの間に消費され
る電流を測定することにより、このメモリの機密内容を
一部もしくは全部解読することが可能になる。不正を行
おうとするユーザは、給電端子（必然的に集積回路の外
からアクセス可能である）間で消費された電流を測定す
ることができる。
が存在するかしないかにより符号化された読出し専用メ
モリの場合には、１つのメモリビットの読出しは“1"ビ
ットでは200マイクロアンペアを消費するが、“0"ビッ
トでは電流を消費しない。EPROMまたはEEPROMについて
も、読出しおよび書込みの両方で同様のことが言える。
その結果、メモリの読出しまたは書込みの間に消費され
る電流を測定することにより、このメモリの機密内容を
一部もしくは全部解読することが可能になる。不正を行
おうとするユーザは、給電端子（必然的に集積回路の外
からアクセス可能である）間で消費された電流を測定す
ることができる。
機密情報の読出しの不正行為の例として、集積回路の
読出し専用メモリに記憶された機密プログラム、あるい
は、電気的にプログラム可能な回路のメモリに記憶され
機密である可能化コードの読出しが挙げられる。
読出し専用メモリに記憶された機密プログラム、あるい
は、電気的にプログラム可能な回路のメモリに記憶され
機密である可能化コードの読出しが挙げられる。
機密情報の読出しではなく、書込みに関する不正の例
としては、次のようなものがある。いくつかの保護され
ている回路で、ユーザは、その回路を使用したいとき必
ずキーボードを通して可能化コードを入力しなければな
らないという対策が施されている。あらゆる可能なコー
ドを系統的に入力しての不正を防止するために、間違っ
たコードが入力されたら必ずメモリにエラービットを記
憶するという方法がある。エラーが３つ続くと、３つの
エラービットが回路動作を中止させる。しかし、ここで
も、電流の消費量を検出し、これによってエラービット
が記憶されたことを検出することができる。このような
知識は、エラービットの記憶を即座に中断するために使
用され、間違ったコードが連続して入力されたとき、ユ
ーザに知られることなく３つのエラービットが記憶され
て行われる保護を無効にすることができる。
としては、次のようなものがある。いくつかの保護され
ている回路で、ユーザは、その回路を使用したいとき必
ずキーボードを通して可能化コードを入力しなければな
らないという対策が施されている。あらゆる可能なコー
ドを系統的に入力しての不正を防止するために、間違っ
たコードが入力されたら必ずメモリにエラービットを記
憶するという方法がある。エラーが３つ続くと、３つの
エラービットが回路動作を中止させる。しかし、ここで
も、電流の消費量を検出し、これによってエラービット
が記憶されたことを検出することができる。このような
知識は、エラービットの記憶を即座に中断するために使
用され、間違ったコードが連続して入力されたとき、ユ
ーザに知られることなく３つのエラービットが記憶され
て行われる保護を無効にすることができる。
本発明は、主に、機密情報の読出し、また場合によっ
ては書込みにおいて以上のような不正行為の可能性を防
ぐことを目的とする。
ては書込みにおいて以上のような不正行為の可能性を防
ぐことを目的とする。
課題を解決するための手段 本発明は、集積回路形式のメモリの機密データ保護の
ための回路であって、制御信号に応じて異なる２つの電
流消費状態をとり、個別に制御される複数個のシミュレ
ーションセルと、それらシミュレーションセルが擬似乱
数的に上記異なる２つの電流消費状態の一方の状態また
は他方の状態をとるように上記シミュレーションセルを
制御する擬似乱数発生器とを同一集積回路上に備え、集
積回路の総電流消費の読取りによる機密情報の測定を困
難にしたことを特徴とする保護回路を提供する。
ための回路であって、制御信号に応じて異なる２つの電
流消費状態をとり、個別に制御される複数個のシミュレ
ーションセルと、それらシミュレーションセルが擬似乱
数的に上記異なる２つの電流消費状態の一方の状態また
は他方の状態をとるように上記シミュレーションセルを
制御する擬似乱数発生器とを同一集積回路上に備え、集
積回路の総電流消費の読取りによる機密情報の測定を困
難にしたことを特徴とする保護回路を提供する。
上記構成により、回路の外部端子から読み取ることが
できる電流消費は、メモリセルの実際消費と、保護回路
のセルの擬似乱数的消費とを重ねたものとなる。
できる電流消費は、メモリセルの実際消費と、保護回路
のセルの擬似乱数的消費とを重ねたものとなる。
シミュレーションセルは、上記異なる２つの電流消費
状態において、メモリセルの電流消費とほぼ等しい電流
を消費するように構成することが望ましい。第１の状態
は、メモリの“0"ビットでの消費に、第２の状態は、
“1"ビットでの消費に対応する。従って、検出はさらに
難しくなる。
状態において、メモリセルの電流消費とほぼ等しい電流
を消費するように構成することが望ましい。第１の状態
は、メモリの“0"ビットでの消費に、第２の状態は、
“1"ビットでの消費に対応する。従って、検出はさらに
難しくなる。
記憶された情報の読出しに対してメモリを保護するべ
きか、あるいはメモリに書込まれる情報の検出に関して
保護するべきかに応じて、シミュレーションセルの設計
が異なるのは明らかである。というのは、電流消費値は
読出しおよび書込みで同一ではないからである。
きか、あるいはメモリに書込まれる情報の検出に関して
保護するべきかに応じて、シミュレーションセルの設計
が異なるのは明らかである。というのは、電流消費値は
読出しおよび書込みで同一ではないからである。
読出しに対する保護装置の場合には、シミュレーショ
ンセルは、メモリセルを形成するトランジスタと同一の
トランジスタから構成する。書込み中の情報検出に対す
る保護装置の場合には、シミュレーションセルはフロー
ティングゲートトランジスタにより形成する。このフロ
ーティングゲートトランジスタのフローティングゲート
および制御ゲートは短絡される。
ンセルは、メモリセルを形成するトランジスタと同一の
トランジスタから構成する。書込み中の情報検出に対す
る保護装置の場合には、シミュレーションセルはフロー
ティングゲートトランジスタにより形成する。このフロ
ーティングゲートトランジスタのフローティングゲート
および制御ゲートは短絡される。
擬似乱数発生器は、カスケード接続されたフリップ・
フロップ列により標準的な方法で構成することができ
る。いくつかのフリップフロップの出力には、排他的OR
ゲートを介して他のフリップフロップの入力に接続され
てループを構成する。
フロップ列により標準的な方法で構成することができ
る。いくつかのフリップフロップの出力には、排他的OR
ゲートを介して他のフリップフロップの入力に接続され
てループを構成する。
乱数の特徴は、これらのフリップフロップを制御する
クロック周波数をランダムに変化させることによりさら
に高めることもできる。
クロック周波数をランダムに変化させることによりさら
に高めることもできる。
本発明のその他の特徴および利点は、添付の図面を参
照にして行う以下の詳細な説明により明らかにされるで
あろう。
照にして行う以下の詳細な説明により明らかにされるで
あろう。
実施例 第１図に示した本発明に従う保護回路は、保護しよう
とする回路と同じ集積回路基板上に構成され、同じVcc
（高レベル）とVss（低レベル）給電端子により給電さ
れる。本発明に従う保護回路は、いくつかのシミュレー
ションセル（ここでは３つのセル）を具備しており、こ
れらのシミュレーションセルは、それぞれＤ型フリップ
フロップを介して、すなわち、第１セルはＤ型フリップ
フロップBD1を介して、第２セルはＤ型フリップフロッ
プBD2を介して、第３セルはＤ型フリップフロップBD3を
介して、擬似乱数発生器GPAの３つの出力S1、S2、S3に
より制御されている。
とする回路と同じ集積回路基板上に構成され、同じVcc
（高レベル）とVss（低レベル）給電端子により給電さ
れる。本発明に従う保護回路は、いくつかのシミュレー
ションセル（ここでは３つのセル）を具備しており、こ
れらのシミュレーションセルは、それぞれＤ型フリップ
フロップを介して、すなわち、第１セルはＤ型フリップ
フロップBD1を介して、第２セルはＤ型フリップフロッ
プBD2を介して、第３セルはＤ型フリップフロップBD3を
介して、擬似乱数発生器GPAの３つの出力S1、S2、S3に
より制御されている。
各シミュレーションセルは、これを制御するフリップ
フロップの出力論理レベルに応じて、第１電流または第
２電流のいずれかを消費するように構成されている。図
示した実施例では、シミュレーションセルの主な構成要
素は、各セルごとにトランジスタT1、T2、T3の各々であ
る。シミュレーショントランジスタは、回路の給電端子
VccとVssの間に接続され、これを制御するフリップフロ
ップの出力レベルに応じて電流Ｉを消費しまたはゼロ電
流消費すなわち電流を消費しない。
フロップの出力論理レベルに応じて、第１電流または第
２電流のいずれかを消費するように構成されている。図
示した実施例では、シミュレーションセルの主な構成要
素は、各セルごとにトランジスタT1、T2、T3の各々であ
る。シミュレーショントランジスタは、回路の給電端子
VccとVssの間に接続され、これを制御するフリップフロ
ップの出力レベルに応じて電流Ｉを消費しまたはゼロ電
流消費すなわち電流を消費しない。
しかし、図面からわかるように、VccとVssの間におい
て、トランジスタT1はトランジスタＴ′１と直列にな
り、トランジスタT2はトランジスタＴ′２と直列にな
り、トランジスタT3はトランジスタＴ′３と直列になる
ような好ましい形態に構成されている。トランジスタ
Ｔ′１、Ｔ′２およびＴ′３は禁止トランジスタであ
り、これらすべてが、保護信号が効果的に機能すべき瞬
間を制御することのできる同一の禁止信号INHにより制
御されている。禁止信号INHが、トランジスタＴ′１、
Ｔ′２およびＴ′３を遮断すると、保護回路は作動しな
くなる。図示した実施例では、禁止トランジスタがＰチ
ャンネル型であるのに対し、シミュレーショントランジ
スタはＮチャンネル型である。
て、トランジスタT1はトランジスタＴ′１と直列にな
り、トランジスタT2はトランジスタＴ′２と直列にな
り、トランジスタT3はトランジスタＴ′３と直列になる
ような好ましい形態に構成されている。トランジスタ
Ｔ′１、Ｔ′２およびＴ′３は禁止トランジスタであ
り、これらすべてが、保護信号が効果的に機能すべき瞬
間を制御することのできる同一の禁止信号INHにより制
御されている。禁止信号INHが、トランジスタＴ′１、
Ｔ′２およびＴ′３を遮断すると、保護回路は作動しな
くなる。図示した実施例では、禁止トランジスタがＰチ
ャンネル型であるのに対し、シミュレーショントランジ
スタはＮチャンネル型である。
シミュレーショントランジスタの寸法は、それらの消
費（電流Ｉ）が、保護しようとする回路（図示していな
い）のメモリセルが読み出される（読出し時の情報の機
密を保護したい場合）ときの、あるいは書き込まれる
（書込み時の情報の機密を保護したい場合）ときのメモ
リセルの消費と同一であるような寸法であるのが望まし
い。
費（電流Ｉ）が、保護しようとする回路（図示していな
い）のメモリセルが読み出される（読出し時の情報の機
密を保護したい場合）ときの、あるいは書き込まれる
（書込み時の情報の機密を保護したい場合）ときのメモ
リセルの消費と同一であるような寸法であるのが望まし
い。
機密情報の読出しに対してROMを保護したい場合で、
トランジスタが存在するかしないかどうかにより、記憶
ビットの値“1"または“0"を定めるトランジスタにより
メモリセルが形成されているとき、シミュレーショント
ランジスタの構成および寸法はメモリセルを形成するト
ランジスタの構成および寸法と同一であるのが望まし
い。
トランジスタが存在するかしないかどうかにより、記憶
ビットの値“1"または“0"を定めるトランジスタにより
メモリセルが形成されているとき、シミュレーショント
ランジスタの構成および寸法はメモリセルを形成するト
ランジスタの構成および寸法と同一であるのが望まし
い。
メモリセルがフローティングゲートトランジスタであ
るEPROMまたはEEPROM中の書込みを保護したい場合に
は、シミュレーショントランジスタT1、T2、T3は、制御
ゲートおよびフローティングゲートが短絡されたフロー
ティングゲートトランジスタであるのが望ましい。これ
らのトランジスタの寸法は、保護しようとするメモリセ
ルのトランジスタと同様であるのが望ましい。
るEPROMまたはEEPROM中の書込みを保護したい場合に
は、シミュレーショントランジスタT1、T2、T3は、制御
ゲートおよびフローティングゲートが短絡されたフロー
ティングゲートトランジスタであるのが望ましい。これ
らのトランジスタの寸法は、保護しようとするメモリセ
ルのトランジスタと同様であるのが望ましい。
セルの電流消費は、擬似乱数発生器GPAの出力S1、S
2、S3により制御され、擬似乱数発生器GPAは、これらの
出力S1、S2、S3にランダムに（実際は擬似乱数的に）
“0"または“1"のビットを与える。
2、S3により制御され、擬似乱数発生器GPAは、これらの
出力S1、S2、S3にランダムに（実際は擬似乱数的に）
“0"または“1"のビットを与える。
しかし、シミュレーショントランジスタT1、T2、T3の
制御は、共通クロックHLにより制御されるＤ型フリップ
フロップ、すなわち、BD1、BD2、BD3を介してなされ
る。共通クロックHLは保護したいメモリの読出しおよび
書込みシーケンスを制御するクロックと同期化されてい
るのが望ましい。
制御は、共通クロックHLにより制御されるＤ型フリップ
フロップ、すなわち、BD1、BD2、BD3を介してなされ
る。共通クロックHLは保護したいメモリの読出しおよび
書込みシーケンスを制御するクロックと同期化されてい
るのが望ましい。
このようにして、出力S1、S2、S3で発生する擬似乱数
ビットは、このクロック信号HLの立ち上がりエッジでの
み、すなわち、保護しようとするメモリセルの読出しま
たは書込みのための電流が消費される瞬間に、トランジ
スタに送られる。
ビットは、このクロック信号HLの立ち上がりエッジでの
み、すなわち、保護しようとするメモリセルの読出しま
たは書込みのための電流が消費される瞬間に、トランジ
スタに送られる。
第２図は、擬似乱数発生器GPAの可能な構成の一例を
示す。
示す。
この擬似乱数発生器は、Ｎ個のカスケード接続された
Ｄ型フリップフロップ（各Ｄ型フリップフロップの出力
は次のＤ型フリップフロップのＤ入力に接続される）に
より形成され、これらフリップフロップはすべて周波数
Ｆの同一クロック信号により制御される。そして、それ
らＤ型フリップフロップは、それぞれP1およびP2で示し
た２つの排他的ORゲートを介して２つのループを形成し
ている。詳述するならば、第１フリップフロップの入力
は、排他的ORゲートP1の出力に接続され、排他的ORゲー
トP1は、その入力として、第２フリップフロップの出力
と、最後のフリップフロップ（Ｎ番目のフリップフロッ
プ）の出力とを受けるように接続されている。更に、Ｎ
−３番目のフリップフロップの入力は、Ｎ−４番目の出
力ではなく、排他的ORゲートP2の出力に接続され、その
排他的ORゲートP2は、その入力として、Ｎ−４番目のフ
リップフロップの出力と最後の（Ｎ番目の）フリップフ
ロップの出力とを受けるように接続されている。
Ｄ型フリップフロップ（各Ｄ型フリップフロップの出力
は次のＤ型フリップフロップのＤ入力に接続される）に
より形成され、これらフリップフロップはすべて周波数
Ｆの同一クロック信号により制御される。そして、それ
らＤ型フリップフロップは、それぞれP1およびP2で示し
た２つの排他的ORゲートを介して２つのループを形成し
ている。詳述するならば、第１フリップフロップの入力
は、排他的ORゲートP1の出力に接続され、排他的ORゲー
トP1は、その入力として、第２フリップフロップの出力
と、最後のフリップフロップ（Ｎ番目のフリップフロッ
プ）の出力とを受けるように接続されている。更に、Ｎ
−３番目のフリップフロップの入力は、Ｎ−４番目の出
力ではなく、排他的ORゲートP2の出力に接続され、その
排他的ORゲートP2は、その入力として、Ｎ−４番目のフ
リップフロップの出力と最後の（Ｎ番目の）フリップフ
ロップの出力とを受けるように接続されている。
擬似乱数発生器の出力は、Ｄ型フリップフロップの出
力から取り出される。図示した実施例では、出力S1、S
2、S3はそれぞれ第３、第４および第５番目のフリップ
フロップの出力である。
力から取り出される。図示した実施例では、出力S1、S
2、S3はそれぞれ第３、第４および第５番目のフリップ
フロップの出力である。
後述する理由により、擬似乱数ビットを与える他の２
つの出力SaおよびSbも備えられる。これらの出力は、Ｎ
−２番目とＮ−１番目のフリップフロップ、すなわちフ
リップフロップ列の最後より前の２つのフリップフロッ
プの出力である。
つの出力SaおよびSbも備えられる。これらの出力は、Ｎ
−２番目とＮ−１番目のフリップフロップ、すなわちフ
リップフロップ列の最後より前の２つのフリップフロッ
プの出力である。
第３図は、擬似乱数発生器に周波数Ｆのクロック信号
を送る発振器OSCと組み合わせた擬似乱数GPAの発生器を
示す。
を送る発振器OSCと組み合わせた擬似乱数GPAの発生器を
示す。
発振器OSCは、周波数制御発振器である。周波数は、
５ビットの入力信号により制御される。これら５つのビ
ットは、擬似乱数発生器GPA自体によりその出力S1、S
2、S3、Sa、Sbを介して与えられた擬似乱数を表してい
る。
５ビットの入力信号により制御される。これら５つのビ
ットは、擬似乱数発生器GPA自体によりその出力S1、S
2、S3、Sa、Sbを介して与えられた擬似乱数を表してい
る。
従って、発振器の周波数は擬似乱数的に変化して、ビ
ットS1、S2、S3の乱数特徴が高められる。
ットS1、S2、S3の乱数特徴が高められる。
第４図は、可変周波数発振器OSCの構成方法の一例を
示す。
示す。
図示の発振器は、NORゲートを備え、このゲートの出
力は第１インバータI1の入力に接続される。第１インバ
ータI1の出力は、第２インバータI2の入力に接続され、
第２インバータI2の出力はNORゲートの入力に接続され
てループを構成している。NORゲートの他方の入力は、
禁止動作ができることが望ましい場合に、単純に発振器
を禁止する信号を受けるために使用される。
力は第１インバータI1の入力に接続される。第１インバ
ータI1の出力は、第２インバータI2の入力に接続され、
第２インバータI2の出力はNORゲートの入力に接続され
てループを構成している。NORゲートの他方の入力は、
禁止動作ができることが望ましい場合に、単純に発振器
を禁止する信号を受けるために使用される。
このカスケード接続された３つの反転機能素子をルー
プ状に接続することにより、発振が生じ、その周波数
は、NORゲートの出力とアース（Vss）との間と、第１イ
ンバータI1の出力とアースとの間とにそれぞれ挿入され
たコンデンサにより調整される。
プ状に接続することにより、発振が生じ、その周波数
は、NORゲートの出力とアース（Vss）との間と、第１イ
ンバータI1の出力とアースとの間とにそれぞれ挿入され
たコンデンサにより調整される。
NORゲートの出力とアースの間には、３つの並列接続
のコンデンサC1、C2およびCaが接続されているが、各コ
ンデンサは、各コンデンサと直列接続された各トランジ
スタによって、切り離すことができる。各トランジスタ
Q1、Q2、Qaは、擬似乱数発生器GPAの出力S1、S2、Saに
よりそれぞれ制御される。
のコンデンサC1、C2およびCaが接続されているが、各コ
ンデンサは、各コンデンサと直列接続された各トランジ
スタによって、切り離すことができる。各トランジスタ
Q1、Q2、Qaは、擬似乱数発生器GPAの出力S1、S2、Saに
よりそれぞれ制御される。
同様に、インバータI1とアースVssとの間に、２つの
並列接続のコンデンサC3およびCbが接続され、これらコ
ンデンサの各々は、これと直列の各トランジスタQ3、Qb
によって切り離すことができる。それぞれトランジスタ
Q3およびQbは、擬似乱数発生器GPAの各出力S3、Sbによ
りそれぞれ制御される。
並列接続のコンデンサC3およびCbが接続され、これらコ
ンデンサの各々は、これと直列の各トランジスタQ3、Qb
によって切り離すことができる。それぞれトランジスタ
Q3およびQbは、擬似乱数発生器GPAの各出力S3、Sbによ
りそれぞれ制御される。
ビットS1、S2、S3、Sa、Sbの状態によって、周波数Ｆ
は、可能な32個の周波数の内の１つの周波数をとる。従
って、特に出力S1、S2、S3に存在する擬似乱数ビットの
シーケンスは、ランダムに変化する周波数で生成され
る。これは、出力S1、S2、S3で生成されるビットの乱数
特徴、従って、本発明に従う保護回路の電流消費の乱数
特徴を高める。このようにして、本発明により、機密情
報の読出しまたは書込みの動作時に集積回路の端子で消
費される電流を読み取ってこの情報を検出する不正行為
に対して、非常に高度の保護機能を達成することができ
る。
は、可能な32個の周波数の内の１つの周波数をとる。従
って、特に出力S1、S2、S3に存在する擬似乱数ビットの
シーケンスは、ランダムに変化する周波数で生成され
る。これは、出力S1、S2、S3で生成されるビットの乱数
特徴、従って、本発明に従う保護回路の電流消費の乱数
特徴を高める。このようにして、本発明により、機密情
報の読出しまたは書込みの動作時に集積回路の端子で消
費される電流を読み取ってこの情報を検出する不正行為
に対して、非常に高度の保護機能を達成することができ
る。
第１図は、本発明に従う保護回路のブロック図であり、
第２図は、本発明に従う保護回路に使用できる擬似乱数
発生器の一例を示し、第３図は、擬似乱数発生器が、該
擬似乱数発生器の出力により周波数制御される発振器に
よりどのようにして制御されるかを示すブロック図であ
り、第４図は、第３図の発振器の詳細を示す図である。 （主な参照番号） T1、T2、T3……トランジスタ、 Ｔ′１、Ｔ′２、Ｔ′３……禁止トランジスタ、 Vcc、Vss……給電端子、 GPA……擬似乱数発生器、 INH……禁止信号 HL……クロック信号、 OSC……発振器、
第２図は、本発明に従う保護回路に使用できる擬似乱数
発生器の一例を示し、第３図は、擬似乱数発生器が、該
擬似乱数発生器の出力により周波数制御される発振器に
よりどのようにして制御されるかを示すブロック図であ
り、第４図は、第３図の発振器の詳細を示す図である。 （主な参照番号） T1、T2、T3……トランジスタ、 Ｔ′１、Ｔ′２、Ｔ′３……禁止トランジスタ、 Vcc、Vss……給電端子、 GPA……擬似乱数発生器、 INH……禁止信号 HL……クロック信号、 OSC……発振器、
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭64−35679（ＪＰ，Ａ) 特開 昭63−192146（ＪＰ，Ａ) 特開 昭63−106852（ＪＰ，Ａ) 特開 昭56−38651（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 12/14 G06K 19/073
Claims (9)
- 【請求項１】集積回路形式のメモリの機密データ保護の
ための回路であって、制御信号に応じて異なる２つの電
流消費状態をとり、個別に制御される複数個のシミュレ
ーションセルと、それらシミュレーションセルが擬似乱
数的に上記異なる２つの電流消費状態の一方の状態また
は他方の状態をとるように上記シミュレーションセルを
制御する擬似乱数発生器とを同一集積回路上に備え、集
積回路の総電流消費の読取りによる機密情報の測定を困
難にしたことを特徴とする保護回路。 - 【請求項２】上記シミュレーションセルが、上記２つの
電流消費状態において、メモリセルとほぼ同じ電流を消
費し、上記２つの電流消費状態の内の第１の状態が、
“0"の論理状態にあるメモリセルの電流消費に対応し、
上記２つの電流消費状態の内の第２の状態が、“1"の論
理状態にあるメモリセルの電流消費に対応することを特
徴とする請求項１記載の保護回路。 - 【請求項３】上記シミュレーションセルが、メモリセル
を形成するトランジスタと同じトランジスタであること
を特徴とする、記憶された情報の読出しに対してメモリ
を保護するための請求項１または２に記載の保護回路。 - 【請求項４】上記シミュレーションセルの各々がフロー
ティングゲートトランジスタで形成され、該トランジス
タのフローティングゲートおよび制御ゲートは短絡され
ていることを特徴とする、機密情報の書込み時にEPROM
またはEEPROMを保護するための請求項１または２に記載
の保護回路。 - 【請求項５】上記擬似乱数発生器が、カスケード接続さ
れたフリップフロップから形成され、該フリップフロッ
プのいくつかの出力が排他的ORゲートを介して入力に戻
されてループを構成していることを特徴とする請求項１
または２に記載の保護回路。 - 【請求項６】上記擬似乱数発生器が、クロック周波数に
より制御され、該周波数の変化は擬似乱数的であること
を特徴とする請求項１または２のいずれか一項に記載の
保護回路。 - 【請求項７】いくつかの周波数制御入力をもつ制御周波
数発振器を備え、これらの入力が、上記擬似乱数発生器
の出力に接続されることを特徴とする請求項６記載の保
護回路。 - 【請求項８】上記シミュレーションセルの各々が、Ｄ型
フリップフロップの出力により制御され、該Ｄ型フリッ
プフロップの各々が、第１の入力として共通信号を受
け、第２の入力として上記擬似乱数発生器の各出力を受
けることを特徴とする請求項１または２に記載の保護回
路。 - 【請求項９】上記シミュレーションセルの各々がトラン
ジスタを含み、このトランジスタは、保護しようとする
メモリを構成する集積回路の給電端子VccとVssの間に、
動作禁止トランジスタと直列接続されていることを特徴
とする請求項１または２に記載の保護回路。
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|---|---|---|---|
| FR8814707 | 1988-11-10 | ||
| FR8814707A FR2638869B1 (fr) | 1988-11-10 | 1988-11-10 | Dispositif de securite contre la detection non autorisee de donnees protegees |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02199561A JPH02199561A (ja) | 1990-08-07 |
| JP2813663B2 true JP2813663B2 (ja) | 1998-10-22 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1293759A Expired - Lifetime JP2813663B2 (ja) | 1988-11-10 | 1989-11-10 | 許可を得ていない保護データ検出に対する安全装置 |
Country Status (6)
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|---|---|
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| EP (1) | EP0368727B1 (ja) |
| JP (1) | JP2813663B2 (ja) |
| KR (1) | KR900008390A (ja) |
| DE (1) | DE68900160D1 (ja) |
| FR (1) | FR2638869B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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