JPH02199561A - 許可を得ていない保護データ検出に対する安全装置 - Google Patents

許可を得ていない保護データ検出に対する安全装置

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JPH02199561A
JPH02199561A JP1293759A JP29375989A JPH02199561A JP H02199561 A JPH02199561 A JP H02199561A JP 1293759 A JP1293759 A JP 1293759A JP 29375989 A JP29375989 A JP 29375989A JP H02199561 A JPH02199561 A JP H02199561A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、集積回路に収納された機密情報の安全に関す
る。
従来の技術 いくつかの集積回路利用装置、より具体的には「チップ
カード」またはｒＩＣカード」として知られるカードに
含まれる回路では、許可を得ていない人間が回路のメモ
リ中に記憶された機密情報にアクセスするのを防止する
必要がある。
この機密情報は、例えば読出し専用メモリ（ＲＯＭ）ま
たは電気的にプログラム可能な不揮発性の読出し専用メ
モリ　（ＥＰＲＯＭまたはＥＥＰＲＯＭ）中に記憶され
ている。
勿論、この情報を実際にアクセス不可能にするためには
、メモリ中に記憶されたデータは集積回路の入出力端子
に与えられるべきではない。そのため実際には、機密度
が特に高いとき、機密情報は、メモリと同じ集積回路中
に含まれるマイクロプロセッサにより処理される。従っ
て、情報は、集積回路内でマイクロプロセッサとメモリ
との間を循環するが、集積回路へのアクセス用外部端子
には到達しない。この防止法は情報の読出しに関するも
のである。情報はマイクロプロセッサにより読出され、
利用されるが、マイクロプロセッサは情報を外部に伝送
することはない。この防止法はまた、電気的にプログラ
ム可能なメモリの場合、メモリ中の情報の書込みにも関
量る。すなわち、マイクロプロセッサは、それ自体が決
定した情報部分を書込むが、その決定モードはユーザに
は知らされず、書込まれた情報部分はいかなる時点でも
外部端子に現れない。
発明が解決しようとする課題 しかし、迂遠な方法であるが、少なくとも部分的にメモ
リの内容にアクセスすることが可能であることは知られ
ている。この方法は、メモリの読出し動作、または書込
み動作の間、集積回路の消費電流を測定することである
。
事実、“０″ビツトの読出し動作で消費する電流量は、
“１”ビットの読出し動作で消費する電流量と同じでは
ない。同じことが書込み動作にも言える。メモリが８ビ
ツトのワード単位で読み出されるあるいは書き込まれる
とき、８つの０”ビットの読出しくまたは書込み）と、
８つの“１”ビットの読出しくまたは書込み）との差は
、１ビツトの読出しくまたは書込み）での差より大きい
。
例えば、対象とするビットのアドレスにトランジスタが
存在するかしないかにより符号化された読出し専用メモ
リの場合には、１つのメモリビットの読出しは″１″ビ
ットでは２００マイクロアンペアを消費するが、“０″
ビツトでは電流を消費しない。ＥＰＲＯＭまたはＥＥＰ
ＲＯＭについても、読出しおよび書込みの両方で同様の
ことが言える。その結果、メモリの読出しまたは書込み
の間に消費される電流を測定することにより、このメモ
リの機密内容を一部もしくは全部解読することが可能に
なる。不正を行おうとするユーザは、給電端子（必然的
に集積回路の外からアクセス可能である）間で消費され
た電流を測定することができる。
機密情報の読出しの不正行為の例として、集積回路の読
出し専用メモリに記憶された機密プログラム、あるいは
、電気的にプログラム可能な回路のメモリに記憶され機
密である可能化コードの読出しが挙げられる。
機密情報の読出しではなく、書込みに関する不正の例と
しては、次のようなものがある。いくつかの保護されて
いる回路で、ユーザは、その回路を使用したいとき必ず
キーボードを通して可能化コードを入力しなければなら
ないという対策が施されている。あらゆる可能なコード
を系統的に入力しての不正を防止するために、間違った
コードが入力されたら必ずメモリにエラービットを記憶
するという方法がある。エラーが３つ続くと、３つのエ
ラービットが回路動作を中止させる。しかし、ここでも
、電流の消費量を検出し、これによってエラービットが
記憶されたことを検出することができる。このような知
識は、エラービットの記憶を即座に中断するために使用
され、間違ったコードが連続して入力されたとき、ユー
ザに知られることなく３つのエラービットが記憶されて
行われる保護を無効にする。ことができる。
本発明は、主に、機密情報の読出し、また場合によって
は書込みにおいて以上のような不正行為の可能性を防ぐ
ことを目的とする。
課題を解決するための手段 本発明は、集積回路形式のメモリの機密データ保護のた
めの回路であって、制御信号に応じて異なる２つの電流
消費状態をとり、個別に制御される複数個のシミュレー
ションセルと、それらシミュレーションセルが擬似乱数
的に上記具なる２つの電流消費状態の一方の状態または
他方の状態をとるように上記シミュレーションセルを制
御する擬似乱数発生器とを同−集積回路上に備え、集積
回路の総電流消費の読取りによる機密情報の測定を困難
にしたことを特徴とする保護回路を提供する。
上記構成により、回路の外部端子から読み取ることがで
きる電流消費は、メモリセルの実際消費と、保護回路の
セルの擬似乱数的消費とを重ねたものとなる。
シミュレーションセルは、上記具なる２つの電流消費状
態において、メモリセルの電流消費とほぼ等しい電流を
消費するように構成することが望ましい。第１の状態は
、メモリの“０”ビットでの消費に、第２の状態は、“
１″ビツトでの消費に対応する。従って、検出はさらに
難しくなる。
記憶された情報の読出しに対してメモリを保護するべき
か、あるいはメモリに書込まれる情報の検出１ζ関して
保護するべきかに応じて、シミュレーションセルの設計
が異なるのは明らかである。
というのは、電流消費値は読出しおよび書込みで同一で
はないからである。
読出しに対する保護装置の場合には、シミュレーション
セルは、メモリセルを形成するトランジスタと同一のト
ランジスタから構成する。書込み中の情報検出に対する
保護装置の場合には、シミュレーションセルはフローテ
ィングゲートトランジスタにより形成する。このフロー
ティングゲートトランジスタのフローティングゲートお
よび制御ゲートは短絡される。
擬似乱数発生器は、カスケード接続されたフリップ・フ
ロップ列により標準的な方法で構成することができる。
いくつかのフリップフロップの出力は、排他的ＯＲゲー
トを介して他のフリップフロップの入力に接続されてル
ープを構成する。
乱数の特徴は、これらのフリップフロップを制御するク
ロック周波数をランダムに変化させることによりさらに
高めることもできる。
本発明のその他の特徴および利点は、添付の図面を参照
にして行う以下の詳細な説明により明らかにされるであ
ろう。
実施例 第１図に示した本発明に従う保護回路は、保護しようと
する回路と同じ集積回路基板上に構成され、同じＶｃｃ
　（高レベル）とＶｓｓ　（低レベル）給電端子により
給電される。本発明に従う保護回路は、いくつかのシミ
ュレーションセル（ここでは３つのセル）を具備してお
り、これらのシミュレーションセル（よ、それぞれＤ型
フリップフロップを介して、すなわち、第１セルはＤ型
フリップフロップＢＤＩを介して、第２セルはＤ型フリ
ップフロップＢＤ２を介して、第３セルはＤ型フリップ
フロップＢＤ３を介して、擬似乱数発生器ＧＰＡの３つ
の出力５ｔＳＳ２、Ｓ３により制御されている。
各シミュレーションセルは、これを制御するフリップフ
ロップの出力論理レベルに応じて、第１電流または第２
電流のいずれかを消費するように構成されている。図示
した実施例では、シミュレーションセルの主な構成要素
は、各セルごとにトランジスタＴ１、Ｔ２、Ｔ３の各々
である。シミュレーショントランジスタは、回路の給電
端子ＶｃｃとＶｓｓＯ間に接続され、これを制御するフ
リップフロップの出力レベルに応じて電流■を消費しま
たはゼロ電流消費すなわち電流を消費しない。
しかし、図面かられかるように、ＶＣＣとＶｓｓの間に
おいて、トランジスタＴ１はトランジスタＴ’１と直列
になり、トランジスタＴ２はトランジスタＴ’２と直列
になり、トランジスタＴ３はトランジスタＴ″３と直列
になるような好ましい形態に構成されている。トランジ
スタＴ”１、Ｔ’２およびＴ’３は禁止トランジスタで
あり、これらすべてが、保護信号が効果的に機能すべき
瞬間を制御することのできる同一の禁止信号ＩＮＨによ
り制御されている。禁止信号ＩＮＨが、トランジスタＴ
’Ｌ　Ｔ’２およびＴ’３を遮断すると、保護回路は作
動しなくなる。図示した実施例では、禁止トランジスタ
がＰチャンネル型であるのに対し、シミニレ−ジョント
ランジスタはＮチャンネル型である。
シミュレーショントランジスタの寸法は、それらの消費
（電流Ｉ）が、保護しようとする回路（図示していない
）のメモ・リセルが読み出される（読出し時の情報の機
密を保護したい場合）ときの、あるいは書き込まれる（
書込み時の情報の機密を保護したい場合）ときのメモリ
セルの消費と同一であるような寸法であるのが望ましい
。
機密情報の読出しに対してＲＯＭを保護したい場合で、
トランジスタが存在するかしないかどうかにより、記憶
ビットの値“１″または＋１０１１を定めるトランジス
タによりメモ□リセルが形成されているとき、シミニレ
−ジョントランジスタの構成および寸法はメモリセルを
形成するトランジスタの構成および寸法と同一であるの
が望ましい。
メモリセルがフローティングゲートトランジスタである
ＥＰＲＯＭまたはＥＥＰＲＯＭ中の書込みを保護したい
場合には、シミュレーショントランジスタＴｌ、Ｔ２、
Ｔ３は、制御ゲートおよびフローティングゲートが短絡
されたフローティングゲートトランジスタであるのが望
ましい。これらのトランジスタの寸法は、保護しようと
するメモリセルのトランジスタと同様であるのが望まし
い。
セルの電流消費は、擬似乱数発生器ＧＰＡの出力Ｓ１、
Ｓ２、Ｓ３により制御され、擬似乱数発生器ＧＰＡは、
これらの出力Ｓ１、Ｓ２、Ｓ３にランダムに（実際は擬
似乱数的に）“０”または″１パのビットを与える。
しかし、シミュレーショントランジスタＴ１、Ｔ２、Ｔ
３の制御は、共通りロックＨＬにより制御されるＤ型フ
リップフロップ、すなわち、ＢＤｌ、ＢＤ２、ＢＤ３を
介してなされる。共通りロックＨＬは保護したいメモリ
の読出しおよび書込みシーケンスを制御するクロックと
同期化されているのが望ましい。
このようにして、出力Ｓ１、Ｓ２、Ｓ３で発生する擬似
乱数ビットは、このクロック信号ＨＬの立ち上がりエツ
ジでのみ、すなわち、保護しようとするメモリセルの読
出しまたは書込みのための電流が消費される瞬間に、ト
ランジスタに送られる。
第２図は、擬似乱数発生器ＧＰＡの可能な構成の一例を
示す。
こめ擬似乱数発生器は、Ｎ個のカスケード接続されたＤ
型フリップフロップ（各り型フリップフロップの出力は
次のＤ型フリップフロップのＤ入力に接続される）によ
り形成され、これらフリップフロップはすべて周波数Ｆ
の同一クロック信号により制御される。そして、それら
Ｄ型フリップフロップは、それぞれＰｌおよびＰ２で示
した２つの排他的○Ｒゲートを介して２つのループを形
成している。詳述するならば、第１フリツプフロツプの
入力は、排他的ＯＲゲートＰ１の出力に接続され、排他
的ＯＲゲートＰ１は、その入力として、第２フリツプフ
ロツプの出力と、最後のフリップフロップ（Ｎ番目のフ
リップフロップ）の出力とを受けるように接続されてい
る。更に、Ｎ３番目のフリップフロップの人力は、Ｎ−
４番目の出力ではなく、排他的ＯＲゲートＰ２の出力に
接続され、その排他的○Ｒゲー）Ｐ２は、その人力とし
て、Ｎ−１番目のフリップフロップの出力と最後の（Ｎ
番目の）フリップフロップの出力とを受けるように接続
されている。
擬似乱数発生器の出力は、Ｄ型フリップフロップの出力
から取り出される。図示した実施例では、出力Ｓ１、Ｓ
２、Ｓａはそれぞれ第３、第４および第５番目のフリッ
プフロップの出力である。
後述する理由により、擬似乱数ビットを与える他の２つ
の出力Ｓａおよびｓｂも備えられる。これらの出力は、
Ｎ＝２番目とＮ−１番目のフリップフロップ、すなわち
フリップフロップ列′の最後より前の２つのフリップフ
ロップの出力である。
第３図は、擬似乱数発生器に周波数Ｆのクロック信号を
送る発振器Ｏ８Ｃと組み合わせた擬似乱数ＧＰＡの発生
器を示す。
発振器Ｏ３Ｃは、周波数制御発振器である。周波数は、
５ビツトの入力信号により制御される。
これら５つのビットは、擬似乱数発生器ＧＰＡ自体によ
りその出力Ｓ１、Ｓ２、Ｓａ、Ｓａ、Ｓｂを介して与え
られた擬似乱数を表している。
従って、発振器の周波数は擬似乱数的に変化して、ピッ
）Ｓｌ、Ｓ２、Ｓａの乱数特徴が高められる。
第４図は、可変周波数発振器Ｏ８Ｃの構成方法の一例を
示す。
図示の発振器は、ＮＯＲゲートを備え、このゲートの出
力は第１インバータ１１の入力に接続される。第１イン
バータ１１の出力は、第２インバータエ２の人力に接続
され、第２インバータＩ２の出力はＮＯＲゲートの入力
に接続されてループを構成している。ＮＯＲゲートの他
方の入力は、禁止動作ができることが望ましい場合に、
単純に発振器を禁止する信号を受けるために使用される
。
このカスケード接続された３つの反転機能素子をループ
状に接続することにより、発振が生じ、その周波数は、
ＮＯＲゲートの出力とアース（Ｖｓｓ）との間と、第１
インバータ１１の出力とアースとの間とにそれぞれ挿入
されたコンデンサにより調整される。
ＮＯＲゲートの出力とアースの間には、３つの並列接続
のコンデンサＣ１、Ｃ２およびＣａが接続されているが
、各コンデンサは、各コンデンサと直列接続された各ト
ランジスタによって、切り離すことができる。各トラン
ジスタＱ１、Ｑ２、Ｑａは、擬似乱数発生器ＧＰＡの出
力Ｓ１、Ｓ２、Ｓａによりそれぞれ制御される。
同様に、インバータ１１とアースＶｓｓとの間に、２つ
の並列接続のコンデンサＣ３およびｃｂが接続され、こ
れらコンデンサの各々は、これと直列の各トランジスタ
Ｑ３、Ｑｂによって切り離すｑとができる。−それぞれ
トランジスタＱ３およびＱｂは、擬似乱数発生器ＧＰＡ
の各出力Ｓ３、ｓｂによりそれぞれ制御される。
ビットＳ１、Ｓ２、Ｓａ、５ａＳＳｂ（ＩＤ状態によっ
て、周波数Ｆは、可能な３２個の周波数の内の１つの周
波数をとる。従って、特に出力Ｓ１、Ｓ２、Ｓ３に存在
する擬似乱数ビットのシーケンスは、ランダムに変化す
る周波数で生成される。これは、出力Ｓ１、Ｓ２、Ｓ３
で生成されるビットの乱数特徴、従って、本発明に従う
保護回路の電流消費の乱数特徴を高める。このようにし
て、本発明により、機密情報の読出しまたは書込みの動
作時に集積回路の端子で消費される電流を読み取ってこ
の情報を検出する不正行為に対して、非常に高度の保護
機能を達成することができる。
Ｔ’ｌ、Ｔ Ｖｃ（ ＧＰＡ　・ ＩＮＨ・ ＨＬ　・　・ Ｏ２０・ ２、Ｔ”３・・禁止トランジスタ、 Ｖｓｓ・・給電端子、 ・擬似乱数発生器、 ・禁止信号 クロック信号、 ・発振器、
【図面の簡単な説明】
第１図は、本発明に従う保護回路のブロック図であり、
第２図は、本発明に従う保護回路に使用できる擬似乱数
発生器の一例を示し、第３図は、擬似乱数発生器が、該
擬似乱数発生器の出力により周波数制御される発振器に
よりどのようにして制御されるかを示すブロック図であ
り、第４図は、第３図の発振器の詳細を示す図である。 （主な参照番号） Ｔ１、Ｔ２、Ｔ３・・トランジスタ、 ？０

Claims (9)

    【特許請求の範囲】
  1. （１）集積回路形式のメモリの機密データ保護のための
    回路であって、制御信号に応じて異なる２つの電流消費
    状態をとり、個別に制御される複数個のシミュレーショ
    ンセルと、それらシミュレーションセルが擬似乱数的に
    上記異なる２つの電流消費状態の一方の状態または他方
    の状態をとるように上記シミュレーションセルを制御す
    る擬似乱数発生器とを同一集積回路上に備え、集積回路
    の総電流消費の読取りによる機密情報の測定を困難にし
    たことを特徴とする保護回路。
  2. （２）上記シミュレーションセルが、上記２つの電流消
    費状態において、メモリセルとほぼ同じ電流を消費し、
    上記２つの電流消費状態の内の第１の状態が、“０”の
    論理状態にあるメモリセルの電流消費に対応し、上記２
    つの電流消費状態の内の第２の状態が、“１”の論理状
    態にあるメモリセルの電流消費に対応することを特徴と
    する請求項１記載の保護回路。
  3. （３）上記シミュレーションセルが、メモリセルを形成
    するトランジスタと同じトランジスタであることを特徴
    とする、記憶された情報の読出しに対してメモリを保護
    するための請求項１または２に記載の保護回路。
  4. （４）上記シミュレーションセルの各々がフローティン
    グゲートトランジスタで形成され、該トランジスタのフ
    ローティングゲートおよび制御ゲートは短絡されている
    ことを特徴とする、機密情報の書込み時にＥＰＲＯＭま
    たはＥＥＰＲＯＭを保護するための請求項１または２に
    記載の保護回路。
  5. （５）上記擬似乱数発生器が、カスケード接続されたフ
    リップフロップから形成され、該フリップフロップのい
    くつかの出力が排他的ＯＲゲートを介して入力に戻され
    てループを構成していることを特徴とする請求項１また
    は２に記載の保護回路。
  6. （６）上記擬似乱数発生器が、クロック周波数により制
    御され、該周波数の変化は擬似乱数的であることを特徴
    とする請求項１または２のいずれか一項に記載の保護回
    路。
  7. （７）いくつかの周波数制御入力をもつ制御周波数発振
    器を備え、これらの入力が、上記擬似乱数発生器の出力
    に接続されることを特徴とする請求項６記載の保護回路
    。
  8. （８）上記シミュレーションセルの各々が、Ｄ型フリッ
    プフロップの出力により制御され、該Ｄ型フリップフロ
    ップの各々が、第１の入力として共通信号を受け、第２
    の入力として上記擬似乱数発生器の各出力を受けること
    を特徴とする請求項１または２に記載の保護回路。
  9. （９）上記シミュレーションセルの各々がトランジスタ
    を含み、このトランジスタは、保護しようとするメモリ
    を構成する集積回路の給電端子Ｖ＿Ｃ＿ＣとＶ＿Ｓ＿Ｓ
    の間に、動作禁止トランジスタと直列接続されているこ
    とを特徴とする請求項１または２に記載の保護回路。
JP1293759A 1988-11-10 1989-11-10 許可を得ていない保護データ検出に対する安全装置 Expired - Lifetime JP2813663B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR8814707 1988-11-10
FR8814707A FR2638869B1 (fr) 1988-11-10 1988-11-10 Dispositif de securite contre la detection non autorisee de donnees protegees

Publications (2)

Publication Number Publication Date
JPH02199561A true JPH02199561A (ja) 1990-08-07
JP2813663B2 JP2813663B2 (ja) 1998-10-22

Family

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Family Applications (1)

Application Number Title Priority Date Filing Date
JP1293759A Expired - Lifetime JP2813663B2 (ja) 1988-11-10 1989-11-10 許可を得ていない保護データ検出に対する安全装置

Country Status (6)

Country Link
US (1) US4932053A (ja)
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