JP2003296680A - データ処理装置 - Google Patents
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- G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
- G06F21/71—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information
- G06F21/77—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information in smart cards
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- G06F21/71—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information
- G06F21/75—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information by inhibiting the analysis of circuitry or operation
- G06F21/755—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information by inhibiting the analysis of circuitry or operation with measures against power attack
Abstract
(57)【要約】
【課題】 ハッカー対策のためのクロック監視回路を備
えたＩＣカード用マイクロコンピュータにおいて、ハッ
カーによるクロック監視回路の無力化を防止することで
きる技術を提供する。 【解決手段】 クロック監視回路を備えたＩＣカード用
マイクロコンピュータにおいて、クロック監視回路（２
０７）に、クロックの立ち上がりと立ち下がりつまり１
サイクルに２回検出を行なうような機能を持たせるよう
にした。
えたＩＣカード用マイクロコンピュータにおいて、ハッ
カーによるクロック監視回路の無力化を防止することで
きる技術を提供する。 【解決手段】 クロック監視回路を備えたＩＣカード用
マイクロコンピュータにおいて、クロック監視回路（２
０７）に、クロックの立ち上がりと立ち下がりつまり１
サイクルに２回検出を行なうような機能を持たせるよう
にした。
Description
【０００１】
【発明の属する技術分野】本発明は、マイクロコンピュ
ータやマイクロプロセッサのような半導体集積回路、さ
らには、ハッカーによる不正なアタックからチップの機
密を保護するのに適用して有効な技術に関し、例えばＩ
Ｃカードに内蔵されるデータ処理装置としてのマイクロ
コンピュータやマイクロプロセッサに利用して好適な技
術に関する。
ータやマイクロプロセッサのような半導体集積回路、さ
らには、ハッカーによる不正なアタックからチップの機
密を保護するのに適用して有効な技術に関し、例えばＩ
Ｃカードに内蔵されるデータ処理装置としてのマイクロ
コンピュータやマイクロプロセッサに利用して好適な技
術に関する。
【０００２】
【従来の技術】近年、磁気カードに代わる情報記憶媒体
として、中央処理装置（ＣＰＵ）を内蔵するデータ処理
装置としてのマイクロプロセッサやマイクロプロセッサ
等の半導体集積回路（ＩＣ）を内蔵したＩＣカードが注
目を集めている。ＩＣカードは磁気カードに比べてセキ
ュリティが高いため、例えば、キャッシュカードやクレ
ジットカードなどに有効な媒体であるといわれている。
しかしながら、ＩＣカードはそのセキュリティの高さか
ら非常に機密性の高いデータを取り扱う用途に向けられ
るため、ハッカーのような悪意を持った第３者が偽造カ
ードを作成する目的等を持ってカードを分解、解析して
機密を盗用する対象となるおそれがある。
として、中央処理装置（ＣＰＵ）を内蔵するデータ処理
装置としてのマイクロプロセッサやマイクロプロセッサ
等の半導体集積回路（ＩＣ）を内蔵したＩＣカードが注
目を集めている。ＩＣカードは磁気カードに比べてセキ
ュリティが高いため、例えば、キャッシュカードやクレ
ジットカードなどに有効な媒体であるといわれている。
しかしながら、ＩＣカードはそのセキュリティの高さか
ら非常に機密性の高いデータを取り扱う用途に向けられ
るため、ハッカーのような悪意を持った第３者が偽造カ
ードを作成する目的等を持ってカードを分解、解析して
機密を盗用する対象となるおそれがある。
【０００３】ハッカーによるマイクロコンピュータへの
不正なアタックの手法としてクロック周波数を高めてマ
イクロコンピュータを誤動作させる手法があるといわれ
ている。従来、このようなハッカーによる不正なアタッ
クからＩＣカード用マイクロコンピュータの機密を保護
するため、ＩＣカード用マイクロコンピュータ内部にク
ロック周波数を監視する回路を設けて、ある周波数以上
のクロックが入力された場合にはリセット信号を発生さ
せて、ＩＣカード用マイクロコンピュータが動作しない
ようにする技術が知られている。なお、クロック周波数
が規格内か否かを検出する周波数検出回路に関しては、
特開平１０−２８８６３５がある。
不正なアタックの手法としてクロック周波数を高めてマ
イクロコンピュータを誤動作させる手法があるといわれ
ている。従来、このようなハッカーによる不正なアタッ
クからＩＣカード用マイクロコンピュータの機密を保護
するため、ＩＣカード用マイクロコンピュータ内部にク
ロック周波数を監視する回路を設けて、ある周波数以上
のクロックが入力された場合にはリセット信号を発生さ
せて、ＩＣカード用マイクロコンピュータが動作しない
ようにする技術が知られている。なお、クロック周波数
が規格内か否かを検出する周波数検出回路に関しては、
特開平１０−２８８６３５がある。
【０００４】
【発明が解決しようとする課題】しかしながら、上記の
ようなハッカー対策技術にあっては、例えばハッカーが
クロック監視回路の入力ノードに所定以上の電圧を印加
することで容易にクロック監視回路を無力化させること
ができるということがわかった。しかも、クロック周波
数を監視するクロック監視回路を構成する場合、容量素
子と抵抗素子とからなる時定数回路でクロックのパルス
幅に応じた電圧を生成して周期を検出する方式が回路的
には簡単であるが、時定数回路を構成する容量素子は比
較的大きなサイズになるためハッカーによって発見され
易いと不具合がある。
ようなハッカー対策技術にあっては、例えばハッカーが
クロック監視回路の入力ノードに所定以上の電圧を印加
することで容易にクロック監視回路を無力化させること
ができるということがわかった。しかも、クロック周波
数を監視するクロック監視回路を構成する場合、容量素
子と抵抗素子とからなる時定数回路でクロックのパルス
幅に応じた電圧を生成して周期を検出する方式が回路的
には簡単であるが、時定数回路を構成する容量素子は比
較的大きなサイズになるためハッカーによって発見され
易いと不具合がある。
【０００５】また、ハッカーによる不正なアタックから
ＩＣカード用マイクロコンピュータの機密を保護する技
術として、ＩＣカード用マイクロコンピュータの形成さ
れた半導体チップ上に網の目状の防護シールドを、また
半導体チップ表面には前記防護シールドに接続された電
圧検出回路を設け、上記防護シールドに所定の電圧を印
加しておいて防護シールドが切断されると電圧検出回路
の入力電圧が遮断されることにより電圧検出回路が防護
シールドの切断を検出できるようにした技術もある。し
かるに、かかるハッカー対策技術にあっても、例えばハ
ッカーが防護シールドに接続された電圧検出回路の入力
ノードに所定以上の電圧を印加しながら防護シールドを
除去したりすることで容易に監視機能を無力化させるこ
とができるという弱点がある。
ＩＣカード用マイクロコンピュータの機密を保護する技
術として、ＩＣカード用マイクロコンピュータの形成さ
れた半導体チップ上に網の目状の防護シールドを、また
半導体チップ表面には前記防護シールドに接続された電
圧検出回路を設け、上記防護シールドに所定の電圧を印
加しておいて防護シールドが切断されると電圧検出回路
の入力電圧が遮断されることにより電圧検出回路が防護
シールドの切断を検出できるようにした技術もある。し
かるに、かかるハッカー対策技術にあっても、例えばハ
ッカーが防護シールドに接続された電圧検出回路の入力
ノードに所定以上の電圧を印加しながら防護シールドを
除去したりすることで容易に監視機能を無力化させるこ
とができるという弱点がある。
【０００６】本発明の目的は、 ハッカー対策のための
クロック監視回路を備えたＩＣカード用マイクロコンピ
ュータにおいて、ハッカーによるクロック監視回路の無
力化を防止することができる技術を提供することにあ
る。本発明の他の目的は、 ハッカーによる不正なアタ
ックからチップの機密を保護する防壁が極めて高いＩＣ
カード用マイクロコンピュータを提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述及び添附図面から明らかにな
るであろう。
クロック監視回路を備えたＩＣカード用マイクロコンピ
ュータにおいて、ハッカーによるクロック監視回路の無
力化を防止することができる技術を提供することにあ
る。本発明の他の目的は、 ハッカーによる不正なアタ
ックからチップの機密を保護する防壁が極めて高いＩＣ
カード用マイクロコンピュータを提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述及び添附図面から明らかにな
るであろう。
【０００７】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、本願の第１の発明は、クロック
監視回路を備えたＩＣカード用マイクロコンピュータに
おいて、クロック信号のパルス幅に応じた電圧を生成す
るパルス幅検出回路と、該パルス幅検出回路により生成
された電圧を所定のしきい値レベルで弁別する弁別回路
を有するクロック監視回路に、クロックの立ち上がりと
立ち下がり、つまり、１サイクルに２回弁別回路の出力
の判定を行なうような機能を持たせるようにしたもので
ある。これにより、ハッカーがクロック監視回路の入力
ノードに所定周波数以上の信号を印加したり、あるい
は、入力ノードの電圧を固定したとしても、クロック監
視回路がこれを検出して、例えば、リセット信号を発生
させてＩＣカード用マイクロコンピュータの動作を停止
させることができる。それによって、クロック監視回路
を無力化させるような不正な行為を防止することができ
る。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、本願の第１の発明は、クロック
監視回路を備えたＩＣカード用マイクロコンピュータに
おいて、クロック信号のパルス幅に応じた電圧を生成す
るパルス幅検出回路と、該パルス幅検出回路により生成
された電圧を所定のしきい値レベルで弁別する弁別回路
を有するクロック監視回路に、クロックの立ち上がりと
立ち下がり、つまり、１サイクルに２回弁別回路の出力
の判定を行なうような機能を持たせるようにしたもので
ある。これにより、ハッカーがクロック監視回路の入力
ノードに所定周波数以上の信号を印加したり、あるい
は、入力ノードの電圧を固定したとしても、クロック監
視回路がこれを検出して、例えば、リセット信号を発生
させてＩＣカード用マイクロコンピュータの動作を停止
させることができる。それによって、クロック監視回路
を無力化させるような不正な行為を防止することができ
る。
【０００８】本願の第２の発明は、防護シールドを複数
のシールド配線で構成し、かつ各シールド配線の一端に
は異なる周波数の交流信号を印加し、シールド配線の他
端には周波数検波回路などからなる切断検出回路を接続
するようにしたものである。これにより、ハッカーが防
護シールドを切断すると切断検出回路がこれを検出して
リセット信号を発生させてチップの動作を停止させるこ
とができ、防護シールドの無力化させるような不正な行
為を防止することができる。少ない信号の数でシールド
領域の面積を大きくするには、上記シールド配線を蛇行
させて配設するのが良く、一筆書きで且つ迷路状にすれ
ば一層望ましい結果が得られる。
のシールド配線で構成し、かつ各シールド配線の一端に
は異なる周波数の交流信号を印加し、シールド配線の他
端には周波数検波回路などからなる切断検出回路を接続
するようにしたものである。これにより、ハッカーが防
護シールドを切断すると切断検出回路がこれを検出して
リセット信号を発生させてチップの動作を停止させるこ
とができ、防護シールドの無力化させるような不正な行
為を防止することができる。少ない信号の数でシールド
領域の面積を大きくするには、上記シールド配線を蛇行
させて配設するのが良く、一筆書きで且つ迷路状にすれ
ば一層望ましい結果が得られる。
【０００９】
【発明の実施の形態】以下、本発明の実施の形態につい
て詳細に説明する。 ＜実施形態１＞図１は、本発明を適用して好適なＩＣカ
ード用マイクロコンピュータの構成例を示す。図１にお
いて、２０１はチップ全体を制御するプログラム制御方
式のＣＰＵ（中央演算処理ユニット）、２０２はＣＰＵ
が実行すべきプログラムやプログラムの実行に必要な固
定データが格納されたＲＯＭ（リード・オンリ・メモ
リ）、２０３はＣＰＵ２０１の作業領域や一時記憶領域
を提供するＲＡＭ（ランダム・アクセス・メモリ）、２
０４は電気的に消去及び書き込み可能な不揮発性メモリ
としてのＥＥＰＲＯＭ(electrically erasable and pro
grammable read only memory)、２０５はチップ内部の
システムとカード外部の装置との間の信号の送受信を行
なう入出力ポートとしての外部インタフェース部、２０
６はチップ外部から供給されるクロック信号ＣＬＫを波
形整形したり分周したりして、ＣＰＵ２０１およびＥＥ
ＰＲＯＭ２０４などの動作に必要なシステムクロックφ
ｓを生成するクロック生成回路、２０７は本発明のポイ
ントの１つであるクロック監視回路である。尚、このク
ロック監視回路は、ＣＰＵ２０１の動作が正規動作か、
ハッカーなどのアタックによる異常動作か否かを検出す
るための制御回路と見なすことができる。これらの回路
は、単結晶シリコン基板のような１つの半導体チップ上
に形成され、ＣＰＵ２０１、ＲＯＭ２０２、ＲＡＭ２０
３、ＥＥＰＲＯＭ２０４および入出力ポート２０５はア
ドレスバス２０８およびデータバス２０９を介して互い
に接続され、外部とのデータの送受信が可能にされる。
て詳細に説明する。 ＜実施形態１＞図１は、本発明を適用して好適なＩＣカ
ード用マイクロコンピュータの構成例を示す。図１にお
いて、２０１はチップ全体を制御するプログラム制御方
式のＣＰＵ（中央演算処理ユニット）、２０２はＣＰＵ
が実行すべきプログラムやプログラムの実行に必要な固
定データが格納されたＲＯＭ（リード・オンリ・メモ
リ）、２０３はＣＰＵ２０１の作業領域や一時記憶領域
を提供するＲＡＭ（ランダム・アクセス・メモリ）、２
０４は電気的に消去及び書き込み可能な不揮発性メモリ
としてのＥＥＰＲＯＭ(electrically erasable and pro
grammable read only memory)、２０５はチップ内部の
システムとカード外部の装置との間の信号の送受信を行
なう入出力ポートとしての外部インタフェース部、２０
６はチップ外部から供給されるクロック信号ＣＬＫを波
形整形したり分周したりして、ＣＰＵ２０１およびＥＥ
ＰＲＯＭ２０４などの動作に必要なシステムクロックφ
ｓを生成するクロック生成回路、２０７は本発明のポイ
ントの１つであるクロック監視回路である。尚、このク
ロック監視回路は、ＣＰＵ２０１の動作が正規動作か、
ハッカーなどのアタックによる異常動作か否かを検出す
るための制御回路と見なすことができる。これらの回路
は、単結晶シリコン基板のような１つの半導体チップ上
に形成され、ＣＰＵ２０１、ＲＯＭ２０２、ＲＡＭ２０
３、ＥＥＰＲＯＭ２０４および入出力ポート２０５はア
ドレスバス２０８およびデータバス２０９を介して互い
に接続され、外部とのデータの送受信が可能にされる。
【００１０】また、図１において、２１１〜２１６は外
部端子で、電源電圧Ｖｃｃ，Ｖｓｓの供給を受ける電源
端子２１１，２１２と、チップ外部から供給されるクロ
ック信号φｓを受けるクロック端子２１３と、システム
を初期状態にするリセット信号／ＲＥＳを受けるリセッ
ト端子２１４と、上記入出力ポート２０５と接続されシ
リアル入出力を行なうデータ入出力端子２１５，２１６
とがある。本実施例では、特に制限されるものでない
が、チップ外部から供給されるリセット信号／ＲＥＳ
は、クロック監視回路２０７により生成されたリセット
信号ＲＳＴとの論理和がとられてリセット信号ＲＥＳＥ
ＴとしてＣＰＵ２０１その他必要な回路に供給される。
また、クロック監視回路２０７は外部から供給されるリ
セット信号／ＲＥＳによりクリアされるように構成され
ている。
部端子で、電源電圧Ｖｃｃ，Ｖｓｓの供給を受ける電源
端子２１１，２１２と、チップ外部から供給されるクロ
ック信号φｓを受けるクロック端子２１３と、システム
を初期状態にするリセット信号／ＲＥＳを受けるリセッ
ト端子２１４と、上記入出力ポート２０５と接続されシ
リアル入出力を行なうデータ入出力端子２１５，２１６
とがある。本実施例では、特に制限されるものでない
が、チップ外部から供給されるリセット信号／ＲＥＳ
は、クロック監視回路２０７により生成されたリセット
信号ＲＳＴとの論理和がとられてリセット信号ＲＥＳＥ
ＴとしてＣＰＵ２０１その他必要な回路に供給される。
また、クロック監視回路２０７は外部から供給されるリ
セット信号／ＲＥＳによりクリアされるように構成され
ている。
【００１１】図２には上記カード用マイクロコンピュー
タを内蔵したＩＣカードの外観を示す。図２において、
３００はプラスチックなどで成形されるカード本体、３
１０はこのカード本体３００の表面に設けられた外部端
子としての電極部であり、この電極部に図２に示されて
いる外部端子２１１〜２１６が電気的に接続されてい
る。また、図１に示されているカード用マイクロコンピ
ュータチップは、図２においては電極部３１０の下側に
配置され、プラスチックなどからなるパッケージに収納
されもしくはプリント配線基板上に搭載され全体が樹脂
等によりモールドされて構成される。なお、本発明に係
るＩＣカードは、図２に示すような接触型に限られず、
非接触型のＩＣカードであっても良く、その場合は、外
部端子としての電極部３１０が外観上現われないもので
あっても良い。また、本発明が適用されるマイクロコン
ピュータは上記のようなＩＣカード用マイクロコンピュ
ータに限定されるのものでない。
タを内蔵したＩＣカードの外観を示す。図２において、
３００はプラスチックなどで成形されるカード本体、３
１０はこのカード本体３００の表面に設けられた外部端
子としての電極部であり、この電極部に図２に示されて
いる外部端子２１１〜２１６が電気的に接続されてい
る。また、図１に示されているカード用マイクロコンピ
ュータチップは、図２においては電極部３１０の下側に
配置され、プラスチックなどからなるパッケージに収納
されもしくはプリント配線基板上に搭載され全体が樹脂
等によりモールドされて構成される。なお、本発明に係
るＩＣカードは、図２に示すような接触型に限られず、
非接触型のＩＣカードであっても良く、その場合は、外
部端子としての電極部３１０が外観上現われないもので
あっても良い。また、本発明が適用されるマイクロコン
ピュータは上記のようなＩＣカード用マイクロコンピュ
ータに限定されるのものでない。
【００１２】図３は、本発明に係るクロック監視回路２
０７の一実施例を示す。この実施例のクロック監視回路
が監視するクロック信号は、カード用マイクロコンピュ
ータではＣＰＵ（中央処理ユニット）にその動作クロッ
クＣＬＫとして供給されるような信号である。この実施
例のクロック監視回路は、クロックＣＬＫの周波数が予
め設定されたある周波数以上になるとＣＰＵに対するリ
セット信号ＲＳＴを発生する機能と、クロック監視回路
の入力端子もしくは内部ノードがハイレベルまたはロウ
レベルに固定された場合にそれを検出する機能を有す
る。以下、その具体的な構成と動作を詳しく説明する。
図３に示されているクロック監視回路は、ハイ期間監視
回路２７１とロウ期間監視回路２７２とこれらの監視回
路の出力を合成してリセット信号ＲＳＴを発生する出力
合成回路２７３とから構成されている。
０７の一実施例を示す。この実施例のクロック監視回路
が監視するクロック信号は、カード用マイクロコンピュ
ータではＣＰＵ（中央処理ユニット）にその動作クロッ
クＣＬＫとして供給されるような信号である。この実施
例のクロック監視回路は、クロックＣＬＫの周波数が予
め設定されたある周波数以上になるとＣＰＵに対するリ
セット信号ＲＳＴを発生する機能と、クロック監視回路
の入力端子もしくは内部ノードがハイレベルまたはロウ
レベルに固定された場合にそれを検出する機能を有す
る。以下、その具体的な構成と動作を詳しく説明する。
図３に示されているクロック監視回路は、ハイ期間監視
回路２７１とロウ期間監視回路２７２とこれらの監視回
路の出力を合成してリセット信号ＲＳＴを発生する出力
合成回路２７３とから構成されている。
【００１３】ハイ期間監視回路２７１は、Ｐ−ＭＯＳ側
に抵抗Ｒ１が直列に接続され逆相クロック／ＣＬＫを入
力とするＣＭＯＳインバータＩＮＶ１１と、該インバー
タの出力ノードＮ１１と接地点との間に接続された容量
Ｃ１と、ノードＮ１１の電位Ｖｎ１１を弁別するインバ
ータＩＮＶ１２と、その反転出力を正相クロック／ＣＬ
Ｋに同期してラッチする第１のＤ型フリップフロップＦ
Ｆ１１と、該ＦＦ１１の出力を逆相のクロックＣＬＫに
同期してラッチする第２のＤ型フリップフロップＦＦ１
２と、インバータＩＮＶ１２の出力と同相の信号を逆相
クロックＣＬＫに同期してラッチする第３のＤ型フリッ
プフロップＦＦ１３と、該ＦＦ１３の出力を正相クロッ
ク／ＣＬＫに同期してラッチする第２のＤ型フリップフ
ロップＦＦ１４と、ＦＦ１２の出力とＦＦ１４の出力を
入力とするＡＮＤゲートＧ１１０など備えている。上記
抵抗Ｒ１と容量Ｃ１とによってクロックのパルス幅に応
じた電圧を生成する時定数回路が構成される。
に抵抗Ｒ１が直列に接続され逆相クロック／ＣＬＫを入
力とするＣＭＯＳインバータＩＮＶ１１と、該インバー
タの出力ノードＮ１１と接地点との間に接続された容量
Ｃ１と、ノードＮ１１の電位Ｖｎ１１を弁別するインバ
ータＩＮＶ１２と、その反転出力を正相クロック／ＣＬ
Ｋに同期してラッチする第１のＤ型フリップフロップＦ
Ｆ１１と、該ＦＦ１１の出力を逆相のクロックＣＬＫに
同期してラッチする第２のＤ型フリップフロップＦＦ１
２と、インバータＩＮＶ１２の出力と同相の信号を逆相
クロックＣＬＫに同期してラッチする第３のＤ型フリッ
プフロップＦＦ１３と、該ＦＦ１３の出力を正相クロッ
ク／ＣＬＫに同期してラッチする第２のＤ型フリップフ
ロップＦＦ１４と、ＦＦ１２の出力とＦＦ１４の出力を
入力とするＡＮＤゲートＧ１１０など備えている。上記
抵抗Ｒ１と容量Ｃ１とによってクロックのパルス幅に応
じた電圧を生成する時定数回路が構成される。
【００１４】ロウ期間監視回路２７２は、ハイ期間監視
回路２７１と同様な構成を有している。ロウ期間監視回
路２７２とハイ期間監視回路２７１の違いは、単に入力
が逆相の関係にある点のみである。ロウ期間監視回路２
７２は、Ｐ−ＭＯＳ側に抵抗Ｒ２が直列に接続され正相
クロックＣＬＫを入力とするＣＭＯＳインバータＩＮＶ
２１と、該インバータの出力ノードＮ２１と接地点との
間に接続された容量Ｃ２と、ノードＮ２１の電位Ｖｎ２
１を弁別するインバータＩＮＶ２２と、その反転出力を
正相クロック／ＣＬＫに同期してラッチする第５のＤ型
フリップフロップＦＦ２１と、該ＦＦ２１の出力を逆相
のクロックＣＬＫに同期してラッチする第６のＤ型フリ
ップフロップＦＦ２２と、インバータＩＮＶ２２の出力
と同相の信号を逆相クロックＣＬＫに同期してラッチす
る第７のＤ型フリップフロップＦＦ２３と、該ＦＦ２３
の出力を正相クロック／ＣＬＫに同期してラッチする第
８のＤ型フリップフロップＦＦ２４と、ＦＦ２２の出力
とＦＦ２４の出力を入力とするＡＮＤゲートＧ２など備
えている。
回路２７１と同様な構成を有している。ロウ期間監視回
路２７２とハイ期間監視回路２７１の違いは、単に入力
が逆相の関係にある点のみである。ロウ期間監視回路２
７２は、Ｐ−ＭＯＳ側に抵抗Ｒ２が直列に接続され正相
クロックＣＬＫを入力とするＣＭＯＳインバータＩＮＶ
２１と、該インバータの出力ノードＮ２１と接地点との
間に接続された容量Ｃ２と、ノードＮ２１の電位Ｖｎ２
１を弁別するインバータＩＮＶ２２と、その反転出力を
正相クロック／ＣＬＫに同期してラッチする第５のＤ型
フリップフロップＦＦ２１と、該ＦＦ２１の出力を逆相
のクロックＣＬＫに同期してラッチする第６のＤ型フリ
ップフロップＦＦ２２と、インバータＩＮＶ２２の出力
と同相の信号を逆相クロックＣＬＫに同期してラッチす
る第７のＤ型フリップフロップＦＦ２３と、該ＦＦ２３
の出力を正相クロック／ＣＬＫに同期してラッチする第
８のＤ型フリップフロップＦＦ２４と、ＦＦ２２の出力
とＦＦ２４の出力を入力とするＡＮＤゲートＧ２など備
えている。
【００１５】出力合成回路２７３は、ハイ期間監視回路
２７１の出力とロウ期間監視回路２７２の出力を入力と
するＮＡＮＤゲートＧ３と、該ゲートＧ３の出力と外部
端子から入力されるリセット信号ＲＥＳを入力とするＲ
ＳフリップフロップＦＦ３と、ＦＦ３の出力／Ｑを反転
して出力するインバータＩＮＶ３とから構成されてい
る。出力合成回路２７３は、ハイ期間監視回路２７１の
出力とロウ期間監視回路２７２の出力のいずれか一方が
ロウレベルにされると出力ＲＳＴがロウレベルにされ、
外部端子から入力されるリセット信号ＲＥＳがハイレベ
ルに変化されると、フリップフロップＦＦ３がリセット
されて出力ＲＳＴがロウレベルにクリアされる。
２７１の出力とロウ期間監視回路２７２の出力を入力と
するＮＡＮＤゲートＧ３と、該ゲートＧ３の出力と外部
端子から入力されるリセット信号ＲＥＳを入力とするＲ
ＳフリップフロップＦＦ３と、ＦＦ３の出力／Ｑを反転
して出力するインバータＩＮＶ３とから構成されてい
る。出力合成回路２７３は、ハイ期間監視回路２７１の
出力とロウ期間監視回路２７２の出力のいずれか一方が
ロウレベルにされると出力ＲＳＴがロウレベルにされ、
外部端子から入力されるリセット信号ＲＥＳがハイレベ
ルに変化されると、フリップフロップＦＦ３がリセット
されて出力ＲＳＴがロウレベルにクリアされる。
【００１６】次に、上記クロック監視回路の動作を、図
４〜図６のタイミングチャートを用いて説明する。な
お、図４はクロックＣＬＫが正常である場合のタイミン
グを、また図５は所定の周波数よりも高い周波数のクロ
ックＣＬＫが入力された場合のタイミングを、さらに図
６はクロック監視回路の入力がハイレベル（Ｖｃｃ）に
固定された場合のタイミングをそれぞれ示している。ク
ロックＣＬＫがロウレベルの期間Ｔ１においては、イン
バータＩＮＶ１１の出力すなわちノードＮ１１の電位Ｖ
ｎ１１は接地電位に固定されるため、フリップフロップ
ＦＦ１１の入力すなわちノードＮ１２の電位Ｖｎ１２も
接地電位にされる。このとき、フリップフロップＦＦ１
１はクロックＣＬＫがハイからロウに変化するタイミン
グｔ１でラッチしたレベル（この場合ハイレベル）をＴ
１の間ホールドする。次に、クロックＣＬＫがハイレベ
ルに立ち上がる（符号ｔ２）と、インバータＩＮＶ１１
のＰ−ＭＯＳがオンして抵抗Ｒ１を介して容量Ｃ１が充
電されることによりノードｎ１１の電位Ｖｎ１１に徐々
に高くなる。
４〜図６のタイミングチャートを用いて説明する。な
お、図４はクロックＣＬＫが正常である場合のタイミン
グを、また図５は所定の周波数よりも高い周波数のクロ
ックＣＬＫが入力された場合のタイミングを、さらに図
６はクロック監視回路の入力がハイレベル（Ｖｃｃ）に
固定された場合のタイミングをそれぞれ示している。ク
ロックＣＬＫがロウレベルの期間Ｔ１においては、イン
バータＩＮＶ１１の出力すなわちノードＮ１１の電位Ｖ
ｎ１１は接地電位に固定されるため、フリップフロップ
ＦＦ１１の入力すなわちノードＮ１２の電位Ｖｎ１２も
接地電位にされる。このとき、フリップフロップＦＦ１
１はクロックＣＬＫがハイからロウに変化するタイミン
グｔ１でラッチしたレベル（この場合ハイレベル）をＴ
１の間ホールドする。次に、クロックＣＬＫがハイレベ
ルに立ち上がる（符号ｔ２）と、インバータＩＮＶ１１
のＰ−ＭＯＳがオンして抵抗Ｒ１を介して容量Ｃ１が充
電されることによりノードｎ１１の電位Ｖｎ１１に徐々
に高くなる。
【００１７】そして、ノードｎ１１の電位Ｖｎ１１がイ
ンバータＩＮＶ１２のしきい値Ｖｔｈを越えるとインバ
ータＩＮＶ１２の出力が反転して、ノードｎ１２の電位
Ｖｎ１２がハイレベルに変化する（符号ｔ４）。このと
きフリップフロップＦ１１はスルー状態にあるため、フ
リップフロップＦＦ１１の出力もハイレベルに変化す
る。その後、クロックＣＬＫがロウレベルに立ち下がる
タイミングｔ３でフリップフロップＦＦ１１がノードＶ
ｎ１２の電位Ｖｎ１２をラッチして次のクロックのハイ
レベル期間Ｔ２中そのレベルを保持する。そのため、フ
リップフロップＦＦ１２の出力は１クロックサイクルの
間ずっとハイレベルのままとされる。なお、クロックＣ
ＬＫがロウレベルに立ち下がるとインバータＩＮＶ１１
のＮ−ＭＯＳがオンされるため、容量Ｃ１の電荷が引き
抜かれてノードｎ１１の電位Ｖｎ１１は直ちにロウレベ
ルに変化する。
ンバータＩＮＶ１２のしきい値Ｖｔｈを越えるとインバ
ータＩＮＶ１２の出力が反転して、ノードｎ１２の電位
Ｖｎ１２がハイレベルに変化する（符号ｔ４）。このと
きフリップフロップＦ１１はスルー状態にあるため、フ
リップフロップＦＦ１１の出力もハイレベルに変化す
る。その後、クロックＣＬＫがロウレベルに立ち下がる
タイミングｔ３でフリップフロップＦＦ１１がノードＶ
ｎ１２の電位Ｖｎ１２をラッチして次のクロックのハイ
レベル期間Ｔ２中そのレベルを保持する。そのため、フ
リップフロップＦＦ１２の出力は１クロックサイクルの
間ずっとハイレベルのままとされる。なお、クロックＣ
ＬＫがロウレベルに立ち下がるとインバータＩＮＶ１１
のＮ−ＭＯＳがオンされるため、容量Ｃ１の電荷が引き
抜かれてノードｎ１１の電位Ｖｎ１１は直ちにロウレベ
ルに変化する。
【００１８】ノードｎ１３の電位Ｖｎ１３は、ノードＮ
１２の電位Ｖｎ１２と逆に変化する。また、フリップフ
ロップＦＦ１３は、ＦＦ１１のクロックとはとは逆相の
クロックで動作されるため、クロックＣＬＫのロウレベ
ル期間Ｔ１はスルー状態となってノードＶｎ１２の電位
Ｖｎ１２（ハイレベル）をそのまま後段に伝え、クロッ
クＣＬＫのハイレベル期間Ｔ２はクロックＣＬＫがロウ
からハイに変化するタイミングｔ２でラッチしたレベル
（この場合ハイレベル）をホールドする。そのため、フ
リップフロップＦＦ１４の出力は１クロックサイクルの
間ずっとハイレベルのままとされる。その結果、ＡＮＤ
ゲートＧ１の出力も１クロックサイクルの間ずっとハイ
レベルのままとされる。
１２の電位Ｖｎ１２と逆に変化する。また、フリップフ
ロップＦＦ１３は、ＦＦ１１のクロックとはとは逆相の
クロックで動作されるため、クロックＣＬＫのロウレベ
ル期間Ｔ１はスルー状態となってノードＶｎ１２の電位
Ｖｎ１２（ハイレベル）をそのまま後段に伝え、クロッ
クＣＬＫのハイレベル期間Ｔ２はクロックＣＬＫがロウ
からハイに変化するタイミングｔ２でラッチしたレベル
（この場合ハイレベル）をホールドする。そのため、フ
リップフロップＦＦ１４の出力は１クロックサイクルの
間ずっとハイレベルのままとされる。その結果、ＡＮＤ
ゲートＧ１の出力も１クロックサイクルの間ずっとハイ
レベルのままとされる。
【００１９】一方、ロウ期間監視回路２７２の動作は、
ハイ期間監視回路２７１とクロックＣＬＫのロウレベル
期間Ｔ１とハイレベル期間Ｔ２の動作が逆になるだけで
基本的な動作はハイ期間監視回路２７１と同じである。
すなわち、クロックＣＬＫがロウレベルの期間Ｔ１にお
いては、インバータＩＮＶ２１のＰ−ＭＯＳがオンして
抵抗Ｒ２を介して容量Ｃ２が充電されることによりノー
ドｎ２１の電位Ｖｎ１２が徐々に高くなる。そして、ノ
ードｎ２１の電位Ｖｎ２１がインバータＩＮＶ２２のし
きい値を越えるとインバータＩＮＶ２２の出力が反転し
て、ノードｎ２２の電位Ｖｎ２２がハイレベルに変化す
る（符号ｔ５）。このときフリップフロップＦ２１はス
ルー状態にあるため、フリップフロップＦＦ２１の出力
もハイレベルに変化する。その後、クロックＣＬＫがハ
イレベルに立ち上がるタイミングｔ２でフリップフロッ
プＦＦ２１がノードＶｎ２２の電位Ｖｎ２２をラッチし
て次のクロックのハイレベル期間Ｔ２中そのレベルを保
持する。
ハイ期間監視回路２７１とクロックＣＬＫのロウレベル
期間Ｔ１とハイレベル期間Ｔ２の動作が逆になるだけで
基本的な動作はハイ期間監視回路２７１と同じである。
すなわち、クロックＣＬＫがロウレベルの期間Ｔ１にお
いては、インバータＩＮＶ２１のＰ−ＭＯＳがオンして
抵抗Ｒ２を介して容量Ｃ２が充電されることによりノー
ドｎ２１の電位Ｖｎ１２が徐々に高くなる。そして、ノ
ードｎ２１の電位Ｖｎ２１がインバータＩＮＶ２２のし
きい値を越えるとインバータＩＮＶ２２の出力が反転し
て、ノードｎ２２の電位Ｖｎ２２がハイレベルに変化す
る（符号ｔ５）。このときフリップフロップＦ２１はス
ルー状態にあるため、フリップフロップＦＦ２１の出力
もハイレベルに変化する。その後、クロックＣＬＫがハ
イレベルに立ち上がるタイミングｔ２でフリップフロッ
プＦＦ２１がノードＶｎ２２の電位Ｖｎ２２をラッチし
て次のクロックのハイレベル期間Ｔ２中そのレベルを保
持する。
【００２０】また、クロックＣＬＫがロウレベルからハ
イレベルに変化すると、インバータＩＮＶ２１のＮ−Ｍ
ＯＳがオンされるため、容量Ｃ２の電荷が引き抜かれて
ノードｎ２１の電位Ｖｎ２１は直ちにロウレベルに変化
され、インバータＩＮＶ２１の出力すなわちノードＮ２
１の電位Ｖｎ２１は接地電位に固定される。これによっ
て、フリップフロップＦＦ２１の入力すなわちノードＮ
１２の電位Ｖｎ２２も接地電位にされる。このとき、フ
リップフロップＦＦ２１はクロックＣＬＫがロウからハ
イに変化するタイミングｔ２でラッチしたレベル（この
場合ハイレベル）をＴ２の間ホールドする。そのため、
フリップフロップＦＦ２２の出力は１クロックサイクル
の間ずっとハイレベルのままとされる。
イレベルに変化すると、インバータＩＮＶ２１のＮ−Ｍ
ＯＳがオンされるため、容量Ｃ２の電荷が引き抜かれて
ノードｎ２１の電位Ｖｎ２１は直ちにロウレベルに変化
され、インバータＩＮＶ２１の出力すなわちノードＮ２
１の電位Ｖｎ２１は接地電位に固定される。これによっ
て、フリップフロップＦＦ２１の入力すなわちノードＮ
１２の電位Ｖｎ２２も接地電位にされる。このとき、フ
リップフロップＦＦ２１はクロックＣＬＫがロウからハ
イに変化するタイミングｔ２でラッチしたレベル（この
場合ハイレベル）をＴ２の間ホールドする。そのため、
フリップフロップＦＦ２２の出力は１クロックサイクル
の間ずっとハイレベルのままとされる。
【００２１】ノードｎ２３の電位Ｖｎ２３は、ノードＮ
２２の電位Ｖｎ２２と逆に変化する。また、フリップフ
ロップＦＦ２３は、ＦＦ２１のクロックとはとは逆相の
クロックで動作されるため、クロックＣＬＫのロウレベ
ル期間Ｔ１はクロックＣＬＫがハイからロウに変化する
タイミングｔ１でラッチしたレベル（この場合ハイレベ
ル）をホールドする。また、クロックＣＬＫのハイレベ
ル期間Ｔ２はフリップフロップＦ２３はスルー状態とな
ってノードＶｎ２３の電位Ｖｎ２３（ハイレベル）をそ
のまま後段に伝える。そのため、フリップフロップＦＦ
２４の出力は１クロックサイクルの間ずっとハイレベル
のままとされる。その結果、ＡＮＤゲートＧ２の出力も
１クロックサイクルの間ずっとハイレベルのままとされ
る。従って、出力合成回路２７３の出力ＲＳＴもロウレ
ベルにされることはなく、ずっとハイレベルのまま保持
される。
２２の電位Ｖｎ２２と逆に変化する。また、フリップフ
ロップＦＦ２３は、ＦＦ２１のクロックとはとは逆相の
クロックで動作されるため、クロックＣＬＫのロウレベ
ル期間Ｔ１はクロックＣＬＫがハイからロウに変化する
タイミングｔ１でラッチしたレベル（この場合ハイレベ
ル）をホールドする。また、クロックＣＬＫのハイレベ
ル期間Ｔ２はフリップフロップＦ２３はスルー状態とな
ってノードＶｎ２３の電位Ｖｎ２３（ハイレベル）をそ
のまま後段に伝える。そのため、フリップフロップＦＦ
２４の出力は１クロックサイクルの間ずっとハイレベル
のままとされる。その結果、ＡＮＤゲートＧ２の出力も
１クロックサイクルの間ずっとハイレベルのままとされ
る。従って、出力合成回路２７３の出力ＲＳＴもロウレ
ベルにされることはなく、ずっとハイレベルのまま保持
される。
【００２２】上記のように、ハイ期間監視回路２７１と
ロウ期間監視回路２７２とを設けることにより、クロッ
クＣＬＫのロウレベル期間Ｔ１とハイレベル期間Ｔ２の
いずれも所定の時間幅を満たしているか検出することが
できる。従って、本実施例のクロック監視回路によれ
ば、クロックＣＬＫのロウ期間Ｔ１とハイ期間Ｔ２いず
れかは所定の時間幅を満たしているが他方は所定の時間
幅を満たしていないようなデューティ比５０％でないク
ロックが入力された場合にも検出することができる。
ロウ期間監視回路２７２とを設けることにより、クロッ
クＣＬＫのロウレベル期間Ｔ１とハイレベル期間Ｔ２の
いずれも所定の時間幅を満たしているか検出することが
できる。従って、本実施例のクロック監視回路によれ
ば、クロックＣＬＫのロウ期間Ｔ１とハイ期間Ｔ２いず
れかは所定の時間幅を満たしているが他方は所定の時間
幅を満たしていないようなデューティ比５０％でないク
ロックが入力された場合にも検出することができる。
【００２３】次に、所定の周波数よりも高いクロックが
入力された場合の図３のクロック監視回路の動作を、図
５を用いて説明する。所定の周波数よりも高いクロック
ＣＬＫが入力されると、ハイ期間監視回路２７１におい
ては、クロックＣＬＫのハイレベル期間Ｔ２中において
容量Ｃ１が充電されてもノードｎ１１の電位Ｖｎ１１が
次段のインバータＩＮＶ１２のしきい値を越える前にク
ロックが変化して放電されてしまう。そのため、インバ
ータＩＮＶ１２の出力すなわちノードｎ１２の電位Ｖｎ
１２がハイレベルに変化されなくなる。従って、正常な
クロックの場合には図４のようにタイミングｔ４でハイ
レベルに変化されるフリップフロップＦＦ１１の出力
が、図５のようにロウレベルのままになる。そして、フ
リップフロップＦＦ１２の出力がハイレベルからロウレ
ベルに変化される。
入力された場合の図３のクロック監視回路の動作を、図
５を用いて説明する。所定の周波数よりも高いクロック
ＣＬＫが入力されると、ハイ期間監視回路２７１におい
ては、クロックＣＬＫのハイレベル期間Ｔ２中において
容量Ｃ１が充電されてもノードｎ１１の電位Ｖｎ１１が
次段のインバータＩＮＶ１２のしきい値を越える前にク
ロックが変化して放電されてしまう。そのため、インバ
ータＩＮＶ１２の出力すなわちノードｎ１２の電位Ｖｎ
１２がハイレベルに変化されなくなる。従って、正常な
クロックの場合には図４のようにタイミングｔ４でハイ
レベルに変化されるフリップフロップＦＦ１１の出力
が、図５のようにロウレベルのままになる。そして、フ
リップフロップＦＦ１２の出力がハイレベルからロウレ
ベルに変化される。
【００２４】また、所定の周波数よりも高いクロックＣ
ＬＫが入力されると、ノードＮ１３の電位Ｖ１３はハイ
レベルのままになる。そのため、フリップフロップＦＦ
１３，ＦＦ１４の出力はハイレベルのままにされる。そ
の結果、ＡＮＤゲートＧ１の出力はタイミングｔ３でロ
ウレベルに変化され、これによって出力合成回路２７３
の出力ＲＳＴがハイレベルに変化されてＣＰＵにリセッ
トがかかるようになる。一方、ロウ期間監視回路２７２
は、ハイ期間監視回路２７１とクロックＣＬＫのロウレ
ベル期間Ｔ１とハイレベル期間Ｔ２の動作が逆になるだ
けで基本的な動作はハイ期間監視回路２７１と同じであ
るため、半周期ずれてＡＮＤゲートＧ２の出力がロウレ
ベルに変化される。従って、ロウ期間監視回路２７２の
ＡＮＤゲートＧ２の出力のロウレベルへの変化の方が早
ければ、そのタイミングで出力合成回路２７３の出力Ｒ
ＳＴがハイレベルに変化されてＣＰＵにリセットがかか
るようになる。
ＬＫが入力されると、ノードＮ１３の電位Ｖ１３はハイ
レベルのままになる。そのため、フリップフロップＦＦ
１３，ＦＦ１４の出力はハイレベルのままにされる。そ
の結果、ＡＮＤゲートＧ１の出力はタイミングｔ３でロ
ウレベルに変化され、これによって出力合成回路２７３
の出力ＲＳＴがハイレベルに変化されてＣＰＵにリセッ
トがかかるようになる。一方、ロウ期間監視回路２７２
は、ハイ期間監視回路２７１とクロックＣＬＫのロウレ
ベル期間Ｔ１とハイレベル期間Ｔ２の動作が逆になるだ
けで基本的な動作はハイ期間監視回路２７１と同じであ
るため、半周期ずれてＡＮＤゲートＧ２の出力がロウレ
ベルに変化される。従って、ロウ期間監視回路２７２の
ＡＮＤゲートＧ２の出力のロウレベルへの変化の方が早
ければ、そのタイミングで出力合成回路２７３の出力Ｒ
ＳＴがハイレベルに変化されてＣＰＵにリセットがかか
るようになる。
【００２５】次に、クロック監視回路の入力端子もしく
は容量Ｃ１が接続されているノードｎ１１が、ハイレベ
ルに固定された場合の図３のクロック監視回路の動作
を、図６を用いて説明する。ノードｎ１１がハイレベル
に固定されると、ノードｎ１２の電位Ｖｎ１２およびフ
リップフロップＦＦ１１，ＦＦ１２の出力がそれぞれハ
イレベルに固定される。フリップフロップＦＦ１２の出
力は、図４を参照すると分かるように、正常動作時にお
いてもハイレベルに固定されるため、この信号だけでは
ハイ固定を検出することはできない。
は容量Ｃ１が接続されているノードｎ１１が、ハイレベ
ルに固定された場合の図３のクロック監視回路の動作
を、図６を用いて説明する。ノードｎ１１がハイレベル
に固定されると、ノードｎ１２の電位Ｖｎ１２およびフ
リップフロップＦＦ１１，ＦＦ１２の出力がそれぞれハ
イレベルに固定される。フリップフロップＦＦ１２の出
力は、図４を参照すると分かるように、正常動作時にお
いてもハイレベルに固定されるため、この信号だけでは
ハイ固定を検出することはできない。
【００２６】しかるに、この実施例のクロック監視回路
では、フリップフロップＦＦ１３，ＦＦ１４が設けられ
ており、ノードｎ１１がハイレベルに固定されると、ノ
ードｎ１３の電位Ｖｎ１３がロウレベルに固定されるた
め、図６のようにフリップフロップＦＦ１３の出力がタ
イミングｔ１でハイレベルからロウレベルに変化される
と、タイミングｔ２でラッチされてホールドされる。ま
た、フリップフロップＦＦ１４はタイミングｔ２で出力
がハイレベルからロウレベルに変化され、タイミングｔ
３でラッチされてホールド状態にされ、その後ロウレベ
ルに固定される。その結果、ＡＮＤゲートＧ１の出力も
タイミングｔ２でロウレベルに変化され、これによって
出力合成回路２７３の出力ＲＳＴがハイレベルに変化さ
れてＣＰＵにリセットがかかるようになる。
では、フリップフロップＦＦ１３，ＦＦ１４が設けられ
ており、ノードｎ１１がハイレベルに固定されると、ノ
ードｎ１３の電位Ｖｎ１３がロウレベルに固定されるた
め、図６のようにフリップフロップＦＦ１３の出力がタ
イミングｔ１でハイレベルからロウレベルに変化される
と、タイミングｔ２でラッチされてホールドされる。ま
た、フリップフロップＦＦ１４はタイミングｔ２で出力
がハイレベルからロウレベルに変化され、タイミングｔ
３でラッチされてホールド状態にされ、その後ロウレベ
ルに固定される。その結果、ＡＮＤゲートＧ１の出力も
タイミングｔ２でロウレベルに変化され、これによって
出力合成回路２７３の出力ＲＳＴがハイレベルに変化さ
れてＣＰＵにリセットがかかるようになる。
【００２７】上述のように本実施例のクロック監視回路
では、クロックＣＬＫの立上がりと立下がりの両方で容
量Ｃ１が接続されているノードｎ１１の状態を判定する
ため、フリップフロップＦＦ１１，ＦＦ１２のみでは検
出できなかった異常なハイ固定状態を検出することがで
きるようになる。一方、ノードｎ１１がロウレベルに固
定されると、ノードｎ１３がハイレベルに固定されるた
め、フリップフロップＦＦ１１，ＦＦ１２の出力とフリ
ップフロップＦＦ１３，ＦＦ１４の出力の関係が図６と
逆になり、フリップフロップＦＦ１１，ＦＦ１２の出力
がロウレベルに固定されるためＡＮＤゲートＧ１の出力
がロウレベルに変化され、これによって出力合成回路２
７３の出力ＲＳＴがハイレベルに変化されてＣＰＵにリ
セットがかかるようになる。
では、クロックＣＬＫの立上がりと立下がりの両方で容
量Ｃ１が接続されているノードｎ１１の状態を判定する
ため、フリップフロップＦＦ１１，ＦＦ１２のみでは検
出できなかった異常なハイ固定状態を検出することがで
きるようになる。一方、ノードｎ１１がロウレベルに固
定されると、ノードｎ１３がハイレベルに固定されるた
め、フリップフロップＦＦ１１，ＦＦ１２の出力とフリ
ップフロップＦＦ１３，ＦＦ１４の出力の関係が図６と
逆になり、フリップフロップＦＦ１１，ＦＦ１２の出力
がロウレベルに固定されるためＡＮＤゲートＧ１の出力
がロウレベルに変化され、これによって出力合成回路２
７３の出力ＲＳＴがハイレベルに変化されてＣＰＵにリ
セットがかかるようになる。
【００２８】＜実施形態２＞図７および図８は、本発明
に係るセキュリティ手段の実施例を示す。この実施例の
セキュリティ手段は、ハッカーの不正なアタックから保
護したいチップ上の回路が設けられている基板表面の上
方に形成された複数の信号線ＭＳＬ１，ＭＳＬ２，……
からなるメタルシールド領域４１０と、前記シールド用
の信号線ＭＳＬ１，ＭＳＬ２，……の一端（始端）に接
続され各信号線に異なる周波数もしくは振幅の交流信号
を載せる交流信号生成回路４２１，４２２，……と、前
記シールド用の信号線ＭＳＬ１，ＭＳＬ２，……の他端
（終端）に接続され各信号線に載っている交流信号の周
波数もしくは振幅を検出する検波回路からなる信号検出
回路４３１，４３２……とから構成されている。
に係るセキュリティ手段の実施例を示す。この実施例の
セキュリティ手段は、ハッカーの不正なアタックから保
護したいチップ上の回路が設けられている基板表面の上
方に形成された複数の信号線ＭＳＬ１，ＭＳＬ２，……
からなるメタルシールド領域４１０と、前記シールド用
の信号線ＭＳＬ１，ＭＳＬ２，……の一端（始端）に接
続され各信号線に異なる周波数もしくは振幅の交流信号
を載せる交流信号生成回路４２１，４２２，……と、前
記シールド用の信号線ＭＳＬ１，ＭＳＬ２，……の他端
（終端）に接続され各信号線に載っている交流信号の周
波数もしくは振幅を検出する検波回路からなる信号検出
回路４３１，４３２……とから構成されている。
【００２９】上記信号検出回路４３１，４３２……は、
入力信号を検波して所定の周波数もしくは振幅を有して
いないときはリセット信号ＲＳＴ１，ＲＳＴ２，……を
発生し、それらの論理和をとった信号がＣＰＵ２０１に
供給され、ＣＰＵ２０１をリセットさせるようにされ
る。従って、シールド用の信号線ＭＳＬ１，ＭＳＬ２，
……が切断されるとＣＰＵ２０１にリセットがかかるた
め、ハッカーがメタルシールド領域４１０の下にある回
路に作為を施そうと信号線ＭＳＬ１，ＭＳＬ２，……を
剥がすと、いずれかの信号線が切断されてチップが動作
しなくなるためチップの解析が行なえなくなる。また、
複数の信号線を設けて信号線ごとに異なる周波数もしく
は振幅の交流信号を載せることにより、ハッカーが信号
検出回路の入り口にプローブを立てて疑似信号を外部か
ら与えた状態で信号線ＭＳＬ１，ＭＳＬ２，……を剥が
すことで不正な解析を行なおうとするような行為をより
困難にすることができる。
入力信号を検波して所定の周波数もしくは振幅を有して
いないときはリセット信号ＲＳＴ１，ＲＳＴ２，……を
発生し、それらの論理和をとった信号がＣＰＵ２０１に
供給され、ＣＰＵ２０１をリセットさせるようにされ
る。従って、シールド用の信号線ＭＳＬ１，ＭＳＬ２，
……が切断されるとＣＰＵ２０１にリセットがかかるた
め、ハッカーがメタルシールド領域４１０の下にある回
路に作為を施そうと信号線ＭＳＬ１，ＭＳＬ２，……を
剥がすと、いずれかの信号線が切断されてチップが動作
しなくなるためチップの解析が行なえなくなる。また、
複数の信号線を設けて信号線ごとに異なる周波数もしく
は振幅の交流信号を載せることにより、ハッカーが信号
検出回路の入り口にプローブを立てて疑似信号を外部か
ら与えた状態で信号線ＭＳＬ１，ＭＳＬ２，……を剥が
すことで不正な解析を行なおうとするような行為をより
困難にすることができる。
【００３０】図７および図８のうち図７はメタルシール
ド領域４１０にシールド用の信号線ＭＳＬ１，ＭＳＬ
２，……を互いに平行に配置したもの、図８は信号線Ｍ
ＳＬ１，ＭＳＬ２，……を蛇行させるように配置したも
のである。図８のように蛇行させることにより、シール
ド信号の種類を増加させることなく、メタルシールド領
域４１０の面積を増加させることができる。図９の様に
信号線ＭＳＬ１，ＭＳＬ２，……を一筆書きの迷路状に
形成すると一層望ましい結果が得られる。上記ハッカー
の不正なアタックから保護したい回路としては、例えば
図１に示されているクロック監視回路２０７などがあ
る。その場合、上記メタルシールド領域４１０は、図１
に網掛けで示されているような位置に設けられる。メタ
ルシールド領域４１０でクロック監視回路２０７を被覆
しておけば、ハッカーがクロック監視回路２０７を構成
する容量素子を見つけてその電位を固定させるようなこ
とが困難になるので、クロック監視回路２０７を例えば
図３のフリップフロップＦＦ１３，ＦＦ１４やロウ期間
監視回路２７２を省略したような簡単な回路で構成して
もクロック監視回路２０７としての機能を発揮させるこ
とができる。
ド領域４１０にシールド用の信号線ＭＳＬ１，ＭＳＬ
２，……を互いに平行に配置したもの、図８は信号線Ｍ
ＳＬ１，ＭＳＬ２，……を蛇行させるように配置したも
のである。図８のように蛇行させることにより、シール
ド信号の種類を増加させることなく、メタルシールド領
域４１０の面積を増加させることができる。図９の様に
信号線ＭＳＬ１，ＭＳＬ２，……を一筆書きの迷路状に
形成すると一層望ましい結果が得られる。上記ハッカー
の不正なアタックから保護したい回路としては、例えば
図１に示されているクロック監視回路２０７などがあ
る。その場合、上記メタルシールド領域４１０は、図１
に網掛けで示されているような位置に設けられる。メタ
ルシールド領域４１０でクロック監視回路２０７を被覆
しておけば、ハッカーがクロック監視回路２０７を構成
する容量素子を見つけてその電位を固定させるようなこ
とが困難になるので、クロック監視回路２０７を例えば
図３のフリップフロップＦＦ１３，ＦＦ１４やロウ期間
監視回路２７２を省略したような簡単な回路で構成して
もクロック監視回路２０７としての機能を発揮させるこ
とができる。
【００３１】メタルシールドで保護する回路はクロック
監視回路２０７に限定されるものでなく、ＣＰＵ２０１
の一部やＲＯＭ２０２など機密を保持したい回路であれ
ばどのような回路であってもよい。また、メタルシール
ド領域４１０を設けると逆にその下には重要な回路があ
ることをハッカーに教えることになるので、チップの空
きスペースに交流信号生成回路４２１，４２２，……や
信号検出回路４３１，４３２……が接続されていないダ
ミーのメタルシールド領域を複数設けておくようにして
も良い。ダミーのメタルシールド領域の数が多ければ多
いほど、ハッカーがターゲットを見つけるのが困難にな
り、セキュリティを高めることができる。
監視回路２０７に限定されるものでなく、ＣＰＵ２０１
の一部やＲＯＭ２０２など機密を保持したい回路であれ
ばどのような回路であってもよい。また、メタルシール
ド領域４１０を設けると逆にその下には重要な回路があ
ることをハッカーに教えることになるので、チップの空
きスペースに交流信号生成回路４２１，４２２，……や
信号検出回路４３１，４３２……が接続されていないダ
ミーのメタルシールド領域を複数設けておくようにして
も良い。ダミーのメタルシールド領域の数が多ければ多
いほど、ハッカーがターゲットを見つけるのが困難にな
り、セキュリティを高めることができる。
【００３２】上記交流信号生成回路４２１，４２２，…
…によって生成される交流信号はサイン波信号でもパル
ス状のクロック信号でも良い。従って、交流信号生成回
路４２１，４２２，……は公知の発振回路を利用して構
成することができるので、具体的な回路例および動作の
説明は省略する。また、交流信号の周波数もしくは振幅
を検出する信号検出回路４３１，４３２，……も、特に
新しいものでなく、公知の検波回路を利用することがで
きるので具体的な回路例および動作の説明は省略する。
…によって生成される交流信号はサイン波信号でもパル
ス状のクロック信号でも良い。従って、交流信号生成回
路４２１，４２２，……は公知の発振回路を利用して構
成することができるので、具体的な回路例および動作の
説明は省略する。また、交流信号の周波数もしくは振幅
を検出する信号検出回路４３１，４３２，……も、特に
新しいものでなく、公知の検波回路を利用することがで
きるので具体的な回路例および動作の説明は省略する。
【００３３】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、前
記実施例のクロック監視回路では、ハイ期間監視回路２
７１とロウ期間監視回路２７２の２つを設けているが、
いずれか一方の監視回路のみとすることも可能である。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、前
記実施例のクロック監視回路では、ハイ期間監視回路２
７１とロウ期間監視回路２７２の２つを設けているが、
いずれか一方の監視回路のみとすることも可能である。
【００３４】また、前記実施例のクロック監視回路で
は、クロックのパルス幅を検出するための時定数回路を
構成する抵抗Ｒ１，Ｒ２をインバータＩＮＶ１１，ＩＮ
Ｖ２１のＰ−ＭＯＳのソース端子と電源電圧端子Ｖｃｃ
との間に接続しているが、Ｐ−ＭＯＳのドレイン端子と
出力ノードｎ１１，ｎ１２との間に接続してもよい。さ
らに、抵抗Ｒ１，Ｒ２をＮ−ＭＯＳのソースと接地点と
の間に設けて、先ずＰ−ＭＯＳで容量素子を急速に充電
してからＮ−ＭＯＳおよび抵抗素子を介してその充電電
荷を徐々に放電させることで電圧を徐々に下げてパルス
幅に応じた電圧を生成させるようにしても良い。このよ
うにした場合、例えば抵抗素子の抵抗値を比較的大きく
設定して、被監視クロックが所定の周波数以上の場合に
は充電電圧が次段のインバータ（弁別回路）のしきい値
以下にならないようにしておくことにより、図３のフリ
ップフロップ以降の回路をそのまま使用してクロック信
号の周波数が所定の周波数よりも低い場合を検出するこ
とができる。
は、クロックのパルス幅を検出するための時定数回路を
構成する抵抗Ｒ１，Ｒ２をインバータＩＮＶ１１，ＩＮ
Ｖ２１のＰ−ＭＯＳのソース端子と電源電圧端子Ｖｃｃ
との間に接続しているが、Ｐ−ＭＯＳのドレイン端子と
出力ノードｎ１１，ｎ１２との間に接続してもよい。さ
らに、抵抗Ｒ１，Ｒ２をＮ−ＭＯＳのソースと接地点と
の間に設けて、先ずＰ−ＭＯＳで容量素子を急速に充電
してからＮ−ＭＯＳおよび抵抗素子を介してその充電電
荷を徐々に放電させることで電圧を徐々に下げてパルス
幅に応じた電圧を生成させるようにしても良い。このよ
うにした場合、例えば抵抗素子の抵抗値を比較的大きく
設定して、被監視クロックが所定の周波数以上の場合に
は充電電圧が次段のインバータ（弁別回路）のしきい値
以下にならないようにしておくことにより、図３のフリ
ップフロップ以降の回路をそのまま使用してクロック信
号の周波数が所定の周波数よりも低い場合を検出するこ
とができる。
【００３５】さらに、前記実施例では、クロック信号の
周波数が所定の周波数よりも高いことを検出した場合に
ＣＰＵに対してリセット信号ＲＥＳＥＴを与えて動作さ
せないようにしているが、リセット信号を与える代わり
に、ＣＰＵに供給されるクロック信号を遮断してＣＰＵ
の動作を停止させるように構成することも可能である。
周波数が所定の周波数よりも高いことを検出した場合に
ＣＰＵに対してリセット信号ＲＥＳＥＴを与えて動作さ
せないようにしているが、リセット信号を与える代わり
に、ＣＰＵに供給されるクロック信号を遮断してＣＰＵ
の動作を停止させるように構成することも可能である。
【００３６】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記実施例では、本発明をＩＣカード用のマイクロコンピ
ュータに適用した場合について説明したが、本発明はそ
れに限定されるものでなく、他の用途のマイクロコンピ
ュータやマイクロコンピュータ以外のＬＳＩにも適用す
ることができる。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記実施例では、本発明をＩＣカード用のマイクロコンピ
ュータに適用した場合について説明したが、本発明はそ
れに限定されるものでなく、他の用途のマイクロコンピ
ュータやマイクロコンピュータ以外のＬＳＩにも適用す
ることができる。
【００３７】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。 すなわち、本発明によれば、ハッカ
ーがクロック監視回路の入力ノードに所定周波数以上の
信号を印加したり入力ノードの電圧を固定したとしても
クロック監視回路がこれを検出して例えばリセット信号
を発生させてチップの動作を停止させることができ、不
正なクロック監視回路の無力化を防止することができ
る。また、本発明によれば、半導体チップ上に設けられ
たセキュリティ用の防護シールドをハッカーが切断する
と、切断検出回路がこれを検出してリセット信号を発生
させてチップの動作を停止させることができ、防護シー
ルドの無力化を防止することができる。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。 すなわち、本発明によれば、ハッカ
ーがクロック監視回路の入力ノードに所定周波数以上の
信号を印加したり入力ノードの電圧を固定したとしても
クロック監視回路がこれを検出して例えばリセット信号
を発生させてチップの動作を停止させることができ、不
正なクロック監視回路の無力化を防止することができ
る。また、本発明によれば、半導体チップ上に設けられ
たセキュリティ用の防護シールドをハッカーが切断する
と、切断検出回路がこれを検出してリセット信号を発生
させてチップの動作を停止させることができ、防護シー
ルドの無力化を防止することができる。
【図１】本発明を適用して好適なＩＣカードに内蔵され
るマイクロコンピュータの概略構成を示すブロック構成
図である。
るマイクロコンピュータの概略構成を示すブロック構成
図である。
【図２】本発明のＩＣカードの外観を示す概略図であ
る。
る。
【図３】本発明に係るクロック監視回路の一実施例を示
す回路構成図である。
す回路構成図である。
【図４】図３のクロック監視回路の正常動作時の各種信
号のタイミングを示すタイミングチャートである。
号のタイミングを示すタイミングチャートである。
【図５】システムクロックとして周波数の高いクロック
が入力された場合における図３のクロック監視回路の各
種信号のタイミングを示すタイミングチャートである。
が入力された場合における図３のクロック監視回路の各
種信号のタイミングを示すタイミングチャートである。
【図６】クロック監視回路の入力端子もしくは内部ノー
ドの電位が固定された場合における図３のクロック監視
回路の各種信号のタイミングを示すタイミングチャート
である。
ドの電位が固定された場合における図３のクロック監視
回路の各種信号のタイミングを示すタイミングチャート
である。
【図７】本発明に係るセキュリティ手段の第１の実施例
を示す構成図である。
を示す構成図である。
【図８】本発明に係るセキュリティ手段の第２の実施例
を示す構成図である。
を示す構成図である。
【図９】本発明に係るセキュリティ手段の第３の実施例
を示す構成図である。
を示す構成図である。
２０１ ＣＰＵ（中央処理ユニット）
２０２ ＲＯＭ（リード・オンリ・メモリ）
２０３ ＲＡＭ（ランダム・アクセス・メモリ）
２０４ ＥＥＰＲＯＭ（不揮発性メモリ）
２０５ 入出力ポート
２０６ クロック生成回路
２０７ クロック監視回路
２０８ アドレスバス
２０９ データバス２０９
２１１〜２１６ 外部端子
２７１ ハイ期間監視回路
２７２ ロウ期間監視回路
２７３ 出力合成回路
４１０ メタルシールド領域
４２１，４２２ 交流信号生成回路
４３１，４３２ 信号検出回路
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ０６Ｋ 19/073 Ｇ０６Ｆ 1/00 ３５１
(72)発明者 守山 直克
東京都小平市上水本町５丁目22番１号 株
式会社日立超エル・エス・アイ・システム
ズ内
(72)発明者 篠原 茂
東京都小平市上水本町５丁目22番１号 株
式会社日立超エル・エス・アイ・システム
ズ内
Ｆターム(参考） 2C005 MA05 NA03 NA36 SA27
5B017 AA03 BB00 CA14
5B035 AA13 BB09 CA12 CA38
5B054 BB05 CC01 DD25
Claims (13)
- 【請求項１】 中央処理装置（ＣＰＵ）と、 メモリと、 外部装置との間のデータ送受信のためのインタフェース
部と、 前記CPU、前記メモリ及び前記インターフェイス部を接
続するバスと、 前記ＣＰＵの動作クロック信号の周期を監視し、前記ク
ロック信号の周期が所定の許容範囲から外れた場合に前
記ＣＰＵの動作を停止させるクロック監視回路とを備
え、 前記クロック監視回路は、 クロック信号のパルス幅に応じた電圧を生成するパルス
幅検出回路と、 該パルス幅検出回路により生成された電圧を所定のしき
い値レベルで弁別する弁別回路と、 該弁別回路の出力を前記クロック信号の立ち上がり及び
前記クロック信号立ち下がりのそれぞれに応答して検出
し、その検出結果に基づいて前記ＣＰＵの動作を停止さ
せる信号を生成する制御回路とを備えることを特徴とす
るデータ処理装置。 - 【請求項２】 前記制御回路から生成される前記信号
は、前記ＣＰＵの動作をリセットするためのリセット信
号であることを特徴とする請求項１に記載のデータ処理
装置。 - 【請求項３】 前記クロック監視回路は、前記弁別回路
の出力の論理を反転する論理反転回路を備え、 前記パルス幅検出回路は、前記弁別回路の出力をクロッ
ク信号の立ち上がりまたは立ち下がりでラッチする第１
フリップフロップ回路と、前記論理反転回路の出力をク
ロック信号の立ち下がりまたは立ち上がりでラッチする
第２フリップフロップ回路と、を備えることを特徴とす
る請求項２に記載のデータ処理装置。 - 【請求項４】 前記制御回路は、前記第１フリップフロ
ップ回路の出力をクロック信号の立ち下がりまたは立ち
上がりでラッチする第３フリップフロップ回路と、前記
第２フリップフロップ回路の出力をクロック信号の立ち
上がりまたは立ち下がりでラッチする第４フリップフロ
ップ回路とを備え、 該第３と第４のフリップフロップ回路の出力の論理積の
結果に基づいて前記リセット信号を生成することを特徴
とする請求項３に記載のデータ処理装置。 - 【請求項５】 さらに、前記クロック信号の逆相の信号
のパルス幅に応じた電圧を生成するパルス幅検出回路
と、 該パルス幅検出回路により生成された電圧を所定のしき
い値レベルで弁別する第２の弁別回路と、 該第２の弁別回路の出力を前記クロック信号の立ち上が
りと立ち下がりでそれぞれ検出する第２の制御回路と、
を備えることを特徴とする請求項１〜４のいずれかに記
載のデータ処理装置。 - 【請求項６】 前記制御回路の出力と前記第２の制御回
路の出力との論理積結果に基づいて前記リセット信号を
生成することを特徴とする請求項５に記載のデータ処理
装置。 - 【請求項７】 半導体チップ上に形成されたデータ処理
装置であって、 上記データ処理装置は、 中央処理装置（ＣＰＵ）と、 メモリと、 外部装置との間のデータ送受信のためのインタフェース
部と、 前記ＣＰＵ、前記メモリ及び前記インタフェース部とを
接続するバスと、 前記ＣＰＵの動作が異常動作か否かを検出し、異常動作
の検出結果に応答して前記ＣＰＵの動作を停止させる制
御回路と、 前記半導体チップ上において、少なくとも上記制御回路
の上方を被覆するために、互いに近接して配置された複
数の信号線と、 前記複数の信号線の一端に結合され、前記複数の信号線
のそれぞれに交流信号を生成する交流信号生成回路と、 前記複数の信号線の他端に結合され、前記交流信号を検
出する信号検出回路と、 前記信号検出回路が前記交流信号を検出しない場合、前
記ＣＰＵの動作を停止させる制御回路とを有することを
特徴とするデータ処理装置。 - 【請求項８】 前記複数の信号線上の前記交流信号は、
互いに周波数または振幅が異なる交流信号であることを
特徴とする請求項７に記載のデータ処理装置。 - 【請求項９】 前記制御回路は、前記ＣＰＵの動作クロ
ック信号の周期を監視するクロック監視回路であること
を特徴とする請求項８に記載のデータ処理装置。 - 【請求項１０】 半導体チップ上に形成されたデータ処
理装置であって、上記データ処理装置は、 中央処理装置（ＣＰＵ）と、 メモリと、 外部装置との間のデータ送受信のためのインタフェース
部と、 前記CPU、前記メモリ及び前記インタフェース部を接続
するバスと、 前記ＣＰＵの動作クロック信号の周期を監視し、前記ク
ロック信号の周期が所定の許容範囲から外れた場合に前
記ＣＰＵの動作を停止させるクロック監視回路と、 前記半導体チップ上において、少なくとも上記クロック
回路の上方を被覆するために、互いに近接して配置され
た複数の信号線と、 前記複数の信号線の一端に結合され、前記複数の信号線
のそれぞれに交流信号を生成する交流信号生成回路と、 前記複数の信号線の他端に結合され、前記交流信号を検
出する信号検出回路と、 前記信号検出回路が前記交流信号を検出しない場合、前
記ＣＰＵの動作を停止させる制御回路と、を備えること
を特徴とするデータ処理装置。 - 【請求項１１】 前記クロック監視回路は、 クロック信号のパルス幅に応じた電圧を生成するパルス
幅検出回路と、 該パルス幅検出回路により生成された電圧を所定のしき
い値レベルで弁別する弁別回路と、 該弁別回路の出力を前記クロック信号の立ち上がり及び
前記クロック信号立ち下がりのそれぞれに応答して検出
し、その検出結果に基づいて前記ＣＰＵの動作を停止さ
せる信号を生成する制御回路と、を備えることを特徴と
する請求項１０に記載のデータ処理装置。 - 【請求項１２】 前記複数の信号線上の前記交流信号
は、互いに周波数または振幅が異なる交流信号であるこ
とを特徴とする請求項１１に記載のデータ処理装置。 - 【請求項１３】 前記制御回路から生成される前記信号
は、前記ＣＰＵの動作をリセットするためのリセット信
号であることを特徴とする請求項1１に記載のデータ処
理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002094820A JP2003296680A (ja) | 2002-03-29 | 2002-03-29 | データ処理装置 |
| US10/372,970 US7080001B2 (en) | 2002-03-29 | 2003-02-26 | System for monitoring a period of an operation clock signal of a CPU and stopping operations of the CPU when the period is out of a predetermined allowable range |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002094820A JP2003296680A (ja) | 2002-03-29 | 2002-03-29 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003296680A true JP2003296680A (ja) | 2003-10-17 |
Family
ID=29387066
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002094820A Pending JP2003296680A (ja) | 2002-03-29 | 2002-03-29 | データ処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7080001B2 (ja) |
| JP (1) | JP2003296680A (ja) |
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| WO2013005460A1 (ja) * | 2011-07-07 | 2013-01-10 | Ｎｅｃインフロンティア株式会社 | フレキシブルプリントケーブルおよび情報処理装置 |
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|---|---|---|---|---|
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| CN101379517A (zh) * | 2006-02-09 | 2009-03-04 | Nxp股份有限公司 | 电路装置，包括这种电路装置的数据处理设备以及用于识别对这种电路装置的攻击的方法 |
| JP5776927B2 (ja) * | 2011-03-28 | 2015-09-09 | ソニー株式会社 | 情報処理装置及び方法、並びにプログラム |
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| US8456187B2 (en) | 2011-04-21 | 2013-06-04 | International Business Machines Corporation | Implementing temporary disable function of protected circuitry by modulating threshold voltage of timing sensitive circuit |
| US8525245B2 (en) | 2011-04-21 | 2013-09-03 | International Business Machines Corporation | eDRAM having dynamic retention and performance tradeoff |
| US8492207B2 (en) | 2011-04-21 | 2013-07-23 | International Business Machines Corporation | Implementing eFuse circuit with enhanced eFuse blow operation |
| US8378710B1 (en) | 2011-09-20 | 2013-02-19 | Nxp B.V. | Secure device anti-tampering circuit |
| US8635467B2 (en) | 2011-10-27 | 2014-01-21 | Certicom Corp. | Integrated circuit with logic circuitry and multiple concealing circuits |
| US8334705B1 (en) | 2011-10-27 | 2012-12-18 | Certicom Corp. | Analog circuitry to conceal activity of logic circuitry |
| US9135431B2 (en) | 2013-07-26 | 2015-09-15 | Apple Inc. | Harmonic detector of critical path monitors |
| US20160308889A1 (en) * | 2015-04-16 | 2016-10-20 | Temporal Defense Systems, Llc | Methods and systems for self-detection of post-production external hardware attachments |
| US9647653B2 (en) | 2015-06-04 | 2017-05-09 | Apple Inc. | Method for reduced power clock frequency monitoring |
| CN105718320B (zh) * | 2016-01-18 | 2020-11-06 | 华为技术有限公司 | 一种时钟任务处理方法、装置及设备 |
| KR20170095155A (ko) | 2016-02-12 | 2017-08-22 | 한양대학교 산학협력단 | 보안 반도체 칩 및 그 동작 방법 |
| WO2017138774A1 (ko) * | 2016-02-12 | 2017-08-17 | 한양대학교 산학협력단 | 보안 반도체 칩 및 그 동작 방법 |
| US11022637B2 (en) * | 2019-01-10 | 2021-06-01 | Arm Limited | Detection of pulse width tampering of signals |
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| US4414623A (en) * | 1980-10-01 | 1983-11-08 | Motorola, Inc. | Dual deadman timer circuit |
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-
2002
- 2002-03-29 JP JP2002094820A patent/JP2003296680A/ja active Pending
-
2003
- 2003-02-26 US US10/372,970 patent/US7080001B2/en not_active Expired - Fee Related
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| US9147089B2 (en) | 2011-07-07 | 2015-09-29 | Nec Platforms, Ltd. | Flexible printed cable and information processing device |
Also Published As
| Publication number | Publication date |
|---|---|
| US7080001B2 (en) | 2006-07-18 |
| US20040117693A1 (en) | 2004-06-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040921 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20050315 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060704 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060713 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20061207 |