JP4748929B2 - 保護回路および半導体装置 - Google Patents

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Description

本発明は、半導体装置内部の機密情報を不正な手段による解析行為から保護することを目的とした保護回路およびこれを備えた半導体装置に関する。
近年、半導体装置の回路情報や内部情報には著しい度合いの機密性・秘匿性が求められるようになっている。とりわけICカードの分野における半導体装置はその安全性を特徴としているため、重要な情報については不正な解析を受けないように保護し、内部情報の改竄・コピーを防止する必要がある。そのような厳重な保護機能を達成する方法が講じられる例が増えてきた。以下に従来の技術を説明する。
図14は従来の保護回路の構成を示す。図14において、140はシールド線、141は信号発生器、142は検出器、143は参照配線、S0はアラーム信号である。この保護回路では、保護すべき集積回路の上にシールド線140が配線されている。信号発生器141から任意の信号がシールド線140および参照配線143にそれぞれ与えられる。信号発生器141から供給された信号は、それぞれシールド線140,参照配線143を通過した後に検出器142に与えられる。検出器142は、シールド線140から供給される信号と参照配線143から供給される信号とを比較し、差異が認められればアラーム信号S0を出力する。保護される集積回路はこのアラーム信号S0に応答して安全モードに移行し、不当な解析や改竄を事実上不可能にする(例えば、特許文献1)。
特表2002−529928号公報(図1)
上述の従来の技術では、シールド線を部分的に切断または剥離した後、FIB加工技術等の適当な手段で、物理解析を阻害しない迂回経路でシールド線を再接続する不正手段や、外部から導体路をバイパスとしてシールド線に接続し異常検出機能を無効にする不正手段に対しては脆弱である。
本発明の目的は、耐タンパ性の高い保護回路およびこれを備えた半導体装置を提供することである。
上記課題を解決するには、シールド線の物理特性を監視し、物理特性が変化したことをシールド線経路の改竄として検出できる保護回路を実現すればよい。しかしながらシールド線の物理特性は、保護される下層の形状と電気的特性状態によって決定されるので、設計時にシールド線の物理特性の正確なモデルを作成することは困難であり、さらに製造上の誤差や動作保証環境内の特性変動等が加わり、容易に実現するのは困難であった。本発明の保護回路は、いずれも、それらの課題を解決して容易に実現しうるものであり、更により一層の耐タンパ性の向上を図るものである。
本発明による保護回路は、半導体装置上の保護すべき領域を覆うように配線されかつ始点から終点に至る経路を1つのみ有する少なくとも1つのシールド線と、前記シールド線の始点に信号を与える信号発生器と、前記信号発生器によって前記シールド線の始点に信号が与えられるのに応答して時間の計測を開始し、当該信号が前記シールド線の終点に到達するのに応答して当該時間の計測を終了するカウンタと、前記カウンタによって計測された時間と基準値とを比較し、比較の結果に応じて不正検知信号を出力する比較器とを備える。
上記保護回路は、シールド線を伝わる信号遷移の伝播時間を計測し、シールド線が正常な状態における伝搬時間を基準値として不揮発メモリに格納しておき、それとの相対比較を行うことでシールド線経路の改竄を検出する特徴を持つ。
最初に、シールド線の始点に信号発生器より信号遷移を伝え、信号遷移がシールド線の終点に到達するまでの時間をカウンタでカウントした値を正常状態の情報(基準値)として不揮発メモリに格納しておく。そして、半導体装置の起動時または待機状態時に改めて信号遷移遅延時間を計測し、あらかじめ不揮発メモリに格納しておいた正常状態のカウント値を参照し、動作保証環境内のシールド線の物理特性変動を許容誤差として考慮した比較演算を比較器で行う。このようにシールド線の改竄を容易に検出する保護回路を実現し、シールド線を部分的に切断または剥離後、FIB加工技術等や適当な手段で、物理解析を阻害しない迂回経路で、シールド線を再接続する、あるいは外部から導体路をバイパスとしてシールド線に接続されたことを検出し課題を解決する。
さらに、専用発振器を持ち、専用発振器からカウンタにパルスを供給する構成にすることで、パルスの周期を任意に設定することができ、時間計測の精度を自由につくりこめることができる。半導体装置の基本クロックは、通常、外部から供給されるので、外部クロックの周期を調整してパルスのカウント数を合わせる不正手段を講じてくるおそれがあるが、専用の発振器を半導体装置内部に持つことにより、外部からパルスの周期を変更することが困難となり格段に耐タンパ性を向上させることができる。
本発明によるもう1つの保護回路は、半導体装置上の保護すべき領域を覆うように配線され、その一方と他方とが同一形状かつ等しい長さであり、始点から終点に至る経路をその一方と他方の各々が1つのみ有する少なくとも1つのシールド線対と、前記シールド線対の一方および他方の始点にある電位を与える信号発生器と、前記シールド線対の一方の終点と他方の終点との間の電位差と基準値とを比較し、その比較結果に基づいて不正検知信号を出力する検出器とを備える。
上記保護回路は、物理特性をそろえた2本のシールド線の抵抗特性のオフセット変化を監視することでシールド線の改竄を検出する特徴を持つ。
同一形状かつ等しい配線長である2本をシールド線対とすることでシールド線対の抵抗特性を揃えることができる。定電圧源より任意の電圧を供給し、演算増幅器でシールド線対の抵抗特性の差をオフセットとして電圧に変換し、演算増幅器の初期オフセットを考慮した電圧を別の定電圧源より参照電圧として発生させて、取り出したオフセット電圧と比較することで、容易にシールド線の改竄を検出する保護回路を実現し、シールド線を部分的に切断または剥離後、FIB加工技術等や適当な手段で、物理解析を阻害しない迂回経路で、シールド線を再接続するあるいは外部から導体路をバイパスとしてシールド線に接続されたことを検出し課題を解決する。
さらに、1つの経路のシールド線と同じ抵抗値を持つ半導体抵抗器を設け、シールド線と半導体抵抗器を演算増幅器の入力として接続する構成をとることにより、シールド線構成が容易になる。偶然あるいは故意に、シールド線対の経路の変化を、対になっている2本のシールド線の抵抗特性が同一になるような経路で再接続されることがあっても、対をなす一方がシールド線に保護されている半導体抵抗器であるため、外部より半導体抵抗器の抵抗値を変更するのは困難であり、格段に耐タンパ性を向上させることができる。
本発明によるさらにもう1つの保護回路は、半導体装置上の保護すべき領域を覆うように配線され、その一方と他方とが同一形状かつ等しい長さであり、始点から終点に至る経路をその一方と他方の各々が1つのみ有する少なくとも1つのシールド線対と、前記シールド線対の一方および他方の始点に同位相のパルスを供給する信号発生器と、前記シールド線対の一方の終点と他方の終点との間の位相差と基準値とを比較し、その比較結果に基づいて不正検知信号を出力する検出器とを備える。
上記保護回路は、物理特性をそろえた2本のシールド線上に同位相のパルスを供給し、その位相差を評価することで、シールド線の改竄を検出する特徴を持つ。
シールド線対にパルス発生器より任意のパルス幅で同位相のパルスを同時に与え、位相比較器にて、シールド線2本のパルスの位相差をパルスとして取り出し、フィルター回路において製造誤差にあたる初期位相差を除去し、除去されなかったパルスを検知することで、容易にシールド線改竄を検出する保護回路を実現し、シールド線を部分的に切断または剥離後、FIB加工技術等や適当な手段で、物理解析を阻害しない迂回経路で、シールド線を再接続するあるいは外部から導体路をバイパスとしてシールド線に接続されたことを検出し課題を解決する。
上述の保護回路は、基本的に、1経路分のシールド線またはシールド線対を監視評価する回路であり、複数経路を1度に検知するには検出部も複数必要となりレイアウト面積が増大する。切替回路でシールド線またはシールド線対の経路を切替ながら1経路づつ検知することで、検出部は1経路分で全経路共用でき、レイアウト面積を少なくすることができる。また、信号発生器からシールド線またはシールド線対に供給する信号を、検知する経路にだけ真の信号を与えその他の経路は偽の信号を供給し、切替回路の経路切替に合わせて真の信号供給経路も替えることにより、外部からシールド線の信号を観察し信号パターンの特定を困難にし、より耐タンパ性を向上させることができる。
上記保護回路において、物理特性をそろえた2本のシールド線対を複数組用意し、それぞれに同位相のパルスと位相差が異なるパルスを供給し、その位相差を符号化して信号パターンに変換し、参照信号パターンと比較を行ってもよい。
パルス発生器から同位相のパルスと十分に位相差をつけたパルスを、切替回路を介してシールド線対ごと信号パターン発生器からの信号パターンに応じて振り分けて供給し、位相比較器と初期位相差を除去するフィルター回路を通過させることにより、同位相パルスと十分に位相差をつけたパルスを0と1の信号パターンに変換し、比較器に供給する。信号パターン発生器より参照用信号パターンを、シールド線で保護された配線を介して比較器に送り比較することで、容易にシールド線の改竄を検出する保護回路を実現し、シールド線を部分的に切断または剥離後、FIB加工技術等や適当な手段で、物理解析を阻害しない迂回経路で、シールド線を再接続するあるいは外部から導体路をバイパスとしてシールド線に接続されたことを検出し課題を解決する。
この保護回路は、偶然あるいは故意に、シールド線すべてに外部から同位相の信号を印加された場合の位相差検出の脆弱性を克服する。更に、パターン発生を毎回変えることで、仮に外部からシールド線対の信号を観測できても、その信号を模倣することは困難になり、格段に耐タンパー性を向上させることができる。
さらに、信号パターン発生器を乱数発生器にすることにより、より外部からのシールド線の信号観測に基づく不正行為を困難にし、耐タンパー性を向上させることができる。
上記保護回路において、シールド線の改竄検出を、経路の改竄と切断・剥離・短絡に分担し、それぞれ異なる検出手段で検出することにより耐タンパ性をさらに向上させることができる。
信号発生器からシールド線の経路ごとに0か1の信号を供給し、切替回路を介して一致/不一致判定器に供給する。一方で、シールド線で保護されている配線で信号発生器から一致/不一致判定器に比較信号を供給し、一致/不一致の判定を行うことで、シールド線の切断・剥離・短絡の異常を検出する。更に、信号発生器から供給する信号を反転させたり毎回変化させたりして、複数回、比較を繰り返すことにより、外部からシールド線の信号を観察したり、シールド線に信号を供給して偶然に一致することを困難にすることができる。以上の検出方法でも異常が検出されない時は、切替回路を切り替えて、上記のいずれかの保護回路によりシールド線経路の改竄を検出する。これにより、シールド線を部分的に切断または剥離後、FIB加工技術等や適当な手段で、物理解析を阻害しない迂回経路で、シールド線を再接続するあるいは外部から導体路をバイパスとしてシールド線に接続されたことを検出し課題を解決する。更に、異なる検出手段を複合的に実施するので、様々な不正行為による解析がより困難になり耐タンパー性を向上させることができる。
上記保護回路において信号発生器を乱数発生器にすることにより、より外部からのシールド線の信号観測に基づく不正行為を困難にし、耐タンパー性を向上させることができる。
上記保護回路において、検出器に、故障診断器より、シールド線で保護された配線にて、簡易的に検出器が異常または正常と検知する情報を数パターン送り、検出器より出力される不正検出信号を故障診断器で評価させることで、検出器の故障や検出器への不正行為を検出してもよい。仮に、保護回路の不正検出信号のノードが特定されて、シールド線またはシールド線対を剥離し、不正検出ノードに、常に正常とする固定電位を与える不正行為にも保護効力を発揮する耐タンパー性のより高い保護回路を提供できる。
上記保護回路におけるシールド線(対)は、PADを除く半導体装置全域を覆い隠すように配線することが好ましい。これにより、シールド線を剥離せずに半導体装置に対し不正な解析行為をすることが困難になる。また、製造上許容される最小な配線幅と間隔で配線することにより、FIB加工技術でもシールド線を切断せずに、シールド線の間やシールド線上に孔を空け、下層との接続をもつPADを形成することを困難にし、同時に、シールド線の幅がマイクロプローブ端子より十分に狭い為、端子を立てることを困難し、外部からのシールド線への接続をも難しくする。更に、シールド配線経路を90度配線や、45度配線や、90度配線で進行方向を45度方向にしたものや、それらの組み合わせの配線を駆使して、実現する複雑な形状と経路にすることにより、シールド線経路を追跡することも困難にする。以上のことから、格段にタンパー性を向上させた保護回路を提供することができる。
本発明による半導体装置は、上記保護回路を搭載してシールド線の改竄を監視し、異常を捕捉した場合、不正検出信号を出力して、半導体装置への不正な解析・情報の改竄を防止する動作を行う。これにより耐タンパ性を向上させることができる。
上記半導体装置において、不正検出信号に基づき、半導体装置を、電源供給を遮断すると解除できるリセット等の動作が固定されてしまうモードに移行する。その後、数回連続して、シールド線の改竄を検出した場合に、メモリ内容を消去するような制御を取ることにより、動作環境等の変化や外乱によるなんらかの要因で半導体装置の物理特性が変動することによる誤検出でメモリ内容の消失や再起動不能になることを回避でき、より実用性が増す。
本発明によれば、半導体装置を覆うシールド線の改竄を検出する機能を持つ、より高いタンパー性の保護回路を容易に実現でき、当該保護回路を搭載することにより、半導体装置内部に保持された機密情報を不正な解析手段より保護し、より秘匿性のある半導体装置を容易に提供できる。
以下、本発明の実施の形態を図面を参照して詳しく説明する。なお、図面において同一または相当部分には同じ参照符号を付してその説明は繰り返さない。
(第1の実施形態)
第1の実施形態による保護回路の構成を図1に示す。この保護回路は半導体装置に搭載され、半導体装置内部の機密情報を不正な手段による解析行為から保護することを目的とする回路である。この保護回路は、信号発生器1と、シールド線2と、制御回路6と、検出器10とを備える。検出器10は、カウンタ3と、比較器4と、不揮発性メモリ5とを含む。
シールド線2は、半導体装置製造上の最上層の金属で、保護する必要性がある必要かつ十分な半導体装置領域(保護領域)上を覆うように配線されている。シールド線2は、一筆書きのトポロジーで配線されており、始点SP1から終点GP1に至る経路を1つのみ有する。制御回路6は信号発生器1およびカウンタ3に制御信号S21を与える。信号発生器1は、制御回路6からの制御信号S21に応答して、0から1の信号遷移または1から0の信号遷移をシールド線2の始点SP1に与える。カウンタ3は、制御回路6からの制御信号S21に応答してクロックパルスCLKのカウントを開始し、シールド線2の終点GP1への信号遷移の到達に応答してクロックパルスCLKのカウントを終了する。カウンタ3は、カウントを終了するとカウント値を不揮発性メモリ5または比較器4に与える。不揮発性メモリ5は、カウンタ3からのカウント値を基準値として記憶する。比較器4は、カウンタ3からのカウント値と不揮発性メモリ5に記憶されている基準値とを比較し、比較の結果に応じて不正検知信号S1を出力する。
図1に示した保護回路が搭載される半導体装置の断面構成の概略を図2に示す。図2に示す半導体装置30では、半導体基板20の上にデバイス素子21が形成され、その上に複数層の配線層22が形成され、最上層にシールド配線層23が形成されている。図1に示したシールド線2はシールド配線層23に形成され、保護領域24(デバイス素子21と配線層22とを含む)上を覆うように配線される。図1に示した信号発生器1,カウンタ3,比較器4,不揮発性メモリ5,制御回路6を構成する回路素子はデバイス素子21によって形成され、これらを接続する配線11〜18は配線層22によって形成されている。すなわち、信号発生器1,カウンタ3,比較器4,不揮発性メモリ5,制御回路6およびこれらを接続する配線11〜18はシールド線2で保護されている。
保護回路の検出器10からの不正検知信号S1は、図3に示すように、半導体装置30の機能モジュール25に供給される。機能モジュール25を構成する回路素子はデバイス素子21によって形成され、これらを接続する配線は配線層22によって形成されている。すなわち機能モジュール25はシールド線2で保護されている。
次に、以上のように構成された保護回路の動作について説明する。
まず、工場検査時に信号発生器1よりシールド線2の始点SP1に0から1の信号遷移または1から0の信号遷移を供給し、シールド線2を介してカウンタ3に到達するまで、半導体装置内のクロックパルスCLKをカウンタ3で数え、得られたカウント値を不揮発性メモリ5に参照用情報として格納しておく。
出荷後は、信号発生器1よりシールド線2の始点SP1に0から1の信号遷移または1から0の信号遷移を供給し、シールド線2を介してカウンタ3に到達するまで、クロックパルスCLKをカウンタ3で数え、得られたカウント値とあらかじめ不揮発性メモリ5に格納しておいた参照情報とを比較器4で比較し、一致しなければ不正検出信号S1を出す。比較に際しては、動作保証環境内でのシールド線2の物理特性の変動を比較演算の時に考慮する機能を付加しておく。例えば、参照情報に誤差に見合う上限下限値を加減算やビットシフト等により作成し、測定情報(カウンタ3によって得られたカウント値)が上限から下限の範囲内は正常とする機能を比較器4に持たせたり、参照情報計測時に加減算やビットシフトを行い、上限下限値を不揮発性メモリ5に格納しておくのも良い方法である。以上のことより、本実施形態は、シールド線2の改竄検出を容易に実現する。
なお、ここではシールド線2が1本の例を示したが、シールド線2を複数本設け各シールド線2に対して信号発生器1および検出器10を設けてもよい。また、図4に示すように1つのシールド線2を途中で分岐させ、終点GP1,GP2のそれぞれに対して検出器10を設けてもよい。この場合、シールド線2の経路は複数(ここではP1,P2の2つ)になるが、経路P1についてみると始点SP1から終点GP1に至る経路は1つのみであり、経路P2についてみると始点SP1から終点GP1に至る経路は1つのみである。このように複数の検出器10を適当に分散配置することにより、外部からの物理特性計測に基づく不正行為を困難にし耐タンパ性を向上させてもよい。
また、図5に示すように、専用発振器7からカウンタ3にクロックパルスCLKを供給する構成にしてもよい。発振器7においてパルスCLKの周期を任意に設定することで、信号遷移遅延時間の計測精度を自由につくりこめる。通常、半導体装置の基本クロックは外部から供給されるため、外部クロックの周期を調整してパルスのカウント数を合わせてくる不正手段を講じてくるおそれがある。しかし、専用の発振器7を半導体装置内部に持つことにより、外部からパルスの周期を変更することが困難となり格段に耐タンパ性を向上させることができる。
(第2の実施形態)
第2の実施形態による保護回路の構成を図6に示す。この保護回路は半導体装置に搭載され、半導体装置内部の機密情報を不正な手段による解析行為から保護することを目的とする回路である。この保護回路は、信号発生器31と、シールド線対(2a,2b)と、検出器40とを備える。検出器40は、演算増幅器32と、参照用電圧源33と、比較器34とを含む。
シールド線対(2a,2b)は、半導体装置製造上の最上層の金属で、保護する必要性がある必要かつ十分な半導体装置領域(保護領域)上を覆うように配線されている。シールド線2aとシールド線2bとは互いに同一形状かつ等しい長さを有する。シールド線2aは、一筆書きのトポロジーで配線されており、始点SP1aから終点GP1aに至る経路を1つのみ有する。シールド線2bは、一筆書きのトポロジーで配線されており、始点SP1bから終点GP1bに至る経路を1つのみ有する。信号発生器31は、シールド線対(2a,2b)の始点(SP1a,SP1b)に電圧V0を与える。演算増幅器32は、シールド線2aの終点GP1aの電圧V1とシールド線2bの終点GP1bの電圧V2との差を増幅して出力する。参照用電圧源33は所定レベルの参照電圧を出力する。比較器34は、演算増幅器32の出力と参照用電圧源33からの参照電圧とを比較し、比較の結果に応じて不正検知信号S1を出力する。
図6に示した保護回路が搭載される半導体装置の断面構成の概略は図2に示したものと同様である。図6に示したシールド線対(2a,2b)はシールド配線層23に形成され、保護領域24(デバイス素子21と配線層22とを含む)上を覆うように配線される。図6に示した信号発生器31,演算増幅器32,参照用電圧源33,比較器34を構成する回路素子はデバイス素子21によって形成され、これらを接続する配線41〜47は配線層22によって形成されている。
次に、以上のように構成された保護回路の動作について説明する。
シールド線対(2a,2b)の始点(SP1a,SP1b)に任意の電圧V0を信号発生器31で与え、演算増幅器32でシールド線対(2a,2b)の抵抗特性のオフセットを電圧で取り出し、演算増幅器32や比較器34の初期オフセット等の製造誤差に相当する電圧を参照用電圧源33より参照電圧として発生させて、比較器34においてオフセット電圧(演算増幅器32の出力)と比較し、オフセット電圧が参照電圧を上回れば、不正検出信号S1を出す。以上のことより、本実施形態は、シールド線対(2a,2b)の改竄検出を容易に実現する。
なお、第1の実施形態と同様、シールド線対(2a,2b)は1つでも複数でも良く、また、1つのシールド線対(2a,2b)内で演算増幅器32と比較器34を1組として適当に複数組を分散配置して、外部からの物理特性計測に基づく不正行為を困難にし、耐タンパ性を向上させても良い。
また、図7に示すように、シールド線対の一方2bに代えて半導体抵抗器35を設けてもよい。半導体抵抗器35は図2に示した保護領域24に形成され、シールド線2aと同じ抵抗値を持つ。このようにシールド線2aの1経路分と同じ抵抗値を持ちかつシールド線2aで保護されている半導体抵抗器35と対をなして演算増幅器32の入力とすることにより、シールド線2aの引き回しが、同一形状かつ等しい配線長で2本をペアで引き回す必要がなくなり容易になる。図6に示した保護回路では、偶然あるいは故意に、シールド線対(2a,2b)の経路の変化を、対になっている2本のシールド線(2a,2b)の抵抗特性が同一になるような経路で再接続されることに脆弱であるが、図7に示した保護回路では、対をなす一方がシールド線2aに保護されている半導体抵抗器35であるため、外部より半導体抵抗器35の抵抗値を変更するのは困難であることから、より一層大きな保護効力を持ち得る保護回路を提供できる。
(第3の実施形態)
第3の実施形態による保護回路の構成を図8に示す。この保護回路は半導体装置に搭載され、半導体装置内部の機密情報を不正な手段による解析行為から保護することを目的とする回路である。この保護回路は、信号発生器51と、シールド線対(2a,2b)と、検出器60とを備える。検出器60は、位相比較器52と、フィルタ回路53と、判定器54とを含む。
図8に示した保護回路が搭載される半導体装置の断面構成の概略は図2に示したものと同様である。図8に示したシールド線対(2a,2b)はシールド配線層23に形成され、保護領域24(デバイス素子21と配線層22とを含む)上を覆うように配線される。図8に示した信号発生器51,位相比較器52,フィルタ回路53,判定器54を構成する回路素子はデバイス素子21によって形成され、これらを接続する配線41〜44,61〜63は配線層22によって形成されている。
次に、以上のように構成された保護回路の動作について説明する。
信号発生器51は、シールド線対(2a,2b)の始点(SP1a,SP1b)に任意のパルス幅で同位相のパルスを同時に供給する。図9に位相差についての簡単な波形タイミング図を示す。図9において、cはシールド線対(2a,2b)への入力パルス、dは位相比較器52の直前におけるパルス、eは位相比較器61の出力、fはフィルタ回路53の出力である。位相比較器52にて、シールド線2本のパルスの位相差をパルスとして取り出すが、図9のA1に示すように、位相比較器52直前のパルスdは、製造上回避し得ないシールド線対(2a,2b)が通過する保護されている半導体装置の形状の相違による物理特性の差が誤差として僅かに位相差があらわれる。シールド線対(2a,2b)の経路が改竄されるとこの差は大きくなる。これを、位相比較器52を通過させると、位相差に相当するパルス幅のパルスが出る。正常なシールド線であれば、ごく短いパルスとしてあらわれる(図9のA1における出力e)が、経路が改竄されればパルス幅は大きくなる(図9のA2における出力e)。このパルスをフィルタ回路53に入力して、初期位相差の短いパルスをフィルタ機能で除去し、残ったパルスを検知して、判定器54から不正信号S1を出す。以上のようにして本実施形態ではシールド線対(2a,2b)の改竄検出を容易に実現する。
なお、第1および第2の実施形態と同様、シールド線対(2a,2b)は1つでも複数でも良く、また、1つのシールド線対(2a,2b)内で位相比較器52,フィルタ回路53,判定器54を1組として適当に複数組を分散配置して、外部からの物理特性計測に基づく不正行為を困難にし、耐タンパ性を向上させても良い。
(第1〜第3の実施形態の変形例)
図10は、第1〜第3の実施形態の変形例を示す。図10に示す保護回路は、複数のシールド線2または複数のシールド線対(2a,2b)を有し、信号発生器1,31,51と切替回路61を複数のシールド線2または複数のシールド線対(2a,2b)の始点SP1〜SPn,(SP1a,SP1b)〜(SPna,SPnb)と終点GP1〜GPn,(GP1a,GP1b)〜(GPna,GPnb)に接続し、切替回路61を介して、1経路分の第1〜第3の実施形態のいずれか1つの検出器10,40,60に接続する。切替回路61はシールド線2またはシールド線対(2a,2b)を1経路づつ順番に検出器10,40,60との接続を切り替え、1経路づつシールド線経路の改竄を監視評価し、改竄が認められれば、不正検出信号S1を出力されるように構成する。信号発生器1,31,1と切替回路61と検出器10,40,60はシールド線2またはシールド線対(2a,2b)で保護されている。また各々を接続する配線もシールド線2またはシールド線対(2a,2b)で保護されている。
次に、以上のように構成された保護回路の動作について説明する。
信号発生器1,31,51からシールド線2またはシールド線対(2a,2b)の経路改竄検出の為の真の信号を複数ある経路のうち1経路にのみ供給し、他の経路には偽の信号を供給する。真の信号を供給した経路の終端のみ切替回路61を1経路分の第1〜第3の実施形態のいずれか1つの検出器10,40,60に接続し、経路の改竄検出を行う。この繰り返しを全経路分順番に行う。信号発生器1,31,51が真の信号を供給した経路に同期して切替回61を動作させるための切替制御信号S2を切替回路61に供給して同期制御を行う。以上のことより、複数の経路を持つシールド線2またはシールド線対(2a,2b)であっても検出器10,40,60を全経路分用意する必要はなく、レイアウト面積の増大をおさえることができる。また、信号発生の真の信号を隠す偽の信号のパターンの発生を工夫することにより、外部からのシールド線の信号観察において、信号の特定を困難し、耐タンパ性のより高い保護回路を容易に実現することができる。
(第4の実施形態)
第4の実施形態による保護回路の構成を図11に示す。この保護回路は、複数(ここではn個)のシールド線対(2a,2b)と、信号発生器51と、切替回路73と、信号パターン発生器72と、検出器70とを備える。検出器70は、複数(n個)の位相比較器52と、複数(n個)のフィルタ回路53と、比較器71とを含む。
本実施形態は、半導体装置製造上の最上層の金属で、保護する必要性がある必要かつ十分な半導体装置領域上を覆うように配線されている同一形状かつ等しい長さのシールド線2本をペアとする複数のシールド線対(2a,2b)を有し、信号発生器51とシールド線対(2a,2b)の始点(SP1a,SP1b)〜(SPna,SPnb)を切替回路73を介して接続し、終点(GP1a,GP1b)〜(GPna,GPnb)をそれぞれ対応する位相比較器52に接続する。位相比較器52の出力がフィルタ回路53を通過して比較器71に供給される。信号パターン発生器72より、シールド線対(2a,2b)に保護された配線を介して切替回路73と比較器71に信号パターンS3を供給し、フィルタ回路53から供給される信号と信号パターンとが一致しなければ不正検出信号S1が出力されるように構成する。信号発生器51と切替回路73と信号パターン発生器72と検出器70はシールド線対(2a,2b)で保護されており、また各々を接続する配線もシールド線対(2a,2b)で保護されている。
次に、以上のように構成された保護回路の動作について説明する。
信号発生器51は、同位相のパルスと十分に位相差をつけたパルスとを信号パターン発生器72からの信号パターンS3に応じて振り分けてシールド線対ごとに切替回路73を介して供給し、位相比較器52と初期位相差を除去するフィルタ回路53を通過させることにより同位相パルスと十分に位相差をつけたパルスとを0と1の信号パターンに変換して比較器71に供給する。信号パターン発生器72において発生したパターン信号S3を参照信号として、シールド線対(2a,2b)で保護された配線を介し、比較器71に送り比較することで、不正検出信号S1を出す。以上のことより、本実施形態は、シールド線対(2a,2b)の改竄検出を容易に実現する。
更に、この保護回路は、偶然あるいは故意に、シールド線すべてに外部から同位相の信号を印加された場合の位相差検出の脆弱性を克服し、発生パターンS3を毎回変更するような構成とるか、又は信号パターン発生器72を乱数発生器にすることにより、外部からシールド線対(2a,2b)の信号を観測できてもその信号を模倣することは困難になり、格段に耐タンパ性を向上させることができる。
また、応用として、半導体装置の動作時においては、シールド線対(2a,2b)に供給する信号をVssの固定電位にしておき、動作中にも同じ検知方式で、シールド線対(2a,2b)の切断・剥離を半導体装置の起動時や待機時以外でも常時監視でき、格段に耐タンパ性を向上させることができる。
(第5の実施形態)
第5の実施形態による保護回路の構成を図12に示す。この保護回路は、複数(ここではn個)のシールド線2または複数(n個)のシールド線対(2a,2b)と、信号発生器1,31,51と、切替回路61と、一致/不一致判定器81と、検出器10,40,60と、OR回路82とを備える。
本実施形態は、半導体装置製造上の最上層の金属で、保護する必要性がある必要かつ十分な半導体装置領域上を覆うように配線されている複数シールド線2または複数のシールド線対(2a,2b)を有し、信号発生器1,31,51と切替回路61をシールド線2またはシールド線対(2a,2b)の始点と終点に接続し、切替回路61を介して、第1〜第3の実施形態のいずれか1つの検出器10,40,60と一致/不一致判定器81と接続する。シールド線に保護された配線で信号発生器1,31,51と一致/不一致判定器81とを接続し、それぞれ一致/不一致判定器81に供給される信号の一致/不一致を判定し不正検出信号S5が出力され、検出器10,40,60からは不正検出信号S1が出力される。これらのいずれかが不正を検知すると不正検出信号S11が出力されるように構成されている。信号発生器1,31,51,切替回路61,一致/不一致判定器81,検出器10,40,60およびOR回路82はシールド線2またはシールド線対(2a,2b)で保護されており、また、各々を接続する配線もシールド線2またはシールド線対(2a,2b)で保護されている。
次に、以上のように構成された保護回路の動作について説明する。
信号発生器1,31,51からシールド線2またはシールド線対(2a,2b)の経路ごとに0か1の信号を供給し、切替回路61を介して一致/不一致判定器81に供給する一方で、シールド線2またはシールド線対(2a,2b)で保護されている配線で信号発生器1,31,51から一致/不一致判定器81に比較信号を供給し、両者の一致/不一致の判定を行う。これによりシールド線2またはシールド線対(2a,2b)の切断・剥離・短絡の異常を検出し、不正検出信号S5を出力する。更に、信号発生器1,31,51から供給する信号を反転したり、毎回変化させしたりして、複数回、比較を繰り返すことにより、外部から信号を観察したり、信号を供給して偶然に一致することを防ぐことができる。信号発生器1,31,51を乱数発生器にすることも耐タンパ性を向上させる良い手段である。以上の検出方法でも異常が検出されない時は、切替回路61を切り替えて、検出器10,40,60でシールド線経路の改竄を検出し、不正検出信号S1を出す。不正検出信号S5か不正検出信号S1のいずれかが不正を検知すると不正検出信号S11を出力する。以上のことより、本実施形態は、シールド線2またはシールド線対(2a,2b)の改竄検出を容易に実現する。また、異なる検出手段を複合的に実施するので、様々な不正行為による解析がより困難になり、格段に耐タンパ性を向上させることができる。
(第1〜第5の実施形態の応用例)
第1〜第5の実施形態の応用例を図13に示す。なお、図13では、第1〜第5の実施形態の構成の一部のみを示している。図13に示す応用例では、第1〜第5の実施形態における保護回路の検出器10,40,60に、シールド線に保護された配線(入力信号配線92、制御信号配線93、不正検出信号S1)を介して、故障診断器91が接続されている。検出器60からは不正検出信号S1が故障診断器61に供給され、故障診断の結果を示す故障検出信号S6が故障診断器91から出力される。故障診断器91はシールド線2またはシールド線対(2a,2b)で保護されている。
次に、以上のように構成された保護回路の動作について説明する。
故障診断器91より入力信号配線92を介して検出器10,40,60に、、簡易的に検出器10,40,60が異常または正常と検知する情報を数パターン送り、検出器10,40,60より出力される不正検出信号S1を故障診断器91で評価させる。例えば、検出器10,40,60に供給した情報で得られる期待値を比較する等の方法で、検出器10,40,60の故障や検出器10,40,60への不正行為を検出し、故障検出信号S6を出力する。この故障診断を、シールド線2またはシールド線対(2a,2b)の改竄検出の前に実施し、故障が検出されなければ、シールド線2またはシールド線対(2a,2b)の改竄検出に移行する。故障を検出した場合は即座に半導体装置を動作させないようにする。例えばメモリ情報等の重要な情報は消去し、二度と動作しなようにするのが安全である。以上のことより、保護回路の不正検出信号S1のノードが特定されて、シールド線またシールド線対を剥離し、そのノードに固定電位を与える不正行為にも保護効力を発揮する耐タンパ性のより高い保護回路を実現できる。
次に前記全実施形態の保護回路を半導体装置に搭載する場合について説明する。
第1の実施形態と第3の実施形態の保護回路は、半導体装置の起動時と待機状態に、検知動作を行い、それ以外は、シールド線には半導体装置の動作への影響が最も少ない固定電位を供給するようにしておく。第2の実施形態は、検知の際にシールド線は、信号発生器からの固定電位を供給するので、常時シールド線の監視と改竄の検出が可能である。第4の実施形態は、半導体装置の起動時と待機状態は、前記検知動作を行うが、それ以外の動作時においては、シールド線に供給する信号をVssの固定電位にしておくことで、動作中にも同じ検知動作で、シールド線の切断・剥離の異常を検出できる。第5の実施形態は、半導体装置の起動時と待機状態は、前記検知動作を行うが、それ以外の動作時においては、シールド線に供給する信号をVssあるいはVddの固定電位にしておき、一致/不一致判定器を使用する検知動作で、シールド線の切断・剥離を常時監視でき、待機状態から動作状態に以降するごとに固定電位をランダムにVssとVddを使い分けるとより、不正な攻撃で半導体装置を誤動作させ、起動時と待機時をうまくやり過ごしても、常時監視ができるので、耐タンパ性を向上させることができる。これらの保護回路から出る不正検出信号に基づいて、半導体装置への不正な解析・情報の改竄を防止する動作、たとえば、保護すべき重要データをメモリから消去、又は、半導体装置の動作を不能にし再起動もできない制御を行う。しかし、シールド線経路の改竄を検出する保護回路は、シールド線の物理特性の変動を監視しているので、動作環境の急激な変化等のなんらかの外乱要因による誤検出の可能性も想定できるので、半導体装置の電源供給が遮断されると復帰できるリセット状態又は、固定モードに移行し、数回連続でシールド線経路の改竄を検出した場合のみ、例えば、不正を検出したことを不揮発メモリに検出回数情報として格納する。次に半導体装置を再起動し、リセット又は、固定モードから復帰し、不正を検出しなければ、不揮発メモリの情報を消去するが、再び検出した場合は、検出回数情報の回数を更新して不揮発メモリに再格納するような手段を繰り返し、検出回数が規定回数を超えた場合に、半導体装置を完全に復帰不能な、例えば保護すべき重要データをメモリから消去、又は半導体装置の動作を不能し、再起動もできない制御を行う実施形態がより実用的である。
本発明によれば、半導体装置を覆うシールド線の改竄を検出する機能を持つ、より耐タンパ性の高い保護回路を容易に実現でき、当該保護回路を搭載することにより、半導体装置内部に保持された機密情報を不正な解析手段より保護し、より秘匿性のある半導体装置を容易に提供できる。
第1の実施形態による保護回路の構成を示す図である。 図1に示した保護回路が搭載される半導体装置の断面構造を模式的に示す図である。 図2に示した半導体装置の概略構成を示す図である。 シールド線の配線例を示す図である。 図1に示した保護回路の変形例を示す図である。 第2の実施形態による保護回路の構成を示す図である。 図6に示した保護回路の変形例を示す図である。 第3の実施形態による保護回路の構成を示す図である。 図8に示した保護回路の動作を説明するためのタイミング図である。 第1〜第3の実施形態の変形例を示す図である。 第4の実施形態による保護回路の構成を示す図である。 第5の実施形態による保護回路の構成を示す図である。 故障診断器を設けた変形例を示す図である。 従来の保護回路の構成を示す図である。
符号の説明
1,31,51 信号発生器
2 シールド線
3 カウンタ
4 比較器
7 発振器
10,40,60,70 検出器
(2a,2b) シールド線対
35 半導体抵抗器
61 切替回路
81 一致/不一致判定器
91 故障診断器

Claims (24)

  1. 半導体装置上の所定の領域を覆うように配線されかつ始点から終点に至る経路を1つのみ有する少なくとも1つのシールド線と、
    前記シールド線の始点に信号遷移を与える信号発生器と、
    クロックパルスをカウントすることで時間計測するカウンタと、
    前記カウンタによって計測された計測値前記半導体装置内の記憶回路に記憶された基準値とを比較し、比較の結果に応じて不正検知信号を出力する比較器とを備え
    前記カウンタは、前記信号発生器によって前記シールド線の始点に信号遷移が与えられるときに応じて、前記クロックパルスのカウントを開始し、
    前記シールド線の終点に前記信号遷移の到達するときに応じて、前記クロックパルスのカウントを終了する
    ことを特徴とする保護回路。
  2. 請求項1において、
    前記基準値は、
    前記シールド線の正常状態時に前記カウンタによって計測された時間又はクロックパルスのカウント値である、
    ことを特徴とする保護回路。
  3. 請求項1において、
    前記比較器は、
    前記半導体装置の動作保証環境内における前記シールド線の物理特性の変動を考慮して比較を行う、
    ことを特徴とする保護回路。
  4. 請求項1において、
    前記記憶回路は、前記シールド線で覆われた前記所定の領域に形成されている
    ことを特徴とする保護回路。
  5. 請求項1において、
    前記カウンタは、
    前記半導体装置上の所定の領域に設けられた発振器から出力されるクロックパルスをカウントすることによって時間の計測を行う、
    ことを特徴とする保護回路。
  6. 請求項1において、
    前記シールド線を複数備え、
    前記信号発生器は、
    前記複数のシールド線のうちのある1つのシールド線の始点に信号を与え、
    前記保護回路はさらに、
    前記信号発生器によって信号が与えられたシールド線の終点に当該信号が到達したことを前記カウンタに伝える切替回路を備える、
    ことを特徴とする保護回路。
  7. 請求項1において、
    前記半導体装置上の所定の領域に設けられた信号配線をさらに備え、
    前記信号発生器は、
    前記シールド線の始点と前記信号配線の一端とにある信号を与え、
    前記保護回路はさらに、
    前記シールド線の終点に到達した信号と前記信号配線の他端に到達した信号とを比較し、比較の結果に応じて不正検知信号を出力する判定回路をさらに備える、
    ことを特徴とする保護回路。
  8. 請求項7において、
    前記信号発生器は乱数発生器を含む、
    ことを特徴とする保護回路。
  9. 請求項1において、
    故障診断器をさらに備え、
    前記故障診断器は、
    前記カウンタによって計測された時間に代わるテスト信号を前記比較器に与え、与えたテスト信号に対して前記比較器から出力される信号と期待値とを比較し、比較の結果に応じて故障検出信号を出力する、
    ことを特徴とする保護回路。
  10. 半導体装置上の所定の領域を覆うように配線され、その一方と他方とが同一形状かつ等しい長さであり、始点から終点に至る経路をその一方と他方の各々が1つのみ有する少なくとも1つのシールド線対と、
    前記シールド線対の一方および他方の始点にある電位を与える信号発生器と、
    前記シールド線対の一方の終点と他方の終点との間の電位差と基準値とを比較し、その比較結果に基づいて不正検知信号を出力する検出器とを備える、
    ことを特徴とする保護回路。
  11. 請求項10において、
    前記シールド線対の一方に代えて半導体抵抗器を備え、
    前記半導体抵抗器は、
    前記半導体装置上の所定の領域に設けられ、前記シールド線対の一方と同じ抵抗特性を有し、
    前記信号発生器は、
    前記半導体抵抗器の一端と前記シールド線対の他方の始点とにある電位を与え、
    前記検出器は、
    前記半導体抵抗器の他端と前記シールド線対の他方の終点との間の電位差と基準値とを比較し、その比較結果に基づいて不正検知信号を出力する、
    ことを特徴とする保護回路。
  12. 請求項10において、
    前記シールド線対を複数備え、
    前記信号発生器は、
    前記複数のシールド線対のうちのある1つのシールド線対の一方および他方の始点にある電位を与え、
    前記保護回路はさらに、
    前記複数のシールド線対のうち前記信号発生器によって電位が与えられたシールド線対の終点の電位を前記検出器に与える切替回路を備える、
    ことを特徴とする保護回路。
  13. 請求項10において、
    前記半導体装置上の所定の領域に設けられた信号配線をさらに備え、
    前記信号発生器は、
    前記シールド線対の始点と前記信号配線の一端とにある信号を与え、
    前記保護回路はさらに、
    前記シールド線対の終点に到達した信号と前記信号配線の他端に到達した信号とを比較し、比較の結果に応じて不正検知信号を出力する判定回路を備える、
    ことを特徴とする保護回路。
  14. 請求項13において、
    前記信号発生器は乱数発生器を含む、
    ことを特徴とする保護回路。
  15. 請求項10において、
    故障診断器をさらに備え、
    前記故障診断器は、
    前記シールド線対の一方の終点と他方の終点との間の電位差に代わるテスト信号を前記検出器に与え、与えたテスト信号に対して前記検出器から出力される信号と期待値とを比較し、比較の結果に応じて故障検出信号を出力する、
    ことを特徴とする保護回路。
  16. 半導体装置上の所定の領域を覆うように配線され、その一方と他方とが同一形状かつ等しい長さであり、始点から終点に至る経路をその一方と他方の各々が1つのみ有する少なくとも1つのシールド線対と、
    前記シールド線対の一方および他方の始点に同位相のパルスを供給する信号発生器と、
    前記シールド線対の一方の終点と他方の終点との間の位相差と基準値とを比較し、その比較結果に基づいて不正検知信号を出力する検出器とを備える、
    ことを特徴とする保護回路。
  17. 請求項16において、
    前記シールド線対を複数備え、
    前記信号発生器は、
    前記複数のシールド線対のうちのある1つのシールド線対の一方および他方の始点に同位相のパルスを与え、
    前記保護回路はさらに、
    前記複数のシールド線対のうち前記信号発生器によって同位相のパルスが与えられたシールド線対の終点における位相差を前記検出器に伝える切替回路を備える、
    ことを特徴とする保護回路。
  18. 請求項16において、
    前記シールド線対を複数備え、
    前記信号発生器は、
    前記複数のシールド線対の各々に同位相のパルスおよび位相差を有するパルスのどちらを供給するかを示す信号パターンを生成し、生成した信号パターンに従って前記複数のシールド線対の各々の始点に同位相のパルスまたは位相差を有するパルスを供給し、
    前記検出器は、
    前記複数のシールド線対の各々の終点に到達したパルスの位相差と前記信号発生器からの信号パターンとを比較し、比較の結果に応じて不正検知信号を出力する、
    ことを特徴とする保護回路。
  19. 請求項18において、
    前記信号発生器は、
    前記信号パターンを生成する乱数発生器を含む、
    ことを特徴とする保護回路。
  20. 請求項16において、
    前記半導体装置上の所定の領域に設けられた信号配線をさらに備え、
    前記信号発生器は、
    前記シールド線対の始点と前記信号配線の一端とにある信号を与え、
    前記保護回路はさらに、
    前記シールド線対の終点に到達した信号と前記信号配線の他端に到達した信号とを比較し、比較の結果に応じて不正検知信号を出力する判定回路を備える、
    ことを特徴とする保護回路。
  21. 請求項16において、
    故障診断器をさらに備え、
    前記故障診断器は、
    前記シールド線対の一方の終点と他方の終点との間の位相差に代わるテスト信号を前記検出器に与え、与えたテスト信号に対して前記検出器から出力される信号と期待値とを比較し、比較の結果に応じて故障検出信号を出力する、
    ことを特徴とする保護回路。
  22. 請求項1から21のいずれか1つに記載の保護回路を備える、
    ことを特徴とする半導体装置。
  23. 請求項22において、
    前記不正検出信号に応答して、不正な解析・情報の改竄を不能にするモードに移行する、
    ことを特徴とする半導体装置。
  24. 請求項22において、
    前記不正検出信号に応答して、電源供給を遮断すると解除されるリセットまたは固定モードに移行し、前記不正検出信号が所定の回数連続して出力された場合には、不正な解析・情報の改竄を不能にするモードに移行する、
    ことを特徴とする半導体装置。
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PCT/JP2004/012805 WO2005022635A1 (ja) 2003-08-28 2004-08-27 半導体装置の保護回路およびこれを備えた半導体装置
US11/826,583 US7345497B2 (en) 2003-08-28 2007-07-17 Protection circuit for semiconductor device and semiconductor device including the same

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Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006228910A (ja) * 2005-02-16 2006-08-31 Matsushita Electric Ind Co Ltd 半導体装置
US8099783B2 (en) 2005-05-06 2012-01-17 Atmel Corporation Security method for data protection
JP4749160B2 (ja) * 2006-01-18 2011-08-17 シャープ株式会社 集積回路
WO2007091210A2 (en) * 2006-02-09 2007-08-16 Nxp B.V. Circuit arrangement, data processing device comprising such circuit arrangement as well as method for identifying an attack on such circuit arrangement
US7535242B2 (en) * 2006-05-03 2009-05-19 Rambus Inc. Interface test circuit
DE102006027682B3 (de) * 2006-06-14 2008-01-31 Infineon Technologies Ag Integrierte Schaltungsanordnung und Verfahren zum Betreiben einer integrierten Schaltungsanordnung
KR100815177B1 (ko) 2006-07-20 2008-03-19 주식회사 하이닉스반도체 반도체 장치
KR101299602B1 (ko) 2007-03-27 2013-08-26 삼성전자주식회사 리버스 엔지니어링을 보호하는 집적회로
US9747472B2 (en) 2007-09-13 2017-08-29 Avago Technologies General Ip (Singapore) Pte. Ltd. Mesh grid protection
JP5104869B2 (ja) * 2007-09-19 2012-12-19 富士通株式会社 電源装置および電子機器
WO2009073231A1 (en) 2007-12-06 2009-06-11 Broadcom Corporation Embedded package security tamper mesh
FR2935078B1 (fr) * 2008-08-12 2012-11-16 Groupe Des Ecoles De Telecommunications Get Ecole Nationale Superieure Des Telecommunications Enst Procede de protection du decryptage des fichiers de configuration de circuits logiques programmables et circuit mettant en oeuvre le procede
EP2211289A1 (en) * 2009-01-22 2010-07-28 Robert Bosch GmbH Method and control device for protecting a sensor against manipulation
JP5460251B2 (ja) * 2009-11-13 2014-04-02 株式会社日立製作所 情報処理装置
US20110255253A1 (en) * 2010-04-17 2011-10-20 Andrew Campbell Protective serpentine track for card payment terminal
JP2012053788A (ja) * 2010-09-02 2012-03-15 Canon Inc 半導体集積回路装置
JP2012074674A (ja) * 2010-09-02 2012-04-12 Canon Inc 半導体集積回路装置
JP5761947B2 (ja) 2010-09-02 2015-08-12 キヤノン株式会社 半導体集積回路装置
US8779787B2 (en) * 2011-11-16 2014-07-15 Arm Limited Apparatus and method for determining variation in a predetermined physical property of a circuit
US8776260B2 (en) 2012-09-25 2014-07-08 Broadcom Corporation Mesh grid protection system
CN202855734U (zh) * 2012-10-23 2013-04-03 北京同方微电子有限公司 用于智能卡的有源防护装置
FR2998684B1 (fr) * 2012-11-28 2014-11-21 Soitec Solar Gmbh Controle d'un dispositif traqueur solaire
DE102013205729A1 (de) * 2013-03-28 2014-10-02 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Vorrichtung und Verfahren mit einem Träger mit Schaltungsstrukturen
CN105379174B (zh) * 2013-07-16 2018-09-28 三菱电机株式会社 半导体装置
JP6340935B2 (ja) * 2014-06-16 2018-06-13 大日本印刷株式会社 Icチップ、異常検知処理方法、及びプログラム
US10669668B2 (en) 2017-11-28 2020-06-02 Mark Goodson Clothes dryer fire reduction system
US10770410B2 (en) * 2018-08-03 2020-09-08 Arm Limited Circuit alteration detection in integrated circuits
US10839109B2 (en) * 2018-11-14 2020-11-17 Massachusetts Institute Of Technology Integrated circuit (IC) portholes and related techniques
CN112005249A (zh) * 2019-03-05 2020-11-27 华为技术有限公司 一种用于裸片保护的电路、裸片及集成电路
DE102021111472A1 (de) 2021-05-04 2022-11-10 Markus Geiger Manipulationssichere Vorrichtung zum Schutz eines elektronischen Speicherelements gegen Auslesen
US11877390B2 (en) 2021-08-30 2024-01-16 International Business Machines Corporation Fabricating tamper-respondent sensors with random three-dimensional security patterns
CN115513145B (zh) * 2022-11-17 2023-03-10 灿芯半导体(上海)股份有限公司 一种防窥探,防篡改,低功耗屏蔽罩

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58209136A (ja) * 1982-05-31 1983-12-06 Toshiba Corp 自己試験機能を有する集積回路
JP3048429B2 (ja) 1991-08-14 2000-06-05 株式会社東芝 半導体集積回路装置
JPH05167020A (ja) * 1991-12-13 1993-07-02 Nec Ibaraki Ltd 半導体理論集積回路
US5389738A (en) * 1992-05-04 1995-02-14 Motorola, Inc. Tamperproof arrangement for an integrated circuit device
US5675645A (en) * 1995-04-18 1997-10-07 Ricoh Company, Ltd. Method and apparatus for securing executable programs against copying
FR2740553B1 (fr) * 1995-10-26 1997-12-05 Sgs Thomson Microelectronics Procede de detection de presence de passivation dans un circuit integre
US5796682A (en) * 1995-10-30 1998-08-18 Motorola, Inc. Method for measuring time and structure therefor
JP3037191B2 (ja) * 1997-04-22 2000-04-24 日本電気アイシーマイコンシステム株式会社 半導体装置
KR100710936B1 (ko) * 1998-11-05 2007-04-24 인피니언 테크놀로지스 아게 집적 회로용 보호 회로
JP3524450B2 (ja) * 1999-11-09 2004-05-10 キヤノン株式会社 集積回路およびその評価方法
JP3735835B2 (ja) * 1999-11-12 2006-01-18 株式会社山武 集積回路装置および校正方法
JP2001166009A (ja) * 1999-12-14 2001-06-22 Matsushita Electric Ind Co Ltd 診断機能を有する半導体集積回路
JP2001177064A (ja) * 1999-12-17 2001-06-29 Hitachi Ltd 診断回路及び半導体集積回路
JP2001244414A (ja) * 2000-02-29 2001-09-07 Nippon Telegr & Teleph Corp <Ntt> 半導体集積回路
DE10101330A1 (de) * 2001-01-13 2002-07-18 Philips Corp Intellectual Pty Elektrische oder elektronische Schaltungsanordnung und Verfahren zum Schützen der selben von Manipulation und/oder Missbrauch
US7065656B2 (en) * 2001-07-03 2006-06-20 Hewlett-Packard Development Company, L.P. Tamper-evident/tamper-resistant electronic components
US20040212017A1 (en) * 2001-08-07 2004-10-28 Hirotaka Mizuno Semiconductor device and ic card
JP2003296680A (ja) * 2002-03-29 2003-10-17 Hitachi Ltd データ処理装置
US7005874B2 (en) * 2004-06-28 2006-02-28 International Business Machines Corporation Utilizing clock shield as defect monitor

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