JP2012053788A - 半導体集積回路装置 - Google Patents

Abstract

【課題】半導体基板の表側に配置された回路が半導体基板の裏側から解析されることを検出する技術を提供することを目的とする。
【解決手段】回路ブロックが配置された第１面と、第１面の反対側の第２面とを有する半導体基板と、半導体基板を搭載する実装基板と、実装基板のうち、回路ブロックの保護対象の部分と重なる領域に配置された導電パターンと、導電パターンに改変が加えられたことを検出する検出回路とを有する半導体集積回路装置が提供される。半導体基板の第２面と実装基板とが対向するように、半導体基板が実装基板に搭載されている。
【選択図】図１

Description

本発明は半導体集積回路装置に関する。

個人情報等の高いセキュリティ性が要求されるデータを保持する半導体集積回路装置において、搭載されている回路を物理的な改変、解析から保護したいという要望が高まっている。特許文献１に記載された半導体集積回路装置では、保護対象の回路の上に配線が配置され、この配線を介して電源電圧が半導体集積回路装置の検出回路に印加される。検出回路は配線を介して印加される電圧が通常時と異なっている場合に、この配線に改変が加えられたと判定する。また、特許文献２に記載された半導体集積回路装置では、集積回路チップの表側が実装基板に対向するように搭載される。集積回路チップを搭載する実装基板の領域には電源用の導線が形成されており、集積回路チップの表側から回路を解析するための穴が実装基板に開けられた場合に集積回路チップの記憶内容が消失する。このように、半導体基板の表側の面、すなわち回路が形成された面からの解析は困難になってきている。

特開２００６−０１２１５９号公報 特開平０７−２００４１４号公報

しかしながら、最新の解析技術では、半導体基板の裏側からトランジスタの動作状態等の回路構成を確認することが可能である。半導体基板の裏側から回路構成を解析する方法として、例えば、ＬＶＰ（Laser Voltage Probing）法や裏面エミッション顕微鏡を利用する方法が挙げられる。このような裏側からの解析方法に対して従来の半導体基板は何ら対応されておらず、半導体基板に形成された回路は十分に保護されていなかった。そこで、本発明の１つの側面は、半導体基板の表側に配置された回路が半導体基板の裏側から解析されることを検出する技術を提供することを目的とする。

上記課題に鑑みて、本発明の１つの側面による半導体集積回路装置は、回路ブロックが配置された第１面と、前記第１面の反対側の第２面とを有する半導体基板と、前記半導体基板を搭載する実装基板と、前記実装基板のうち、前記回路ブロックの保護対象の部分と重なる領域に配置された導電パターンと、前記導電パターンに改変が加えられたことを検出する検出回路とを有し、前記半導体基板の前記第２面と前記実装基板とが対向するように、前記半導体基板が前記実装基板に搭載されていることを特徴とする。

上記手段により、半導体基板の表側に配置された回路が半導体基板の裏側から解析されることを検出する技術が提供される。

実施形態の半導体集積回路装置の構成の一例を説明する図。 実施形態の検出回路の詳細な構成の一例を説明する図。 実施形態の発振回路の詳細な構成の例を説明する図。 実施形態のカウンタ回路のタイミングチャートの一例を説明する図。 実施形態の比較回路の回路構成の一例を説明する図。 実施形態の導電パターン１０５の形状の変形例を説明する図。 実施形態の検出回路の詳細な構成の一例を説明する図。 実施形態の検出回路のタイミングチャートの一例を説明する図。 実施形態の検出回路の別の構成例を説明する図。 実施形態のタイミングチャートの別の例を説明する図。 実施形態の検出回路の別の構成例を説明する図。 実施形態のタイミングチャートの別の例を説明する図。 実施形態の検出回路の別の構成例を説明する図。 実施形態のタイミングチャートの一例を説明する図。 実施形態の検出回路の別の構成例を説明する図。 実施形態のタイミングチャートの別の例を説明する図。

以下、添付の図面を参照しつつ、本発明の実施形態について説明する。図１を用いて本発明の１つの実施形態に係る半導体集積回路装置１００の構成の一例を説明する。半導体集積回路装置１００は、半導体基板１０１と実装基板１５０とを有しうる。半導体基板１０１は、半導体基板１０１の第１面（図１において上側の面。以下表面ともいう。）にメモリ回路１０２、制御回路１０３、処理回路１０８及び検出回路１０４が形成されて配置されうる。メモリ回路１０２は例えば不揮発性メモリ及び揮発性メモリの少なくとも一方を含み、データを保持しうる。制御回路１０３は例えばＣＭＯＳロジック回路であり、処理回路１０８によるメモリ回路１０２に保持されるデータへのアクセスを制御しうる。すなわち、制御回路１０３は、処理回路１０８によるメモリ回路１０２へのデータの書き込みと、処理回路１０８によるメモリ回路１０２からのデータの読み出しを制御しうる。処理回路１０８はメモリ回路１０２に保持されているデータを処理して、例えば処理によって生成されたデータを出力装置へ出力するなどの処理を行いうる。メモリ回路１０２と制御回路１０３と処理回路１０８とにより回路ブロック１０６が構成されうる。回路ブロック１０６は端子１０７を介して外部に接続されうる。

半導体基板１０１は実装基板１５０の実装領域１５１に搭載されている。図１では説明のために、半導体基板１０１が実装基板１５０に搭載される前の状態を示している。本実施形態では、半導体基板１０１の第２面（図１において下側の面。以下裏面ともいう。第１面の反対側の面。）と実装領域１５１とが対向するように、半導体基板１０１が実装基板１５０に搭載されている。実装基板１５０の実装領域１５１の上には導電パターン１０５が配置されている。それにより、半導体基板１０１が実装基板１５０に搭載された状態において、導電パターン１０５が回路ブロック１０６を半導体基板１０１の裏側から覆う。図１に示される例では、導電パターン１０５は１本の曲折した導電線により構成され、実装領域１５１の全面にわたって配置されるように蛇行している。導電パターン１０５は実装領域１５１全体に配置される必要はなく、保護対象の部分の上に配置されればよい。例えば、実装領域１５１のうち、回路ブロック１０６の一部又は全部と重なる領域の上に導電パターン１０５が配置されてもよい。すなわち、導電パターン１０５は、メモリ回路１０２に重なる領域の上だけに配置されてもよいし、制御回路１０３に重なる領域の上だけに配置されてもよいし、処理回路１０８に重なる領域の上だけに配置されてもよい。導電パターン１０５の隙間から保護対象の回路の構成が解析されないように、導電パターン１０５を密に形成してもよい。また、導電パターン１０５の改変前後での回路定数の変化を大きくするために、半導体集積回路装置１００の製造プロセスにおける最小加工寸法で導電パターン１０５を形成してもよい。導電パターン１０５は実装基板１５０の表面に配置されてもよいし、実装基板１５０が多層配線基板の場合に多層配線基板の中間層に形成されてもよい。また、検出回路１０４は実装基板１５０に配置されてもよく、この場合には検出回路１０４と制御回路１０３とが実装配線及びワイヤーボンディングなどにより接続されうる。

検出回路１０４はワイヤーボンディング（不図示）を介して導電パターン１０５に接続され、導電パターン１０５に改変が加えられたことを検出しうる。導電パターン１０５の改変とは、例えば導電パターン１０５の除去や、切断・再接続などのパターンの変更だけでなく、半導体基板１０１が実装基板１５０から取り外されて検出回路１０４から導電パターン１０５が切り離されたことを含む。検出回路１０４の詳細な構成及び検出回路１０４と導電パターン１０５との接続構成については後述する。検出回路１０４と制御回路１０３とは例えば実装配線とワイヤーボンディングとで接続されており、検出回路１０４の検出結果が制御回路１０３へ出力されうる。導電パターン１０５に改変が加えられたことを検出回路１０４が検出した場合に、制御回路１０３は処理回路１０８がメモリ回路１０２に保持されているデータを使用できないようにしうる。例えば、制御回路１０３はデータを使用できないようにするために、処理回路１０８によるメモリ回路１０２へのアクセスを禁止してもよいし、メモリ回路１０２に保持されているデータをリセットしてもよい。ここで、データのリセットとは、例えばデータの消去やランダムデータの上書きなどの、メモリ回路１０２にデータが保持されていない状態に変更する動作のことである。メモリ回路１０２が揮発性メモリを含む場合に、制御回路１０３はメモリ回路１０２への電力供給を停止することによってデータをリセットしてもよい。

続いて、図７を用いて検出回路１０４の詳細な構成の一例を説明する。図７は、検出回路１０４の一例である検出回路７００を示す。検出回路７００はスイッチ回路ＳＷ７とＯＲ回路ＯＲ７とを有する。スイッチ回路ＳＷ７の一端は導電パターン１０５のＡ点（第１部分）に接続され、もう一端は電圧源ＶＤＤに接続される。導電パターン１０５のＢ点（第２部分）は基準電位ラインに接続される。基準電位ラインは例えば接地ＧＮＤであるが、他の電位であってもかまわない。ここで、図２の導電パターン１０５のＡ点、Ｂ点はそれぞれ、図１の導電パターン１０５のＡ点、Ｂ点に対応する。スイッチ回路ＳＷ７のオン／オフは制御信号Ｓ７で制御される。ＯＲ回路ＯＲ７の１つの入力部は導電パターン１０５のＡ点に接続され、別の入力部には制御信号Ｓ７が提供される。ＯＲ回路ＯＲ７の出力部は制御回路１０３に接続され、ＯＲ回路ＯＲ７の出力信号ＳＯＵＴが制御回路１０３に提供される。

次に、図８のタイミングチャートを用いて、検出回路７００の動作を説明する。図８（Ａ）は正常時、すなわち導電パターン１０５に改変が加えられていない場合の出力信号ＳＯＵＴの挙動を説明し、図８（Ｂ）は導電パターン１０５に改変が加えられた後の出力信号ＳＯＵＴの挙動を説明する。

導電パターン１０５に改変が加えられていない場合に、図８（Ａ）に示されるように、時刻Ｔ８１よりも前に制御信号Ｓ７はローであり、従ってスイッチ回路ＳＷ７はオフ状態である。その結果として、導電パターン１０５のＡ点は電圧源ＶＤＤに接続されない。また、導電パターン１０５のＢ点は基準電位ラインに接続され、導電パターン１０５のＡ点とＢ点とは導電パターン１０５を介して接続されている。その結果として、導電パターン１０５のＡ点の電圧はローとなり、ＯＲ回路ＯＲ７からの出力信号ＳＯＵＴもローとなる。時刻Ｔ８１で制御信号Ｓ７がローからハイに変化すると、スイッチ回路ＳＷ７がオフ状態からオン状態へ移行し、導電パターン１０５のＡ点が電圧源ＶＤＤに接続される。これにより、導電パターン１０５のＡ点の電圧はローからハイに変化し、ＯＲ回路ＯＲ７からの出力信号ＳＯＵＴもローからハイに変化する。スイッチ回路ＳＷ７がオン状態になってから導電パターン１０５のＡ点の電圧がＶＤＤに等しくなるまでには導電パターン１０５の時定数に応じた時間がかかる。しかし、図８では説明を簡単にするために、時刻Ｔ８１において即座に導電パターン１０５のＡ点の電圧がローからハイに変化するものとして説明する。後述する時刻Ｔ８２〜Ｔ８４についても同様である。

時刻Ｔ８２で制御信号Ｓ７がハイからローに変化すると、スイッチ回路ＳＷ７がオン状態からオフ状態に移行する。これにより、導電パターン１０５のＡ点が電圧源ＶＤＤから切断されるが、Ｂ点はなおも基準電位ラインに接続されているため、Ａ点の電圧はハイからローに変化する。その結果、ＯＲ回路ＯＲ７への入力はどちらもローとなり、ＯＲ回路ＯＲ７の出力信号ＳＯＵＴもローとなる。このように、検出回路７００は、出力信号ＳＯＵＴがハイからローに変化した場合に導電パターン１０５に改変が加えられていないことを検出しうる。

次に、図８（Ｂ）を参照しつつ、導電パターン１０５に改変が加えられた場合について説明する。半導体基板１０１の裏面から回路ブロック１０６の解析を行うために、半導体基板１０１が実装基板１５０から取り外された場合や、実装基板１５０に穴をあけることにより導電パターン１０５の一部が切断された場合を考える。

導電パターン１０５に上述のような改変が加えられた場合に、図８（Ｂ）に示されるように、時刻Ｔ８３よりも前に制御信号Ｓ７はローであり、従ってスイッチ回路ＳＷ７はオフ状態である。その結果として、導電パターン１０５のＡ点は電圧源ＶＤＤに接続されない。一方で、導電パターン１０５が切断又は除去されているため、導電パターン１０５のＡ点は導電パターン１０５のＢ点に接続されていた基準電位ラインからの影響を受けない。そのため、導電パターン１０５のＡ点の電圧は不定となり、ＯＲ回路ＯＲ７からの出力信号ＳＯＵＴも不定となる。

時刻Ｔ８３で制御信号Ｓ７がローからハイに変化すると、スイッチ回路ＳＷ７がオフ状態からオン状態へ移行し、導電パターン１０５のＡ点が電圧源ＶＤＤに接続される。これにより、導電パターン１０５のＡ点の電圧はローからハイに変化し、ＯＲ回路ＯＲ７からの出力信号ＳＯＵＴもローからハイに変化する。

時刻Ｔ８４で制御信号Ｓ７がハイからローに変化すると、スイッチ回路ＳＷ７がオン状態からオフ状態に移行する。これにより、導電パターン１０５のＡ点が電圧源ＶＤＤから切断される。ここで、導電パターン１０５のＡ点は基準電位ラインから切り離されているため、Ａ点の電圧はハイのままとなり、ＯＲ回路ＯＲ７からの出力信号ＳＯＵＴもハイのままとなる。このように、検出回路７００は、出力信号ＳＯＵＴがハイのまま変化しない場合に導電パターン１０５に改変が加えられたことを検出しうる。

以上のように、スイッチ回路ＳＷ２をオフ状態にした場合に導電パターン１０５のＡ点の電圧が変化するか否かを判定することにより、導電パターン１０５に改変が加えられたか否かを検出できる。それにより、半導体基板の表側に配置された回路が半導体基板の裏側から解析されることを検出できる。

続いて、図２を用いて検出回路１０４の詳細な構成の別の例を説明する。図２は、検出回路１０４の別の例である検出回路２００を示す。検出回路２００は発振回路２１０と判定回路２２０とを有し、判定回路２２０はカウンタ回路２２１と比較回路２２２とを有しうる。発振回路２１０には導電パターン１０５が接続され、発振回路２１０は導電パターン１０５の回路定数により決定される発振周波数で発振する。導電パターン１０５の回路定数は導電パターン１０５の寄生抵抗値と寄生容量値とを含む。発振回路２１０の出力信号Ｓｆはカウンタ回路２２１に提供される。カウンタ回路２２１へは制御信号Ｓａも提供され、カウンタ回路２２１は制御信号Ｓａがハイである間の発振周波数を計数する。カウンタ回路２２１の計数した計数値Ｓｂは比較回路２２２へ提供される。比較回路２２２へは判定値Ｓｃも提供され、比較回路２２２は計数値Ｓｂが判定値Ｓｃにより規定される範囲に含まれるか否かを判定しうる。制御信号Ｓａのパルス幅や判定値Ｓｃは事前に設定されうる。例えば、半導体集積回路装置１００の製造時点で設定されて検出回路２００に保持されてもよいし、半導体集積回路装置１００の出荷後にユーザが半導体集積回路装置１００を使用する際に設定してもよい。ユーザが任意に定める場合に、制御信号Ｓａのパルス幅および判定値Ｓｃの基準となる情報をユーザがメモリ回路１０２に保持させ、この情報に基づいて、制御回路１０３が制御信号Ｓａのパルス幅と判定値Ｓｃを生成してもよい。制御信号Ｓａのパルス幅や判定値Ｓｃはメモリ回路１０２の不揮発性メモリに保持されてもよい。この場合に、導電パターン１０５に改変が加えられると、制御信号Ｓａのパルス幅や判定値Ｓｃは利用できなくなる。しかし、導電パターン１０５に改変が加えられた半導体集積回路装置１００はユーザにより破棄されると考えられるため、メモリ回路１０２に保持しておくことを妨げるものではない。

計数値Ｓｂが判定値Ｓｃの範囲に含まれる場合に、検出回路２００は、導電パターン１０５に改変が加えられていないことを検出し、その検出結果を制御回路１０３へ出力する。計数値Ｓｂが判定値Ｓｃの範囲に含まれない場合に、検出回路２００は、導電パターン１０５に改変が加えられたことを検出し、その検出結果を制御回路１０３へ出力する。

続いて、図３を用いて発振回路２１０の詳細な構成の例を２つ説明する。図３（Ａ）と図３（ｂ）とはどちらも発振回路がリングオシレータ回路を含む場合の構成であり、発振回路と導電パターン１０５との接続構成が異なる。図３（Ａ）及び図３（Ｂ）の導電パターン１０５のＡ点とＢ点はそれぞれ、図１の導電パターン１０５のＡ点とＢ点に対応する。

図３（Ａ）に示される発振回路３１０は、複数かつ奇数（例えば３個）のインバータ回路が環状に接続されたリングオシレータ回路３１１を含む。リングオシレータ回路３１１を構成するインバータ回路のうち初段（図面左側）のものの入力端と導電パターン１０５のＡ点（第１部分）とが接続される。また、導電パターン１０５のＢ点（第２部分）は基準電位ライン（例えばＧＮＤ）に接続される。この場合に、導電パターン１０５の抵抗成分と容量成分とは、Ａ点とＢ点との間に並列に接続されているとみなしうる。リングオシレータ回路３１１を構成するインバータ回路のうち最終段（図面右側）のものの出力端はインバータ回路を介して判定回路２２０に接続される。

図３（Ｂ）に示される発振回路３２０は、導電パターン１０５を介して複数かつ奇数（例えば３個）のインバータ回路が環状に接続されたリングオシレータ回路３２１を含む。リングオシレータ回路３２１を構成するインバータ回路のうち初段（図面左側）のものの入力端と導電パターン１０５のＢ点（第２部分）とが接続される。また、リングオシレータ回路３２１を構成するインバータ回路のうち最終段（図面右側）のものの出力端と導電パターン１０５のＡ点（第１部分）とが接続される。この場合に、導電パターン１０５の抵抗成分はＡ点とＢ点との間に接続され、Ａ点及びＢ点と基準電位ラインとの間に容量成分が接続されるとみなしうる。リングオシレータ回路３２１を構成するインバータ回路のうち最終段（図面右側）のものの出力端はインバータ回路を介して判定回路２２０に接続される。

発振回路２１０が図３（Ａ）と図３（Ｂ）とのどちらの構成であっても、導電パターン１０５の回路定数によって発振周波数が決定される。従って、導電パターン１０５に改変が加えられると発振回路２１０の発振周波数が変化する。例えば、図３（Ａ）の発振回路３１０の場合には、導電パターン１０５が除去又は切断されると、発振周波数は大きくなる。また、図３（Ｂ）の発振回路３２０の場合には、導電パターン１０５が除去又は切断されると、リングオシレータ回路３２１のループが切断されるために、発振回路３２０は動作しなくなる。その結果、発振周波数はゼロになる。発振回路２１０は、リングオシレータ回路を用いたものに限られず、シュミットトリガ回路を用いたものでもよいし、マルチバイブレータ回路を用いたものでもよい。

続いて、図４を用いてカウンタ回路２２１のタイミングチャートの一例を説明する。図４ではカウンタ回路２２１が４ビットで動作する場合を例として扱う。前述のように、カウンタ回路２２１へは制御信号Ｓａと発振回路２１０からの信号Ｓｆとが提供されている。これらの信号もとに、カウンタ回路２２１は制御信号Ｓａがハイである間に信号Ｓｆがローからハイに変化した回数を計数する。その結果として、計数値Ｓｂが出力される。図４の例では、計数値ＳｂはＳｂ０〜Ｓｂ３の４ビットの信号として出力される。Ｓｂ０は計数値Ｓｂの最下位ビットを表し、Ｓｂ３は計数値Ｓｂの最上位ビットを表す。図示していないが、計数終了後、すなわち制御信号Ｓａがローになった後に、Ｓｂ０〜Ｓｂ３のそれぞれはローにリセットされる。

図５を用いて比較回路２２２の回路構成の一例を説明する。比較回路２２２へは、前述した計数値Ｓｂ０〜Ｓｂ３が提供されるとともに、判定値Ｓｃを構成するビットＳｃ２、Ｓｃ３が提供される。図５に示した比較回路２２２の例では、計数値Ｓｂの上位２ビットを判定値Ｓｃと比較することによって、計数値が判定値Ｓｃにより規定される範囲に含まれるか否かを判定する。Ｓｂ３とＳｃ３とはともにＡＮＤ回路５０１へ提供され、ＡＮＤ回路５０１の出力はＡＮＤ回路５０２へ入力される。Ｓｂ２とＳｂ２とについても同様である。Ｓｂ１とＳｂ０とは破棄される。ＡＮＤ回路５０２の出力は検出結果として制御回路１０３へ入力される。

Ｓｂ３とＳｃ３とが一致し、且つＳｂ２とＳｃ２とが一致する場合に、ＡＮＤ回路５０２からの出力はハイとなる。この場合、検出回路２００が導電パターン１０５に改変が加えられていないことを検出したことを表す。どちらか一方でも一致しない場合に、ＡＮＤ回路５０２からの出力はローとなる。この場合、検出回路２００が導電パターン１０５に改変が加えられたことを検出したことを表す。計数値Ｓｂの比較対象のビット数を増減することにより、判定値Ｓｃにより規定される範囲に含まれる値の個数を増減しうる。例えば、計数値Ｓｂが４つの値を有する範囲に含まれるか否かを判定したい場合には、計数値Ｓｂの下位２ビット以外のビットを判定値Ｓｃと比較すればよい。計数値Ｓｂが１つの値を有する範囲に含まれるか、すなわち計数値Ｓｂが所定の値に一致するか否かを判定したい場合には、計数値Ｓｂのすべてのビットを判定値Ｓｃと比較すればよい。判定値Ｓｃを構成するビット数は比較対象の計数値Ｓｂのビット数に依存する。

上述の検出回路２００では、制御信号Ｓａがカウンタ回路２２１へ提供されるが、これにかえて、制御信号Ｓａを発振回路２１０へ提供してもよい。例えば、リングオシレータ回路を構成する複数のインバータ回路の１つをＮＡＮＤ回路に置き換えて、このＮＡＮＤ回路に制御信号Ｓａを提供してもよい。この場合に、制御信号Ｓａがローである間はリングオシレータ回路が発振せず、制御信号Ｓａがハイである間はリングオシレータ回路が発振する。

上述のように、発振回路２１０にリングオシレータ回路を用い、判定回路２２０にカウンタ回路２２１とＡＮＤ回路で構成された比較回路２２２とを用いることにより、検出回路２００をロジック回路のみで構成可能になる。これらのロジック回路を半導体基板１０１に分散して配置することにより、回路構成の解析をより困難にすることが可能になる。

図２に示される検出回路２００は導電パターン１０５の回路定数により決定される発振周波数の変化に基づいて導電パターン１０５の改変を検出する。ＦＩＢ装置などの加工装置を用いたとしても、導電パターンの回路定数を維持したまま導電パターンを改変するのは非常に困難である。従って、導電パターンの改変をより精度よく検出でき、その結果として半導体集積回路装置に保持されたデータのセキュリティ性を向上することができる。

次に、図１３を用いて検出回路１０４の詳細な構成について説明する。図１３は、検出回路１０４の一例である検出回路１３００を示す。検出回路１３００は２つのスイッチ回路ＳＷ１、ＳＷ２と判定回路１３１０とを有する。スイッチ回路ＳＷ１の一端は導電パターン１０５のＡ点（第１部分）に接続され、もう一端は電流供給ラインとして機能する電圧源ＶＤＤに接続される。スイッチ回路ＳＷ２の一端は導電パターン１０５のＡ点に接続され、もう一端は基準電位ラインに接続される。基準電位ラインは例えば接地ＧＮＤであるが、他の電位であってもかまわない。導電パターン１０５のＢ点（第２部分）は基準電位ラインに接続される。ここで、図１３の導電パターン１０５のＡ点、Ｂ点はそれぞれ、図１の導電パターン１０５のＡ点、Ｂ点に対応する。判定回路１３１０は導電パターン１０５のＡ点に接続され、Ａ点の電圧の変化を検出する。具体的には、Ａ点の電位を基準電位にリセットした後にＡ点を電圧源ＶＤＤに接続して、一定時間経過後のＡ点の電圧Ｖ１が事前に設定された範囲に含まれるか否かを判定する。検出回路１３００は、電圧Ｖ１が事前に設定された範囲に含まれる場合に、導電パターン１０５に改変が加えられていないことを検出しうる。一方、検出回路１３００は、電圧Ｖ１が事前に設定された範囲に含まれない場合に、導電パターン１０５に改変が加えられたことを検出しうる。

判定回路１３１０は、２つの電圧比較回路ＣＭＰ１１、ＣＭＰ１２、ＡＮＤ回路ＡＮＤ１及びＤフリップフロップ回路ＤＦＦ１１を有する。電圧比較回路ＣＭＰ１１の正入力端子は基準電圧Ｖｒｅｆ１に接続され、負入力端子は導電パターン１０５のＡ点に接続される。電圧比較回路ＣＭＰ１１の出力信号Ｓ１１はＡＮＤ回路ＡＮＤ１へ入力される。電圧比較回路ＣＭＰ１２の正入力端子は導電パターン１０５のＡ点に接続され、負入力端子は基準電圧Ｖｒｅｆ２に接続される。電圧比較回路ＣＭＰ１２の出力信号Ｓ１２はＡＮＤ回路ＡＮＤ１へ入力される。図１３の例では、Ｖｒｅｆ１がＶｒｅｆ２よりも大きいとする。ＡＮＤ回路ＡＮＤ１の出力信号Ｓ１３はＤフリップフロップ回路ＤＦＦ１１のデータ入力端子へ入力される。Ｄフリップフロップ回路ＤＦＦ１１のクロック入力端子には制御信号Ｓ１４が入力される。Ｄフリップフロップ回路ＤＦＦ１１のＱの出力信号Ｓ１５は検出回路１３００の出力として制御回路１０３へ入力される。基準電圧Ｖｒｅｆ１、Ｖｒｅｆ２は半導体基板１０１に搭載されたＤＡコンバータで生成される電圧であってもよいし、半導体基板１０１の外部から入力される電圧であってもよい。

次に、図１４のタイミングチャートを用いて、検出回路１３００の動作を説明する。図１４（Ａ）〜図１４（Ｃ）のそれぞれにおいて、上側が各信号の状態を表し、下側が時間の経過に伴う導電パターン１０５のＡ点の電圧Ｖ１の変化を表す。図１４（Ａ）は導電パターン１０５に改変が加えられていない場合の検出回路１３００の動作を説明するタイミングチャートの一例である。

スイッチ回路ＳＷ１とスイッチ回路ＳＷ２のオン／オフはそれぞれ、制御信号Ｓ０と制御信号Ｓ０Ｂとで制御される。ここで、制御信号Ｓ０Ｂは制御信号Ｓ０の反転信号である。そのため、タイミングチャートでは制御信号Ｓ０Ｂを省略する。時刻Ｔ０において、制御信号Ｓ０がローで、制御信号Ｓ０Ｂがハイである。従って、スイッチ回路ＳＷ１はオフとなり、スイッチ回路ＳＷ２はオンとなる。その結果、導電パターン１０５のＡ点の電圧Ｖ１は基準電位にリセットされる。すなわち、スイッチ回路ＳＷ２は電圧Ｖ１を基準電位にリセットするためのリセット部として機能しうる。導電パターン１０５のＢ点が基準電位ラインに接続される場合には、スイッチ回路ＳＷ２を省略しうる。この場合に、スイッチ回路ＳＷ１がオフになると、導電パターン１０５は基準電位ラインに接続されているため、一定時間経過後に導電パターン１０５のＡ点も基準電位にリセットされる。

時刻Ｔ１において、制御信号Ｓ０がローからハイに変化すると、スイッチ回路ＳＷ１はオンとなり、スイッチ回路ＳＷ２はオフとなる。その結果、導電パターン１０５のＡ点には電圧源ＶＤＤからスイッチ回路ＳＷ１を介して電流が供給される。すなわち、スイッチ回路ＳＷ１は導電パターン１０５のＡ点を電圧源ＶＤＤに接続するための接続部として機能しうる。その後、導電パターン１０５のＡ点の電圧Ｖ１は、導電パターン１０５の回路定数で決定される時定数に従って、電圧源ＶＤＤの供給する電圧値に向かって徐々に増加し始める。導電パターン１０５の回路定数は導電パターン１０５の寄生抵抗値と寄生容量値とを含む。

電圧Ｖ１が基準電圧Ｖｒｅｆ２に到達する（この時刻をＴａとする）と、電圧比較回路ＣＭＰ１２の出力信号Ｓ１２はローからハイに変化する。時刻Ｔａの時点では、電圧Ｖ１は基準電圧Ｖｒｅｆ１よりも低いため、電圧比較回路ＣＭＰ１１の出力信号Ｓ１１はハイのままである。従って、ＡＮＤ回路ＡＮＤ１の出力信号Ｓ１３はローからハイに変化する。時刻Ｔ２において、制御信号Ｓ１４がローからハイに変化すると、ＡＮＤ回路ＡＮＤ１の出力信号Ｓ１３がハイであるので、Ｄフリップフロップ回路ＤＦＦ１１の出力信号Ｓ１５はローからハイに変化する。電圧Ｖ１が基準電圧Ｖｒｅｆ１に到達する（この時刻をＴｂとする）と、電圧比較回路ＣＭＰ１１の出力信号Ｓ１１はハイからローに変化する。その結果、ＡＮＤ回路ＡＮＤ１の出力信号Ｓ１３はハイからローに変化する。以上のように、時刻Ｔ２を過ぎると、検出回路１３００の出力信号Ｓ１５はハイとなる。これは、導電パターン１０５に改変が加えられていないことを検出回路１３００が検出したことを表す。

時刻Ｔ２は、導電パターン１０５が改変されていない場合の電圧Ｖ１が基準電圧Ｖｒｅｆ２に到達する時刻（Ｔａ）と基準電圧Ｖｒｅｆ１に到達する時刻（Ｔｂ）の間に含まれるように事前に設定される。従って、時刻Ｔ２の時点の電圧Ｖ１の値が基準電圧Ｖｒｅｆ２以上かつ基準電圧Ｖｒｅｆ１以下である場合に、導電パターン１０５に改変が加えられていないことが検出される。

次に、図１４（Ｂ）を用いて、導電パターン１０５に改変が加えられ、導電パターン１０５の回路定数により定まる時定数が改変前よりも小さくなった場合の検出回路１３００の動作を説明する。先程と同様に、時刻Ｔ１において、制御信号Ｓ０がローからハイに変化し、電圧Ｖ１が徐々に増加し始める。導電パターン１０５の時定数が改変前よりも小さいため、電圧Ｖ１は導電パターン１０５の改変前よりも早く増加する。

電圧Ｖ１が基準電圧Ｖｒｅｆ２に到達する（この時刻をＴｃとする）と、電圧比較回路ＣＭＰ１２の出力信号Ｓ１２はローからハイに変化する。時刻Ｔｃの時点では、電圧Ｖ１は基準電圧Ｖｒｅｆ１よりも低いため、電圧比較回路ＣＭＰ１１の出力信号Ｓ１１はハイのままである。従って、ＡＮＤ回路ＡＮＤ１の出力信号Ｓ１３はローからハイに変化する。次に、時刻Ｔ２よりも前に、電圧Ｖ１が基準電圧Ｖｒｅｆ１に到達し（この時刻をＴｄとする）、電圧比較回路ＣＭＰ１１の出力信号Ｓ１１はハイからローに変化する。その結果、ＡＮＤ回路ＡＮＤ１の出力信号Ｓ１３はハイからローに変化する。時刻Ｔ２において、制御信号Ｓ１４がローからハイに変化すると、ＡＮＤ回路ＡＮＤ１の出力信号Ｓ１３がローであるので、Ｄフリップフロップ回路ＤＦＦ１１の出力信号Ｓ１５はローのままである。以上のように、時刻Ｔ２を過ぎても、検出回路１３００の出力信号Ｓ１５はローのままである。これは、導電パターン１０５に改変が加えられたことを検出回路１３００が検出したことを表す。すなわち、時刻Ｔ２の時点の電圧Ｖ１の値が基準電圧Ｖｒｅｆ１を超える場合に、導電パターン１０５に改変が加えられたことが検出される。

次に、図１４（Ｃ）を用いて、導電パターン１０５に改変が加えられ、導電パターン１０５の回路定数により定まる時定数が改変前よりも大きくなった場合の検出回路１３００の動作を説明する。先程と同様に、時刻Ｔ１において、制御信号Ｓ０がローからハイに変化し、電圧Ｖ１が徐々に増加し始める。導電パターン１０５の時定数が改変前よりも大きいため、電圧Ｖ１は導電パターン１０５の改変前よりも遅く増加する。

電圧Ｖ１が基準電圧Ｖｒｅｆ２に到達するよりも前に時刻Ｔ２になり、制御信号Ｓ１４がローからハイに変化すると、ＡＮＤ回路ＡＮＤ１の出力信号Ｓ１３がローであるので、Ｄフリップフロップ回路ＤＦＦ１１の出力信号Ｓ１５はローのままである。電圧Ｖ１が基準電圧Ｖｒｅｆ２に到達する（この時刻をＴｅとする）と、電圧比較回路ＣＭＰ１２の出力信号Ｓ１２はローからハイに変化する。時刻Ｔｅの時点では、電圧Ｖ１は基準電圧Ｖｒｅｆ１よりも低いため、電圧比較回路ＣＭＰ１１の出力信号Ｓ１１はハイのままである。従って、ＡＮＤ回路ＡＮＤ１の出力信号Ｓ１３はローからハイに変化する。次に、電圧Ｖ１が基準電圧Ｖｒｅｆ１に到達し（この時刻をＴｆとする）、電圧比較回路ＣＭＰ１１の出力信号Ｓ１１はハイからローに変化する。その結果、ＡＮＤ回路ＡＮＤ１の出力信号Ｓ１３はハイからローに変化する。以上のように、時刻Ｔ２を過ぎても、検出回路１３００の出力信号Ｓ１５はローのままである。これは、導電パターン１０５に改変が加えられたことを検出回路１３００が検出したことを表す。すなわち、時刻Ｔ２の時点の電圧Ｖ１の値が基準電圧Ｖｒｅｆ２未満の場合に、導電パターン１０５に改変が加えられたことが検出される。

検出回路１３００で用いられる基準電圧Ｖｒｅｆ１、Ｖｒｅｆ２及び時刻Ｔ１、Ｔ２は半導体集積回路装置１００の設計時に設定されてもよいし、製造時に設定されてもよいし、出荷後にユーザにより独自に設定されてもよい。これらの設定値は検出回路１０４に保持されてもよいし、メモリ回路１０２の不揮発性メモリに保持されてもよい。メモリ回路１０２に保持される場合には、導電パターン１０５に改変が加えられると、これらの設定値は利用できなくなる。しかし、導電パターン１０５に改変が加えられた半導体集積回路装置１００はユーザにより破棄されると考えられるため、メモリ回路１０２に保持しておくことを妨げるものではない。

次に、図１５を用いて検出回路１０４の詳細な構成の別の例について説明する。図１５は、検出回路１０４の別の例である検出回路１５００を示す。検出回路１５００は、検出回路１３００の判定回路１３１０を判定回路１５１０に置き換えたものである。そこで、以下では判定回路１５１０の構成について説明する。

判定回路１５１０は、電圧比較回路ＣＭＰ２１、ＡＮＤ回路ＡＮＤ２及び２つのＤフリップフロップ回路ＤＦＦ２１、ＤＦＦ２２を有する。電圧比較回路ＣＭＰ２１の正入力端子は導電パターン１０５のＡ点に接続され、負入力端子は基準電圧Ｖｒｅｆ３に接続される。電圧比較回路ＣＭＰ２１の出力信号Ｓ２１は、Ｄフリップフロップ回路ＤＦＦ２１のデータ入力端子と、Ｄフリップフロップ回路ＤＦＦ２２のデータ入力端子とにそれぞれ入力される。Ｄフリップフロップ回路ＤＦＦ２１のクロック入力端子には制御信号Ｓ２２が入力される。Ｄフリップフロップ回路ＤＦＦ２２のクロック入力端子には制御信号Ｓ２３が入力される。Ｄフリップフロップ回路ＤＦＦ２１のＱＢの出力信号Ｓ２４と、Ｄフリップフロップ回路ＤＦＦ２２のＱの出力信号Ｓ２５とはそれぞれＡＮＤ回路ＡＮＤ２へ入力される。ＡＮＤ回路ＡＮＤ２の出力信号Ｓ２６は検出回路１５００の出力として制御回路１０３へ入力される。基準電圧Ｖｒｅｆ３は半導体基板１０１に搭載されたＤＡコンバータで生成される電圧であってもよいし、半導体基板１０１の外部から入力される電圧であってもよい。

次に、図１６のタイミングチャートを用いて、検出回路１５００の動作を説明する。図１６（Ａ）〜図１６（Ｃ）のそれぞれにおいて、上側が各信号の状態を表し、下側が時間の経過に伴う導電パターン１０５のＡ点の電圧Ｖ１の変化を表す。図１６（Ａ）は導電パターン１０５に改変が加えられていない場合の検出回路１５００の動作を説明するタイミングチャートの一例である。スイッチ回路ＳＷ１、ＳＷ２の動作は図１４と同様のため、説明を省略する。

時刻Ｔ１において、制御信号Ｓ０がローからハイに変化すると、スイッチ回路ＳＷ１はオンとなり、スイッチ回路ＳＷ２はオフとなる。その結果、導電パターン１０５のＡ点には電圧源ＶＤＤからスイッチ回路ＳＷ１を介して電流が供給される。その後、導電パターン１０５のＡ点の電圧Ｖ１は、導電パターン１０５の回路定数で決定される時定数に従って、電圧源ＶＤＤの供給する電圧値に向かって徐々に増加し始める。時刻Ｔ１の時点で、電圧比較回路ＣＭＰ２１の出力信号Ｓ２１はローであり、Ｄフリップフロップ回路ＤＦＦ２１のＱＢの出力信号Ｓ２４はハイであり、Ｄフリップフロップ回路ＤＦＦ２２のＱの出力信号Ｓ２５はローである。従って、ＡＮＤ回路ＡＮＤ２の出力信号Ｓ２６はローである。

時刻Ｔ３において、制御信号Ｓ２２がローからハイに変化する。出力信号Ｓ２１がローであるため、Ｄフリップフロップ回路ＤＦＦ２１のＱＢの出力信号Ｓ２４はハイのままである。電圧Ｖ１が基準電圧Ｖｒｅｆ３に到達する（この時刻をＴｇとする）と、電圧比較回路ＣＭＰ２１の出力信号Ｓ２１はローからハイに変化する。時刻Ｔ４において、制御信号Ｓ２３がローからハイに変化する。出力信号Ｓ２１がハイであるため、Ｄフリップフロップ回路ＤＦＦ２２のＱの出力信号Ｓ２５はローからハイに変化する。それに伴い、ＡＮＤ回路ＡＮＤ２からの出力信号Ｓ２６もローからハイに変化する。以上のように、時刻Ｔ４を過ぎると、検出回路１５００の出力信号Ｓ２６はハイとなる。これは、導電パターン１０５に改変が加えられていないことを検出回路１５００が検出したことを表す。

時刻Ｔ３、Ｔ４は、導電パターン１０５が改変されていない場合の電圧Ｖ１が基準電圧Ｖｒｅｆ３に到達する時刻（Ｔｇ）がＴ３とＴ４の間に含まれるように事前に設定される。従って、基準電圧Ｖｒｅｆ３が、時刻Ｔ３における電圧Ｖ１の値以上であり、時刻Ｔ４における電圧Ｖ１の値以下である場合に、導電パターン１０５に改変が加えられていないことが検出される。

次に、図１６（Ｂ）を用いて、導電パターン１０５に改変が加えられ、導電パターン１０５の回路定数により定まる時定数が改変前よりも小さくなった場合の検出回路１５００の動作を説明する。先程と同様に、時刻Ｔ１において、制御信号Ｓ０がローからハイに変化し、電圧Ｖ１が徐々に増加し始める。導電パターン１０５の時定数が改変前よりも小さいため、電圧Ｖ１は導電パターン１０５の改変前よりも早く増加する。

電圧Ｖ１が基準電圧Ｖｒｅｆ３に到達する（この時刻をＴｈとする）と、電圧比較回路ＣＭＰ２１の出力信号Ｓ２１はローからハイに変化する。時変数が改変前よりも小さいため、時刻Ｔｇは事前に設定された時刻Ｔ３よりも早い。時刻Ｔ３において、制御信号Ｓ２２がローからハイに変化する。出力信号Ｓ２１がハイであるため、Ｄフリップフロップ回路ＤＦＦ２１のＱＢの出力信号Ｓ２４はハイからローに変化する。時刻Ｔ４において、制御信号Ｓ２３がローからハイに変化する。出力信号Ｓ２１がハイであるため、Ｄフリップフロップ回路ＤＦＦ２２のＱの出力信号Ｓ２５はローからハイに変化する。以上のように、時刻Ｔ４を過ぎても、検出回路１５００の出力信号Ｓ２６はローのままである。これは、導電パターン１０５に改変が加えられたことを検出回路１５００が検出したことを表す。従って、基準電圧Ｖｒｅｆ３が、時刻Ｔ３における電圧Ｖ１の値未満である場合に、導電パターン１０５に改変が加えられたことが検出される。

次に、図１６（Ｃ）を用いて、導電パターン１０５に改変が加えられ、導電パターン１０５の回路定数により定まる時定数が改変前よりも大きくなった場合の検出回路１５００の動作を説明する。先程と同様に、時刻Ｔ１において、制御信号Ｓ０がローからハイに変化し、電圧Ｖ１が徐々に増加し始める。導電パターン１０５の時定数が改変前よりも大きいため、電圧Ｖ１は導電パターン１０５の改変前よりも遅く増加する。

時刻Ｔ３において、制御信号Ｓ２２がローからハイに変化する。出力信号Ｓ２１がローであるため、Ｄフリップフロップ回路ＤＦＦ２１のＱＢの出力信号Ｓ２４はハイのままである。時刻Ｔ４において、制御信号Ｓ２３がローからハイに変化する。出力信号Ｓ２１がローであるため、Ｄフリップフロップ回路ＤＦＦ２２のＱの出力信号Ｓ２５はローのままである。電圧Ｖ１が基準電圧Ｖｒｅｆ３に到達する（この時刻をＴｉとする）と、電圧比較回路ＣＭＰ２１の出力信号Ｓ２１はローからハイに変化する。時変数が改変前よりも大きいため、時刻Ｔｉは事前に設定された時刻Ｔ４よりも遅い。以上のように、時刻Ｔ４を過ぎても、検出回路１５００の出力信号Ｓ２６はローのままである。これは、導電パターン１０５に改変が加えられたことを検出回路１５００が検出したことを表す。従って、基準電圧Ｖｒｅｆ３が、時刻Ｔ４における電圧Ｖ１の値より大きい場合に、導電パターン１０５に改変が加えられたことが検出される。

検出回路１５００で用いられる基準電圧Ｖｒｅｆ３及び時刻Ｔ１、Ｔ３、Ｔ４は半導体集積回路装置１００の設計時に設定されてもよいし、製造時に設定されてもよいし、出荷後にユーザにより独自に設定されてもよい。これらの設定値は検出回路１０４に保持されてもよいし、メモリ回路１０２の不揮発性メモリに保持されてもよい。

次に、図９を用いて検出回路１０４の詳細な構成の別の例について説明する。図９は、検出回路１０４の別の例である検出回路９００を示す。検出回路９００は、図１３に示される検出回路１３００において、スイッチ回路ＳＷ１と電圧源ＶＤＤとの間に電流源Ｉｒｅｆが接続されたものである。検出回路９００では、導電パターン１０５のＡ点の電圧Ｖ１の収束電圧が、導電パターン１０５の抵抗値と電流源Ｉｒｅｆの出力電流との積で定まる。従って、図１３に示された検出回路１３００に比べて、電圧Ｖ１は、電圧源ＶＤＤの電圧変動による影響を受けにくい。そのため、基準電圧Ｖｒｅｆ１と基準電圧Ｖｒｅｆ２との差を抑制することができ、検出精度を高めることができる。

次に、図１０のタイミングチャートを用いて、検出回路９００の動作を説明する。図１０において、上側が各信号の状態を表し、下側が時間の経過に伴う導電パターン１０５のＡ点の電圧Ｖ１の変化を表す。図１０は導電パターン１０５に改変が加えられていない場合の検出回路９００の動作を説明するタイミングチャートの一例である。導電パターン１０５に改変が加えられた場合の検出回路９００の動作は図１４（ｂ）、図１４（ｃ）と同様のため、説明を省略する。

図１４（Ａ）と同様に、時刻Ｔ１において、制御信号Ｓ０がローからハイに変化すると、スイッチ回路ＳＷ１はオンとなり、スイッチ回路ＳＷ２はオフとなる。その結果、導電パターン１０５のＡ点には電流供給ラインとして機能する電流源Ｉｒｅｆからスイッチ回路ＳＷ１を介して電流が供給される。その後、導電パターン１０５のＡ点の電圧Ｖ１は、導電パターン１０５の回路定数で決定される時定数に従って、導電パターン１０５の寄生抵抗値と電流源Ｉｒｅｆの電流値とにより定まる電圧に向かって徐々に増加し始める。

電圧Ｖ１が基準電圧Ｖｒｅｆ２に到達する（この時刻をＴｊとする）と、電圧比較回路ＣＭＰ１２の出力信号Ｓ１２はローからハイに変化する。時刻Ｔｊの時点では、電圧Ｖ１は基準電圧Ｖｒｅｆ１よりも低いため、電圧比較回路ＣＭＰ１１の出力信号Ｓ１１はハイのままである。従って、ＡＮＤ回路ＡＮＤ１の出力信号Ｓ１３はローからハイに変化する。時刻Ｔ５において、制御信号Ｓ１４がローからハイに変化すると、ＡＮＤ回路ＡＮＤ１の出力信号Ｓ１３がハイであるので、Ｄフリップフロップ回路ＤＦＦ１１の出力信号Ｓ１５はローからハイに変化する。以上のように、時刻Ｔ５を過ぎると、検出回路９００の出力信号Ｓ１５はハイとなる。これは、導電パターン１０５に改変が加えられていないことを検出回路９００が検出したことを表す。このように、時刻Ｔ５の時点の電圧Ｖ１の値が基準電圧Ｖｒｅｆ２以上かつ基準電圧Ｖｒｅｆ１以下である場合に、導電パターン１０５に改変が加えられていないことが検出される。ここで、時刻Ｔ１からＴ５までの時間は、電圧Ｖ１の値が収束する程度の長さに設定してもよい。

導電パターン１０５に改変が加えられて導電パターン１０５の寄生抵抗値が小さくなった場合には、電圧Ｖ１の収束電圧は基準電圧Ｖｒｅｆ２よりも小さくなる。一方で、導電パターン１０５に改変が加えられて導電パターン１０５の寄生抵抗値が大きくなった場合には、電圧Ｖ１の収束電圧は基準電圧Ｖｒｅｆ１よりも大きくなる。どちらの場合でも、時刻Ｔ５の時点で検出回路９００の出力信号Ｓ１５はローとなるため、導電パターン１０５に改変が加えられたことが検出される。

次に、図１１を用いて検出回路１０４の詳細な構成の別の例について説明する。図１１は、検出回路１０４の別の例として検出回路１１００を示す。検出回路１１００は、図１５に示される検出回路１５００において、スイッチ回路ＳＷ１と電圧源ＶＤＤとを電流源Ｉｒｅｆを介して接続し、導電パターン１０５のＢ点をフローティングにしたものである。導電パターン１０５のＢ点がフローティングであるため、導電パターン１０５のＡ点の電圧Ｖ１はＣＶ＝ＩＴの関係式に従い、時間に対して線形に増加する。ここで、Ｃは導電パターン１０５の寄生容量値であり、Ｉは電流源Ｉｒｅｆの電流値であり、Ｔはスイッチ回路ＳＷ１をオンにしてからの経過時間である。電圧Ｖ１が時間Ｔに対して線形に増加することで、検出回路１５００に比べて、電圧Ｖ１が電圧源ＶＤＤの変動による影響を受けにくくなる。そのため、Ｄフリップフロップ回路ＤＦＦ２１、ＤＦＦ２２にパルスを供給する時刻の間隔を狭くすることができ、検出精度を高めることができる。

次に、図１２のタイミングチャートを用いて、検出回路１１００の動作を説明する。図１２において、上側が各信号の状態を表し、下側が時間の経過に伴う導電パターン１０５のＡ点の電圧Ｖ１の変化を表す。図１２は導電パターン１０５に改変が加えられていない場合の検出回路１１００の動作を説明するタイミングチャートの一例である。導電パターン１０５に改変が加えられた場合の検出回路１１００の動作は図１６（ｂ）、図１６（ｃ）と同様のため、説明を省略する。

時刻Ｔ１において、制御信号Ｓ０がローからハイに変化すると、スイッチ回路ＳＷ１はオンとなり、スイッチ回路ＳＷ２はオフとなる。その結果、導電パターン１０５のＡ点には電流源Ｉｒｅｆからスイッチ回路ＳＷ１を介して電流が供給される。その後、導電パターン１０５のＡ点の電圧Ｖ１は、前述のＣＶ＝ＩＴの関係式に従って線形に増加し始める。時刻Ｔ１の時点で、電圧比較回路ＣＭＰ２１の出力信号Ｓ２１はローであり、Ｄフリップフロップ回路ＤＦＦ２１のＱＢの出力信号Ｓ２４はハイであり、Ｄフリップフロップ回路ＤＦＦ２２のＱの出力信号Ｓ２５はローである。従って、ＡＮＤ回路ＡＮＤ２の出力信号Ｓ２６はローである。

時刻Ｔ６において、制御信号Ｓ２２がローからハイに変化する。出力信号Ｓ２１がローであるため、Ｄフリップフロップ回路ＤＦＦ２１のＱＢの出力信号Ｓ２４はハイのままである。電圧Ｖ１が基準電圧Ｖｒｅｆ３に到達する（この時刻をＴｋとする）と、電圧比較回路ＣＭＰ２１の出力信号Ｓ２１はローからハイに変化する。時刻Ｔ７において、制御信号Ｓ２３がローからハイに変化する。出力信号Ｓ２１がハイであるため、Ｄフリップフロップ回路ＤＦＦ２２のＱの出力信号Ｓ２５はローからハイに変化する。それに伴い、ＡＮＤ回路ＡＮＤ２からの出力信号Ｓ２６もローからハイに変化する。以上のように、時刻Ｔ７を過ぎると、検出回路１５００の出力信号Ｓ２６はハイとなる。これは、導電パターン１０５に改変が加えられていないことを検出回路１１００が検出したことを表す。

時刻Ｔ６、Ｔ７は、導電パターン１０５が改変されていない場合に、電圧Ｖ１が基準電圧Ｖｒｅｆ３に到達する時刻（Ｔｋ）がＴ６とＴ７の間に含まれるように事前に設定される。従って、基準電圧Ｖｒｅｆ３が、時刻Ｔ６における電圧Ｖ１の値以上であり、時刻Ｔ７における電圧Ｖ１の値以下である場合に、導電パターン１０５に改変が加えられていないことが検出される。

導電パターン１０５に改変が加えられて導電パターン１０５の寄生容量値が小さくなった場合には、電圧Ｖ１の単位時間当たりの増加率（ｄＶ１／ｄｔ）が大きくなる。一方で、導電パターン１０５に改変が加えられて導電パターン１０５の寄生容量値が大きくなった場合には、電圧Ｖ１の単位時間当たりの増加率（ｄＶ１／ｄｔ）が小さくなる。どちらの場合でも、時刻Ｔ７の時点で検出回路１１００の出力信号Ｓ１５はローとなるため、導電パターン１０５に改変が加えられたことが検出される。

続いて、図６を用いて導電パターン１０５の形状の変形例を説明する。以下に説明されるいずれの導電パターンも、半導体集積回路装置１００を製造する半導体プロセスの最小加工寸法で形成しうる。また、それぞれの導電パターンのＡ点、Ｂ点が、図１に示される導電パターン１０５のＡ点、Ｂ点にそれぞれ対応する。

図６（Ａ）に示される導電パターン６１０は、複数の矩形パターンがこの矩形パターンの幅よりも細い導電線で接続された形状を有する。この導電パターン６１０によれば、寄生抵抗の増大を抑制しつつ、寄生容量を増大しうる。複数の矩形のパターンの大きさは異なっていてもよい。図６（Ｂ）に示される導電パターン６２０は、外周部に位置するＡ点から渦状に中央部に向かった後、中央部から外周部に位置するＢ点まで渦状に向かうパターンを有する。図６（Ｃ）に示される導電パターン６３０は、櫛葉状のパターンを有する。図６（Ｄ）に示される導電パターン６４０は、１本の導電線が蛇行したパターンを有し、この導電線の中央付近にＡ点が位置し、両端に２つのＢ点が位置する。図６（Ｅ）に示される導電パターン６５０は櫛歯状の形状を有し、別の櫛歯状の形状を有する導電パターン６５１と噛み合うように配置される。導電パターン６５１のＣ点は基準電位ライン（例えばＧＮＤ）に接続される。この構成によれば、導電パターン６５０の寄生容量を増大しうる。図６（Ｆ）に示される導電パターン６６０は１本の導電線が蛇行したパターンを有し、この導電パターン６６０に並行して導電パターン６６１、６６２が配置される。導電パターン６６１のＣ点及び導電パターン６６２のＤ点はそれぞれ基準電位ライン（例えばＧＮＤ）に接続される。この構成によれば、導電パターン６５０の寄生容量を増大しうる。

上述の様々な実施形態によれば、半導体基板の表側に配置された回路を半導体基板の裏側から解析するため行われる導電パターンの改変を検出することが可能となる。それにより、半導体基板の表側に配置された回路を半導体基板の裏側から解析されることを検出することが可能となり、その結果として半導体集積回路装置に保持されたデータのセキュリティ性を向上することができる。また、上述した半導体基板の裏面からの解析に対する保護に加えて、表側から解析に対する保護を行ってもよい。表側からの保護は既存の技術を用いてもよいし、上述の導電パターンを半導体基板に配置された回路の上に形成して、上述のように導電パターンの改変を検出してもよい。

Claims (9)

1. 回路ブロックが配置された第１面と、前記第１面の反対側の第２面とを有する半導体基板と、
   前記半導体基板を搭載する実装基板と、
   前記実装基板のうち、前記回路ブロックの保護対象の部分と重なる領域に配置された導電パターンと、
   前記導電パターンに改変が加えられたことを検出する検出回路と
   を有し、
   前記半導体基板の前記第２面と前記実装基板とが対向するように、前記半導体基板が前記実装基板に搭載されている
   ことを特徴とする半導体集積回路装置。
2. 前記回路ブロックは、
   データを保持するためのメモリ回路と、
   前記メモリ回路に保持されるデータへのアクセスを制御する制御回路と、
   を有し、
   前記制御回路は、前記導電パターンに改変が加えられたことが検出された場合に、前記メモリ回路に保持されているデータをリセットするか、前記メモリ回路に保持されているデータへのアクセスを禁止するかの何れかを行うことを特徴とする請求項１に記載の半導体集積回路装置。
3. 前記検出回路は、前記導電パターンの第１部分が電圧源に接続された状態と接続されていない状態とを切り替えるスイッチ回路を有し、
   前記導電パターンの第２部分は基準電位ラインに接続され、
   前記検出回路は、前記第１部分が前記電圧源に接続された状態から接続されていない状態に変化した場合に、前記第１部分の電圧が変化するか否かを判定し、変化しなかった場合に、前記導電パターンに改変が加えられたことを検出する
   ことを特徴とする請求項１又は２に記載の半導体集積回路装置。
4. 前記検出回路は、
   前記導電パターンに接続され、前記導電パターンの回路定数により決定される発振周波数で発振する発振回路を有し、
   前記発振回路の発振周波数が事前に設定された範囲に含まれるか否かを判定し、前記発振周波数が事前に設定された範囲に含まれない場合に、前記導電パターンに改変が加えられたことを検出する
   ことを特徴とする請求項１又は２に記載の半導体集積回路装置。
5. 前記導電パターンの第１部分の電位を基準電位にリセットするリセット部と、
   前記第１部分を電流源に接続する接続部と
   を更に有し、
   前記検出回路は、前記第１部分の電位を基準電位にリセットした後に前記第１部分を前記電流源に接続してから一定時間経過後の前記第１部分の電圧が事前に設定された範囲に含まれるか否かを判定し、前記一定時間経過後の電圧が前記事前に設定された範囲に含まれない場合に前記導電パターンに改変が加えられたことを検出し、
   前記第１部分の電圧の変化は、前記導電パターンの回路定数に依存する
   ことを特徴とする請求項１又は２に記載の半導体集積回路装置。
6. 前記検出回路は、
   前記導電パターンの第１部分を電流源に接続する接続手段と、
   前記第１部分を基準電位にリセットするリセット手段と
   を有し、
   前記検出回路は、前記第１部分を基準電位にリセットした後に前記第１部分に電流を接続してから一定時間経過後の前記第１部分の電圧が事前に設定された範囲に含まれるか否かを判定し、前記一定時間経過後の電圧が前記範囲に含まれない場合に前記導電パターンに改変が加えられたことを検出し、
   前記第１部分の電圧の変化は、前記導電パターンの回路定数に依存する
   ことを特徴とする請求項１又は２に記載の半導体集積回路装置。
7. 前記導電パターンの第２部分が基準電位ラインに接続されることを特徴とする請求項６に記載の半導体集積回路装置。
8. 前記第１部分の電位が基準電位にリセットされた後に前記導電パターンがフローティングにされることを特徴とする請求項６に記載の半導体集積回路装置。
9. 前記回路定数は、前記導電パターンの寄生抵抗と寄生容量とを含むことを特徴とする請求項４乃至８の何れか１項に記載の半導体集積回路装置。

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