JP5156268B2 - トリミング電圧発生回路 - Google Patents

Description

本発明はトリミング電圧を発生するトリミング電圧発生回路に関する。

電圧、電流、周波数などを発生する発生用回路を半導体集積回路内に含む場合があるが、当該発生用回路形成後にこれらの値を調整したい場合がある。このような場合に、発生回路に含まれる抵抗値を変化（トリミング）させて、電圧値などを所望のトリミング値に調整するトリミング方法が知られている。例えば特許文献１にはトリミングヒューズを用いた電圧設定回路及び低電圧発生回路が開示されている。ここでの電圧設定回路は、２つの端子間に直列に接続されている複数の抵抗素子と、当該抵抗素子に並列に接続されているトリミングヒューズと、当該抵抗素子及びトリミングヒューズにより生成された電圧を出力する出力端子などから構成されている。トリミングヒューズの切断により、端子間の抵抗値が変化し、出力端子から出力される電圧値を微調整できるとしている。
特開２００４−１４６５４８号公報

しかしながら、特許文献１に示されている電圧設定回路においては、トリミングヒューズを物理的に切断してしまうため、トリミング電圧値が永久に固定されてしまい、別のトリミング電圧値に設定しなおすことができないという問題点があった。また、トリミングヒューズの切断に失敗した場合には、電圧設定回路自体を使用できなくなってしまうという問題も生じてしまう。更には、一般的に微細な半導体集積回路においては、ヒューズ部分のレイアウトに多大な面積を要するため、半導体チップ面積の増大につながるという問題点があった。

本発明は上記した如き問題点に鑑みてなされたものであって、トリミング電圧値を繰り返し設定でき且つトリミング電圧を発生する回路の面積を削減できるトリミング電圧発生回路を提供することを目的とする。

本発明によるトリミング電圧発生回路は、トリミング電圧を発生するトリミング電圧発生回路であって、順次供給されるクロックパルスの数を積算して得られる積算値を表すデジタル信号を出力するカウンタ部と、前記デジタル信号に基づいて前記トリミング電圧を生成するトリミング電圧生成部と、前記トリミング電圧値が基準電圧値に達したか否かを判別する判別部と、前記判別部の前記トリミング電圧値が前記基準電圧値に達しない限り前記カウンタ部への前記クロックパルスの供給を継続し、前記トリミング電圧値が前記基準電圧値に達すると前記クロックパルスの供給を停止するクロック供給部と、前記トリミング電圧値が前記基準電圧値に達したときの前記積算値を記憶するメモリと、前記クロック供給部が前記トリミング電圧値の変動によって前記クロックパルスの供給を再開するとき、前記クロック供給部をして前記メモリに記憶されている積算値と同数のクロックパルスを前記カウンタ部へ順次供給せしめるクロック制御回路と、を含むことを特徴とする。

以下、本発明に係る実施例について添付の図面を参照しつつ詳細に説明する。

図１は本発明によるトリミング電圧発生回路１を表すブロック図である。トリミング電圧発生回路１は、カウンタ部２と、トリミング電圧生成部３と、判別部４と、クロック供給部５と、トリミング電圧出力端子６と、インバータ２０〜２３と、データバス５１とを含む。

カウンタ部２は、クロック供給部５から順次、供給されるクロックパルスＣＫ＿ｔの数を積算し、当該積算によって得られた積算値（以下、パルス数積算値と称する）を表すデジタル信号Ｑ０〜Ｑ３を出力する。カウンタ部２は、クロックパルスＣＫ＿ｔを受け取る毎に、デジタル信号Ｑ０〜Ｑ３を出力するラッチ回路１０〜１３からなる。デジタル信号Ｑ０、Ｑ１、Ｑ２及びＱ３はそれぞれ、パルス数積算値を２進数で表したときの第１桁目、第２桁目、第３桁目及び第４桁目を表す。ラッチ回路１０は通常のＤラッチ回路であり、クロック入力端子ＣＫにクロック供給部５からのクロックパルスＣＫ＿ｔを順次、受け取る。

ラッチ回路１０は立下りのクロックパルスＣＫ＿ｔを受け取ったときにデータ入力端子Ｄに入力されるデータを取り込む。反転出力端子ＱＢはラッチ回路１０のデータ入力端子Ｄ及びラッチ回路１１のクロック入力端子ＣＫに接続されている。ラッチ回路１０はパルス数積算値を２進数で表したときの第１桁目のビット値を出力端子Ｑからデジタル信号Ｑ０として出力する。出力端子Ｑはインバータ２０を介してトランジスタ３０のゲートに接続されている。

ラッチ回路１１〜１３も同様に、クロック入力端子ＣＫに入力されるパルスの立下りでデータ入力端子Ｄに入力されるデータを取り込む通常のＤラッチ回路である。ラッチ回路１１の反転出力端子ＱＢはラッチ回路１１のデータ入力端子Ｄ及びラッチ回路１２のクロック入力端子ＣＫに接続され、ラッチ回路１２の反転出力端子ＱＢはラッチ回路１２のデータ入力端子Ｄ及びラッチ回路１３のクロック入力端子ＣＫに接続され、ラッチ回路１３の反転出力端子ＱＢはラッチ回路１３のデータ入力端子Ｄに接続されている。

ラッチ回路１１はパルス数積算値を２進数で表したときの第２桁目のビット値を、ラッチ回路１１は同第３桁目のビット値を、ラッチ回路１１は同第４桁目のビット値をそれぞれ出力端子Ｑからデジタル信号Ｑ１、Ｑ２及びＱ３として出力する。ラッチ回路１０〜１３のかかる構成により、カウンタ部２は、順次、供給されるクロックパルスＣＫ＿ｔの数を積算して得られる積算値を表すデジタル信号Ｑ０〜Ｑ３を出力できる。ラッチ回路１０〜１３の各々はリセット端子Ｒを備えており、リセット端子Ｒにリセット信号ＲＳを受け入れた場合にデジタル信号Ｑ０〜Ｑ３の理論値を０として出力する。本実施例におけるラッチ回路はラッチ回路１０〜１３の４つであるが、本発明にはかかるラッチ回路の個数制限は無い。

トリミング電圧生成部３は、インバータ２０〜２３を介して受け取ったデジタル信号Ｑ０〜Ｑ３に基づいてトリミング電圧Ｖｏを生成する。トリミング電圧生成部３は、一端が電源電位ＶＤＤと接続されている電源側抵抗素子４４と、一端が基準電位ＧＮＤと接続されている基準側抵抗素子４５と、電源側抵抗素子４４の他端と基準側抵抗素子４５の他端との間に直列に接続されている調整用抵抗素子４０〜４３と、調整用抵抗素子４０〜４３の各々に並列に接続されているトランジスタ３０〜３３と、からなる。本実施例における調整用抵抗素子は調整用抵抗素子４０〜４３の４つであるが、本発明にはかかる調整用抵抗素子の個数制限は無く、ラッチ回路の個数に応じた適当な個数であれば良い。

トリミング電圧生成部３は、トランジスタ３０〜３３のゲートが受け入れるデジタル信号Ｑ０〜Ｑ３に基づいて、一端が電源電位に接続されている電源側抵抗素子４４の他端すなわちノードＮ１にトリミング電圧Ｖｏを生成する。基準電位ＧＮＤを基準とする電源電位ＶＤＤが、電源側抵抗素子４４と、基準側抵抗素子４５及び調整用抵抗素子４０〜４３の合成抵抗とで分圧されることにより、トリミング電圧ＶｏがノードＮ１に生成される。

トランジスタ３０〜３３の各々は、ゲートにハイレベルのデジタル信号Ｑ０〜Ｑ３が入力された場合にオンしてソース−ドレイン間を導通させ、ローレベルのデジタル信号Ｑ０〜Ｑ３が入力された場合にオフしてソース−ドレイン間に電流を流さないＮＭＯＳトランジスタである。例えばトランジスタ３０のゲートにハイレベルのデジタル信号Ｑ０が入力された場合にはトランジスタ３０がオンして、ソース−ドレイン間に電流が流れるため、調整用抵抗素子４０には電流が流れない。トランジスタ３０のゲートにローレベルのデジタル信号Ｑ０が印加された場合にはトランジスタ３０がオフして、ソース−ドレイン間には電流が流れないため、調整用抵抗素子４０に電流が流れる。同様にトランジスタ３１〜３３のオンオフ状態に応じて調整用抵抗素子４１〜４３に電流が流れる場合と流れない場合がある。

本実施例における調整用抵抗素子の個数は調整用抵抗素子４１〜４３の４つであるため、ノードＮ１〜Ｎ２間の合成抵抗値を最大１６段階に調整できる。すなわち、トリミング電圧Ｖｏを最大１６段階に調整できる。図２はデジタル信号Ｑ０〜Ｑ３の値及びノードＮ１〜Ｎ２間の合成抵抗値の一例を表す図である。同図中の「調整段階」はトリミング電圧Ｖｏの調整段階０〜１５を示す。同図中の「Ｑ０」〜「Ｑ３」はラッチ回路１０〜１３が出力端子Ｑから出力したデジタル信号Ｑ０〜Ｑ３の値を示す。ここではハイレベルの値を１、ローレベルの値を０としている。なお、トランジスタ３０〜３３はデジタル信号Ｑ０〜Ｑ３をインバータ２０〜２３を介して受け取るため、トランジスタ３０〜３３は同図中に示されるデジタル信号Ｑ０〜Ｑ３の値とは反対の値を受け取る。同図中の「合成抵抗値」は、ノードＮ１〜Ｎ２間の合成抵抗値を示す。ここでの合成抵抗値は、調整用抵抗素子４０の抵抗値を１、調整用抵抗素子４１の抵抗値を２、調整用抵抗素子４２の抵抗値を４、調整用抵抗素子４３の抵抗値を８とした場合の例である。なお、調整用抵抗素子４１〜４３の各抵抗値はこれら以外でも良い。

判別部４は、トリミング電圧生成部３が生成したトリミング電圧値Ｖｏが比較電圧値Ｖｒに達したか否かを判別する。判別部４は、トリミング電圧Ｖｏの値が比較電圧値Ｖｒよりも小さい場合にハイレベルのクロックアウト信号Ｃｏを出力する。反対にトリミング電圧Ｖｏの値が比較電圧値Ｖｒよりも大きい場合に判別部４はローレベルのクロックアウト信号Ｃｏを出力する。イネーブル信号ＥＮが有効（ハイレベル）になった場合に、判別部４はクロックアウト信号Ｃｏを出力する。ここでの比較電圧値Ｖｒはトリミング電圧発生回路１の外部から与えられ、所望の値に何度でも設定しなおすことができる。

クロック供給部５は、クロックパルスＣＫ＿ｔを順次、ラッチ回路１０に供給することができる。クロック供給部５は、一方の入力をクロックアウト信号Ｃｏとし、他方の入力を入力クロック信号ＣＬＫとするＮＡＮＤ回路であり、これら２入力のＮＡＮＤ演算の結果をクロックパルスＣＫ＿ｔとして出力する。すなわち、クロック供給部５は、クロックアウト信号Ｃｏがハイレベル（トリミング電圧Ｖｏの値が比較電圧値Ｖｒよりも小さい）の場合に入力クロック信号ＣＬＫのハイレベルとローレベルとを反転させたクロックパルスＣＫ＿ｔをラッチ回路１０に供給し、反対にクロックアウト信号Ｃｏがローレベル（トリミング電圧Ｖｏの値が比較電圧値Ｖｒよりも大きい）の場合にラッチ回路１０へのクロックパルスＣＫ＿ｔの供給を停止してハイレベルをラッチ回路１０に供給する。このようにクロック供給部５は、判別部４がトリミング電圧値Ｖｏの比較電圧値Ｖｒへの到達を判別する時点まではカウンタ部２へのクロックパルスＣＬ＿ｔの供給を継続し、当該時点以後は前記クロックパルスの供給を停止する。すなわち、クロック供給部５は、判別部４がトリミング電圧値Ｖｏの比較電圧値Ｖｒへの到達を判別した場合に、カウンタ部２へのクロックパルスＣＬ＿ｔの供給を停止する。

トリミング電圧出力端子６はトリミング電圧生成部３内のノードＮ１に接続されており、ノードＮ１に生成されたトリミング電圧Ｖｏを出力する。トリミング電圧発生回路１は、通常、電源電圧ＶＤＤよりも低い電圧で低消費電力動作させたい回路（図示せず）にトリミング電圧Ｖｏを供給するのに用いる。

図３はデジタル信号Ｑ０〜Ｑ３やトリミング電圧Ｖｏなどを時間経過に沿って表すタイムチャートである。縦方向がデジタル信号Ｑ０〜Ｑのハイ及びローのレベルと、トリミング電圧Ｖｏ及び基準電圧Ｖｒの電圧とを表し、横方向が時間を表す。以下に図３を参照しつつトリミング電圧発生回路１の動作について説明する。ここでは一例として、調整用抵抗素子４０、４１、４２及び４３の抵抗値をそれぞれ１、２、４及び８とし、電源側抵抗素子４４の抵抗値を１５、基準側抵抗素子４５の抵抗値を５とする。また、基準電位ＧＮＤを０Ｖ、電源電位ＶＤＤを１Ｖ、比較電圧値Ｖｒを０．４５Ｖとする。

最初に時刻ｔ０にラッチ回路１０〜１３の各々が、ハイレベルのリセット信号ＲＳを受け取ると、ラッチ回路１０〜１３の初期化が行われ、デジタル信号Ｑ０〜Ｑ３の各々がローレベルになる。このとき、インバータ２０〜２３を介してハイレベルのデジタル信号Ｑ０〜Ｑ３を受け取ったトランジスタ３０〜３３は全てオン状態となるため、調整用抵抗素子４０〜４３は全てショートされ、トリミング電圧Ｖｏ値は設定できる電圧範囲内で最も低い電圧となる。すなわち、トリミング電圧Ｖｏ値は１Ｖ×５／（５＋１５）＝０．２５Ｖとなる。

次に時刻ｔ１にクロック供給部５が入力クロック信号ＣＬＫを受け取り始める。続いて時刻ｔ２に判別部４が有効な（ハイレベルの）イネーブル信号を受け取ると、トリミング電圧値Ｖｏが比較電圧値Ｖｒに達したか否かを判別する。トリミング電圧Ｖｏ値０．２５Ｖは比較電圧値Ｖｒ０．４５Ｖよりも小さいため、時刻ｔ３に判別部４はハイレベルのクロックアウト信号Ｃｏを出力し始める。クロック供給部５はハイレベルのクロックアウト信号Ｃｏを受け取ると、時刻ｔ３にカウンタ部２にクロックパルスＣＫ＿ｔを供給し始める。

カウンタ部２は立ち下がりのクロックパルスＣＫ＿ｔを受け取る毎に、パルス数積算値を表すデジタル信号Ｑ０〜Ｑ３を出力する。例えばカウンタ部２は、時刻ｔ４に立ち下がりのクロックパルスＣＫ＿ｔを受け取ったら、ハイレベルのデジタル信号Ｑ０とローレベルのデジタル信号Ｑ１〜Ｑ３とを出力する。なお、デジタル信号Ｑ０〜Ｑ３はパルス数積算値を２進数で表したときの１桁目〜４桁目に相当するため、パルス数積算値が１であることを表す。

このとき、インバータ２０を介してローレベルのデジタル信号Ｑ０を受け取ったトランジスタ３０のみがオフとなり、インバータ２１、２２及び２３を介してハイレベルのデジタル信号Ｑ１、Ｑ２及びＱ３を受け取ったトランジスタ３１、３２及び３３はオンとなるため、ノードＮ１〜Ｎ２間の合成抵抗値は１となる。このときのトリミング電圧Ｖｏ値は１Ｖ×（１＋５）／（１＋５＋１５）＝０．２９Ｖ（小数点以下３桁目を四捨五入）となる。トリミング電圧Ｖｏ値０．２９Ｖが比較電圧値Ｖｒ０．４５Ｖよりも小さいため、判別部４はハイレベルのクロックアウト信号Ｃｏを出力し続け、クロック供給部５はクロックパルスＣＫ＿ｔを順次、カウンタ部２に供給し続ける。

時刻ｔ５、ｔ６、・・・、ｔ１１においても同様に、カウンタ部２は立ち下がりのクロックパルスＣＫ＿ｔを受け取ったときに、パルス数積算値を表すデジタル信号Ｑ０〜Ｑ３を出力する。カウンタ部２が立ち下がりのクロックパルスＣＫ＿ｔを受け取る毎に生成するトリミング電圧Ｖｏ値が段階的に上昇していく。カウンタ部２が時刻ｔ１１に立ち下がりのクロックパルスＣＫ＿ｔを受け取ったときには、ハイレベルのデジタル信号Ｑ３とローレベルのデジタル信号Ｑ１〜Ｑ３とを出力する。なお、ここでのデジタル信号Ｑ１〜Ｑ３は、パルス数積算値が８であることを表す。このとき、インバータ２３を介してローレベルのデジタル信号Ｑ３を受け取ったトランジスタ３３のみがオフとなり、インバータ２１、２２及び２３を介してハイレベルのデジタル信号Ｑ１、Ｑ２及びＱ３を受け取ったトランジスタ３０、３１及び３２はオンとなるため、ノードＮ１〜Ｎ２間の合成抵抗値は８となる。トリミング電圧Ｖｏ値は１Ｖ×（８＋５）／（８＋５＋１５）＝０．４６Ｖ（小数点以下３桁目で四捨五入）となる。トリミング電圧Ｖｏ値０．４６Ｖが比較電圧値Ｖｒ０．４５Ｖよりも大きいため、判別部４は時刻ｔ１２にローレベルのクロックアウト信号Ｃｏを出力する。これを受けてクロック供給部５は時刻ｔ１２にクロックパルスＣＫ＿ｔの供給を停止し、ハイレベルの電圧をカウンタ部２に供給する。なお、時刻ｔ１０時点におけるトリミング電圧Ｖｏ値は１Ｖ×（７＋５）／（７＋５＋１５）＝０．４４Ｖ（小数点以下３桁目で四捨五入）であり、比較電圧値Ｖｒ０．４５Ｖよりも小さい。

クロック供給部５からのクロックパルスＣＫ＿ｔの供給が停止されると、カウンタ部２はカウント動作を終了する。カウンタ部２は時刻ｔ１２以降、ハイレベルのデジタル信号Ｑ３とローレベルのデジタル信号Ｑ１〜Ｑ３とを出力し続ける。これを受けてトリミング電圧生成部３が生成するトリミング電圧Ｖｏ値は時刻ｔ１２以降、０．４６Ｖに固定される。上記した如き処理により、比較電圧値Ｖｒに基づいてトリミング電圧Ｖｏを所望の電圧値に調整することができる。トリミング電圧Ｖｏを他の値に設定しなおしたい場合には、比較電圧値Ｖｒを変更して、再度、上記した如き処理を行えば良い。

上記した如く本実施例によれば、比較電圧値Ｖｒに基づいてトリミング電圧Ｖｏを所望の電圧値に調整することができるため、比較電圧値Ｖｒを変更することによって、トリミング電圧Ｖｏを繰り返し任意の電圧値に設定できる。また、トリミング電圧発生回路１はトリミングヒューズ群を用いずにトリミング電圧Ｖｏを調整して発生できるため、トリミング電圧発生回路１の面積を大幅に削減できる。

図４は外部メモリ７、クロック制御回路８及びスイッチ部９を含むトリミング電圧発生回路１を表すブロック図である。他のブロックは実施例１と同様である。

外部メモリ７は、実施例１に示す如き処理によりクロック供給部５がカウンタ部２へ供給したパルス数積算値を記憶する。外部メモリ７は、ラッチ回路１０〜１３の出力端子Ｑに接続されているデータバス５１からパルス数積算値データＢＤを受け取る。ここでの外部メモリ７はトリミング電圧発生回路１が搭載されている装置（図示せず）とは別の装置（図示せず）に搭載されているが、トリミング電圧発生回路１が搭載されている装置の内部に搭載されていても良い。また、比較電圧値Ｖｒも外部から供給されるものとする。

クロック制御回路８は、クロック供給部５をして、外部メモリ７に記憶されているパルス数積算値と同数のクロックパルスＣＫ＿ｂをカウンタ部２へ順次、供給せしめる。クロック制御回路８は、データバス５２からパルス数積算値データＢＤをロードして、当該データＢＤが示すパルス数積算値と同数のクロックパルスＣＫ＿ｂを生成する。このとき、クロック制御回路８は、図示しない経路を経由してスイッチ部９に切り替え指令を発する。

スイッチ部９は切り替え指令に応じてスイッチを端子Ｔ１から端子Ｔ２に切り替える。これにより、クロック供給部５はクロック制御回路８からクロックパルスＣＫ＿ｂを受け取り、これをカウンタ部２へ順次、供給することができる。

以下にトリミング電圧Ｖｏ値の再設定処理について説明する。

最初に実施例1に示す如き処理により、トリミング電圧発生回路１がトリミング電圧Ｖｏ値を調整する。トリミング電圧Ｖｏ値の調整が終了した場合に、すなわち、カウンタ部２が、クロック供給部５からのクロックパルスＣＫ＿ｔの供給が途絶えたと判別した場合に、当該調整を完了するのに要したパルス数積算値をパルス数積算値データＢＤとしてデータバス５１を介して外部メモリ７に供給する。

次に判別部４へのイネーブル信号ＥＮが無効（ローレベル）になり、外部からの比較電圧値Ｖｒの供給が切り離され、トリミング電圧発生回路１が搭載されている装置（図示せず）全体の電源が遮断される。

次に再び当該装置の電源が投入されると、リセット信号ＲＳにより、ラッチ回路１０〜１３の初期化が行われ、デジタル信号Ｑ０〜Ｑ３の各々がローレベルになる。このとき、インバータ２０〜２３を介してハイレベルのデジタル信号Ｑ０〜Ｑ３を受け取ったトランジスタ３０〜３３は全てオン状態となるため、調整用抵抗素子４０〜４３は全てショートされ、トリミング電圧Ｖｏ値は設定できる電圧範囲内で最も低い電圧となる。

クロック制御回路８は外部メモリ７に記憶されているパルス数積算値データＢＤを、データバス５２を介してロードする。クロック制御回路８はロードしたパルス数積算値データＢＤに基づいて、当該データＢＤが示すパルス数積算値と同数のクロックパルスＣＫ＿ｂを生成する。

このとき、クロック制御回路８は、図示しない経路を経由してスイッチ部９に切り替え指令を発する。これにより、クロック供給部５はクロックパルスＣＫ＿ｂを受け取ることができる。スイッチ部９は切り替え指令に応じてスイッチを端子Ｔ１から端子Ｔ２に切り替える。なお、このときの装置内部のシステムクロックもＣＫ＿ｔからＣＫ＿ｂに切り替わる。

続いて判別部４が有効な（ハイレベルの）イネーブル信号を受け取ると、トリミング電圧値Ｖｏが比較電圧値Ｖｒに達したか否かを判別する。このときのトリミング電圧Ｖｏは設定範囲内における最も低い電圧となっており、比較電圧値Ｖｒよりも小さいため、判別部４はハイレベルのクロックアウト信号Ｃｏを出力し始める。このとき、必ずしも再度、外部から比較電圧値Ｖｒを判別部４に供給する必要はない。クロック供給部５はハイレベルのクロックアウト信号Ｃｏを受け取ると、カウンタ部２にクロックパルスＣＫ＿ｂを供給し始める。

カウンタ部２は立ち下がりのクロックパルスＣＫ＿ｂを受け取る毎に、パルス数積算値を計数して、当該総数をデジタル信号Ｑ０〜Ｑ３として出力する。クロックパルスＣＫ＿ｂは電源遮断前にトリミング電圧Ｖｏ値の調整を完了するのに要したパルス数積算値と同数のクロックパルスであるため、カウンタ部２は最終的に、電源遮断前にトリミング電圧Ｖｏ値の調整を完了したときと同じ電圧レベルのデジタル信号Ｑ０〜Ｑ３を出力する。トリミング電圧生成部３は、インバータ２０〜２３を介して受け取ったデジタル信号Ｑ０〜Ｑ３の電圧レベルに基づいて、電源遮断前に調整したのと同じ電圧値のトリミング電圧Ｖｏを生成することができる。

上記した如く本実施例によれば、外部メモリ７を設けることにより、一度、トリミング電圧Ｖｏ値の調整を完了していれば、トリミング電圧発生回路１が搭載されている装置の電源が遮断されても、再び比較電圧値Ｖｒをトリミング電圧発生回路１に供給することなく、電源遮断前のトリミング電圧Ｖｏ値の調整完了時と同じ電圧レベルのデジタル信号Ｑ０〜Ｑ３をトリミング電圧発生回路１が出力できる。すなわち、判別部４によるトリミング電圧Ｖｏ値と所定の比較電圧値Ｖｒとの比較処理を再び行うことなく、トリミング電圧発生回路１は適当なトリミング電圧Ｖｏを出力することができる。

また、トリミング電圧発生回路１で調整されるのと同じ電圧レベルのデジタル信号Ｑ０〜Ｑ３を必要とする他の複数のトリミング電圧発生回路（図示せず）を使用する場合、トリミング電圧発生回路１用いてカウンタ部２が出力するデジタル信号Ｑ０〜Ｑ３の値を設定すれば、他の複数のトリミング電圧発生回路については、外部メモリ７に記憶されているパルス数積算値に基づいて、デジタル信号Ｑ０〜Ｑ３の値をトリミング電圧発生回路１と同じに設定できるため、判別部４によるトリミング電圧Ｖｏ値と所定の比較電圧値Ｖｒとの比較処理によってデジタル信号Ｑ０〜Ｑ３の値を調整する処理が不要になるという効果も奏する。

一般的にメモリは広い実装面積を必要とするため、メモリを回路内に構成した場合、当該回路の面積が大きくなってしまうが、本実施例の如く、トリミング電圧発生回路１の外部に外部メモリ７を設け、且つ、トリミング電圧発生回路１の内部に判別部４やクロック制御回路８を構成すれば、トリミング電圧発生回路１の面積も小さくて済む。また、ラッチ回路１０などを構成するトランジスタとは異なるトランジスタにより構成されるメモリをトリミング電圧発生回路１の内部に形成するよりも、ラッチ回路１０などを構成するトランジスタと同様のトランジスタにより構成される判別部４やクロック制御回路８をトリミング電圧発生回路１の内部に形成する方がトリミング電圧発生回路１を製造する製造プロセスが単純化され、歩留まりを向上させることができる。

実施例１及び２は、トリミング電圧値を調整する例であるが、本発明は電流や周波数の調整にも応用が可能である。

実施例１及び２におけるカウンタ部２はアップカウンタであるが、ダウンカウンタとした場合にも同様の効果を奏することができる。

また、実施例１及び２は、トリミング電圧値が一様に増加する場合の例であるが、トリミング電圧値を一様に減少させる場合にも同様の効果を奏することができる。

本発明によるトリミング電圧発生回路を表すブロック図である。 デジタル信号の値及びノードＮ１〜Ｎ２間の合成抵抗値の一例を表す図である。 デジタル信号やトリミング電圧などを時間経過に沿って表すタイムチャートである。 メモリ、クロック制御回路及びスイッチ部を含むトリミング電圧発生回路を表すブロック図である。

符号の説明

１ トリミング電圧発生回路
２ カウンタ部
３ トリミング電圧生成部
４ 判別部
５ クロック供給部
６ トリミング電圧出力端子
７ 外部メモリ
８ クロック制御回路
９ スイッチ部
１０〜１３ ラッチ回路
２０〜２３ インバータ
３０〜３３ トランジスタ
４０〜４３ 調整用抵抗素子
４４ 電源側抵抗素子
４５ 基準側抵抗素子
５１、５２ データバス
ＢＤ バスデータ
ＣＬＫ 入力クロック信号
ＣＫ クロック入力端子
ＣＫ＿ｂ、ＣＫ＿ｔクロックパルス
Ｃｏ クロックアウト信号
Ｄ データ入力端子
ＧＮＤ 基準電位
ＥＮ イネーブル信号
Ｎ１、Ｎ２ ノード
Ｑ 出力端子
Ｑ０〜Ｑ３ デジタル信号
ＱＢ 反転出力端子
Ｒ リセット端子
ＲＳ リセット信号
ＶＤＤ 電源電位
Ｖｒ 比較電圧値
Ｖｏ トリミング電圧

Claims (5)

1. トリミング電圧を発生するトリミング電圧発生回路であって、
   順次供給されるクロックパルスの数を積算して得られる積算値を表すデジタル信号を出力するカウンタ部と、
   前記デジタル信号に基づいて前記トリミング電圧を生成するトリミング電圧生成部と、
   前記トリミング電圧値が基準電圧値に達したか否かを判別する判別部と、
   前記判別部の前記トリミング電圧値が前記基準電圧値に達しない限り前記カウンタ部への前記クロックパルスの供給を継続し、前記トリミング電圧値が前記基準電圧値に達すると前記クロックパルスの供給を停止するクロック供給部と、
   前記トリミング電圧値が前記基準電圧値に達したときの前記積算値を記憶するメモリと、
   前記クロック供給部が前記トリミング電圧値の変動によって前記クロックパルスの供給を再開するとき、前記クロック供給部をして前記メモリに記憶されている積算値と同数のクロックパルスを前記カウンタ部へ順次供給せしめるクロック制御回路と、を含むことを特徴とするトリミング電圧発生回路。
2. 前記判別部は、前記クロック供給部が前記トリミング電圧値の変動によって前記クロックパルスの供給を再開するとき、前記基準電圧値の供給が停止されること特徴とする請求項１に記載のトリミング電圧発生回路。
3. 前記カウンタ部は、前記クロックパルスを受け取る毎に前記デジタル信号を出力する複数のラッチ回路からなることを特徴とする請求項１に記載のトリミング電圧発生回路。
4. 前記トリミング電圧生成部は、
   一端が電源電位と接続されている電源側抵抗素子と、
   一端が基準電位と接続されている基準側抵抗素子と、
   前記電源側抵抗素子の他端と前記基準側抵抗素子の他端との間に直列に接続されている少なくとも１の調整用抵抗素子と、
   前記調整用抵抗素子の各々に並列に接続されているトランジスタと、からなり、
   前記トランジスタのゲートが受け入れるデジタル信号に基づいて前記トリミング電圧を生成することを特徴とする請求項１に記載のトリミング電圧発生回路。
5. リセット入力に応じて前記カウンタ部及び前記判別部をリセットするリセット手段を更に含むことを特徴とする請求項１に記載のトリミング電圧発生回路。

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