JP5068522B2

JP5068522B2 - 基準電圧発生回路

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Publication number: JP5068522B2
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Authority: JP
Inventors: 毅池田; 弘宮城
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Current assignee: Ricoh Co Ltd
Priority date: 2006-12-08
Filing date: 2006-12-08
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Description

本発明は、種々のアナログ回路に広く利用される基準電圧を発生する基準電圧発生回路に関するものである。

一般に、基準電圧は種々のアナログ回路に広く用いられている。この基準電圧を発生するための回路として、電源電圧の変動による出力電圧の変動の抑制を図ったバンドギャップレギュレータが存在する（例えば、特許文献１参照）。
特開平６−３０９０５２号公報

図７は、バンドギャップレギュレータを利用した従来の基準電圧発生回路の構成を示す図である。図７に示すバンドギャップレギュレータ１０は、正帰還回路を含む電流決定回路１１と、カレントミラー回路１２と、電流決定回路１１により決定された電流を受けて電圧を発生するべくカレントミラー回路１２を介して接続された電圧発生回路１３とを有している。

電流決定回路１１は、ＰＮＰトランジスタＱ１，Ｑ２、ＮｃｈトランジスタＭ１，Ｍ２、ＰｃｈトランジスタＭ３，Ｍ４および抵抗Ｒ１により構成されている。ＰＮＰトランジスタＱ１は、そのコレクタとベースとがグランドに接続され、エミッタがＮｃｈトランジスタＭ１のソースに接続されている。ＮｃｈトランジスタＭ１のゲートは、自身のドレインにダイオード接続されるとともに、ＮｃｈトランジスタＭ２のゲートに接続されている。

ＮｃｈトランジスタＭ１のドレインは、ＰｃｈトランジスタＭ３のドレインにも接続されている。一方、ＮｃｈトランジスタＭ２のドレインはＰｃｈトランジスタＭ４のドレインに接続され、ソースは抵抗Ｒ１を介してＰＮＰトランジスタＱ２のエミッタに接続されている。このＰＮＰトランジスタＱ２のコレクタとベースとはグランドに接続されている。ＰｃｈトランジスタＭ４のゲートは、自身のドレインにダイオード接続されるとともに、ＰｃｈトランジスタＭ３のゲートに接続されている。

カレントミラー回路１２は、ＰｃｈトランジスタＭ３，Ｍ４，Ｍ５のゲートが共通に接続されるとともに、ＰｃｈトランジスタＭ４のゲートが自身のドレインにダイオード接続されることによって構成されている。なお、ＰｃｈトランジスタＭ３，Ｍ４，Ｍ５のソースは電源Ｖ_DDに接続されている。

電圧発生回路１３は、ＰＮＰトランジスタＱ３、ＰｃｈトランジスタＭ５および抵抗Ｒ２により構成されている。ＰｃｈトランジスタＭ５のドレインは、抵抗Ｒ２を介してＰＮＰトランジスタＱ３のエミッタに接続されている。このＰＮＰトランジスタＱ３のコレクタとベースとはグランドに接続されている。

ＰｃｈトランジスタＭ５のドレインと抵抗Ｒ２との間には、オペアンプ１４のプラス端子が接続されている。オペアンプ１４の出力側には基準電圧の出力端子Ｖ_outが設けられるとともに、グランドとの間に分圧抵抗Ｒ３，Ｒ４が設けられ、分圧された出力電圧がオペアンプ１４のマイナス端子に負帰還されている。

上記したようなバンドギャップレギュレータ１０においては、ＮｃｈトランジスタＭ１，Ｍ２の部分で正帰還をかけるようになっており、トランジスタＱ１，Ｑ２および抵抗Ｒ１，Ｒ２のインピーダンスが正帰還される際にノイズとして出力信号に影響する。この抵抗Ｒ１，Ｒ２に現れる雑音電圧（熱雑音）は、正帰還により増幅されて大きな値となる。このためバンドギャップレギュレータ１０の出力インピーダンスは非常に高い値となり、出力電流は小さい値となっている。

この小さい出力電流を増幅するために、バンドギャップレギュレータ１０の出力側にはオペアンプ１４が設けられているのであるが、このオペアンプ１４では入力換算ノイズ電圧が発生する。オペアンプ１４の出力側のノイズは、入力換算ノイズ電圧にオペアンプ１４の増幅率を掛けた値となり、増幅率が大きいときにはオペアンプ１４の出力ノイズ（熱雑音）も無視できないほど大きな値となる。

上記したようなバンドギャップレギュレータ１０およびオペアンプ１４で発生する大きなノイズは、バンドギャップレギュレータ１０の回路内に回り込み、Ｓ／Ｎを悪化させる原因となっている。その問題を解決する１つの方法として、図８に示すように、バンドギャップレギュレータ１０の電源Ｖ_DDとグランドとの間に大容量のコンデンサＣを設けることが考えられる。しかしながら、大容量のコンデンサＣはＩＣ化に向かないという欠点がある。

大容量のコンデンサＣを用いずにノイズを低減するためには、ノイズ源となるバンドギャップレギュレータ１０を使用しない、オペアンプ１４の増幅率を小さくする（オペアンプ１４の出力側に接続される分圧抵抗Ｒ３，Ｒ４を使用しない）などの対策が考えられる。図９は、このような対策を施した場合の基準電圧発生回路の構成例を示す図である。ここで、オペアンプ１４の入力側に設けられている分圧抵抗Ｒａ，Ｒｂの抵抗値を小さくすると、ノイズの低減効果を高めることができる。

しかしながら、図９のように基準電圧発生回路を構成した場合、バンドギャップレギュレータ１０を使用していないので、電源電圧が変動すると出力電圧も大きく変動してしまい、安定した基準電圧を発生することができなくなってしまうという根本的な問題が生じる。すなわち、電源電圧をＶ_DD、オペアンプ１４のプラス端子に入力される電圧をＶ_R、オペアンプ１４の増幅率をＡ、出力電圧をＶ_outとした場合、
Ｖ_out＝Ａ・Ｖ_R＝Ｒｂ／（Ｒａ＋Ｒｂ）・Ｖ_DD （ただし、Ａ＝１）
となり、出力電圧Ｖ_outは電源電圧Ｖ_DDの変動の影響をもろに受けることになる。

本発明は、このような問題を解決するために成されたものであり、ＩＣ化が容易で、ノイズによる影響が少なく、かつ、電源電圧の変動による出力電圧の変動も少ない基準電圧発生回路を提供することを目的とする。

上記した課題を解決するために、本発明では、基準電圧発生回路の基本構成として、電源電圧により駆動されるバッファアンプと、当該バッファアンプの入力電圧を決定するための抵抗性素子とを備える。そして、バッファアンプの出力電圧の安定化を図るための構成として、バンドギャップレギュレータと、バッファアンプの入力電圧、出力電圧または抵抗性素子を擬似したダミー抵抗性素子により生成される電圧とバンドギャップレギュレータの出力電圧とを比較する比較器と、比較器より出力される比較信号に応じて抵抗性素子の抵抗値を可変制御する制御回路とを備える。

上記のように構成した本発明によれば、基準電圧発生回路の基本構成としてバンドギャップレギュレータが含まれていないので、バンドギャップレギュレータで生じるノイズが当該基本構成の回路内に回り込んでＳ／Ｎを悪化させてしまう不都合を抑制することができる。また、本発明ではオペアンプは用いず、増幅率が１のバッファアンプを用いているので、その出力ノイズも低減することができる。これにより、ＩＣ化を阻害する大容量のコンデンサを用いることなく、ノイズによる影響を効果的に低減することができる。

さらに、本発明によれば、バッファアンプの入力電圧または出力電圧（すなわち、基準電圧発生回路より出力される基準電圧）、あるいは、これらとほぼ等価な電圧（ダミー抵抗性素子により生成される電圧）が比較器によりモニタリングされ、バッファアンプの出力電圧が所望の電圧範囲内で安定するように抵抗性素子の抵抗値が可変制御されるので、電源電圧の変動に伴いバッファアンプの出力電圧が所望の電圧範囲内から一時的に外れることがあっても、抵抗値の可変制御によってバッファアンプの出力電圧は所望の電圧範囲内に戻って収束する。これにより、電源電圧が変動しても基準電圧発生回路の出力電圧はほぼ一定に維持することができる。

以下、本発明の一実施形態を図面に基づいて説明する。図１は、本実施形態による基準電圧発生回路の構成例を示す図である。図１に示すように、本実施形態の基準電圧発生回路は、電源電圧Ｖ_DDにより駆動され、その出力電圧が基準電圧として取り出されるバッファアンプ２１と、電源電圧Ｖ_DDを用いてバッファアンプ２１の入力電圧を決定するための抵抗性素子２２と、電源電圧Ｖ_DDにより駆動されるバンドギャップレギュレータ１０と、分圧抵抗Ｒ５，Ｒ６と、比較器２３，２４と、制御回路２５とを備えて構成されている。これらの構成は、例えばＣＭＯＳ（Complementary Metal Oxide Semiconductor）プロセスまたはＢｉ−ＣＭＯＳ（Bipolar-CMOS）プロセスにより１つの半導体チップに集積されている。

抵抗性素子２２は、バッファアンプ２１の入力側に接続された電源電圧Ｖ_DDの分圧抵抗Ｒａ，Ｒｂと、抵抗Ｒｂに対して並列に接続された１以上の抵抗Ｒｂ１，Ｒｂ２，・・・，Ｒｂｎ（ｎは１以上の整数）と、各抵抗Ｒｂ１，Ｒｂ２，・・・，Ｒｂｎとグランドとの間に直列に接続された１以上のスイッチＳ１，Ｓ２，・・・，Ｓｎとにより構成されている。

スイッチＳｉ（ｉは１〜ｎの何れか）がオンになると、オンにされたスイッチＳｉに直列接続されている抵抗Ｒｂｉが抵抗Ｒｂに対して並列に接続され、電源電圧Ｖ_DDの分圧比が変化する。すなわち、分圧比はＲａ：（Ｒｂ＋Ｒｂｉ）となる。例えば、各抵抗Ｒｂ１，Ｒｂ２，・・・，Ｒｂｎの抵抗値を全て異ならせておき、何れか１つのスイッチＳｉを選択的にオンとすることにより、分圧比を様々に変えることができる。

なお、各抵抗Ｒｂ１，Ｒｂ２，・・・，Ｒｂｎの抵抗値は同じでも良いとし、オンにするスイッチの数を変えることにより、分圧比を様々に変えるようにしても良い。このようにして電源電圧Ｖ_DDの分圧比を変えることにより、バッファアンプ２１の入力電圧Ｖ_Rを可変としている。バッファアンプ２１の入力電圧Ｖ_Rをどのように変えるかについては後述する。

バンドギャップレギュレータ１０は、例えば図７に示したのと同様に構成されており、電源電圧Ｖ_DDの変動にかかわらずほぼ安定した出力電圧を得ることができる。バンドギャップレギュレータ１０の出力にオペアンプを接続しても良い。分圧抵抗Ｒ５，Ｒ６は、バンドギャップレギュレータ１０の出力電圧を分圧するものである。比較器２３，２４は、バッファアンプ２１の入力電圧Ｖ_Rとバンドギャップレギュレータ１０の出力電圧とを比較し、比較信号を出力する。

具体的には、第１の比較器２３は、分圧抵抗Ｒ５，Ｒ６により生成された第１の出力電圧Ｖ_B1（例えば、分圧前のバンドギャップレギュレータ１０の出力電圧）を一方の入力（比較基準）とし、バッファアンプ２１の入力電圧Ｖ_Rを他方の入力として、これら２入力の値を比較してその比較結果に応じた第１の比較信号Ｖ₁を出力する。これにより、図２に示すように第１の比較信号Ｖ₁は、Ｖ_R＜Ｖ_B1のときはロウレベル、Ｖ_R≧Ｖ_B1のときはハイレベルの信号となる。

また、第２の比較器２４は、分圧抵抗Ｒ５，Ｒ６により生成された第２の出力電圧Ｖ_B2を一方の入力とし、バッファアンプ２１の入力電圧Ｖ_Rを他方の入力（比較基準）として、これら２入力の値を比較してその比較結果に応じた第２の比較信号Ｖ₂を出力する。これにより、図２に示すように第２の比較信号Ｖ₂は、Ｖ_R＜Ｖ_B2のときはハイレベル、Ｖ_R≧Ｖ_B2のときはロウレベルの信号となる。

制御回路２５は、比較器２３，２４より出力される２つの比較信号Ｖ₁，Ｖ₂に応じて、バッファアンプ２１の出力電圧（基準電圧発生回路の出力電圧）が所望の電圧範囲内（Ｖ_B2〜Ｖ_B1の範囲内）に入るように、スイッチＳ１，Ｓ２，・・・，Ｓｎの何れかをオンとすることにより、バッファアンプ２１の入力側における抵抗性素子２２の抵抗値（電源電圧Ｖ_DDの分圧比）を可変制御する。

この制御回路２５は、２つのアンドゲート２６，２７と、アップダウンカウンタ２８とを備えている。第１のアンドゲート２６は、第１の比較器２３より出力される第１の比較信号Ｖ₁と、所定の時間間隔でハイレベルとロウレベルとを繰り返すクロック信号ＣＫとの論理積をとり、その結果をアップダウンカウンタ２８のダウン端子Ｄに出力する。また、第２のアンドゲート２７は、第２の比較器２４より出力される第２の比較信号Ｖ₂とクロック信号ＣＫとの論理積をとり、その結果をアップダウンカウンタ２８のアップ端子Ｕに出力する。

アップダウンカウンタ２８は、第１の比較器２３より出力される第１の比較信号Ｖ₁に基づき第１のアンドゲート２６から出力される信号と、第２の比較器２４より出力される第２の比較信号Ｖ₂に基づき第２のアンドゲート２７から出力される信号とに応じてカウントアップまたはカウントダウンする。すなわち、アップダウンカウンタ２８は、第１の比較信号Ｖ₁がハイレベルのときに、クロック信号ＣＫの周期でダウンカウントを行う。また、第２の比較信号Ｖ₂がハイレベルのときに、クロック信号ＣＫの周期でアップカウントを行う。そして、そのカウント値に基づいてスイッチＳ１，Ｓ２，・・・，Ｓｎの何れかをオンとすることにより、抵抗性素子２２の抵抗値を可変制御する。

具体的には、第１の比較信号Ｖ₁がハイレベルのとき、すなわち、バッファアンプ２１の入力電圧Ｖ_Rの値が、バンドギャップレギュレータ１０の出力電圧Ｖ_B1の値以上であるとき（Ｖ_R≧Ｖ_B1）は、アップダウンカウンタ２８はダウンカウントする。そして、そのカウント値に応じて、バッファアンプ２１の入力電圧Ｖ_Rとして用いる電源電圧Ｖ_DDの分圧値（＝（Ｒｂ＋Ｒｂｉ）／（Ｒａ＋Ｒｂ＋Ｒｂｉ））が小さくなるように、抵抗値の大きい抵抗Ｒｂｉを選択するべく何れかのスイッチＳｉを順次オンとする。

一方、第２の比較信号Ｖ₂がハイレベルのとき、すなわち、バッファアンプ２１の入力電圧Ｖ_Rの値が、バンドギャップレギュレータ１０の分圧電圧Ｖ_B2の値より小さいとき（Ｖ_R＜Ｖ_B2）は、アップダウンカウンタ２８はアップカウントする。そして、そのカウント値に応じて、バッファアンプ２１の入力電圧Ｖ_Rとして用いる電源電圧Ｖ_DDの分圧値（＝（Ｒｂ＋Ｒｂｉ）／（Ｒａ＋Ｒｂ＋Ｒｂｉ））が大きくなるように、抵抗値の小さい抵抗Ｒｂｉを選択するべく何れかのスイッチＳｉを順次オンとする。

このように、アップダウンカウンタ２８のカウント値に応じてスイッチＳ１，Ｓ２，・・・，Ｓｎの何れかを順次切り替えてオンとすることにより、バッファアンプ２１の入力電圧Ｖ_Rの値が順次変化していく。いま、バッファアンプ２１の増幅率は１であるから、バッファアンプ２１の出力電圧Ｖ_out、すなわち、基準電圧発生回路から出力される基準電圧も、バッファアンプ２１の入力電圧Ｖ_Rと同様に変化していく。

図３は、本実施形態による基準電圧発生回路の動作例を示す図であり、上述のようにして変化する基準電圧Ｖ_outの様子を示している。この図３の例は、電源電圧Ｖ_DDの変動によってバッファアンプ２１の入力電圧Ｖ_R（すなわち、バッファアンプ２１より出力される基準電圧Ｖ_out）がバンドギャップレギュレータ１０の出力電圧Ｖ_B1よりも一時的に大きくなった場合を示している。

この場合は、アップダウンカウンタ２８がダウンカウントし、そのカウント値に応じてスイッチＳ１，Ｓ２，・・・，Ｓｎを順次切り替えてオンとすることにより、基準電圧Ｖ_outが徐々に小さくなっていく。そして、バッファアンプ２１の入力電圧Ｖ_Rがバンドギャップレギュレータ１０の出力電圧Ｖ_B1よりも小さくなった時点で、アップダウンカウンタ２８のカウント動作が停止し、スイッチＳ１，Ｓ２，・・・，Ｓｎの切り替えも停止する。これにより、バッファアンプ２１より出力される基準電圧Ｖ_outは、Ｖ_B2からＶ_B1の範囲内で再び安定する。

以上詳しく説明したように、本実施形態では、バンドギャップレギュレータを用いずに、バッファアンプ２１と、当該バッファアンプ２１の入力電圧Ｖ_Rを決定するための抵抗性素子２２とにより基準電圧発生回路の基本構成を形成している。これにより、バンドギャップレギュレータで生じるノイズが当該基本構成の回路内に回り込んでＳ／Ｎを悪化させてしまう不都合を抑制することができる。また、本実施形態では、増幅機能を有するオペアンプではなく、増幅率が１のバッファアンプ２１を用いているので、その出力ノイズも低減することができる。これにより、ＩＣ化を阻害する大容量のコンデンサを用いることなく、ノイズによる影響を効果的に低減することができる。

また、本実施形態では、バッファアンプ２１の出力電圧Ｖ_outの安定化を図るための構成として、バンドギャップレギュレータ１０と、分圧抵抗Ｒ５，Ｒ６と、比較器２３，２４と、制御回路２５とを備えている。これにより、電源電圧Ｖ_DDが変動しても基準電圧発生回路の出力電圧Ｖ_outを所望の電圧範囲内（Ｖ_B2からＶ_B1の範囲内）でほぼ一定に維持することができる。よって、ＩＣ化が容易で、ノイズによる影響が少なく、かつ、電源電圧Ｖ_DDの変動による出力電圧Ｖ_outの変動も少ない基準電圧発生回路を提供することができる。

なお、ノイズによる影響を更に小さくするために、チップレイアウト上で基準電圧発生回路の基本構成２１，２２とバンドギャップレギュレータ１０との距離を大きくとるようにしても良い。また、基本構成２１，２２とバンドギャップレギュレータ１０との間にガードリングを設けるようにしても良い。

また、バッファアンプ２１の入力トランジスタのチャネル幅をＷ、チャネル長をＬとした場合、Ｗ／Ｌの値を大きくすることによってバッファアンプ２１のノイズを更に低減することが可能である。例えば、入力トランジスタのチャネル長Ｌを小さくすることにより、バッファアンプ２１の熱雑音を小さくすることができる。ただし、この場合は、低周波領域で発生するフリッカ雑音が大きくなってしまう。よって、入力トランジスタのチャネル幅Ｗもチャネル長Ｌも大きな値とし、Ｗ>>ＬとすることによってＷ／Ｌの値を大きくすることが好ましい。

また、上記実施形態では、バッファアンプ２１の入力電圧Ｖ_Rを比較器２３，２４の一方の入力とする例について説明したが、これに限定されない。上述のように、バッファアンプ２１の増幅率は１で、バッファアンプ２１の入力電圧Ｖ_R＝出力電圧Ｖ_outであるから、バッファアンプ２１の出力電圧Ｖ_outを比較器２３，２４の一方の入力とするようにしても良い。

また、図４に示すように、抵抗性素子２２の分圧抵抗Ｒａ，Ｒｂを擬似したダミーの分圧抵抗Ｒａ’，Ｒｂ’（本発明のダミー抵抗性素子に相当）を備え、このダミー分圧抵抗Ｒａ’，Ｒｂ’により生成される電圧を比較器２３，２４の一方の入力とするようにしても良い。ここで、例えばＲａ／Ｒｂ＝Ｒａ’／Ｒｂ’となるようにダミー分圧抵抗Ｒａ’，Ｒｂ’の抵抗値を設定する。このように構成することにより、バッファアンプ２１の入力電圧Ｖ_R自身をモニタリングして当該入力電圧Ｖ_Rを可変制御する図１の例に比べて、発振の恐れを少なくすることができる。

また、上記実施形態では、抵抗性素子２２の例として複数の抵抗を用いる例について説明したが、これに限定されない。すなわち、抵抗値を可変にできる素子であれば、抵抗以外のものを用いても良い。また、抵抗値を可変にするための構成も、図１のような構成に限定されない。例えば、複数の抵抗と複数のスイッチとをラダー状に接続し、何れかのスイッチを選択することにより、１個以上の抵抗の合成抵抗値を可変とするようにしても良い。この場合、複数の抵抗の抵抗値はそれぞれ異なっていても良いし、同じであっても良い。

図５は、他の構成例に係る抵抗性素子２２’を示す図である。なお、この図５において、図１に示した構成要素と同一の機能を有する構成要素には同一の符号を付している。図５に示す抵抗性素子２２’は、図１と同様に構成された１以上の抵抗Ｒｂ１，Ｒｂ２，・・・，Ｒｂｎおよび１以上のスイッチＳ１，Ｓ２，・・・，Ｓｎと、ＮｃｈトランジスタＭ１１，Ｍ１２と、ＰｃｈトランジスタＭ１３，Ｍ１４とを備えている。

ＮｃｈトランジスタＭ１１は、ソースがグランドに接続され、ゲートが抵抗Ｒｂ１，Ｒｂ２，・・・，Ｒｂｎの共通ノードに接続され、ドレインが抵抗Ｒ１１を介してＰｃｈトランジスタＭ１３のドレインに接続されている。ＮｃｈトランジスタＭ１２は、ソースが抵抗Ｒｂ１，Ｒｂ２，・・・，Ｒｂｎの共通ノードに接続され、ゲートが自身のドレインにダイオード接続され、ドレインがＰｃｈトランジスタＭ１４のドレインに接続されている。

ＰｃｈトランジスタＭ１４のゲートは、自身のドレインにダイオード接続されるとともに、ＰｃｈトランジスタＭ１３のゲートに接続されている。ＰｃｈトランジスタＭ１３，Ｍ１４のソースは電源Ｖ_DDに接続されている。ＮｃｈトランジスタＭ１２のドレインとＰｃｈトランジスタＭ１４のドレインとの間には、バッファアンプ２１の入力端子が接続されている。また、ここからバッファアンプ２１の入力電圧Ｖ_Rが取り出される。

スイッチＳ１，Ｓ２，・・・，Ｓｎの何れかをオンにして決められた分圧電圧は、ＮｃｈトランジスタＭ１１により増幅されてバッファアンプ２１に入力される。このとき、ＮｃｈトランジスタＭ１２のソース側（抵抗Ｒｂ１，Ｒｂ２，・・・，Ｒｂｎの共通ノード側）に生じるスイッチングノイズが、ＮｃｈトランジスタＭ１１によって位相が反転された信号とされ、位相反転した状態でＮｃｈトランジスタＭ１２に帰還される。これにより、スイッチＳ１，Ｓ２，・・・，Ｓｎを用いた抵抗値の可変制御によってバッファアンプ２１の入力電圧Ｖ_Rに生じるリプルを効果的に抑制することができる。

また、上記実施形態ではアップダウンカウンタ２８を用いたが、これに限定されない。例えば、図６に示すように、カウントアップのみまたはカウントダウンのみを行うカウンタ３３を用いることも可能である。図６は、カウンタ３３を含む他の構成例に係る制御回路２５’を示す図である。制御回路２５’は、制御回路２５と同様に、比較器２３，２４より出力される２つの比較信号Ｖ₁，Ｖ₂に応じて、バッファアンプ２１の出力電圧が所望の電圧範囲内に入るように、スイッチＳ１，Ｓ２，・・・，Ｓｎの何れかをオンとすることにより、抵抗性素子２２の抵抗値を可変制御する。

図６に示す制御回路２５’は、オアゲート３１と、アンドゲート３２と、アップカウンタ３３とを備えている。オアゲート３１は、第１の比較器２３より出力される第１の比較信号Ｖ₁と、第２の比較器２４より出力される第２の比較信号Ｖ₂との論理和をとり、その結果をアンドゲート３２に出力する。アンドゲート３２は、第１のオアゲート３１より出力される信号と、所定の時間間隔でハイレベルとロウレベルとを繰り返すクロック信号ＣＫとの論理積をとり、その結果をアップカウンタ３３のクロック端子に出力する。

アップカウンタ３３は、第１の比較器２３より出力される第１の比較信号Ｖ₁と第２の比較器２４より出力される第２の比較信号Ｖ₂と基づきアンドゲート３２から出力される信号に応じてカウントアップする。すなわち、アップカウンタ３３は、第１の比較信号Ｖ₁または第２の比較信号Ｖ₂少なくとも一方がハイレベルのときに、クロック信号ＣＫの周期でアップカウントを行う。カウンタの最大値までカウントしたら、ゼロ値に戻ってカウントアップする。そして、アップカウンタ３３は、カウント値に基づいてスイッチＳ１，Ｓ２，・・・，Ｓｎの何れかをオンとすることにより、抵抗性素子２２の抵抗値を可変制御する。

このように、アップカウンタ３３のカウント値に応じてスイッチＳ１，Ｓ２，・・・，Ｓｎの何れかを順次切り替えてオンとすることにより、バッファアンプ２１の入力電圧Ｖ_Rの値、引いてはバッファアンプ２１の出力電圧Ｖ_outが順次変化していく。なお、図６ではアップカウンタ３３を用いたが、ダウンカウンタを用いても良い。

その他、上記実施形態は、何れも本発明を実施するにあたっての具体化の一例を示したものに過ぎず、これによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその精神、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。

本発明は、種々のアナログ回路に広く利用される基準電圧を発生する基準電圧発生回路に有用である。

本実施形態による基準電圧発生回路の構成例を示す図である。本実施形態の比較器から出力される比較信号の例を示す図である。本実施形態による基準電圧発生回路の動作例を示す図である。本実施形態による基準電圧発生回路の他の構成例を示す図である。本実施形態による基準電圧発生回路の他の構成例を示す図である。本実施形態による基準電圧発生回路で用いるカウンタの他の構成例を示す図である。従来の基準電圧発生回路を示す図である。従来の基準電圧発生回路においてノイズの低減を図った構成例を示す図である。ノイズの低減を図った基準電圧発生回路の他の構成例を示す図である。

符号の説明

１０バンドギャップレギュレータ
２１バッファアンプ
２２抵抗性素子
２３，２４比較器
２５，２５’ 制御回路
２６，２７アンドゲート
２８アップダウンカウンタ
３１オアゲート
３２アンドゲート
３３アップカウンタ
Ｒａ，Ｒｂ電源電圧の分圧抵抗
Ｒｂ１，Ｒｂ２，・・・，Ｒｂｎ可変抵抗
Ｓ１，Ｓ２，・・・，Ｓｎスイッチ
Ｒ５，Ｒ６バンドギャップレギュレータの出力電圧の分圧抵抗
Ｒａ’，Ｒｂ’ ダミー分圧抵抗

Claims

電源電圧により駆動され、その出力電圧が基準電圧として取り出されるバッファアンプと、
上記電源電圧を用いて上記バッファアンプの入力電圧を決定するための抵抗性素子と、
上記電源電圧により駆動されるバンドギャップレギュレータと、
上記バッファアンプの入力電圧と上記バンドギャップレギュレータの出力電圧とを比較し、比較信号を出力する比較器と、
上記比較器より出力される比較信号に応じて、上記バッファアンプの出力電圧が所望の電圧範囲内に入るように上記抵抗性素子の抵抗値を可変制御する制御回路とを備えるとともに、
上記バンドギャップレギュレータの出力電圧を分圧する分圧抵抗を備え、
上記比較器は、上記分圧抵抗により生成される第１の出力電圧を一方の入力とする第１の比較器と、上記分圧抵抗により生成される第２の出力電圧を一方の入力とする第２の比較器とを備え、
上記制御回路は、上記第１の比較器より出力される第１の比較信号および上記第２の比較器より出力される第２の比較信号に応じてカウントアップまたはカウントダウンするカウンタを備え、上記カウンタの出力値に基づいて上記抵抗性素子の抵抗値を可変制御することを特徴とする基準電圧発生回路。
上記比較器は、上記バッファアンプの入力電圧の代わりに上記バッファアンプの出力電圧を入力し、上記バッファアンプの出力電圧と上記バンドギャップレギュレータの出力電圧とを比較し、比較信号を出力することを特徴とする請求項１に記載の基準電圧発生回路。
上記抵抗性素子を擬似したダミー抵抗性素子を備え、
上記比較器は、上記バッファアンプの入力電圧の代わりに上記ダミー抵抗性素子により生成される電圧を入力し、上記ダミー抵抗性素子により生成される電圧と上記バンドギャップレギュレータの出力電圧とを比較し、比較信号を出力することを特徴とする請求項１に記載の基準電圧発生回路。