WO2008069291A1

WO2008069291A1 - 基準電圧発生回路

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Publication number: WO2008069291A1
Application number: PCT/JP2007/073624
Authority: WO
Inventors: Takeshi Ikeda; Hiroshi Miyagi
Original assignee: Nsc Co., Ltd.; Ricoh Co., Ltd.
Priority date: 2006-12-08
Filing date: 2007-11-30
Publication date: 2008-06-12
Also published as: JP2008146275A; CN101611360B; JP5068522B2; US20100315060A1; CN101611360A; US8058862B2

Abstract

　バンドギャップレギュレータを用いず、バッファアンプ２１と抵抗性素子２２とにより基準電圧発生回路の基本構成を形成することにより、従来のようなバンドギャップレギュレータのノイズの影響をなくす。また、バッファアンプ２１の入力電圧とバンドギャップレギュレータ１０の出力電圧とを比較する比較器２３，２４と、その比較信号に応じて抵抗性素子２２の抵抗値を可変制御する制御回路２５とを備えることにより、電源電圧ＶDDの変動に伴いバッファアンプ２１の出力電圧Ｖoutが一時的に変動しても、抵抗値の可変制御によってバッファアンプ２１の出力電圧Ｖoutが所望の電圧範囲内に戻って収束するようにする。

Description

明細書基準電圧発生回路技術分野

本発明は、種々のァナ口グ回路に広く利用される基準電圧を発生する基準電圧発生回路に関するもので。背景技術

一般に、基準電圧は種々のァナログ回路に広く用いられている。この基準電圧を発生するための回路として、電源電圧の変動による出力電圧の変動の抑制を図ったノくンドギャップレギュレータが存在する (例えば

、特許文献 1参照）。

特許文献 1 ：特開平 6 一 3 0 9 0 5 2号公報

図 1 は、バンドギャップレ'ギュレータを利用した従来の基準電圧発生回路の構成を示す図でめる。図 1 に示すノンドギャップレギュレータ 1

0は、正帰還回路を含む電流決定回路 1 1 と、力レントミラー回路 1 2 と、電流決定回路 1 1 により決定された電流を受けて電圧を発生するベくカレントミラー回路 1 2を介し " ¾ feeされ >~ 圧発生回路 1 3 とを有している。

電流決定回路 1 1 は、 P N P 卜ランジスタ Q 1 , Q 2 、 N c h トランジスタ M l , M 2 、 P c h 卜ランジスタ Μ 3 , Μ 4および抵抗 R 1 により構成されている。 P N P 卜ランジスタ Q 1 は、そのコレクタとベースとがグランドに接続され、ェミ Vタが N c h トランジスタ M 1 のソースに接続されている。 N c h 卜ランジスタ M 1 のゲートは、自身のドレインにダイォード接続されるとともに、 N c h トランジスタ M 2のゲートに接続されている

N c h トランジスタ M 1 のド-レインは、 P c h トランジスタ M 3のドレインにも接続されてい Ό。ー方、 N c h トランジスタ M 2のドレインは P c h トランジスタ M 4 の Kレインに接 c Sれ、ソースは抵抗 R 1 を介して P N P 卜ランジスタ Q 2 のエミッタに接続されているこの P N

P トランジスタ Q 2のコレクタとベースとはグランドに接続されている

。 P c h トランジスタ M 4のゲートは、自身のド、レインにダィォード接続されるとともに、 P c h 卜ランジスタ M 3 のゲ - トに接続されているカレントミラ一回路 1 2は、 P c h トランジスタ M 3 , M 4 ， M 5のゲートが共通に接 fee しるとともに、 P c h 卜ランジスタ M 4のゲートが自身のドレィンにダィォー K接続されることによって構成されている

。なお、 P c h 卜ランジスタ M 3， M 4 , M 5のソースは源 V _DDに接続されている

電圧発生回路 1 3は、 P N P トランジスタ Q 3 、 P c h 卜ランジスタ

M 5およぴ抵抗 R 2により構成されている。 P c h トランジスタ M 5のドレインは、抵抗 R 2 を介して P N P トランジスタ Q 3 のェ、ッタに接

· - 続されているの P N P 卜ランジスタ Q 3のレクタとぺスとはグランドに接続されている。

P c h トランジスタ M 5のドレインと抵抗 R 2 との間には、オペアンプ 1 4のプラス端子が接続されている。オペアンプ 1 4の出力側には基準電圧の出力端子 V。_{u t}が設けられるとともに、グランドとの間に分圧抵抗 R 3， R 4が設けられ、分圧された出力電圧がオペアンプ 1 4 のマイナス端子に負帰還されている。

上記したようなバンドギャップレギユレータ 1 0においては、 N c h トランジスタ M 1 , M 2の部分で正帰還をかけるようになつており、トランジスタ Q l， Q 2および抵抗 R l， R 2 のインピーダンスが正帰還される際にノイズとして出力信号に影響する。この抵抗 R l , R 2に現れる雑音電圧（熱雑音）は、正帰還により増幅されて大きな値となる。このためノンドギヤップレギュレ一タ 1 0の出カインピーダンスは非常に高い値となり、出力電流は小さレ、値となっている

この小さい出力電流を増幅するために、 'パンドギャップレギュレータ

1 0の出力側にはオペアンプ 1 4が設けられてレ、るのであるが、このォペアンプ 1 4では入力換算ノィズ電圧が発生する。ォぺァンプ 1 4 の出力側のノイズは、入力換算ノィズ電圧にォペアンプ 1 4 の増幅率を掛けた値となり、増幅率が大きいときにはォぺアンプ 1 4 の出力ノィズ（熱雑音）も無視できないほど大きな値とな発明の開示

上記したようなパンドギヤップレギュレータ 1 0 よびォペアンプ 1

4で発生する大きなノイズは、ノ^ンドギヤップレギュレ一タ 1 0の回路内に回り込み、 S Z Nを悪化させる原因となっているその問題を解決する 1つの方法として、図 2に示すように、バンドギャップレギユレ一タ 1 0の電源 V _DDとグランドとの間に大容量のコンデンサ Cを設けることが考えられる。しかしながら、大容量のコンデンサ Cは I C化に向かないという欠点がある。

大容量のコンデンサ Cを用いずにノイズを低減するためには、ノイズ源となるバンドギャップレギユレータ 1 0 を使用しない、オペアンプ 1 4 の増幅率を小さくする（オペアンプ 1 4 の出力側に接続される分圧抵抗 R 3， R 4 を使用しない）などの対策が考えられる。図 3は、このような対策を施した場合の基準電圧発生回路の構成例を示す図である。ここで、オペアンプ 1 4の入力側に設けられている分圧抵抗 R a , R bの抵抗値を小さくすると、ノィズの低減効果を高めることができる'。

しかしながら、図 3のように基準電圧発生回路を構成した場合、バンドギャップレギユレータ 1 0を使用していないので、電源電圧が変動すると出力電圧も大きく変動してしまい、安定した基準電圧を発生することができなくなってしまうという根本的な問題が生じる。すなわち、電 '源電圧を V_DD、オペアンプ 1 4のプラス端子に入力される電圧を V_R、ォぺアンプ 1 4の増幅率を A、出力電圧を V。_utとした場合、

V nut-A ' VR R b Z iR a + R b ) - V _DD (ただし、 A= l ) となり、出力電圧 v。_utは電源電圧 V_DDの変動の影響をもろに受けることになる。

本発明は、このような問題を解決するために成されたものであり、 I C化が容易で、ノイズによる影響が少なく、かつ、電源電圧の変動による出力電圧の変動も少ない基準電圧発生回路を提供することを目的とする。

上記した課題を解決するために、本発明では、基準電圧発生回路の基本構成として、電源電圧により駆動されるバッファアンプと、当該バッファアンプの入力電圧を決定するための抵抗性素子とを備える。そして、バッファアンプの出力電圧の安定化を図るための構成として、バンドギャップレギユレータと、バッファアンプの入力電圧、出力電圧または抵抗性素子を擬似したダミ一抵抗性素子により生成される電圧とバンドギヤップレギュレークの出力電圧とを比較する比較器と、比較器より出力される比較信号に応じて抵抗性素子の抵抗値を可変制御する制御回路とを備える。

上記のように構成した本発明によれば、基準電圧発生回路の基本構成としてバンドギヤップレギュレータが含まれていないので、バンドギヤップレギユレータで生じるノイズが当該基本構成の回路内に回り込んで S Z Nを悪化させてしまう不都合を抑制することができる。また、本発明ではオペアンプは用いず、増幅率が 1 のバッファアンプを用いているので、その出力ノイズも低減することができる。これにより、 I C化を阻害する大容量のコンデンサを用いることなく、ノイズによる影響を効果的に低減することができる。

さらに、本発明によれば、バッファアンプの入力電圧または出力電圧 (すなわち、基準電圧発生回路より出力される基準電圧）、あるいは、これらとほぼ等価な電圧（ダミー抵抗性素子により生成される電圧）が比較器によりモニタリングされ、バッファアンプの出力電圧が所望の電圧範囲内で安定するように抵抗性素子の抵抗値が可変制御されるので、電源電圧の変動に伴いバッファアンプの出力電圧が所望の電圧範囲内から一時的に外れることがあっても、抵抗値の可変制御によってバッファアンプの出力電圧は所望の電圧範囲内に戻って収束する。これにより、電源電圧が変動しても基準電圧発生回路の出力電圧はほぼ一定に維持することができる。図面の簡単な説明

図 1 は、従来の基準電圧発生回路を示す図である。

図 2は、従来の基準電圧発生回路においてノイズの低減を図った構成例を示す図である。

図 3は、ノイズの低減を図った基準電圧発生回路の他の構成例を示す図である。

図 4は、本実施形態による基準電圧発生回路の構成例を示す図である図 5は、本実施形態の比較器から出力される比較信号の例を示す図である図 6は、本実施形態による基準電圧発生回路の動作例を示す図である図 7は、本実施形態による基準電圧発生回路の他の構成例を示す図でめ。

図 8は、本実施形態による基準電圧発生回路の他の構成例を示す図である。

図 9は、本実施形態による基準電圧発生回路で用いるカウンタの他の構成例を示す図である。発明を実施するための最良の形態

以下、本発明の一実施形態を図面に基づいて説明する。図 4は、本実施形態による基準電圧発生回路の構成例を示す図である。図 4に示すように、本実施形態の基準電圧発生回路は、電源電圧 V_DDにより駆動され、その出力電圧が基準電圧として取り出されるバッファアンプ 2 1 と、電源電圧 V_DDを用いてバッファアンプ 2 1 の入力電圧を決定するための抵抗性素子 2 2 と、電源電圧 V _DDにより駆動されるバンドギヤップレギユレータ 1 0 と、分圧抵抗 R 5 , R 6 と、比較器 2 3， 2 4 と、制御回路 2 5 とを備えて構成されている。これらの構成は、例えば CMO S (C oraplementary Metal Oxide Semiconductor) フロセスま 7こは B i 一 CM O S (Bipolar-CMOS) プロセスにより 1 つの半導体チップに集積されている。

抵抗性素子 2 2は、バッファアンプ 2 1の入力側に接続された電源電圧 V_DDの分圧抵抗 R a , R b と、抵抗 R bに対して並列に接続された 1 以上の抵抗 R b l， R b 2 , · · · ， R b n ( nは 1以上の整数）と、各抵抗 R b 1 , R b 2 , · · · , R b n とグランドとの間に直列に接続された 1以上のスィッチ S I， S 2 , · · · ， S n とにより構成されている。

スィッチ S i ( i は 1〜 nの何れか）がオンになると、オンにされたスィッチ S i に直列接続されている抵抗 R b i が抵抗 R b に対して並列に接続され、電源電圧 V_DDの分圧比が変化する。すなわち、分圧比は R a ： (R b + R b i ) となる。例えば、各抵抗 R b l , R b 2 , · · · ， R b nの抵抗値を全て異ならせておき、何れか 1つのスィッチ S i を選択的にオンとすることにより、分圧比を様々に変えることができる。なお、各抵抗 R b l， R b 2 , · · · ， R b nの抵抗値は同じでも良いとし、オンにするスィッチの数を変えることにより、分圧比を様々に変えるようにしても良い。このようにして電源電圧 V_DDの分圧比を変えることにより、バッファアンプ 2 1の入力電圧 V_Rを可変としている。バッファアンプ 2 1 の入力電圧 V_Rをどのように変えるかについては後述する。

バンドギャップレギユレータ 1 0は、例えば図 1 に示したのと同様に構成されており、電源電圧 V_DDの変動にかかわらずほぼ安定した出力電圧を得ることができる。バンドギャップレギユレータ 1 0の出力にオペアンプを接続しても良い。分圧抵抗 R 5， R 6は、バンドギャップレギユレータ 1 0の出力電圧を分圧するものである。比較器 2 3， 2 4は、バッファアンプ 2 1 の入力電圧 V_Rとバンドギャップレギユレータ 1 0の出力電圧とを比較し、比較信号を出力する。

具体的には、第 1 の比較器 2 3は、分圧抵抗 R 5 , R 6 により生成された第 1 の出力電圧 V _B1 (例えば、分圧前のバンドギャップレギユレータ 1 0の出力電圧）を一方の入力（比較基準）とし、バッファアンプ 2 1 の入力電圧 V_Bを他方の入力として、これら 2入力の値を比較してその比較結果に応じた第 1 の比較信号 V,を出力する。これにより、図 5に示すように第 1 の比較信号は、 V_K< V_B1のときはロウレベル、 V_R≥ V_B1 のときはハイレベルの信号となる。

また、第 2の比較器 2 4は、分圧抵抗 R 5， R 6により生成された第 2の出力電圧 V_B2を一方の入力とし、バッファアンプ 2 1 の入力電圧 V_R を他方の入力（比較基準）として、これら 2入力の値を比較してその比較結果に応じた第 2の比較信号 V₂を出力する。これにより、図 5に示すように第 2の比較信号 V₂は、 V_R< V_B2のときはハイレベル、 V_R≥ V_B2 のときは口ゥレべノレの信号となる。

制御回路 2 5は、比較器 2 3 , 2 4 より出力される 2つの比較信号 V, , V₂に応じて、バッファアンプ 2 1 の出力電圧（基準電圧発生回路の出力電圧）が所望の電圧範囲内（ V_B2〜 V_B1の範囲内）に入るように、スィツチ S 1 ' S 2 , · · · ， S nの何れかをオンとすることにより、バッファアンプ 2 1 の入力側における抵抗性素子 2 2の抵抗値（電源電圧 V _DD の分圧比）を可変制御する。

この制御回路 2 5は、 2つのアンドゲート 2 6 , 2 7 と、アップダウンカウンタ 2 8 とを備えている。第 1 のアンドゲート 2 6は、第 1 の比較器 2 3 より出力される第 1 の比較信号 V_tと、所定の時間間隔でハイレベルとロウレベルとを繰り返すクロック信号 C Kとの論理積をとり、その結果をアップダウンカウンタ 2 8のダウン端子 Dに出力する。また、第 2のアンドゲート 2 7は、第 2の比較器 2 4 より出力される第 2の比較信号 V₂とクロック信号 C Kとの論理積をとり、その結果をアップダウンカウンタ 2 8のアップ端子 Uに出力する。

アップダウンカウンタ 2 8は、第 1 の比較器 2 3 より出力される第 1 の比較信号に基づき第 1 のアンドゲート 2 6から出力される信号と、第 2の比較器 2 4 より出力される第 2の比較信号 V₂に基づき第 2のアンドゲート 2 7から出力される信号とに応じてカウントアップまたはカウントダウンする。すなわち、アップダウンカウンタ 2 8は、第 1 の比較信号 V _tがハイレベルのときに、ク口ック信号 C Kの周期でダウンカウントを行う。また、第 2の比較信号 V ₂がハイレベルのときに、クロック信号 C Kの周期でアップカウントを行う。そして、そのカウント値に基づいてスィッチ S l， S 2 , · · · ， S nの何れかをオンとすることにより、抵抗性素子 2 2の抵抗値を可変制御する。

具体的には.、第 1 の比較信号 V ,がハイレベルのとき、すなわち、バッファアンプ 2 1 の入力電圧 V_Rの値が、バンドギャップレギユレータ 1 0 の出力電圧 V_B1の値以上であるとき（V_R≥ V_B1) は、アップダウンカウンタ 2 8はダウンカウントする。そして、そのカウント値に応じて、ノッファアンプ 2 1 の入力電圧 V_Rとして用いる電源電圧 V_DDの分圧値（= (R b + R b i ) / (R a + R b + R b i ) ) が小さくなるように、抵抗値の大きい抵抗 R b i を選択するべく何れかのスィッチ S i を順次ォンとする。

一方、第 2の比較信号 V₂がハイレベルのとき、すなわち、バッファァンプ 2 1 の入力電圧 V_Rの値が、バンドギャップレギユレータ 1 0の分圧電圧 V _B2の値より小さいとき（ V _R < V _B2) は、アップダウンカウンタ 2 8はアップカウントする。そして、そのカウント値に応じて、ノッファアンプ 2 1 の入力電圧 V_Rとして用いる電源電圧 V_DDの分圧値（= (R b + R b i ) / (R a + R b + R b i ) ) が大きくなるように、抵抗値の小さい抵抗 R b i を選択するべく何れかのスィッチ S i を順次オンとする。

このように、アップダウンカウンタ 2 8のカウント値に応じてスイツチ S l， S 2 , · · · ， S nの何れかを順次切り替えてオンとすることにより、バッファアンプ 2 1 の入力電圧 V _κの値が順次変化していく。いま、ノくッファアンプ 2 1 の増幅率は 1 であるから、ノッファアンプ 2 1 の出力電圧 V。_ut、すなわち、基準電圧発生回路から出力される基準電圧も、ノッファアンプ 2 1の入力電圧 V_Rと同様に変化していく。

図 6は、本実施形態による基準電圧発生回路の動作例を示す図であり、上述のようにして変化する基準電圧 V。_utの様子を示している。この図 6の例は、電源電圧 V_DDの変動によってバッファァンプ 2 1の入力電圧 V_R (すなわち、バッファアンプ 2 1 より出力される基準電圧 V。_ut) がバンドギャップレギユレータ 1 0の出力電圧 V_B1よりも一時的に大きくなつた場合を示している。

この場合は、アップダウンカウンタ 2 8がダウンカウントし、その力ゥント値に応じてスィッチ S 1， S 2 , · · ·， S nを順次切り替えてオンとすることにより、基準電圧 V。_utが徐々に小さくなつていく。そして、ノッファアンプ 2 1 の入力電圧 V_Rがバンドギャップレギユレータ 1 0の出力電圧 V _Blよりも小さくなつた時点で、アップダウンカウンタ 2 8のカウント動作が停止し、スィッチ S l， S 2 , · · ·， S nの切り替えも停止する。これにより、バッファアンプ 2 1 より出力される基準電圧 V。_utは、 V _B2から V _B1の範囲内で再び安定する。

以上詳しく説明したように、本実施形態では、バンドギャップレギュレータを用いずに、バッファアンプ 2 1 と、当該バッファアンプ 2 1 の入力電圧 V_Rを決定するための抵抗性素子 2 2 とにより基準電圧発生回路の基本構成を形成している。これにより、バンドギャップレギユレ一タで生じるノイズが当該基本構成の回路内に回り込んで S /Nを悪化させてしまう不都合を抑制することができる。また、本実施形態では、増幅機能を有するオペアンプではなく、増幅率が 1 のバッファアンプ 2 1 を用いているので、その出力ノイズも低減することができる。これにより、 I C化を阻害する大容量のコンデンサを用いることなく、ノイズによる影響を効果的に低減することができる。

また、本実施形態では、バッファアンプ 2 1 の出力電圧 V。の安定化を図るための構成として、ノンドギャップレギユレータ 1 0 と、分圧抵抗 R 5 , R 6 と、比較器 2 3， 2 4 と、制御回路 2 5 とを備えている。これにより、電源電圧 V_DDが変動しても基準電圧発生回路の出力電圧 V。_u _tを所望の電圧範囲内（ V_B2から V_B1の範囲内）でほぼ一定に維持することができる。よって、 I C化が容易で、ノイズによる影響が少なく、かつ、電源電圧 V_DDの変動による出力電圧 V。_utの変動も少ない基準電圧発生回路を提供することができる。

なお、ノイズによる影響を更に小さくするために、チップレイアウト上で基準電圧発生回路の基本構成 2 1 , 2 2 とバンドギャップレギユレータ 1 0 との距離を大きくとるようにしても良い。また、基本構成 2 1 ， 2 2 とバンドギャップレギユレータ 1 0 との間にガードリングを設けるようにしても良い。

また、ノッファアンプ 2 1 の入力トランジスタのチャネル幅を W、チャネル長を乙とした場合、 WZ Lの値を大きくすることによってバッファアンプ 2 1 のノイズを更に低減することが可能である。例えば、入力トランジスタのチャネル長 Lを小さくすることにより、バッファアンプ 2 1 の熱雑音を小さくすることができる。ただし、この場合は、低周波領域で発生するフリツ力雑音が大きくなつてしまう。よって、入力トランジスタのチャネル幅 Wもチャネル長 Lも大きな値とし、 W>>L とすることによって W/ Lの値を大きくすることが好ましい。

また、上記実施形態では、バッファアンプ 2 1 の入力電圧 V_Kを比較器 2 3 , 2 4の一方の入力とする例について説明したが、これに限定されない。上述のように、ノッファアンプ 2 1 の増幅率は 1で、ノッファァンプ 2 1の入力電圧 V_R=出力電圧 V。_utであるから、バッファアンプ 2 1 の出力電圧 V。_utを比較器 2 3 , 2 4の一方の入力とするようにしても良レ、。また、図 7に示すように、抵抗性素子 2 2の分圧抵抗 R a , R bを擬似したダミーの分圧抵抗 R a ，， R b，（本発明のダミー抵抗性素子に相当）を備え、このダミー分圧抵抗 R a ' , R b ' により生成される電圧を比較器 2 3 , 2 4の一方の入力とするようにしても良い。ここで、例えば R a ,R b = R a ' / R b ' となるようにダミー分圧抵抗 R a ' ， R b ' の抵抗値を設定する。このように構成することにより、バッファアンプ 2 1 の入力電圧 V_R自身をモニタリングして当該入力電圧 V_Rを可変制御する図 4の例に比べて、発振の恐れを少なくすることができるまた、上記実施形態では、抵抗性素子 2 2の例として複数の抵抗を用いる例について説明したが、これに限定されない。すなわち、抵抗値を可変にできる素子であれば、抵抗以外のものを用いても良い。また、抵抗値を可変にするための構成も、図 4のような構成に限定されない。例えば、複数の抵抗と複数のスィッチとをラダー状に接続し、何れかのスィツチを選択することにより、 1個以上の抵抗の合成抵抗値を可変とするようにしても良い。この場合、複数の抵抗の抵抗値はそれぞれ異なつていても良いし、同じであっても良い。

図 8は、他の構成例に係る抵抗性素子 2 2 ' を示す図である。なお、この図 8において、図 4に示した構成要素と同一の機能を有する構成要素には同一の符号を付している。図 8に示す抵抗性素子 2 2 ' は、図 4 と同様に構成された 1以上の抵抗 R b l， R b 2 , · · · , R b nおよび 1以上のスィッチ S I , S 2 , · · · ， S n と、 N c h トランジスタ M i l , M l 2 と、 P c h トランジスタ M l 3 , M 1 4 とを備えている

N c h トランジスタ M 1 1 は、ソースがグランドに接続され、ゲートが抵抗 R b l， R b 2 , · · · , R b nの共通ノードに接続され、ドレインが抵抗 R 1 1 を介して P c h 卜ランジスタ M l 3 のドレインに接続されている。 N c h トランジスタ M 1 2は、ソースが抵抗 R b l ， R b

2 , · · · ， R b nの共通ノ一ドに接続され、ゲートが自身のドレインにダイォード接続され、ド、レィンが P c h トランジスタ M l 4 のドレインに接続されている。

P c h トランジスタ M 1 4のゲートは、自身のドレインにダイオード接続されるとともに、 P c h 卜ランジスタ M l 3のゲートに接続されている。 P c h トランジスタ M 1 3 , M 1 4 のソースは電源 V _DDに接続されて'レヽる。 N c h トランジスタ M 1 2のドレインと P c h トランジスタ

M l 4のドレインとの間には、ノ、、ソファアンプ 2 1 の入力端子が接続されている。また、ここからノ^ッファァンプ 2 1 の入力電圧 V _Rが取り出され Ο ₀

スィッチ S l ， S 2 • • • ， s nの何れかをオンにして決められた分圧電圧は、 N c h トランジスタ M 1 1 により増幅されてバッファアンプ 2 1 に入力される。このとき、 N c h トランジスタ M 1 2のソース側

(抵抗 R b 1 ， R b 2 ϊ • • • , R b nの共通ノード側）に生じるスィツチングノイズが、 N C h 卜ランジスタ M 1 1 によって位相が反転された信号とされ、位相反転した状態で N c h トランジスタ M 1 2に帰還される。これにより、スィクチ S 1 , S 2 , · · · , S nを用いた抵抗値の可変制御によってバファァンプ 2 1 の入力電圧 V _Rに生じるリプルを効果的に抑制することがでさる o

また、上記実施形態ではァプダゥンカウンタ 2 8を用いたが、これに限定されない。例えば、図 9 に示すように、カウントアップのみまたはカウントダウンのみを行う力ゥンタ 3 3 を用いることも可能である。図 9は、カウンタ 3 3 を含む他の構成例に係る制御回路 2 5 ' を示す図である。制御回路 2 5 ' は、制御回路 2 5 と同様に、比較器 2 3 , 2 4 より出力される 2つの比較信号 V V₂に応じて、バッファアンプ 2 1 の出力電圧が所望の電圧範囲内に入るように、スィッチ S l， S 2 , · • · , S nの何れかをオンとすることにより、抵抗性素子 2 2の抵抗値を可変制御する。

図 9に示す制御回路 2 5 ' は、オアゲート 3 1 と、アンドゲート 3 2 と、アップカウンタ 3 3 とを備えている。オアゲート 3 1 は、第 1の比較器 2 3 より出力される第 1 の比較信号 V_tと、第 2 の比較器 2 4 より出力される第 2 の比較信号 V₂との論理和をとり、その結果をアンドゲート 3 2に出力する。アンドゲート 3 2は、第 1 のオアゲート 3 1 より出力される信号と、所定の時間間隔でハイレベルとロウレベルとを繰り返すクロック信号。との論理積をとり、その結果をアップカウンタ 3 3のク口ック端子に出力する。

アップカウンタ 3 3は、 .第 1 の比較器 2 3 より出力される第 1 の比較信号 V, と第 2の比較器 2 4 より出力される第 2 の比較信号 V₂と基づきアンドゲート 3 2から出力される信号に応じてカウントアップする。すなわち、アップカウンタ 3 3は、第 1 の比較信号 V iまたは第 2 の比較信号 V ₂少なくとも一方がハイレベルのときに、クロック信号 C Kの周期でアップカウントを行う。カウンタの最大値までカウントしたら、ゼロ値に戻ってカウントアップする。そして、アップカウンタ 3 3は、カウント値に基づいてスィッチ S 1 , S 2 , · · · ， S nの何れかをオンとすることにより、抵抗性素子 2 2の抵抗値を可変制御する。

このように、アップカウンタ 3 3のカウント値に応じてスィッチ S 1 ， S 2 , · · ·， S nの何れかを順次切り替えてオンとすることにより、バッファアンプ 2 1 の入力電圧 V_Rの値、引いてはバッファアンプ 2 1 の出力電圧 V。_utが順次変化していく。なお、図 9ではアップカウンタ 3 3を用いたが、ダウンカウンタを用いても良い。その他、上記実施形態は、何れも本発明を実施するにあたっての具体化の一例を示したものに過ぎず、これによつて本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその精神、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。産業上の利用可能性

本発明は、種々のアナログ回路に広く利用される基準電圧を発生する基準電圧発生回路に有用である。

Claims

請求の範囲

1 . 電源電圧により駆動され、その出力電圧が基準電圧として取り出されるバッファアンプと、

上記電源電圧を用いて上記バッファアンプの入力電圧を決定するための抵抗性素子と、

上記電源電圧により駆動されるバンドギャップレギユレータと、上記バッファアンプの入力電圧と上記バンドギヤップレギュレ一タの出力電圧とを比較し、比較信号を出力する比較器と、

上記比較器より出力される比較信号に応じて、上記バッファアンプの出力電圧が所望の電圧範囲內に入るように上記抵抗性素子の抵抗値を可変制御する制御回路とを備えたことを特徴とする基準電圧発生回路。

2 . 上記比較器は、上記バッファアンプの入力電圧の代わりに上記バッファアンプの出力電圧を入力し、上記バッファアンプの出力電圧と上記パンドギャップレギユレータの出力電圧とを比較し、比較信号を出力することを特徴とする請求の範囲第 1項に記載の基準電圧発生回路。

3 . 上記抵抗性素子を擬似したダミー抵抗性素子を備え、

上記比較器は、上記バッファアンプの入力電圧の代わりに上記ダミー抵抗性素子により生成される電圧を入力し、上記ダミー抵抗性素子により生成される電圧と上記バンドギャップレギユレータの出力電圧とを比較し、比較信号を出力することを特徴とする請求の範囲第 1項に記載の基準電圧発生回路。

4 . 上記バンドギヤップレギュレータの出力電圧を分圧する分圧抵抗を備え、

上記比較器は、上記分圧抵抗により生成される第 1 の出力電圧を一方の入力とする第 1 の比較器と、上記分圧抵抗により生成される第 2 の出力電圧を一方の入力とする第 2の比較器とを備え、

上記制御回路は、上記第 1 の比較器より出力される第 1 の比較信号おょぴ上記第 2の比較器より出力される第 2の比較信号に応じてカウントアップまたはカウントダウンするカウンタを備え、上記カウンタの出力値に基づいて上記抵抗性素子の抵抗値を可変制御することを特徴とする請求の範囲第 1項〜第 3項の何れか 1項に記載の基準電圧発生回路。