JP2009218871A - 電圧制御発振器 - Google Patents

Abstract

【課題】定電流源が有する雑音、電流の増幅及び折り返しのために使用するカレントミラー回路で発生するトランジスタのショット雑音並びにフリッカー雑音の影響を排除することができる共振型の電圧制御発振器を得る。
【解決手段】可変抵抗制御回路１２の第１制御回路部２１で生成された第１制御信号ＳＲ［ｎ−１：０］を可変抵抗７に出力すると共に、可変抵抗制御回路１２の第２制御回路部２２で生成された第２制御信号ＤＲ［ｍ−１：０］を可変抵抗８に出力することにより、発振回路１１は、定電流源を有することなく消費電流が一定になり、所望の動作点を得ることができ、定電流源が有する雑音、電流の増幅及び折り返しのために使用するカレントミラー回路で発生するトランジスタのショット雑音並びにフリッカー雑音の影響を排除することができるようにした。
【選択図】図１

Description

本発明は、ＣＭＯＳアナログ回路のうちインダクタと可変容量と負性抵抗によって共振回路を構成する電圧制御発振器に関する。

ＣＭＯＳプロセスを使用した共振型の電圧制御発振器では、素子の構成要素としてスパイラルインダクタを、可変容量としてバラクタ（可変容量ダイオード）を、負性抵抗としてトランジスタをそれぞれ使用するのが一般的である。しかしこれらの素子の各特性にはバラツキがあるため、安定した発振動作が行われるようにするためには、各素子のバラツキに対してマージンが必要になっていた。例えば、共振回路の寄生抵抗等から発生する等価並列抵抗に対して、前記負性抵抗がそれを十分に打ち消す値でない場合には安定した発振動作が難しくなる。このようなことから、前記負性抵抗の値をある程度安定させるためには定電流源による電流供給を行うのが一般的であった。

このような定電流を供給する方法としては、発振回路の電源側にＰｃｈトランジスタで定電流を供給する方法と、発振回路の接地電圧ＧＮＤ側にＮｃｈトランジスタで定電流を供給する方法があった。このような各方法では、電流制御用のトランジスタのゲート電圧は、定電流源からカレントミラー回路で折り返し、トランジスタサイズの相対比の電流を発生させていた。
また、もう１つの電圧制御発振器の重要な特性として位相雑音特性がある。
該位相雑音特性を改善させるために様々なアプローチがなされており、例えば、共振回路と電源との間にＰｃｈトランジスタで定電流を発生させ、該共振回路と該Ｐｃｈトランジスタとの間に抵抗を付加することで、発振動作に伴う偶数次の高調波が電流源へ逆戻りし、位相雑音が悪化するのを防いでいた（例えば、特許文献１参照。）。

また、他の方法として、例えば、共振回路と接地電圧との間にＮｃｈトランジスタで定電流を発生させ、起動時に定電流源からカレントミラー回路で生成されるゲート電圧を容量で保持し、定常状態ではカレントミラー回路から切り離すことで、定電流源の雑音とカレントミラー回路のトランジスタの雑音の影響を排除していた（例えば、特許文献２参照。）。
特開２００６−２４５７７４号公報 特開２００７−１８９５９１号公報

ＣＭＯＳプロセスを使用した共振型の電圧制御発振器において、共振回路の電流を制御する手段としては、従来技術にあるように定電流源から、トランジスタでカレントミラー回路を構成している共振回路に定電流を供給する方法が用いられていた。しかしこのような方法の場合、カレントミラー回路のトランジスタで生じるショット雑音とフリッカー雑音が共振回路に抽入され、位相雑音を悪化させるという回路的な問題を有していた。このような問題を改善するためには、トランジスタのゲート長Ｌを大きくする必要があり、レイアウト面積の拡大を招き、前記問題の改善にも限界があった。

また、フリッカー雑音は１／ｆに比例して雑音が大きくなるため、数百ＭＨｚ以下では抵抗の熱雑音よりも大きくなる傾向にあった。更に、定電流源の回路自体においても、トランジスタを含めて多くの素子で構成されており、帰還動作によりある程度の改善を期待することができるが、カレントミラー回路で電流をＸ倍に増幅するのと同時に雑音もＸ倍に増幅されるため、このような雑音は無視することができなかった。このように、定電流源から電流を供給することにより、発振器として安定した動作を行うことができ、消費電流の制御も可能となるが、位相雑音特性を改善させることができないという問題があった。

本発明は、このような問題を解決するためになされたものであり、発振回路の電流制御に定電流源を使用しないようにして、該定電流源が有する雑音、電流の増幅及び折り返しのために使用するカレントミラー回路で発生するトランジスタのショット雑音並びにフリッカー雑音の影響を排除することができる共振型の電圧制御発振器を得ることを目的とする。

この発明に係る電圧制御発振器は、入力電圧に応じた周波数の信号を生成して出力する共振型の電圧制御発振器において、
２つのインダクタンスが直列に接続された構成をなすインダクタ部と、
該インダクタ部に並列に接続された可変容量部と、
前記インダクタ部に並列に接続された負性抵抗をなす負性抵抗部と、
入力された第１制御信号に応じた抵抗値をなす、前記負性抵抗部における各抵抗の接続部と負側電源電圧との間に接続された第１可変抵抗と、
入力された第２制御信号に応じた抵抗値をなす、正側電源電圧と前記各インダクタンスの接続部との間に接続された第２可変抵抗と、
前記第１制御信号及び第２制御信号を生成して出力し、前記第１可変抵抗及び第２可変抵抗の各抵抗値の制御を行う可変抵抗制御回路部と、
を備え、
前記可変抵抗制御回路部は、前記第１可変抵抗及び第２可変抵抗の各抵抗値を制御することにより、前記インダクタ部、可変容量部及び負性抵抗部に流れる電流を所望の電流値に制御するものである。

具体的には、前記インダクタ部は３端子インダクタからなり、前記第２可変抵抗は、前記正側電源電圧と該３端子インダクタの中間点との間に接続されるようにした。

また、前記インダクタ部は直列に接続された２つのインダクタからなり、前記第２可変抵抗は、前記正側電源電圧と該各インダクタの接続部との間に接続されるようにしてもよい。

また、前記負性抵抗部は、クロスカップルされた同一導電型のユニポーラトランジスタである第１トランジスタ及び第２トランジスタで構成されるようにした。

また、前記可変抵抗制御回路部は、
前記第１制御信号を生成して出力する第１制御回路部と、
前記第２制御信号を生成して出力する第２制御回路部と、
を備え、
前記第１制御回路部は、
前記負性抵抗部の総抵抗値と同等の抵抗値の抵抗を形成する第１参照トランジスタと、
前記正側電源電圧と該第１参照トランジスタの電流入力端との間に接続され、該第１参照トランジスタに所定の定電流を供給する定電流源と、
前記第１参照トランジスタの電流出力端と前記負側電源電圧との間に接続された第３可変抵抗と、
前記定電流源と前記第１参照トランジスタとの接続部の電圧が、所定の基準電圧になるように前記第３可変抵抗の抵抗値を制御する第１抵抗制御回路と、
を備え、
前記第１抵抗制御回路から前記第３可変抵抗に出力される制御信号は、前記第１制御信号をなすようにした。

この場合、前記第１参照トランジスタは、前記第１トランジスタや第２トランジスタと同じ導電型のユニポーラトランジスタであり、前記第１トランジスタと第２トランジスタの各トランジスタサイズを加えたトランジスタサイズをなすようにした。

また、前記第１参照トランジスタは、前記第１トランジスタや第２トランジスタと同じ導電型のユニポーラトランジスタであり、前記第１トランジスタと第２トランジスタの各トランジスタサイズを加えて更に１／Ｘ（Ｘは実数）倍したトランジスタサイズをなし、これに伴って、前記定電流源から出力される定電流値を１／Ｘ倍にすると共に前記第３可変抵抗の抵抗値をＸ倍にするようにしてもよい。

また具体的には、前記第２制御回路部は、
前記負性抵抗部の総抵抗値と同等の抵抗値の抵抗を形成する第２参照トランジスタと、
前記正側電源電圧と該第２参照トランジスタの電流入力端との間に接続された第４可変抵抗と、
前記第１制御信号に応じた抵抗値をなす、前記第２参照トランジスタの電流出力端と前記負側電源電圧との間に接続された第５可変抵抗と、
前記第４可変抵抗と前記第２参照トランジスタとの接続部の電圧が、前記所定の基準電圧になるように前記第４可変抵抗の抵抗値を制御する第２抵抗制御回路と、
を備え、
前記第２抵抗制御回路から前記第４可変抵抗に出力される制御信号は、前記第２制御信号をなすようにした。

この場合、前記第２参照トランジスタは、前記第１トランジスタや第２トランジスタと同じ導電型のユニポーラトランジスタであり、前記第１トランジスタと第２トランジスタの各トランジスタサイズを加えたトランジスタサイズをなすようにした。

また、前記第２参照トランジスタは、前記第１トランジスタや第２トランジスタと同じ導電型のユニポーラトランジスタであり、前記第１トランジスタと第２トランジスタの各トランジスタサイズを加えて更に１／Ｘ（Ｘは実数）倍したトランジスタサイズをなし、これに伴って前記第４可変抵抗及び第５可変抵抗の各抵抗値をそれぞれＸ倍にするようにししてもよい。

また、前記可変抵抗制御回路部は、
前記負性抵抗部の総抵抗値と同等の抵抗値の抵抗を形成する参照トランジスタと、
電流入力端が正側電源電圧に接続され、所定の定電流を生成して出力する定電流源と、
一端が前記正側電源電圧に接続された第６可変抵抗と、
外部から入力された制御信号に応じて、前記定電流源の電流出力端又は該第６可変抵抗の他端の何れか一方を前記参照トランジスタの電流入力端に接続する切換回路と、
前記参照トランジスタの電流出力端と前記負側電源電圧との間に接続された第７可変抵抗と、
前記参照トランジスタの電流入力端の電圧が、所定の基準電圧になるように前記第６可変抵抗及び第７可変抵抗の各抵抗値を制御する抵抗制御回路と、
を備え、
前記抵抗制御回路から前記第７可変抵抗に出力される制御信号は、前記第１制御信号をなし、前記抵抗制御回路から前記第６可変抵抗に出力される制御信号は、前記第２制御信号をなすようにした。

この場合、前記参照トランジスタは、前記第１トランジスタや第２トランジスタと同じ導電型のユニポーラトランジスタであり、前記第１トランジスタと第２トランジスタの各トランジスタサイズを加えたトランジスタサイズをなすようにした。

また、前記参照トランジスタは、前記第１トランジスタや第２トランジスタと同じ導電型のユニポーラトランジスタであり、前記第１トランジスタと第２トランジスタの各トランジスタサイズを加えて更に１／Ｘ（Ｘは実数）倍したトランジスタサイズをなし、これに伴って前記第６可変抵抗及び第７可変抵抗の各抵抗値をそれぞれＸ倍にするようにしてもよい。

また、前記第１可変抵抗及び第２可変抵抗は、前記可変抵抗制御回路部から対応して入力された第１制御信号及び第２制御信号に応じて、抵抗値が無限大になって遮断状態になり、前記可変抵抗制御回路部は、前記第１可変抵抗及び／又は第２可変抵抗を該遮断状態にして低消費電流動作を行わせるようにしてもよい。

また、前記可変抵抗制御回路部を構成する各可変抵抗は、入力された制御信号に応じて、抵抗値が無限大になって遮断状態になり、前記可変抵抗制御回路部は、前記各可変抵抗を該遮断状態にして低消費電流動作を行うようにしてもよい。

本発明の電圧制御発振器によれば、前記インダクタ部、可変容量部及び負性抵抗部で構成された発振回路に流れる電流の制御を定電流源を使用せずに可変抵抗を使用して実現したことから、該定電流源が有する雑音、電流の増幅及び折り返しのために使用するカレントミラー回路で発生するトランジスタのショット雑音及びフリッカー雑音の影響を排除することができ、定電流源を使用した場合よりも優れた位相雑音特性を得ることができる。

また、可変抵抗を使用して、前記インダクタ部、可変容量部及び負性抵抗部で構成された発振回路に流れる電流の制御を行うことで、該可変抵抗の代わりに固定抵抗を使用した従来よりも、各プロセスパラメータ、温度及び電源電圧の変動に対しても安定した動作を行うことができる。

次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における電圧制御発振器の構成例を示した図である。
図１において、電圧制御発振器１は、インダクタ２、可変容量ダイオードであるバラクタ３，４、負性抵抗としてクロスカップルされたＮＭＯＳトランジスタ５，６及び可変抵抗７，８で構成された発振回路１１と、可変抵抗７及び８の各抵抗値の制御を行う可変抵抗制御回路１２とを備えている。

なお、インダクタ２はインダクタ部を、バラクタ３及び４は可変容量部を、ＮＭＯＳトランジスタ５及び６は負性抵抗部をそれぞれなし、可変抵抗７は第１可変抵抗を、可変抵抗８は第２可変抵抗を、可変抵抗制御回路１２は可変抵抗制御回路部をそれぞれなす。また、ＮＭＯＳトランジスタ５は第１トランジスタを、ＮＭＯＳトランジスタ６は第２トランジスタをそれぞれなす。

可変抵抗８は、正側電源電圧をなす電源電圧Ｖｄｄとインダクタ２の中間点との間に接続され、可変抵抗制御回路１２からのｍ（ｍは、ｍ＞０の整数）ビットの第２制御信号ＤＲ［ｍ−１：０］に応じて抵抗値が可変する。インダクタ２の一端はＮＭＯＳトランジスタ５のドレインに接続され、インダクタ２の他端はＮＭＯＳトランジスタ６のドレインに接続されている。ＮＭＯＳトランジスタ５及び６の各ソースは接続され、該接続部と負側電源電圧をなす接地電圧との間に可変抵抗７が接続されている。可変抵抗７は、可変抵抗制御回路１２からのｎ（ｎは、ｎ＞０の整数）ビットの第１制御信号ＳＲ［ｎ−１：０］に応じて抵抗値が可変する。

ＮＭＯＳトランジスタ５のゲートはＮＭＯＳトランジスタ６のドレインに接続され、該接続部が出力端ＯＵＴをなしている。同様に、ＮＭＯＳトランジスタ６のゲートはＮＭＯＳトランジスタ５のドレインに接続され、該接続部が出力端ＯＵＴＢをなしている。バラクタ３のカソード側端部が、インダクタ２とＮＭＯＳトランジスタ５との接続部に接続されると共に、バラクタ４のカソード側端部が、インダクタ２とＮＭＯＳトランジスタ６との接続部に接続され、バラクタ３及び４の各アノード側端部が接続され、該接続部には制御電圧ＶＴが外部から入力されている。
なお、図１では、インダクタ２が３端子インダクタである場合を例にして示しているが、インダクタ２の代わりに２端子のインダクタを２つ直列に接続して使用するようにしてもよい。また、すべてのバラクタ３，４に制御電圧ＶＴを入力する必要はなく、バラクタ３及び４に並列にＭＩＭ容量等の固定容量を接続するようにしてもよい。

図２は、図１の可変抵抗７の回路例を示した図であり、図３は図１の可変抵抗８の回路例を示した図である。
図２において、可変抵抗７は、ｎ個の抵抗ＲＡ（０）〜ＲＡ（ｎ−１）とｎ個のＮＭＯＳトランジスタＮ（０）〜Ｎ（ｎ−１）で構成されており、ＮＭＯＳトランジスタＮ（０）〜Ｎ（ｎ−１）の各ドレインに抵抗ＲＡ（０）〜ＲＡ（ｎ−１）が対応して直列に接続され、該各直列回路がＮＭＯＳトランジスタ５及び６の各ソースの接続部と接地電圧との間に並列に接続されている。また、ＮＭＯＳトランジスタＮ（０）〜Ｎ（ｎ−１）の各ゲートには、可変抵抗制御回路１２からの第１制御信号ＳＲ［ｎ−１：０］の各ビット信号ＳＲ［０］〜ＳＲ［ｎ−１］が対応して入力されている。

なお、ＮＭＯＳトランジスタＮ（０）〜Ｎ（ｎ−１）のトランジスタサイズは、オン抵抗が小さくなるようにゲート幅Ｗ／ゲート長Ｌのサイズを大きくすることが望ましい。また、抵抗ＲＡ（０）〜ＲＡ（ｎ−１）の各抵抗値は、ＮＭＯＳトランジスタＮ（０）〜Ｎ（ｎ−１）のオン抵抗を考慮して決められる。例えば、２の累乗の比率で抵抗ＲＡ（０）〜ＲＡ（ｎ−１）の各抵抗値に重み付けを行い、並列に接続される抵抗の数に応じた分解能で可変抵抗７の抵抗値を調整できるようにする。

また、図３において、可変抵抗８は、ｍ個の抵抗ＲＢ（０）〜ＲＢ（ｍ−１）とｍ個のＰＭＯＳトランジスタＰ（０）〜Ｐ（ｍ−１）で構成されており、ＰＭＯＳトランジスタＰ（０）〜Ｐ（ｍ−１）の各ドレインに抵抗ＲＢ（０）〜ＲＢ（ｍ−１）が対応して直列に接続され、該各直列回路が電源電圧Ｖｄｄとインダクタ２の中間点との間に並列に接続されている。また、ＰＭＯＳトランジスタＰ（０）〜Ｐ（ｍ−１）の各ゲートには、可変抵抗制御回路１２からの第２制御信号ＤＲ［ｍ−１：０］の各ビット信号ＤＲ［０］〜ＤＲ［ｍ−１］が対応して入力されている。

可変抵抗８においても、可変抵抗７の場合と同様に、ＰＭＯＳトランジスタＰ（０）〜Ｐ（ｍ−１）のサイズは、オン抵抗が小さくなるようにゲート幅Ｗ／ゲート長Ｌのサイズを大きくすることが望ましい。また、抵抗ＲＢ（０）〜ＲＢ（ｍ−１）の各抵抗値は、ＰＭＯＳトランジスタＰ（０）〜Ｐ（ｍ−１）のオン抵抗を考慮して決められる。例えば、２の累乗の比率で抵抗ＲＢ（０）〜ＲＢ（ｎ−１）の各抵抗値に重み付けを行い、並列に接続される抵抗の数に応じた分解能で可変抵抗８の抵抗値を調整できるようにする。

図２及び図３において、可変抵抗制御回路１２は、第１制御信号ＳＲ［ｎ−１：０］を使用してＮＭＯＳトランジスタＮ（０）〜Ｎ（ｎ−１）を選択的にオンさせて導通状態にし可変抵抗７の抵抗値の制御を行うと共に、第２制御信号ＤＲ［ｍ−１：０］を使用してＰＭＯＳトランジスタＰ（０）〜Ｐ（ｍ−１）を選択的にオンさせて導通状態にし可変抵抗８の抵抗値の制御を行う。
次に、図４は、図１の可変抵抗制御回路１２の回路例を示した図である。
図４において、可変抵抗制御回路１２は、可変抵抗７の制御を行う第１制御回路部２１と、可変抵抗８の制御を行う第２制御回路部２２とを備えている。第１制御回路部２１は、定電流源３１、ＮＭＯＳトランジスタ３２、可変抵抗３３、コンパレータ３４及び第１判定回路３５で構成され、第２制御回路部２２は、可変抵抗４１，４３、ＮＭＯＳトランジスタ４２、コンパレータ４４及び第２判定回路４５で構成されている。

なお、ＮＭＯＳトランジスタ３２は第１参照トランジスタを、可変抵抗３３は第３可変抵抗を、コンパレータ３４及び第１判定回路３５は第１抵抗制御回路をそれぞれなす。また、可変抵抗４１は第４可変抵抗を、ＮＭＯＳトランジスタ４２は第２参照トランジスタを、可変抵抗４３は第５可変抵抗を、コンパレータ４４及び第２判定回路４５は第２抵抗制御回路をそれぞれなす。

第１制御回路部２１において、電源電圧ＶｄｄとＮＭＯＳトランジスタ３２のドレインとの間に定電流源３１が接続され、ＮＭＯＳトランジスタ３２のソースと接地電圧との間に可変抵抗３３が接続されている。ＮＭＯＳトランジスタ３２のゲートはＮＭＯＳトランジスタ３２のドレインに接続され、該接続部はコンパレータ３４の非反転入力端に接続されている。コンパレータ３４の反転入力端には所定の基準電圧ＶＣＭが入力されている。コンパレータ３４は、電圧比較結果を示す信号を生成して第１判定回路３５に出力し、第１判定回路３５は、コンパレータ３４から入力された信号に基づいて、ＮＭＯＳトランジスタＮ（０）〜Ｎ（ｎ−１）がすべてオフすることなく、ＮＭＯＳトランジスタＮ（０）〜Ｎ（ｎ−１）の少なくとも何れか１つがオンするように第１制御信号ＳＲ［ｎ−１：０］を生成して出力する。可変抵抗３３は、第１制御信号ＳＲ［ｎ−１：０］に応じた抵抗値をなす。

第２制御回路部２２において、電源電圧ＶｄｄとＮＭＯＳトランジスタ４２のドレインとの間に可変抵抗４１が接続され、ＮＭＯＳトランジスタ４２のソースと接地電圧との間に可変抵抗４３が接続されている。ＮＭＯＳトランジスタ４２のゲートはＮＭＯＳトランジスタ４２のドレインに接続され、該接続部はコンパレータ４４の非反転入力端に接続されている。コンパレータ４４の反転入力端には基準電圧ＶＣＭが入力されている。コンパレータ４４は、電圧比較結果を示す信号を生成して第２判定回路４５に出力し、第２判定回路４５は、コンパレータ４４から入力された信号に基づいて、ＰＭＯＳトランジスタＰ（０）〜Ｐ（ｍ−１）がすべてオフすることなく、ＰＭＯＳトランジスタＰ（０）〜Ｐ（ｍ−１）の少なくとも何れか１つがオンするように第２制御信号ＤＲ［ｍ−１：０］を生成して出力する。また、可変抵抗４１は、第２制御信号ＤＲ［ｍ−１：０］に応じた抵抗値をなし、可変抵抗４３は、第１判定回路３５で生成し出力された第１制御信号ＳＲ［ｎ−１：０］に応じた抵抗値をなす。

このような構成において、第１制御回路部２１では、定電流源３１は、例えばＰＭＯＳトランジスタによるカレントミラー回路で構成されており、ＮＭＯＳトランジスタ３２に流れる電流値が、最終的に図１の発振回路１１の消費電流になることから、このことを前提にした所望の電流が定電流源３１から出力される必要がある。ＮＭＯＳトランジスタ３２のトランジスタサイズは、図１のＮＭＯＳトランジスタ５及び６を合わせたトランジスタサイズと同じであり、可変抵抗３３は図１の可変抵抗７と同じものである。また、十分な発振振幅と位相雑音が得られるように基準電圧ＶＣＭの電圧を配慮すべきであり、ＮＭＯＳトランジスタ３２のしきい値電圧ＶＴＨのバラツキを可変抵抗３３で吸収する必要があるため、例えば基準電圧ＶＣＭを、ある程度高い電圧、例えば、電源電圧Ｖｄｄの１／２弱の定電圧にするとよい。第１判定回路３５は、コンパレータ３４によるＮＭＯＳトランジスタ３２のドレイン電圧Ｖｄ１と基準電圧ＶＣＭとの電圧比較結果を基にして、最適な可変抵抗７の抵抗値が得られるように第１制御信号ＳＲ［ｎ−１：０］を生成して出力する。

図５は、ｎ＝５のときの可変抵抗７の抵抗値の変化の例を示した図である。なお、図５では、図２の回路において、抵抗ＲＡ（０）とＮＭＯＳトランジスタＮ（０）の直列回路に並列に、最上位ビットの抵抗値（最も小さな抵抗値）と同じ抵抗値の抵抗を接続してオフセットを持たせた場合を例にして示しており、第１制御信号ＳＲ［４：０］を００ｈからインクリメントして変化させたときの可変抵抗７の抵抗値の変化を示している。
図５において、縦軸は可変抵抗７の合成抵抗値を、横軸は２進数の第１制御信号ＳＲ［４：０］の変化を１０進数で示しており、可変抵抗７の合成抵抗値は３２段階の単調減少の特性を示していることが分かる。

図６は、ｎ＝５のときの図４の第１制御回路部２１の動作例を示した図である。
図６において、第１判定回路３５は、第１制御信号ＳＲ［４：０］を００ｈからインクリメントしていき、ＮＭＯＳトランジスタ３２のドレイン電圧Ｖｄ１が基準電圧ＶＣＭよりも小さくなるときをコンパレータ３４の出力信号から検出し、このときの第１制御信号ＳＲ［４：０］を保持する。

次に、第２制御回路部２２において、第１制御回路部２１との相違点は、定電流源３１を可変抵抗４１に変えたことにあり、その他は、第１制御回路部２１と同様である。ＮＭＯＳトランジスタ４２のトランジスタサイズは、図１のＮＭＯＳトランジスタ５及び６を合わせたトランジスタサイズと同じであり、可変抵抗４１は図１の可変抵抗８と同じものであり、可変抵抗４３は図１の可変抵抗７と同じものである。第２判定回路４５は、コンパレータ４４によるＮＭＯＳトランジスタ４２のドレイン電圧Ｖｄ２と基準電圧ＶＣＭとの電圧比較結果を基にして、最適な可変抵抗８の抵抗値が得られるように第２制御信号ＤＲ［ｍ−１：０］を生成して出力する。

一方、ｍ＝５のときの可変抵抗８の抵抗値の変化の例を示した図は、抵抗ＲＡ（０）とＰＭＯＳトランジスタＰ（０）の直列回路に並列に、最上位ビットの抵抗値（最も小さな抵抗値）と同じ抵抗値の抵抗を接続してオフセットを持たせた場合において、制御信号ＤＲ［４：０］の各ビット信号を、制御信号ＳＲ［４：０］の各ビット信号の信号レベルをそれぞれ反転させたときに図５と同様の特性になる。
図７は、ｍ＝５のときの図４の第２制御回路部２２の動作例を示した図である。
図７において、第２判定回路４５は、第２制御信号ＤＲ［４：０］を００ｈからインクリメントしていき、ＮＭＯＳトランジスタ４２のドレイン電圧Ｖｄ２が基準電圧ＶＣＭよりも大きくなるときをコンパレータ４４の出力信号から検出し、このときの第２制御信号ＳＲ［４：０］を保持する。このとき、可変抵抗４３には、第１判定回路３５で保持された制御信号ＳＲ［４：０］が入力されている。

ここで、発振回路１１と、第１制御回路部２１及び第２制御回路部２２との間に消費電流値にＸ：１の比を設け、可変抵抗制御回路１２で消費される電流を少なくするようにしてもよい。
例えば、図８の第１制御回路部２１は、図４の場合よりも、定電流源３１の電流値が１／Ｘ倍になっており、ＮＭＯＳトランジスタ３２のゲート幅Ｗ／ゲート長Ｌのトランジスタサイズ（図ではＴｒサイズと記す）を１／Ｘ倍にし、可変抵抗３３の抵抗値をＸ倍にすることで、図４の場合と同じ動作点を実現することができる。同様に、図８の第２制御回路部２２は、図４の場合よりも、可変抵抗４１及び４３の各抵抗値がそれぞれＸ倍にし、ＮＭＯＳトランジスタ４２のゲート幅Ｗ／ゲート長Ｌのトランジスタサイズを１／Ｘ倍にすることで、図４の場合と同じ動作点を実現することができる。このようにすることにより、第１制御回路部２１及び第２制御回路部２２で消費される電流は、図４のときよりも１／Ｘに低減させることができる。なお、Ｘは実数であればよく、整数である必要はない。

図９は、電圧制御発振器１の１０ｋＨｚオフセット位相雑音特性の例を示した図であり、図１０は、電圧制御発振器１の発振振幅の変化例を示した図であり、図１１は、電圧制御発振器１の消費電流の変化例を示した図である。なお、図９〜１１では、横軸は各素子の条件を示しており、ＴＹＰは通常の電源電圧と温度である場合を、ＦＦは高電源電圧で低温であるという場合を、ＳＳは低電源電圧で高温であるという場合をそれぞれ示している。
図９〜１１において、実線は本第１の実施の形態における電圧制御発振器１の場合を示し、点線は発振回路に固定抵抗を使用した従来の場合を示しており、更に、図９の１点鎖線は発振回路に定電流源を使用した従来の場合を示している。

図９から、本第１の実施の形態における電圧制御発振器１は、発振回路に定電流源を使用した従来のものと比較して、優れた位相雑音特性を実現していることが分かる。また、制御された可変抵抗を使う代わりに固定抵抗を使用した従来の場合は、本第１の実施の形態における電圧制御発振器１と比較して、ＦＦ条件やＴＹＰ条件ではややよい結果となるが、ＳＳ条件では、電流値が少なくなり、また負性抵抗をなすトランジスタのＶｄｓを十分に取ることができなくなり、位相雑音が大きくなっている。

また、図１０で示すように、制御された可変抵抗を使う代わりに固定抵抗を使用した従来の場合は、本第１の実施の形態における電圧制御発振器１と比較して、ＳＳ条件ではトランジスタのｇｍが低下し、十分な発振条件が得難くなるため、発振振幅が極端に小さくなっている。
また、図１１で示すように、制御された可変抵抗を使う代わりに固定抵抗を使用した従来の場合は、本第１の実施の形態における電圧制御発振器１と比較して、ＦＦ条件では消費電流が急激に増加している。
図９〜１１に示すように、本第１の実施の形態の電圧制御発振器１は、従来のものよりも各プロセスにおいて安定した動作を行うことができる。

このように、本第１の実施の形態における電圧制御発振器は、第１制御回路部２１で生成された第１制御信号ＳＲ［ｎ−１：０］を可変抵抗７に出力すると共に、第２制御回路部２２で生成された第２制御信号ＤＲ［ｍ−１：０］を可変抵抗８に出力することにより、発振回路１１は、定電流源を使用することなく消費電流が一定になり、所望の動作点を得ることができ、定電流源が有する雑音、電流の増幅及び折り返しのために使用するカレントミラー回路で発生するトランジスタのショット雑音並びにフリッカー雑音の影響を排除することができる。

第２の実施の形態．
前記第１の実施の形態における第１制御回路部２１及び第２制御回路部２２において、共有できるものは１つにして共有するようにしてもよく、このようにしたものを本発明の第２の実施の形態とする。
本発明の第２の実施の形態における電圧制御発振器の構成例を示した図は、図１の可変抵抗制御回路１２を可変抵抗制御回路１２ａにし、図１の電圧制御発振器１を電圧制御発振器１ａにする以外は図１と同様であるので省略する。
図１２は、本発明の第２の実施の形態における電圧制御発振器を構成する可変抵抗制御回路１２ａの回路例を示した図である。なお、図１２では、図４と同じもの又は同様のものは同じ符号で示している。

図１２において、可変抵抗制御回路１２ａは、定電流源３１、ＮＭＯＳトランジスタ３２、可変抵抗３３、コンパレータ３４、切換スイッチ５１及び判定回路５２で構成されている。
なお、図１２において、ＮＭＯＳトランジスタ３２は参照トランジスタを、可変抵抗３３は第７可変抵抗を、可変抵抗４１は第６可変抵抗をそれぞれなし、切換スイッチ５１は切換回路を、コンパレータ３４及び判定回路５２は抵抗制御回路をそれぞれなす。

電源電圧Ｖｄｄと切換スイッチ５１の端子Ａとの間に定電流源３１が接続され、電源電圧Ｖｄｄと切換スイッチ５１の端子Ｂとの間に可変抵抗４１が接続されている。切換スイッチ５１の共通端子Ｃと接地電圧との間には、ＮＭＯＳトランジスタ３２と可変抵抗３３が直列に接続されており、切換スイッチ５１の共通端子ＣとＮＭＯＳトランジスタ３２のドレインとの接続部は、コンパレータ３４の非反転入力端に接続されている。ＮＭＯＳトランジスタ３２のゲートはＮＭＯＳトランジスタ３２のドレインに接続され、コンパレータ３４の反転入力端には基準電圧ＶＣＭが入力されている。

コンパレータ３４は、電圧比較結果を示す信号を生成して判定回路５２に出力し、判定回路５２は、コンパレータ３４から入力された信号に基づいて、ＮＭＯＳトランジスタＮ（０）〜Ｎ（ｎ−１）がすべてオフすることなく、ＮＭＯＳトランジスタＮ（０）〜Ｎ（ｎ−１）の少なくとも何れか１つがオンするように第１制御信号ＳＲ［ｎ−１：０］を生成して出力する。更に、判定回路５２は、コンパレータ３４から入力された信号に基づいて、ＰＭＯＳトランジスタＰ（０）〜Ｐ（ｍ−１）がすべてオフすることなく、ＰＭＯＳトランジスタＰ（０）〜Ｐ（ｍ−１）の少なくとも何れか１つがオンするように第２制御信号ＤＲ［ｍ−１：０］を生成して出力する。可変抵抗３３は、第１制御信号ＳＲ［ｎ−１：０］に応じた抵抗値をなし、可変抵抗４１は、第２制御信号ＤＲ［ｍ−１：０］に応じた抵抗値をなす。切換スイッチ５１は、外部から入力された制御信号ＳＣに応じて、共通端子Ｃを端子Ａ又は端子Ｂのいずれかに接続する。

このような構成において、第１ステップとして、切換スイッチ５１に対して、ＮＭＯＳトランジスタ３２のドレインを第１系統の定電流源３１に接続させ、可変抵抗制御回路１２ａは、図４の第１制御回路部２１と同じ動作を行う。次に、第２ステップとして、切換スイッチ５１に対して、ＮＭＯＳトランジスタ３２のドレインを可変抵抗４１に接続させ、可変抵抗制御回路１２ａは、図４の第２制御回路部２２と同じ動作を行う。
このようにして、前記第１の実施の形態における可変抵抗制御回路１２と同様の動作を実現すると同時に、回路規模を小さくすることができる。ただし、切換スイッチ５１のオン抵抗は十分に小さくする必要があり、切換スイッチ５１をアナログスイッチで構成した場合、該アナログスイッチに使用するトランジスタのサイズ（Ｗ／Ｌ）は大きくする必要がある。

ここで、発振回路１１と、可変抵抗制御回路１２ａとの間に消費電流値にＸ：１の比を設け、可変抵抗制御回路１２ａで消費される電流を少なくするようにしてもよい。
例えば、図１３の可変抵抗制御回路１２ａは、図１２の場合よりも、定電流源３１の電流値が１／Ｘ倍になっており、ＮＭＯＳトランジスタ３２のゲート幅Ｗ／ゲート長Ｌのトランジスタサイズを１／Ｘ倍にし、可変抵抗３３及び４１の各抵抗値をそれぞれＸ倍にすることで、図１２の場合と同じ動作点を実現することができる。このようにすることにより、可変抵抗制御回路１２ａで消費される電流は、図１２のときよりも１／Ｘに低減させることができる。なお、Ｘは実数であればよく、整数である必要はない。

このように、本第２の実施の形態における電圧制御発振器は、前記第１の実施の形態における第１制御回路部２１と第２制御回路部２２において、ＮＭＯＳトランジスタ３２，４２、可変抵抗３３，４３及びコンパレータ３４，４４をそれぞれ１つにして共通にして、切換スイッチ５１の切り換えによって、定電流源３１又は可変抵抗４１の何れか一方をＮＭＯＳトランジスタ３２のドレインに接続するようにした。このことから、前記第１の実施の形態と同様の効果を得ることができると共に、前記第１の実施の形態よりも回路規模を小さくすることができ、コストの低減を図ることができる。

なお、前記第１及び第２の各実施の形態では、ＰＭＯＳトランジスタＰ（０）〜Ｐ（ｍ−１）の少なくとも何れか１つをオンさせると共に、ＮＭＯＳトランジスタＮ（０）〜Ｎ（ｎ−１）の少なくとも何れか１つをオンさせるようにしたが、すべてのＮＭＯＳトランジスタＮ（０）〜Ｎ（ｎ−１）をオフさせて遮断状態に及び／又はすべてのＰＭＯＳトランジスタＰ（０）〜Ｐ（ｍ−１）をオフさせて遮断状態にするようにしてもよい。このようにすることによって可変抵抗７及び／又は８の抵抗値を極めて大きくすることができ、電流を遮断することができる。例えば、可変抵抗制御回路が作動しているときに、発振回路１１の可変抵抗７又は８のＭＯＳトランジスタをすべてオフ状態にして、発振回路１１をスリープ状態にすることができる。

同様に、可変抵抗制御回路を構成する可変抵抗においても、可変抵抗７及び８と同様にして、可変抵抗内のＭＯＳトランジスタをすべてオフ状態にすることで、可変抵抗制御回路をスリープ状態にすることができ、電圧制御発振器としての消費電流の増加を抑えることができる。例えば、可変抵抗制御回路が作動する時間帯には、可変抵抗制御回路は、可変抵抗７及び／又は８の抵抗値を無限大にして遮断状態にすることにより、発振回路１１をスリープ状態にする。また、可変抵抗制御回路の動作が終了すると、可変抵抗制御回路は、出力している第１制御信号ＳＲ［ｎ−１：０］及び第２制御信号ＤＲ［ｍ−１：０］の各状態を保持して発振回路１１を作動させたまま、可変抵抗制御回路の各可変抵抗の抵抗値を無限大にし遮断状態にしてスリープ状態になるようにしてもよい。このようにすることにより、電圧制御発振器の消費電流を低減させることができる。

また、前記第１及び第２の各実施の形態において、基準電圧ＶＣＭを生成する回路を可変抵抗制御回路内に設けるようにしてもよい。

本発明の第１の実施の形態における電圧制御発振器の構成例を示した図である。 図１の可変抵抗７の回路例を示した図である。 図１の可変抵抗８の回路例を示した図である。 図１の可変抵抗制御回路１２の回路例を示した図である。 ｎ＝５のときの可変抵抗７の抵抗値の変化の例を示した図である。 ｎ＝５のときの図４の第１制御回路部２１の動作例を示した図である。 ｍ＝５のときの図４の第２制御回路部２２の動作例を示した図である。 図１の可変抵抗制御回路１２の他の例を示した図である。 図１の電圧制御発振器１における位相雑音特性の例を示した図である。 図１の電圧制御発振器１における発振振幅の変化例を示した図である。 図１の電圧制御発振器１における消費電流の変化例を示した図である。 本発明の第２の実施の形態における電圧制御発振器を構成する可変抵抗制御回路１２ａの回路例を示した図である。 図１２の可変抵抗制御回路１２ａの他の例を示した図である。

符号の説明

１ 電圧制御発振器
２ インダクタ
３，４ バラクタ
５，６，３２，４２，Ｎ（０）〜Ｎ（ｎ−１） ＮＭＯＳトランジスタ
７，８，３３，４１，４３ 可変抵抗
１１ 発振回路
１２，１２ａ 可変抵抗制御回路
２１ 第１制御回路部
２２ 第２制御回路部
３１ 定電流源
３４，４４ コンパレータ
３５ 第１判定回路
４５ 第２判定回路
５１ 切換スイッチ
５２ 判定回路
Ｐ（０）〜Ｐ（ｍ−１） ＰＭＯＳトランジスタ
ＲＡ（０）〜ＲＡ（ｎ−１），ＲＢ（０）〜ＲＢ（ｍ−１） 抵抗

Claims (15)

1. 入力電圧に応じた周波数の信号を生成して出力する共振型の電圧制御発振器において、
   ２つのインダクタンスが直列に接続された構成をなすインダクタ部と、
   該インダクタ部に並列に接続された可変容量部と、
   前記インダクタ部に並列に接続された負性抵抗をなす負性抵抗部と、
   入力された第１制御信号に応じた抵抗値をなす、前記負性抵抗部における各抵抗の接続部と負側電源電圧との間に接続された第１可変抵抗と、
   入力された第２制御信号に応じた抵抗値をなす、正側電源電圧と前記各インダクタンスの接続部との間に接続された第２可変抵抗と、
   前記第１制御信号及び第２制御信号を生成して出力し、前記第１可変抵抗及び第２可変抵抗の各抵抗値の制御を行う可変抵抗制御回路部と、
   を備え、
   前記可変抵抗制御回路部は、前記第１可変抵抗及び第２可変抵抗の各抵抗値を制御することにより、前記インダクタ部、可変容量部及び負性抵抗部に流れる電流を所望の電流値に制御することを特徴とする電圧制御発振器。
2. 前記インダクタ部は３端子インダクタからなり、前記第２可変抵抗は、前記正側電源電圧と該３端子インダクタの中間点との間に接続されることを特徴とする請求項１記載の電圧制御発振器。
3. 前記インダクタ部は直列に接続された２つのインダクタからなり、前記第２可変抵抗は、前記正側電源電圧と該各インダクタの接続部との間に接続されることを特徴とする請求項１記載の電圧制御発振器。
4. 前記負性抵抗部は、クロスカップルされた同一導電型のユニポーラトランジスタである第１トランジスタ及び第２トランジスタで構成されることを特徴とする請求項１、２又は３記載の電圧制御発振器。
5. 前記可変抵抗制御回路部は、
   前記第１制御信号を生成して出力する第１制御回路部と、
   前記第２制御信号を生成して出力する第２制御回路部と、
   を備え、
   前記第１制御回路部は、
   前記負性抵抗部の総抵抗値と同等の抵抗値の抵抗を形成する第１参照トランジスタと、
   前記正側電源電圧と該第１参照トランジスタの電流入力端との間に接続され、該第１参照トランジスタに所定の定電流を供給する定電流源と、
   前記第１参照トランジスタの電流出力端と前記負側電源電圧との間に接続された第３可変抵抗と、
   前記定電流源と前記第１参照トランジスタとの接続部の電圧が、所定の基準電圧になるように前記第３可変抵抗の抵抗値を制御する第１抵抗制御回路と、
   を備え、
   前記第１抵抗制御回路から前記第３可変抵抗に出力される制御信号は、前記第１制御信号をなすことを特徴とする請求項４記載の電圧制御発振器。
6. 前記第１参照トランジスタは、前記第１トランジスタや第２トランジスタと同じ導電型のユニポーラトランジスタであり、前記第１トランジスタと第２トランジスタの各トランジスタサイズを加えたトランジスタサイズをなすことを特徴とする請求項５記載の電圧制御発振器。
7. 前記第１参照トランジスタは、前記第１トランジスタや第２トランジスタと同じ導電型のユニポーラトランジスタであり、前記第１トランジスタと第２トランジスタの各トランジスタサイズを加えて更に１／Ｘ（Ｘは実数）倍したトランジスタサイズをなし、これに伴って、前記定電流源から出力される定電流値を１／Ｘ倍にすると共に前記第３可変抵抗の抵抗値をＸ倍にすることを特徴とする請求項５記載の電圧制御発振器。
8. 前記第２制御回路部は、
   前記負性抵抗部の総抵抗値と同等の抵抗値の抵抗を形成する第２参照トランジスタと、
   前記正側電源電圧と該第２参照トランジスタの電流入力端との間に接続された第４可変抵抗と、
   前記第１制御信号に応じた抵抗値をなす、前記第２参照トランジスタの電流出力端と前記負側電源電圧との間に接続された第５可変抵抗と、
   前記第４可変抵抗と前記第２参照トランジスタとの接続部の電圧が、前記所定の基準電圧になるように前記第４可変抵抗の抵抗値を制御する第２抵抗制御回路と、
   を備え、
   前記第２抵抗制御回路から前記第４可変抵抗に出力される制御信号は、前記第２制御信号をなすことを特徴とする請求項５、６又は７記載の電圧制御発振器。
9. 前記第２参照トランジスタは、前記第１トランジスタや第２トランジスタと同じ導電型のユニポーラトランジスタであり、前記第１トランジスタと第２トランジスタの各トランジスタサイズを加えたトランジスタサイズをなすことを特徴とする請求項８記載の電圧制御発振器。
10. 前記第２参照トランジスタは、前記第１トランジスタや第２トランジスタと同じ導電型のユニポーラトランジスタであり、前記第１トランジスタと第２トランジスタの各トランジスタサイズを加えて更に１／Ｘ（Ｘは実数）倍したトランジスタサイズをなし、これに伴って前記第４可変抵抗及び第５可変抵抗の各抵抗値をそれぞれＸ倍にすることを特徴とする請求項８記載の電圧制御発振器。
11. 前記可変抵抗制御回路部は、
    前記負性抵抗部の総抵抗値と同等の抵抗値の抵抗を形成する参照トランジスタと、
    電流入力端が正側電源電圧に接続され、所定の定電流を生成して出力する定電流源と、
    一端が前記正側電源電圧に接続された第６可変抵抗と、
    外部から入力された制御信号に応じて、前記定電流源の電流出力端又は該第６可変抵抗の他端の何れか一方を前記参照トランジスタの電流入力端に接続する切換回路と、
    前記参照トランジスタの電流出力端と前記負側電源電圧との間に接続された第７可変抵抗と、
    前記参照トランジスタの電流入力端の電圧が、所定の基準電圧になるように前記第６可変抵抗及び第７可変抵抗の各抵抗値を制御する抵抗制御回路と、
    を備え、
    前記抵抗制御回路から前記第７可変抵抗に出力される制御信号は、前記第１制御信号をなし、前記抵抗制御回路から前記第６可変抵抗に出力される制御信号は、前記第２制御信号をなすことを特徴とする請求項４記載の電圧制御発振器。
12. 前記参照トランジスタは、前記第１トランジスタと第２トランジスタと同一導電型のユニポーラトランジスタであり、前記第１トランジスタと第２トランジスタの各トランジスタサイズを加えたトランジスタサイズをなすことを特徴とする請求項１１記載の電圧制御発振器。
13. 前記参照トランジスタは、前記第１トランジスタや第２トランジスタと同じ導電型のユニポーラトランジスタであり、前記第１トランジスタと第２トランジスタの各トランジスタサイズを加えて更に１／Ｘ（Ｘは実数）倍したトランジスタサイズをなし、これに伴って前記第６可変抵抗及び第７可変抵抗の各抵抗値をそれぞれＸ倍にすることを特徴とする請求項１１記載の電圧制御発振器。
14. 前記第１可変抵抗及び第２可変抵抗は、前記可変抵抗制御回路部から対応して入力された第１制御信号及び第２制御信号に応じて、抵抗値が無限大になって遮断状態になり、前記可変抵抗制御回路部は、前記第１可変抵抗及び／又は第２可変抵抗を該遮断状態にして低消費電流動作を行わせることを特徴とする請求項１、２、３、４、５、６、７、８、９、１０、１１、１２又は１３記載の電圧制御発振器。
15. 前記可変抵抗制御回路部を構成する各可変抵抗は、入力された制御信号に応じて、抵抗値が無限大になって遮断状態になり、前記可変抵抗制御回路部は、前記各可変抵抗を該遮断状態にして低消費電流動作を行うことを特徴とする請求項５、６、７、８、９、１０、１１、１２、１３又は１４記載の電圧制御発振器。

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