JPH1098356A

JPH1098356A - 電圧制御発振器

Info

Publication number: JPH1098356A
Application number: JP9138210A
Authority: JP
Inventors: Hideaki Nagasawa; 秀昭長澤; Atsuhiko Ishibashi; 敦彦石橋
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1996-07-15
Filing date: 1997-05-28
Publication date: 1998-04-14

Abstract

(57)【要約】【課題】周期ジッタを抑制する。【解決手段】インバータ２０・（ｎ＋１）の出力のレ
ベルは常にハイレベルである。この出力が、差動増幅器
３５、ＰＭＯＳ２３・（ｎ＋１）、およびＰＭＯＳ２２
・（ｎ＋１）で構成される負帰還ループの働きにより、
外部から入力される基準電位Ｖｒｅｆと同一の値に保持
される。電流制御遅延回路２６・１〜ｎ、およびレプリ
カ回路３６は、互いに同一に構成されるので、インバー
タ２０・１〜ｎのハイレベルの出力も、基準電位Ｖｒｅ
ｆと同一の値に保持される。すなわち、インバータ２０
・１〜ｎの出力は、接地側電源線１２の電位と基準電位
Ｖｒｅｆとの間を遷移する。このため、電源線１１，１
２の間の電圧の変動に由来するクロック信号ＶＯＵＴの
周期ジッタが抑制される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ＰＬＬ回路への
応用に好適な電圧制御発振器に関し、特に、出力クロッ
ク信号の周期への電源電圧の変動の影響を抑制するため
の改良に関する。

【０００２】

【従来の技術】図２９は、この発明の背景となる米国特
許5,075,640号公報に掲載の従来の電圧制御発振器（Ｖ
ＣＯ；Voltage Controlled Oscillator）の構成を示す
回路図である。図２９に示すように、このＶＣＯ１５１
は、電流制御遅延回路２６・１〜ｎ（ｎ＝奇数）と電流
制御回路１２１とを備えている。

【０００３】電流制御遅延回路２６・ｋ（ｋ＝１〜ｎ）
には、高電位側電源線１１から接地側電源線１２へと順
に、ＰＭＯＳ２１・ｋ、ＰＭＯＳ２２・ｋ、ＮＭＯＳ２
４・ｋ、およびＮＭＯＳ２５・ｋが直列に接続されてい
る。そして、ＰＭＯＳ２２・ｋのゲート電極とＮＭＯＳ
２４・ｋのゲート電極とが互いに接続されることによっ
て、ＰＭＯＳ２２・ｋとＮＭＯＳ２４・ｋが、インバー
タ２０・ｋを構成している。インバータ２０・１〜ｎ
は、一つの段の出力が次段の入力へと接続される形式
で、循環的に（環状に）縦続接続されている。

【０００４】電流制御回路１２１には、ＰＭＯＳ２７，
２８およびＮＭＯＳ２９，３０が備わっている。ＮＭＯ
Ｓ３０のゲート電極には、入力電圧信号ＶＩＮを入力す
るための入力端子１３が接続されており、入力電圧信号
ＶＩＮの高さに比例した電流がＮＭＯＳ３０を流れる。

【０００５】ＮＭＯＳ３０には、ゲート電極とドレイン
電極とが短絡されたＰＭＯＳ２８が直列に接続されてお
り、さらに、ＰＭＯＳ２８と、ＰＭＯＳ２７およびＰＭ
ＯＳ２１・１〜ｎとは、カレントミラー回路を構成して
いる。このため、ＮＭＯＳ３０を流れる電流に比例した
大きさの電流が、ＰＭＯＳ２７およびＰＭＯＳ２１・１
〜ｎを流れる。

【０００６】ＰＭＯＳ２７には、ゲート電極とドレイン
電極とが短絡されたＮＭＯＳ２９が直列に接続されてお
り、さらに、ＮＭＯＳ２９と、ＮＭＯＳ２５・１〜ｎと
は、カレントミラー回路を構成している。このため、Ｎ
ＭＯＳ２５・１〜ｎにも、ＮＭＯＳ３０を流れる電流に
比例した大きさの電流が流れる。このように、電流制御
回路１２１は、ＰＭＯＳ２１・１〜ｎおよびＮＭＯＳ２
５・１〜ｎに対して、入力電圧信号ＶＩＮに比例した大
きさの電流を流すように制御する働きをなす。これらの
ＰＭＯＳ２１・１〜ｎおよびＮＭＯＳ２５・１〜ｎは、
インバータ２０・１〜ｎの電流源として機能する。

【０００７】インバータ２０・１〜ｎの各々は、ロウレ
ベルおよびハイレベルの信号が入力されると、ある遅延
時間を経て、それらのレベルを反転させた信号を出力す
る。出力がロウレベルからハイレベルへと立ち上がると
きの遅延時間は、ＰＭＯＳ２１・１〜ｎを流れる電流の
大きさに反比例する。一方、出力がハイレベルからロウ
レベルへと立ち下がるときの遅延時間は、ＮＭＯＳ２５
・１〜ｎを流れる電流の大きさに反比例する。

【０００８】インバータ２０・１〜ｎは、個数が奇数で
あり、しかもリング状に接続されているので、各段ごと
にロウレベルとハイレベルとが交互に伝播して発振す
る。しかも、発振の周期は、インバータ２０・１〜ｎの
各々の遅延値の合計となる。特に、立ち上がりと立ち下
がりの遅延値が等しければ、発振の周期は各々の遅延値
の２ｎ倍となる。

【０００９】すなわち、インバータ２０・１〜ｎは、入
力電圧信号ＶＩＮに比例した周波数で発振する。そし
て、電流制御遅延回路２６・ｎに接続された出力端子１
４を通じて、発振する電流制御遅延回路２６・ｎの出力
が、クロック信号ＶＯＵＴＣとして外部へと取り出され
る。

【００１０】

【発明が解決しようとする課題】ところで、従来のＶＣ
Ｏ１５１は、以上のように構成されているので、インバ
ータ２０・１〜ｎの遅延時間が、高電位側電源線１１の
電位、言い替えると高電位側電源線１１と接地側電源線
１２の間の電位差に大きく左右されるという問題点があ
った。図３０は、この問題点を説明するためにクロック
信号ＶＯＵＴＣの波形を模式的に示すグラフである。

【００１１】電流制御遅延回路２６・１〜ｎに属するＰ
ＭＯＳ２１・１〜ｎおよびＮＭＯＳ２５・１〜ｎは、入
力電圧信号ＶＩＮの値に応じて、自己のドレイン・ソー
ス間電流（主電流）の量を変化させているにすぎない。
このため、図３０に示すように、インバータ２０・１〜
ｎの各々の出力の電位は、接地側電源線１２の電位から
高電位側電源線１１の電位ＶＤＤまでの範囲で遷移す
る。このため、インバータ２０・１〜ｎの各々の遅延時
間は、高電位側電源線１１の電位ＶＤＤの影響を受けて
変動する。

【００１２】その結果、クロック信号ＶＯＵＴＣをハイ
レベルとロウレベルとに判別する基準値である閾電圧Ｖ
Ｔの直線とクロック信号ＶＯＵＴＣの曲線とは、必ずし
も一定の時間間隔をもって交差せず、交差する周期には
変動が現れる。すなわち、ＶＣＯ１５１では、クロック
信号ＶＯＵＴＣに、電位ＶＤＤの変動に由来する周期の
変動すなわち周期ジッタが現れるという問題点があっ
た。図３０の例では、周期Ｔ１と周期Ｔ２との間の関係
が、Ｔ１＜Ｔ２となる。周期ジッタは、電位ＶＤＤの変
動の周期が、クロック信号ＶＯＵＴＣの周期に近いとき
に、特に顕著に現れることが知られている。

【００１３】この発明は、従来の装置における上記した
問題点を解決するためになされたもので、電源電圧の変
動に由来する出力クロック信号の周期ジッタを抑制する
ことのできる電圧制御発振器を提供することを目的とす
る。

【００１４】

【課題を解決するための手段】この発明の装置は、出力
される信号の周波数が入力電圧信号に応じて可変である
電圧制御発振器に関する。そして、第１の発明の装置
は、循環的に縦続接続され、互いに同一に構成されるｎ
（ｎ＝奇数）個の第１ないし第ｎインバータと、前記第
１ないし第ｎインバータと同一に構成され、入力が一方
電源線に接続された第（ｎ＋１）インバータと、互いに
同一に構成され、他方電源線と前記第１ないし第（ｎ＋
１）インバータの電源入力端との間にそれぞれ介挿さ
れ、制御信号に応じた大きさの電流を供給する第１ない
し第（ｎ＋１）電流源と、を備える。さらに、前記入力
電圧信号に応じて前記制御信号を前記第１ないし第（ｎ
＋１）電流源へ供給する電流制御回路と、互いに同一に
構成され、前記第１ないし第（ｎ＋１）インバータの前
記電源入力端と、前記一方電源線との間にそれぞれ介挿
されており、導通することによって前記第１ないし第
（ｎ＋１）電流源の電流をバイパス可能な第１ないし第
（ｎ＋１）バイパス回路と、を備える。さらに加えて、
前記第（ｎ＋１）インバータの出力と前記一方電源線と
の電位差が、前記他方および一方電源線の間の電圧より
も小さく設定された所定値を超えると、前記第１ないし
第（ｎ＋１）バイパス回路を導通させることによって、
前記電位差を前記所定値に保持するバイパス制御回路を
備えている。

【００１５】第２の発明の装置は、第１の発明の電圧制
御発振器において、前記バイパス制御回路が、差動増幅
器を備え、前記第１ないし第（ｎ＋１）バイパス回路の
各々が、前記差動増幅器の出力に応答してオン、オフす
るスイッチング素子を備えており、前記差動増幅器は、
前記第（ｎ＋１）インバータの出力と、前記一方電源線
に対して一定高さの基準電位との差を、増幅することを
特徴とする。

【００１６】第３の発明の装置は、第１の発明の電圧制
御発振器において、前記バイパス制御回路が、差動増幅
器を備え、前記第１ないし第（ｎ＋１）バイパス回路の
各々が、前記差動増幅器の出力に応答してオン、オフす
るスイッチング素子を備えており、前記差動増幅器は、
前記第（ｎ＋１）インバータの前記電源入力端の電位
と、前記一方電源線に対して一定高さの基準電位との差
を、増幅することを特徴とする。

【００１７】第４の発明の装置は、第２または第３の発
明の電圧制御発振器において、前記スイッチング素子が
トランジスタ素子であり、前記第１ないし第（ｎ＋１）
バイパス回路の各々が、前記トランジスタ素子と直列に
接続されたもう一つのトランジスタ素子と、前記第１な
いし第（ｎ＋１）インバータの各々の出力が、前記トラ
ンジスタをオンする値を超えてさらに前記所定値に近接
したときに、前記もう一つのトランジスタ素子をオンす
る駆動部と、をさらに備えることを特徴とする。

【００１８】第５の発明の装置は、第２ないし第４のい
ずれかの発明の電圧制御発振器において、前記差動増幅
器と前記第１ないし前記第（ｎ＋１）バイパス回路の各
々に属する前記スイッチング素子との間に介挿され、電
流を増幅するドライバ回路を、さらに備えることを特徴
とする。

【００１９】第６の発明の装置は、第５の発明の電圧制
御発振器において、前記ドライバ回路が、互いに相補的
で直列に接続されるとともに前記一方および他方電源線
の間に介挿された一対のトランジスタを備えており、前
記電位差が前記所定値を超えたときに前記一対のトラン
ジスタの一方がオフするように、当該一方の制御電極へ
前記差動増幅器の出力が入力され、前記一対のトランジ
スタの他方はつねにオンするように、当該他方の制御電
極は前記一方または他方電源線へ接続され、前記一対の
トランジスタの接続部が前記スイッチング素子へ接続さ
れていることを特徴とする。

【００２０】第７の発明の装置は、第１ないし第６のい
ずれかの発明の電圧制御発振器において、前記第１ない
し第（ｎ＋１）インバータを第１群とし、当該第１群と
同一に構成された第２群の第１ないし第（ｎ＋１）イン
バータを、さらに備えている。そして、前記第２群の前
記第１ないし第ｎインバータは、前記第１群の前記第１
ないし第（ｎ＋１）インバータとは独立に、互いに循環
的に縦続接続されており、前記第１ないし第（ｎ＋１）
電流源は、前記第１群に属する前記第１ないし第（ｎ＋
１）インバータと、前記第２群に属する前記第１ないし
第（ｎ＋１）インバータとの双方に、それぞれ接続され
ており、前記第２群に属する前記第（ｎ＋１）インバー
タの入力には、前記所定値が入力されている。

【００２１】第８の発明の装置は、第１ないし第６のい
ずれかの発明の電圧制御発振器において、前記第１ない
し第（ｎ＋１）電流源を第１群とするとともに前記制御
信号を第１制御信号とし、互いに同一に構成され、前記
一方電源線と前記第１ないし第（ｎ＋１）インバータの
もう一つの電源入力端との間にそれぞれ介挿され、第２
制御信号に応じた大きさの電流を供給する第２群の第１
ないし第（ｎ＋１）電流源を、さらに備えている。そし
て、前記電流制御回路は、前記入力電圧信号に応じて、
前記第１および第２群の電流源が供給する電流の大きさ
が、互いに同一となるように、前記第１および第２制御
信号を前記第１および第２群の電流源へそれぞれ供給す
る。

【００２２】第９の発明の装置では、第１ないし第６の
いずれかの発明の電圧制御発振器において、前記一方電
源線と前記第１ないし第（ｎ＋１）インバータのもう一
つの電源入力端とが、これらの間に流れる電流の大きさ
の前記第１ないし第（ｎ＋１）電流源が供給する電流の
大きさに対する比率である電源電流比が値”１”を超え
るように、互いに結ばれている。

【００２３】第１０の発明の装置は、第９の発明の電圧
制御発振器において、前記第１ないし第（ｎ＋１）電流
源を第１群とするとともに前記制御信号を第１制御信号
とし、互いに同一に構成され、前記一方電源線と前記第
１ないし第（ｎ＋１）インバータの前記もう一つの電源
入力端との間にそれぞれ介挿され、第２制御信号に応じ
た大きさの電流を供給する第２群の第１ないし第（ｎ＋
１）電流源を、さらに備えている。そして、前記電流制
御回路は、前記入力電圧信号に応じて、前記第２群の電
流源が供給する電流が、前記第１群の電流源が供給する
電流よりも、大きくなるように、前記第１および第２制
御信号を、前記第１および第２群の電流源へそれぞれ供
給する。

【００２４】第１１の発明の装置では、第１０の発明の
電圧制御発振器において、前記第１群に属する前記第１
ないし第（ｎ＋１）電流源の各々が、前記第１制御信号
をゲート電極へ受信する第１ＭＯＳトランジスタ素子を
備え、前記第２群に属する前記第１ないし第（ｎ＋１）
電流源の各々が、前記第２制御信号をゲート電極へ受信
する第２ＭＯＳトランジスタ素子を備え、前記第２ＭＯ
Ｓトランジスタ素子のチャネル幅は、前記第１ＭＯＳト
ランジスタ素子と電流等価なチャネル幅よりも、大きく
設定されている。

【００２５】第１２の発明の装置では、第１０の発明の
電圧制御発振器において、前記第１群に属する前記第１
ないし第（ｎ＋１）電流源の各々が、前記第１制御信号
をゲート電極へ受信する第１ＭＯＳトランジスタ素子を
備え、前記第２群に属する前記第１ないし第（ｎ＋１）
電流源の各々が、前記第２制御信号をゲート電極へ受信
する第２ＭＯＳトランジスタ素子を備えている。そし
て、前記第２ＭＯＳトランジスタ素子が、ゲート電極ど
うし、ドレイン電極どうし、および、ソース電極どうし
が互いに接続された複数個の第３ＭＯＳトランジスタ素
子を備え、前記複数個の第３ＭＯＳトランジスタ素子の
各々のチャネル幅は、前記第１ＭＯＳトランジスタと電
流等価なチャネル幅と、同一の大きさに設定されてい
る。

【００２６】第１３の発明の装置では、第９の発明の電
圧制御発振器において、前記一方電源線と前記第１ない
し第（ｎ＋１）インバータの前記もう一つの電源入力端
とが、抵抗素子を介して接続されている。

【００２７】第１４の発明の装置では、第９の発明の電
圧制御発振器において、前記一方電源線と前記第１ない
し第（ｎ＋１）インバータの前記もう一つの電源入力端
とが、短絡されている。

【００２８】第１５の発明の装置では、第９ないし第１
４のいずれかの発明の電圧制御発振器において、前記第
１ないし第（ｎ＋１）インバータの各々の出力が前記他
方電源線の電位の側のレベルへと到達可能である範囲内
に、前記電源電流比が設定されている。

【００２９】第１６の発明の装置では、第１５の発明の
電圧制御発振器において、前記第１ないし第（ｎ＋１）
インバータの各々の出力が前記一方電源線の電位の側の
第１レベルから前記他方電源線の電位の側の第２レベル
へと遷移する際の遷移時間Ｔｍａｘならびに遷移速度
θ、前記第１ないし第（ｎ＋１）インバータの各々の閾
電圧と前記第１レベルの間の電位差Ｖｔ、前記閾電圧と
前記第２レベルの間の電位差ａＶｔ、前記電源電流比
ｂ、および、ｎ＝２ｋ＋１で定義される自然数ｋに対し
て、Ｔｍａｘ≦（ｋ＋１）Ｖｔ／θ＋ｋａＶｔ／（ｂ
θ）、の関係が成り立つ範囲内に、前記電源電流比ｂが
設定されている。

【００３０】

【発明の実施の形態】

＜1.実施の形態１＞はじめに、実施の形態１の電圧制御
発振器（ＶＣＯ）について説明する。

【００３１】＜1-1.構成＞図１は、この実施の形態の電
圧制御発振器（ＶＣＯ）の構成を示す回路図である。図
１に示すように、このＶＣＯ１０１は、ｎ（ｎ＝奇数）
個の電流制御遅延回路２６・１〜ｎを備えている。電流
制御遅延回路２６・１〜ｎは、互いに同一に構成され
る。

【００３２】電流制御遅延回路２６・ｋ（以下におい
て、ｋ＝１〜ｎ）には、ＰＭＯＳ２１・ｋ、２２・ｋ、
および、ＮＭＯＳ２４・ｋ、２５・ｋが備わっている。
そして、ＰＭＯＳ２２・ｋとＮＭＯＳ２４・ｋとの間
で、各々のドレイン電極どうしが接続されており、しか
も、各々のゲート電極どうしも接続されている。すなわ
ち、ＰＭＯＳ２２・ｋとＮＭＯＳ２４・ｋは、一つのイ
ンバータ２０・ｋを構成する。

【００３３】互いに接続された各々のドレイン電極は、
インバータ２０・ｋの出力に相当し、ゲート電極は入力
に相当する。ＰＭＯＳ２１・ｋのソース電極は高電位側
電源線１１に接続され、ドレイン電極はＰＭＯＳ２２・
ｋのソース電極に接続されている。同様に、ＮＭＯＳ２
５・ｋのソース電極は接地側電源線１２に接続され、ド
レイン電極はＮＭＯＳ２４・ｋソース電極に接続されて
いる。

【００３４】電流制御遅延回路２６・１の出力すなわち
インバータ２０・１の出力は、次段の電流制御遅延回路
２６・２の入力すなわちインバータ２０・２の入力に接
続され、以下同様に、各段の出力が次段の入力へと接続
されている。また、電流制御遅延回路２６・ｎの出力
は、電流制御遅延回路２６・１の入力へと接続されてい
る。

【００３５】このようにして、電流制御遅延回路２６・
１〜ｎは、循環的に（環状に）縦続接続されている。し
たがって、電流制御遅延回路２６・１〜ｎの中で、いず
れの一つも他と等価である。そして、電流制御遅延回路
２６・１〜ｎの中の一つ（図１の例では、電流制御遅延
回路２６・ｎ）の出力には、出力端子１４が接続されて
いる。この出力端子１４を通じて、クロック信号ＶＯＵ
Ｔが出力される。

【００３６】ＶＣＯ１０１は、さらに、電流制御遅延回
路２６・１〜ｎの任意の一つと同一に構成されるレプリ
カ回路３６を備えている。すなわち、レプリカ回路３６
には、ＰＭＯＳ２１・ｋと同一構造のＰＭＯＳ２１・
（ｎ＋１）、ＰＭＯＳ２２・ｋと同一構造のＰＭＯＳ２
２・（ｎ＋１）、ＮＭＯＳ２４・ｋと同一構造のＮＭＯ
Ｓ２４・（ｎ＋１）、およびＮＭＯＳ２５・ｋと同一構
造のＮＭＯＳ２５・（ｎ＋１）が備わっている。

【００３７】そして、ＰＭＯＳ２２・（ｎ＋１）とＮＭ
ＯＳ２４・（ｎ＋１）と間で、各々のドレイン電極どう
しが接続されており、しかも、各々のゲート電極どうし
も接続されている。すなわち、ＰＭＯＳ２２・（ｎ＋
１）とＮＭＯＳ２４・（ｎ＋１）とによって、インバー
タ２０・（ｎ＋１）が構成されている。

【００３８】ＰＭＯＳ２１・（ｎ＋１）のソース電極は
高電位側電源線１１に接続され、ドレイン電極はＰＭＯ
Ｓ２２・（ｎ＋１）のソース電極に接続されている。同
様に、ＮＭＯＳ２５・（ｎ＋１）のソース電極は接地側
電源線１２に接続され、ドレイン電極はＮＭＯＳ２４・
（ｎ＋１）ソース電極に接続されている。

【００３９】インバータ２０・（ｎ＋１）の入力、すな
わち互いに接続されたＰＭＯＳ２２・（ｎ＋１）とＮＭ
ＯＳ２４・（ｎ＋１）のゲート電極は、接地側電源線１
２へ接続されている。すなわち、電流制御遅延回路２６
・１〜ｎとは異なり、レプリカ回路３６の入力の電位は
接地電位に固定されている。

【００４０】ＶＣＯ１０１には、さらに、差動増幅器３
５が備わっている。そして、差動増幅器３５の反転入力
には、インバータ２０・（ｎ＋１）の出力、すなわち互
いに接続されたＰＭＯＳ２２・（ｎ＋１）とＮＭＯＳ２
４・（ｎ＋１）のドレイン電極が接続されている。差動
増幅器３５のもう一方の入力、すなわち非反転入力に
は、基準電位Ｖｒｅｆを入力するための基準電位入力端
子１５が接続されている。

【００４１】電流制御遅延回路２６・１〜ｎおよびレプ
リカ回路３６には、ＰＭＯＳ２３・１〜（ｎ＋１）が、
それぞれ接続されている。ＰＭＯＳ２３・ｍ（以下にお
いて、ｍ＝１〜ｎ＋１）のソース電極は接地側電源線１
２に接続され、ドレイン電極は、ＰＭＯＳ２１・ｍのド
レイン電極とＰＭＯＳ２２・ｍのソース電極に共通に接
続されている。また、ＰＭＯＳ２３・１〜（ｎ＋１）の
ゲート電極には、共通に差動増幅器３５の出力が接続さ
れている。

【００４２】電流制御遅延回路２６・１〜ｎおよびレプ
リカ回路３６には、さらに、ＰＭＯＳ２７，２８および
ＮＭＯＳ２９，３０を備える電流制御回路１２１が接続
されている。電流制御回路１２１において、ＮＭＯＳ３
０のゲート電極には、入力電圧信号ＶＩＮを入力するた
めの入力端子１３が接続されており、ソース電極には接
地側電源線１２が接続されている。また、ＰＭＯＳ２８
のドレイン電極は、ＮＭＯＳ３０のドレイン電極に接続
されており、ソース電極は高電位側電源線１１に接続さ
れている。さらに、ＰＭＯＳ２８において、ゲート電極
とドレイン電極とが、互いに接続されている。

【００４３】もう一つのＮＭＯＳ２９のソース電極に
は、接地側電源線１２が接続されている。そして、ＰＭ
ＯＳ２７のドレイン電極は、ＮＭＯＳ２９のドレイン電
極に接続されており、ソース電極は高電位側電源線１１
に接続されている。また、ＮＭＯＳ２９において、ゲー
ト電極とドレイン電極とが、互いに接続されている。さ
らに、ＰＭＯＳ２８のゲート電極とＰＭＯＳ２７のゲー
ト電極とが、互いに接続されている。

【００４４】すなわち、電流制御回路１２１は、高電位
側電源線１１と接地側電源線１２の間に介挿される２つ
の直列回路、すなわち、ＰＭＯＳ２８とＮＭＯＳ３０と
が直列に接続されて成る第１の直列回路と、ＰＭＯＳ２
７とＮＭＯＳ２９とが直列に接続されて成る第２の直列
回路とを備えている。しかも、ＰＭＯＳ２８とＰＭＯＳ
２７とは、カレントミラー回路を構成するように結合し
ている。

【００４５】ＰＭＯＳ２８のゲート電極には、ＰＭＯＳ
２７だけでなく、ＰＭＯＳ２１・１〜（ｎ＋１）のすべ
てのゲート電極が、共通に接続されている。同様に、Ｎ
ＭＯＳ２９のゲート電極には、ＮＭＯＳ２５・１〜（ｎ
＋１）のすべてのゲート電極が、共通に接続されてい
る。すなわち、ＰＭＯＳ２８と、ＰＭＯＳ２７、ＰＭＯ
Ｓ２２・１〜（ｎ＋１）とは、カレントミラー回路を構
成しており、同様に、ＮＭＯＳ２９とＮＭＯＳ２５・１
〜（ｎ＋１）とは、カレントミラー回路を構成してい
る。好ましくは、ＰＭＯＳ２７，２８は、ＰＭＯＳ２１
・１〜（ｎ＋１）と同一に構成され、ＮＭＯＳ２９は、
ＮＭＯＳ２５・１〜（ｎ＋１）と同一に構成される。

【００４６】図２は、ＶＣＯ１０１の代表的な使用形態
を示す模式図である。図２の例では、ＶＣＯ１０１は、
ＰＬＬ回路３の構成要素として半導体チップ１の中に作
り込まれている。そして、半導体チップ１の中には、Ｐ
ＬＬ回路３とともに、ＰＬＬ回路３を用いて動作する応
用回路２が作り込まれている。また、半導体チップ１に
は、さらに、ＶＣＯ１０１に基準電位Ｖｒｅｆを供給す
るための基準電位生成部５が形成されている。

【００４７】ＶＣＯ１０１の使用形態は、図２の形態に
限られるものではなく、例えば、基準電位生成部５がＶ
ＣＯ１０１と共通の半導体チップ１に作り込まれること
なく、半導体チップ１に接続されるピンを通じて、外部
から基準電位Ｖｒｅｆが供給される形態も有り得る。あ
るいは、ＶＣＯ１０１のみが半導体チップ１に作り込ま
れた形態、すなわち、独立した半導体装置としてＶＣＯ
１０１を製造することも可能である。

【００４８】＜1-2.動作＞ＶＣＯ１０１は、つぎのよう
に動作する。図１に戻って、入力端子１３を通じて入力
される入力電圧信号ＶＩＮは、ＮＭＯＳ３０のゲート電
圧（ゲート電極とソース電極の間の電圧）として寄与す
る。このため、入力電圧信号ＶＩＮの高さに比例して、
ＮＭＯＳ３０を流れる主電流（すなわち、ドレイン電極
とソース電極の間を流れるドレイン電流）の大きさが変
化する。

【００４９】ＰＭＯＳ２８とＮＭＯＳ３０とは直列に接
続されているので、ＮＭＯＳ３０を流れる主電流は、Ｐ
ＭＯＳ２８をも主電流として流れる。そして、ＰＭＯＳ
２８のゲート電極とドレイン電極が短絡されているの
で、ＰＭＯＳ２８のゲート電極とソース電極の間には、
ＰＭＯＳ２８を流れる主電流の大きさに応じたゲート電
圧が発生する。

【００５０】ＰＭＯＳ２８のゲート電極と、ＰＭＯＳ２
７およびＰＭＯＳ２１・１〜（ｎ＋１）のゲート電極と
は、互いに接続されているので、ＰＭＯＳ２８のゲート
電圧は、ＰＭＯＳ２７およびＰＭＯＳ２１・１〜（ｎ＋
１）にもそのまま伝達される。したがって、ＰＭＯＳ２
７およびＰＭＯＳ２１・１〜（ｎ＋１）には、つねにＰ
ＭＯＳ２８の主電流に比例した大きさの主電流が流れ
る。

【００５１】すなわち、ＰＭＯＳ２８と、ＰＭＯＳ２７
およびＰＭＯＳ２１・１〜（ｎ＋１）とで構成されるカ
レントミラー回路の効果（カレントミラー効果）によっ
て、ＰＭＯＳ２７およびＰＭＯＳ２１・１〜（ｎ＋１）
を流れる主電流の大きさが、ＰＭＯＳ２８を流れる主電
流に比例した大きさに制御される。特に、ＰＭＯＳ２
８，２７、およびＰＭＯＳ２１・１〜（ｎ＋１）が、互
いに同一に構成されるときには、互いに同一の大きさの
主電流が流れる。

【００５２】また、ＰＭＯＳ２７とＮＭＯＳ２９とは直
列に接続されているので、ＰＭＯＳ２７を流れる主電流
は、ＮＭＯＳ２９をも主電流として流れる。そして、Ｎ
ＭＯＳ２９のゲート電極とドレイン電極が短絡されてい
るので、ＮＭＯＳ２９のゲート電極とソース電極の間に
は、ＰＭＯＳ２７を流れる主電流の大きさに応じたゲー
ト電圧が発生する。

【００５３】ＮＭＯＳ２９のゲート電極と、ＮＭＯＳ２
５・１〜（ｎ＋１）のゲート電極とは、互いに接続され
ているので、ＮＭＯＳ２９のゲート電圧は、ＮＭＯＳ２
５・１〜（ｎ＋１）にもそのまま伝達される。したがっ
て、ＮＭＯＳ２５・１〜（ｎ＋１）には、つねにＮＭＯ
Ｓ２９の主電流に比例した大きさの主電流が流れる。

【００５４】すなわち、ＮＭＯＳ２９と、ＮＭＯＳ２５
・１〜（ｎ＋１）とで構成されるカレントミラー回路の
効果によって、ＮＭＯＳ２５・１〜（ｎ＋１）を流れる
主電流の大きさが、ＮＭＯＳ２９を流れる主電流に比例
した大きさに制御される。特に、ＮＭＯＳ２９およびＮ
ＭＯＳ２５・１〜（ｎ＋１）が、互いに同一に構成され
るときには、互いに同一の大きさの主電流が流れる。

【００５５】したがって、ＰＭＯＳ２１・１〜（ｎ＋
１）、およびＮＭＯＳ２５・１〜（ｎ＋１）の各々に
は、入力電圧信号ＶＩＮに比例した大きさの主電流が流
れる。すなわち、ＰＭＯＳ２１・１〜（ｎ＋１）、およ
びＮＭＯＳ２５・１〜（ｎ＋１）は、電流制御回路１２
１と結合することによって、入力電圧信号ＶＩＮに比例
した電流をインバータ２０・１〜（ｎ＋１）へそれぞれ
供給する電流源として機能する。

【００５６】インバータ２０・１〜（ｎ＋１）は、それ
ぞれの入力のレベル（ハイレベルまたはロウレベル）を
反転させて出力する。しかも、入力が一方レベルから他
方レベルへと遷移した時点から、ある遅延時間を経た後
に出力が反転する。そして、インバータ２０・ｍの出力
がロウレベルからハイレベルへと立ち上がる際の遅延時
間は、ＰＭＯＳ２１・ｍの主電流、すなわちＰＭＯＳ２
１・ｍを通じて高電位側電源線１１からインバータ２０
・ｍへと供給される（正の）電源電流の大きさに反比例
する。

【００５７】また、インバータ２０・ｍの出力がハイレ
ベルからロウレベルへと立ち下がる際の遅延時間は、Ｎ
ＭＯＳ２５・ｍの主電流、すなわちＮＭＯＳ２５・ｍを
通じて接地側電源線１２からインバータ２０・ｍへと供
給される（負の）電源電流の大きさに反比例する。した
がって、出力が立ち上がる際、および立ち下がる際のイ
ンバータ２０・ｍの遅延時間は、いずれも入力電圧信号
ＶＩＮに反比例する。

【００５８】奇数個のインバータ２０・１〜ｎは、環状
に縦続接続されているので、インバータ２０・１〜ｎの
中の、任意の一つに注目すると、その他の縦続接続され
た偶数個のインバータで構成される遅延回路を通じて、
その一つのインバータに負帰還が印加されているものと
みなすことができる。すべてのインバータが同一に構成
されるため、注目しているインバータの出力は、インバ
ータ一個当たりの遅延時間のｎ倍の時間間隔をもって、
立ち上がりと立ち下がりを交互に反復する。

【００５９】したがって、立ち上がりと立ち下がりの遅
延時間が同等であれば、インバータ２０・１〜ｎは、い
ずれもインバータ一個当たりの遅延時間の２ｎ倍の周期
をもって発振する。その結果、出力端子１４からは、イ
ンバータ一個当たりの遅延時間の２ｎ倍の周期をもって
発振するクロック信号ＶＯＵＴが得られる。

【００６０】そして、遅延時間は入力電圧信号ＶＩＮに
反比例するので、クロック信号ＶＯＵＴの周期は入力電
圧信号ＶＩＮに反比例する。言い替えると、クロック信
号ＶＯＵＴの周波数は、入力電圧信号ＶＩＮに比例す
る。立ち上がりと立ち下がりの遅延時間が同等でなくて
も、周波数と入力電圧信号ＶＩＮとの比例関係には変わ
りがない。

【００６１】レプリカ回路３６では、インバータ２０・
（ｎ＋１）の入力が、接地側電源線１２に接続されてい
るので、その出力のレベルは常にハイレベルである。ま
た、レプリカ回路３６は、電流制御遅延回路２６・１〜
（ｎ＋１）と同一構造を有するので、インバータ２０・
（ｎ＋１）の出力の高さ（電圧値）は、インバータ２０
・１〜ｎがハイレベルを出力するときの出力の高さ（電
圧値）と同一である。すなわち、インバータ２０・（ｎ
＋１）の出力は、インバータ２０・１〜ｎのハイレベル
の出力を映し出している。

【００６２】差動増幅器３５は、非反転入力に入力され
る基準電位Ｖｒｅｆと反転入力に入力されるインバータ
２０・（ｎ＋１）の出力とを比較し、前者が高ければ出
力を上げ、低ければ出力を下げる。すなわち、差動増幅
器３５は、インバータ２０・（ｎ＋１）の出力を基準電
位Ｖｒｅｆと比較し、その差を反転させて増幅する。

【００６３】ＰＭＯＳ２３・１〜（ｎ＋１）は、オンす
ることによって、ＰＭＯＳ２１・１〜（ｎ＋１）を流れ
る主電流をＶＳＳ電源１２へとバイパスする働きをな
す。すなわち、ＰＭＯＳ２３・１〜（ｎ＋１）は、バイ
パス回路として機能する。

【００６４】差動増幅器３５の出力は、ＰＭＯＳ２３・
１〜（ｎ＋１）のゲート電圧として寄与するので、ＰＭ
ＯＳ２３・１〜（ｎ＋１）へと分流する電流成分の大き
さは、差動増幅回路３５の出力電位が上昇すれば減少
し、下降すれば増加する。すなわち、差動増幅器３５
は、バイパス回路を制御するバイパス制御回路として機
能する。

【００６５】したがって、差動増幅器３５の反転入力に
入力されるインバータ２０・（ｎ＋１）の出力（電位）
が基準電位Ｖｒｅｆよりも低ければ、ＰＭＯＳ２３・１
〜（ｎ＋１）は、オフ状態（遮断状態）となって、それ
らに分流する電流成分はゼロとなる。その結果、インバ
ータ２０・（ｎ＋１）の出力は、高電位側電源線１１の
電位へ向かって上昇する。

【００６６】逆に、インバータ２０・（ｎ＋１）の出力
が基準電位Ｖｒｅｆよりも高ければ、ＰＭＯＳ２３・１
〜（ｎ＋１）は、オン状態（導通状態）となって、ＰＭ
ＯＳ２１・１〜（ｎ＋１）を流れる電流は、ＰＭＯＳ２
３・１〜（ｎ＋１）へとバイパスされる。その結果、イ
ンバータ２０・（ｎ＋１）の出力は、接地側電源線１２
の電位へ向かって低下する。

【００６７】このように、差動増幅器３５、ＰＭＯＳ２
３・１〜（ｎ＋１）、およびＰＭＯＳ２２・（ｎ＋１）
で構成される負帰還ループによる負帰還作用のために、
インバータ２０・（ｎ＋１）の出力は基準電位Ｖｒｅｆ
と同一の値に保持される。電流制御遅延回路２６・１〜
ｎおよびレプリカ回路３６は同一に構成され、しかも、
同一構成のＰＭＯＳ２３・１〜（ｎ＋１）がそれぞれ接
続されている。

【００６８】このため、インバータ２０・１〜ｎのハイ
レベルの出力（電位）も、基準電位Ｖｒｅｆと同一の値
に保持される。基準電位Ｖｒｅｆは、高電位側電源線１
１の電位からは独立した一定値であるので、インバータ
２０・１〜ｎのハイレベルの出力は、高電位側電源線１
１の電位とは無関係に一定値に保持される。

【００６９】したがって、クロック信号ＶＯＵＴの波形
は、図３のグラフで描かれる。図３に示すように、高電
位側電源線１１と接地側電源線１２の間の電位差、すな
わち高電位側電源線１１の電位ＶＤＤが変動しても、ク
ロック信号ＶＯＵＴに代表されるインバータ２０・１〜
ｎの出力のハイレベルの電位は、基準電位Ｖｒｅｆと同
一の値に保持される。すなわち、クロック信号ＶＯＵＴ
は、高電位側電源線１１の電位ＶＤＤとは無関係に、接
地側電源線１２と基準電位Ｖｒｅｆの間を遷移する。

【００７０】その結果、クロック信号ＶＯＵＴの曲線
は、クロック信号ＶＯＵＴをハイレベルとロウレベルと
に判別する基準値である閾電圧ＶＴを、高電位側電源電
位ＶＤＤの変動に影響されることなく、一定の時間間隔
をもって横切る。したがって、クロック信号ＶＯＵＴの
周期は、一定に保持される。すなわち、図３に例示され
るように、二つの周期Ｔ１、Ｔ２は互いに等しくなり、
クロック信号ＶＯＵＴの周期の揺らぎ、すなわち周期ジ
ッタが抑制される。

【００７１】なお、立ち上がりの際のクロック信号ＶＯ
ＵＴの波形を微細に観測すると、図３に模式的に示すよ
うに、あるレベルＡを超えた後には、クロック信号ＶＯ
ＵＴの上昇は緩やかとなる。すなわち、曲線の折れ曲が
り部分に丸みが現れる。これは、ＰＭＯＳ２３・ｍが、
固有のゲート閾電圧Ｖｔｈを境として、オン状態とオフ
状態とを厳密な意味で不連続的に実現するのではなく、
オフ状態とオン状態とをつなぐ遷移状態が存在し、この
状態の下では、ＰＭＯＳ２１・ｍを流れる電流が、ＰＭ
ＯＳ２２・ｍとＰＭＯＳ２３・ｍとに分流することに由
来する。ただし、この特性は、基準電位Ｖｒｅｆを閾電
圧Ｖｔｈよりも十分に高く設定すれば、周期ジッタを抑
制する上で重大な影響を及ぼすことはない。

【００７２】＜2.実施の形態２＞図４は実施の形態２の
ＶＣＯの構成を示す回路図である。なお、以下の図にお
いて、図１に示した実施の形態１の装置と同一部分につ
いては、同一符号を付してその詳細な説明を略する。

【００７３】この実施の形態のＶＣＯ１０２は、差動増
幅器３５の反転入力に、インバータ２０・（ｎ＋１）の
出力ではなく、ＰＭＯＳ２１・（ｎ＋１）、ＰＭＯＳ２
２・（ｎ＋１）、およびＰＭＯＳ２３・（ｎ＋１）の３
つの素子の接続部の電位、言い替えるとＰＭＯＳ２２・
（ｎ＋１）のソース電極の電位が入力されている点にお
いて、図１のＶＣＯ１０１とは特徴的に異なっている。
すなわち、ＶＣＯ１０２では、ＰＭＯＳ２２・（ｎ＋
１）のソース電極の電位が、基準電位Ｖｒｅｆと同一の
値に維持される。

【００７４】その結果、インバータ２０・（ｎ＋１）の
出力、さらに、インバータ２０・１〜ｎのハイレベルの
出力は、基準電位Ｖｒｅｆとほぼ同一である一定値に保
持される。したがって、ＶＣＯ１０２においても、ＶＣ
Ｏ１０１と同様に、高電位側電源線１１の電位の変動に
起因する周期ジッタが抑制される。

【００７５】しかも、図１のＶＣＯ１０１とは異なり、
差動増幅器３５とＰＭＯＳ２３・（ｎ＋１）とによって
負帰還ループが構成されており、負帰還ループの中にＰ
ＭＯＳ２２・（ｎ＋１）が含まれない。このため、負帰
還ループの応答時間が短いので、図１のＶＣＯ１０１に
比べて、より高い周波数の範囲にわたって、高電位側電
源線１１の電位の変動の影響を抑えることができる。

【００７６】＜3.実施の形態３＞図５は、実施の形態３
のＶＣＯの構成を示す回路図である。このＶＣＯ１０３
は、差動増幅器３５の出力と、ＰＭＯＳ２３・１〜（ｎ
＋１）のゲート電極との間に、ＰＭＯＳ３７とＮＭＯＳ
３８とを有するドライバ回路が介挿されている点におい
て、図１のＶＣＯ１０１とは、特徴的に異なっている。
それにともなって、インバータ２０・（ｎ＋１）の出力
は差動増幅器３５の非反転入力へと入力され、基準電位
Ｖｒｅｆは、反転入力へと入力されている。

【００７７】ＰＭＯＳ３７のソース電極は高電位側電源
線１１へ接続され、ドレイン電極はＮＭＯＳ３８のドレ
イン電極へと接続されている。また、ＰＭＯＳ３７のゲ
ート電極には差動増幅器３５の出力が入力されている。
ＮＭＯＳ３８のソース電極は接地側電源線１２へ接続さ
れ、ゲート電極は高電位側電源線１１へ接続されてい
る。すなわち、ＮＭＯＳ３８は、常時オン状態にあり、
ＰＭＯＳ３７に対しては、オン抵抗に相当する抵抗値を
有する負荷として機能する。そして、ＰＭＯＳ３７のド
レイン電極は、ＰＭＯＳ２３・１〜（ｎ＋１）のゲート
電極へも接続されている。

【００７８】インバータ２０・（ｎ＋１）の出力が基準
電位Ｖｒｅｆよりも高ければ、差動増幅器３５の出力は
高くなる。その結果、ＰＭＯＳ３７の主電流は小さくな
り、ＰＭＯＳ２３・１〜（ｎ＋１）のゲート電極の電位
が引き下げられる。そうして、ＰＭＯＳ２３・１〜（ｎ
＋１）がオンし、ＰＭＯＳ２１・１〜（ｎ＋１）の電流
がバイパスされるので、インバータ２０・（ｎ＋１）の
出力の電位が引き下げられる。

【００７９】逆に、インバータ２０・（ｎ＋１）の出力
が基準電位Ｖｒｅｆよりも低ければ、差動増幅器３５の
出力は低くなる。その結果、ＰＭＯＳ３７の主電流は大
きくなり、ＰＭＯＳ２３・１〜（ｎ＋１）のゲート電極
の電位が引き上げられる。そうして、ＰＭＯＳ２３・１
〜（ｎ＋１）がオフするので、インバータ２０・（ｎ＋
１）の出力の電位が引き上げられる。

【００８０】このように、差動増幅器３５、ＰＭＯＳ３
７、ＮＭＯＳ３８、およびＰＭＯＳ２２・（ｎ＋１）で
構成される負帰還ループの働きによって、図１のＶＣＯ
１０１と同様に、インバータ２０・（ｎ＋１）の出力が
基準電位Ｖｒｅｆと同一の値に保持される。

【００８１】さらに、ＰＭＯＳ２３・１〜（ｎ＋１）の
ゲート電極は、ＰＭＯＳ３７を介して高電位側電源線１
１に接続され、ＮＭＯＳ３８を介して接地側電源線１２
に接続されている。このため、ドライバ回路は、差動増
幅器３５が出力する電流を増幅する機能を果たす。その
結果、多数のＰＭＯＳ２３・１〜（ｎ＋１）を、より高
い速度で駆動することが可能である。このことは、周波
数の高い高電位側電源線１１の電位の変動に対しても、
負帰還ループが負帰還機能を発揮することを可能にす
る。その結果、より高い周波数の電位の変動に対して
も、クロック信号ＶＯＵＴの周期の変動が抑えられる。

【００８２】さらに、ＮＭＯＳ３８のゲート電極が高電
位側電源線１１に接続されているので、高電位側電源線
１１の電位が上昇または下降するのにともなって、ＮＭ
ＯＳ３８のオン抵抗は、それぞれ減少または増加する。
高電位側電源線１１の電位の変動の周波数が、差動増幅
器３５の出力が追随し得ないほどに高い場合には、オン
抵抗の減少および増加は、ＮＭＯＳ３８のドレイン電極
の電位、言い替えるとＰＭＯＳ２３・１〜（ｎ＋１）の
ゲート電極の電位の下降または上昇を、それぞれもたら
す。

【００８３】ＰＭＯＳ２３・１〜（ｎ＋１）のゲート電
極の電位が下降または上昇するのにともなって、それら
を流れる主電流がそれぞれ増加または減少する。このた
め、インバータ２０・（ｎ＋１）の出力の変動、言い替
えるとインバータ２０・１〜ｎのハイレベルの出力の変
動が、小さく抑えられる。すなわち、差動増幅器３５が
もはや追随し得ないほどの高い周波数で、高電位側電源
線１１の電位が変動するときにも、ＮＭＯＳ３８の負帰
還作用によって、インバータ２０・１〜ｎのハイレベル
の出力の変動が抑えられ、それにともなって、クロック
信号ＶＯＵＴの周期ジッタが抑制される。

【００８４】図６〜図８は、ＶＣＯ１０３の変形例を示
す回路図である。まず、図６に示すＶＣＯ１０４は、ド
ライバ回路を構成するＰＭＯＳ３７とＮＭＯＳ３８の中
で、差動増幅器３５の出力は、ＮＭＯＳ３８のゲート電
極へ入力され、ＰＭＯＳ３７のゲート電極は接地側電源
線１２へ接続されている点において、図５のＶＣＯ１０
３とは特徴的に異なっている。

【００８５】すなわち、差動増幅器３５はＮＭＯＳ３８
を駆動し、他方のＰＭＯＳ３７は常時オン状態にあり、
そのオン抵抗がＮＭＯＳ３８の負荷として機能するよう
に構成されている。そして、負帰還作用を実現するため
に、インバータ２０・（ｎ＋１）の出力は差動増幅器３
５の反転入力へ入力され、基準電位Ｖｒｅｆは非反転入
力へと入力されている。

【００８６】ＶＣＯ１０４においても、差動増幅器３
５、ＮＭＯＳ３８、ＰＭＯＳ２３・（ｎ＋１）、および
ＰＭＯＳ２２・（ｎ＋１）によって、負帰還ループが形
成されるので、ＶＣＯ１０３と同様に、インバータ２０
・（ｎ＋１）の出力は、基準電位Ｖｒｅｆと同一の値に
保持される。また、差動増幅器３５とＰＭＯＳ２３・１
〜（ｎ＋１）との間にドライバ回路が介挿されているた
めに、多数のＰＭＯＳ２３・１〜（ｎ＋１）を、より高
い速度で駆動することが可能である点も、ＶＣＯ１０３
と同様である。

【００８７】さらに、ＰＭＯＳ３７のゲート電極が接地
側電源線１２へと接続されているので、高電位側電源線
１１の電位が上昇または下降するのにともなって、ＰＭ
ＯＳ３７のオン抵抗が、それぞれ増加または減少する。
このため、ＶＣＯ１０３と同様に、差動増幅器３５が追
随し得ないほどの高い周波数で、高電位側電源線１１の
電位が変動するときにも、ＰＭＯＳ３７の負帰還作用に
よって、インバータ２０・１〜ｎのハイレベルの出力の
変動が抑えられ、それにともなって、クロック信号ＶＯ
ＵＴの周期ジッタが抑制される。

【００８８】図７に示すＶＣＯ１０５は、ＮＭＯＳ３８
が抵抗素子７へと置き換えられている点で、図５に示し
たＶＣＯ１０３とは特徴的に異なっている。このＶＣＯ
１０５においても、差動増幅器３５、ＰＭＯＳ３７、Ｐ
ＭＯＳ２３・（ｎ＋１）、およびＰＭＯＳ２２・（ｎ＋
１）によって、負帰還ループが形成されるので、ＶＣＯ
１０３と同様に、インバータ２０・（ｎ＋１）の出力
は、基準電位Ｖｒｅｆと同一の値に保持される。また、
抵抗素子７の抵抗値を差動増幅器３５の出力抵抗に比べ
て十分に低く設定することによって、ＶＣＯ１０３と同
様に、多数のＰＭＯＳ２３・１〜（ｎ＋１）を、より高
い速度で駆動することが可能である。

【００８９】図８に示すＶＣＯ１０６は、ＰＭＯＳ３７
が抵抗素子８へと置き換えられている点で、図６に示し
たＶＣＯ１０４とは特徴的に異なっている。このＶＣＯ
１０６においても、差動増幅器３５、ＮＭＯＳ３８、Ｐ
ＭＯＳ２３・（ｎ＋１）、およびＰＭＯＳ２２・（ｎ＋
１）によって、負帰還ループが形成されるので、ＶＣＯ
１０４と同様に、インバータ２０・（ｎ＋１）の出力
は、基準電位Ｖｒｅｆと同一の値に保持される。

【００９０】また、抵抗素子８の抵抗値を差動増幅器３
５の出力抵抗に比べて十分に低く設定することによっ
て、ＶＣＯ１０４と同様に、多数のＰＭＯＳ２３・１〜
（ｎ＋１）を、より高い速度で駆動することが可能であ
る。さらに、ＰＭＯＳ３７が構造の簡単な抵抗素子８に
置き換えられている分だけ、装置の製造が容易化され
る。さらに加えて、ドライバ回路に含まれるＭＯＳトラ
ンジスタが、同一の素子サイズでＰＭＯＳ３７よりも主
電流が約２倍大きいＮＭＯＳ３８であるので、ＶＣＯ１
０５と比較して、同一サイズの装置でＰＭＯＳ２３・１
〜（ｎ＋１）の駆動能力を高く設定することができる。
あるいは、同一の駆動能力で、装置のサイズを小さくす
ることができる。

【００９１】また、図示を略するが、ＶＣＯ１０５，１
０６において、ＰＭＯＳ３７またはＮＭＯＳ３８を、バ
イポーラトランジスタで構成してもよい。

【００９２】＜4.実施の形態４＞図９は、実施の形態４
のＶＣＯの構成を示す回路図である。このＶＣＯ１０７
は、電流制御遅延回路２６・１〜ｎが電流制御遅延回路
７０・１〜ｎに置き換えられ、レプリカ回路３６がレプ
リカ回路７１へと置き換えられている点において、図５
のＶＣＯ１０３とは特徴的に異なっている。電流制御遅
延回路７０・１〜ｎの各１とレプリカ回路７１は、互い
に同一に構成されている。

【００９３】電流制御遅延回路７０・ｋには、ＰＭＯＳ
２１・ｋ、７２・ｋ、および、抵抗素子７５・ｋが備わ
っている。そして、ＰＭＯＳ７２・ｋのドレイン電極と
抵抗素子７５・ｋの一端とが、互いに接続されている。
すなわち、ＰＭＯＳ７２・ｋと抵抗素子７５・ｋとによ
って、インバータ６０・ｋが構成されている。

【００９４】ＰＭＯＳ７２・ｋと抵抗素子７５・ｋの接
続部、言い替えるとＰＭＯＳ７２・ｋのドレイン電極
は、インバータ６０・ｋの出力に相当し、ＰＭＯＳ７２
・ｋのゲート電極は入力に相当する。ＰＭＯＳ２１・ｋ
のソース電極は高電位側電源線１１に接続され、ドレイ
ン電極はＰＭＯＳ７２・ｋのソース電極に接続されてい
る。

【００９５】すなわち、ＰＭＯＳ２１・ｋは、ＰＭＯＳ
２８とカレントミラー回路を構成するので、インバータ
２０・ｋに電流を供給する高電位側の電流源として機能
する。これに対して、抵抗素子７５・ｋの他方電極は接
地側電源線１２に接続されており、電流制御遅延回路２
６・１〜ｎとは異なり、低電位側の電流源は設けられて
いない。

【００９６】電流制御遅延回路７０・１〜ｎは、電流制
御遅延回路２６・１〜Ｎと同様に、循環的に（環状に）
縦続接続されている。すなわち、電流制御遅延回路７０
・１の出力すなわちインバータ６０・１の出力は、次段
の電流制御遅延回路７０・２の入力すなわちインバータ
６０・２の入力に接続され、以下同様に、各段の出力が
次段の入力へと接続されている。また、電流制御遅延回
路７０・ｎの出力は、電流制御遅延回路７０・１の入力
へと接続されている。

【００９７】したがって、インバータ６０・１〜ｎは、
インバータ２０・１〜ｎと同様に発振する。そして、電
流制御遅延回路７０・１〜ｎの中の一つ（図９の例で
は、電流制御遅延回路７０・ｎ）の出力信号が、出力端
子１４を通じてクロック信号ＶＯＵＴとして、外部へ取
り出される。

【００９８】レプリカ回路７１には、ＰＭＯＳ２１・ｋ
と同一構造のＰＭＯＳ２１・（ｎ＋１）、ＰＭＯＳ７２
・ｋと同一構造のＰＭＯＳ７２・（ｎ＋１）、および抵
抗素子７５・ｋと同一構造の抵抗素子７５・（ｎ＋１）
が備わっている。そして、それらの素子は互いに、電流
制御遅延回路７０・ｋにおけると同様に接続されてい
る。すなわち、レプリカ回路７１は、電流制御遅延回路
７０・ｋと同一に構成されている。

【００９９】インバータ６０・（ｎ＋１）の入力、すな
わちＰＭＯＳ７２・（ｎ＋１）のゲート電極は、接地側
電源線１２へ接続されている。すなわち、レプリカ回路
７１の入力の電位は、レプリカ回路３６と同様に、接地
電位に固定されている。

【０１００】インバータ６０・１〜（ｎ＋１）には、低
電位側の電流源が存在せず、高電位側の電流源、すなわ
ちＰＭＯＳ２１・１〜（ｎ＋１）のみが設けられている
ことに対応して、電流制御回路１２２は、電流制御回路
１２１よりも簡素に構成されている。すなわち、電流制
御回路１２２には、電流制御回路１２１における第１の
直列回路のみが設けられている。

【０１０１】そして、電流制御回路１２１と同様に、第
１の直列回路に属するＰＭＯＳ２８のゲート電極が、Ｐ
ＭＯＳ２１・１〜（ｎ＋１）のすべてのゲート電極に共
通に接続されている。このため、入力電圧信号ＶＩＮに
比例した大きさの電流が、高電位側電源線１１からイン
バータ６０・１〜（ｎ＋１）へと供給される。

【０１０２】ＰＭＯＳ２１・１〜（ｎ＋１）のドレイン
電極には、ＰＭＯＳ２３・１〜（ｎ＋１）が、それぞれ
接続されており、しかも、差動増幅器３５、ＰＭＯＳ３
７、ＮＭＯＳ３８、ＰＭＯＳ２３・（ｎ＋１）、および
ＰＭＯＳ７２・（ｎ＋１）で負帰還ループが構成されて
いる点は、図５のＶＣＯ１０３と同様である。したがっ
て、インバータ６０・（ｎ＋１）の出力、すなわちＰＭ
ＯＳ７２・（ｎ＋１）のドレイン電極の電位は、基準電
位Ｖｒｅｆと同一の値に保持される。

【０１０３】ＶＣＯ１０７では、ＶＣＯ１０３とは異な
り、入力電圧信号ＶＩＮで制御される低電位側の電流源
が存在しないために、インバータ６０・１〜ｎの出力が
ハイレベルからロウレベルへと立ち下がる際の遅延時間
は、入力電圧信号ＶＩＮに依存しない一定値である。そ
して、入力電圧信号ＶＩＮは、インバータ６０・１〜ｎ
の出力がロウレベルからハイレベルへと立ち上がる際の
遅延時間のみを調節し、そのことによって、クロック信
号ＶＯＵＴの周波数を可変としている。

【０１０４】クロック信号ＶＯＵＴの周波数は、ＶＣＯ
１０１〜１０６と同様に、入力電圧信号ＶＩＮに比例す
る。ただし、その比例係数、すなわち周波数の変動幅の
入力電圧信号ＶＩＮの変化量に対する感度は、ＶＣＯ１
０１〜１０６と比べると、約半分の大きさとなる。

【０１０５】ＶＣＯ１０７におけるクロック信号ＶＯＵ
Ｔの波形は、図１０のグラフで描かれる。すなわち、図
１０に示すように、高電位側電源線１１の電位ＶＤＤが
変動しても、インバータ６０・１〜ｎの一つの出力であ
るクロック信号ＶＯＵＴのハイレベルの電位は、基準電
位Ｖｒｅｆと同一の値に保持される。したがって、比較
のために例示する従来装置のクロック信号ＶＯＵＴＣの
波形とは対照的に、クロック信号ＶＯＵＴの波形は、電
位ＶＤＤの影響を受けない。

【０１０６】その結果、クロック信号ＶＯＵＴの周期
は、高電位側電源電位ＶＤＤの変動に影響されることな
く、一定に保持される。すなわち、図１０に例示される
ように、二つの周期Ｔ１、Ｔ２は互いに等しくなり、ク
ロック信号ＶＯＵＴの周期の揺らぎ、すなわち周期ジッ
タが抑制される。このように、低電位側の電流源として
機能するＮＭＯＳ２５・１〜（ｎ＋１）がなくても、Ｖ
ＣＯ１０１〜１０６と同様に、周期ジッタを抑制すると
いう効果は同様に得られる。

【０１０７】図１１および図１２は、このことをさらに
詳細に説明するためのＰＭＯＳ２１・ｍの出力特性を示
すグラフである。すなわち、図１１は、負帰還ループが
存在しないときの特性、すなわち従来装置の特性を比較
のために示しており、図１２はＶＣＯ１０７の特性を示
している。これらの図において、曲線Ｃ１，Ｃ２，Ｃ３
は、入力電圧信号ＶＩＮが高くなるのにともなって、順
次この順で変化する出力特性を表している。

【０１０８】図１１に示すように、従来装置では、入力
電圧信号ＶＩＮが高くなるのにともなってドレイン電流
（主電流）Ｉｄが大きくなるほど、黒丸で描かれる動作
点は、ドレイン・ソース間電圧Ｖｄの低い方向へと移動
する。また、動作点は、ドレイン・ソース間電圧Ｖｄに
重畳する電気的ノイズによって、矢印で描かれる範囲を
変動する。したがって、ドレイン電流Ｉｄが大きいとき
には、図中に符号Ｐで示すように、電気的ノイズによっ
て動作点が非飽和領域へと侵入し、ドレイン電流Ｉｄに
も変動が現れる。その結果、ハイレベルの電位が変動す
ることと相俟って、クロック信号ＶＯＵＴＣには、図１
０に示したように周期ジッタが現れる。

【０１０９】一方、ＶＣＯ１０７では、図１２に示すよ
うに、負帰還ループの働きによって、動作点は、入力電
圧信号ＶＩＮの高さに依存せずに、ドレイン・ソース間
電圧Ｖｄが一定となる点に維持される。このため、電気
的ノイズによって動作点が変動しても、ドレイン電流Ｉ
ｄには変動が現れず、ハイレベルの電位が一定の保持さ
れることと相俟って、クロック信号ＶＯＵＴには、図１
０に示したように周期ジッタが現れない。

【０１１０】なお、実施の形態１〜３では、説明を略し
たが、図１２で説明したＶＣＯ１０７の動作は、ＶＣＯ
１０１〜１０６でも同様である。

【０１１１】＜5.実施の形態５＞図１３は、実施の形態
５のＶＣＯの構成を示す回路図である。このＶＣＯ１０
８は、あたかも、図９のＶＣＯ１０７を差動型のＶＣＯ
へと拡張するようにして得られる。すなわち、ＶＣＯ１
０７の電流制御遅延回路７０・１〜ｎが電流制御遅延回
路７６・１〜ｎに置き換えられ、レプリカ回路７１がレ
プリカ回路７８へと置き換えられている。電流制御遅延
回路７６・１〜ｎの各１とレプリカ回路７８は、互いに
同一に構成されている。また、差動型であるために、出
力端子１４には、差動増幅器７９が接続されている。

【０１１２】電流制御遅延回路７６・ｋでは、高電位側
の電流源として機能するＰＭＯＳ２１・ｋと接地側電源
線１２との間に、ＰＭＯＳ７２・ｋと抵抗素子７５・ｋ
との直列回路で構成されるインバータ６１・ｋと、ＰＭ
ＯＳ７４・ｋと抵抗素子７７・ｋとの直列回路で構成さ
れるインバータ６２・ｋとが、介挿されている。しか
も、ＰＭＯＳ７４・ｋおよび抵抗素子７７・ｋは、ＰＭ
ＯＳ７２・ｋおよび抵抗素子７５・ｋと、それぞれ同一
に構成される。すなわち、ＰＭＯＳ２１・ｋと接地側電
源線１２の間には、互いに同一の構造を有する二つのイ
ンバータ６１・ｋ，６２・ｋが、互いに並列となるよう
に接続されている。

【０１１３】電流制御遅延回路７６・１〜ｎは、電流制
御遅延回路７０・１〜ｎと同様に、循環的に（環状に）
縦続接続されている。すなわち、電流制御遅延回路７６
・１に属するインバータ６１・１，６２・１の出力は、
それぞれ、次段の電流制御遅延回路７６・１に属するイ
ンバータ６１・２，６２・２の入力に接続されている。
以下同様に、各段の二つのインバータの出力が次段の二
つのインバータの入力へと、それぞれ個別に接続されて
いる。また、電流制御遅延回路７６・ｎのインバータ６
１・ｎ，６２・ｎの出力は、電流制御遅延回路７６・１
のインバータ６１・１，６２・１の入力へと、それぞれ
接続されている。

【０１１４】したがって、各段の二つのインバータ６１
・ｋ，６２・ｋ（ｋ＝１〜ｎ）は、互いに逆相となるよ
うに発振する。電流制御遅延回路７６・１〜ｎの中の一
つ（図１３の例では、電流制御遅延回路７６・ｎ）に属
する二つのインバータの出力は、差動増幅器７９の非反
転入力および反転入力へ、それぞれ入力されている。そ
して、差動増幅器７９の出力としてのクロック信号ＶＯ
ＵＴが、出力端子１４を通じて外部へと出力される。し
たがって、クロック信号ＶＯＵＴは、逆相で発振する二
つのインバータの差を増幅した信号として得られる。

【０１１５】図９のＶＣＯ１０７と同様に、電流制御回
路１２２に属するＰＭＯＳ２８のゲート電極が、ＰＭＯ
Ｓ２１・１〜（ｎ＋１）のすべてのゲート電極に共通に
接続されている。このため、入力電圧信号ＶＩＮに比例
した大きさの電流が、高電位側電源線１１から電流制御
遅延回路７６・ｋ（ｋ＝１〜ｎ）に属する二つのインバ
ータ６１・ｋ，６２・ｋへと供給される。したがって、
ＶＣＯ１０７と同様に、クロック信号ＶＯＵＴの周波数
は、入力電圧信号ＶＩＮに比例する。

【０１１６】レプリカ回路７８には、ＰＭＯＳ２１・ｋ
（ｋ＝１〜ｎ）と同一構造のＰＭＯＳ２１・（ｎ＋
１）、ＰＭＯＳ７２・ｋ，７４・ｋと同一構造のＰＭＯ
Ｓ７２・（ｎ＋１），７４・（ｎ＋１）、および抵抗素
子７５・ｋ，７７・ｋと同一構造の抵抗素子７５・（ｎ
＋１），７７・（ｎ＋１）が備わっている。そして、そ
れらの素子は互いに、電流制御遅延回路７６・ｋにおけ
ると同様に接続されている。

【０１１７】すなわち、レプリカ回路７８は、電流制御
遅延回路７６・ｋと同一に構成されている。また、ＰＭ
ＯＳ７２・（ｎ＋１）のゲート電極は、接地側電源線１
２へ接続されており、ＰＭＯＳ７４・（ｎ＋１）のゲー
ト電極は、基準電位Ｖｒｅｆへと接続されている。した
がって、インバータ６１・（ｎ＋１）の出力は、インバ
ータ６１・１〜ｎ，６２・１〜ｎのハイレベルの出力を
反映している。

【０１１８】ＰＭＯＳ２１・１〜（ｎ＋１）のドレイン
電極には、ＰＭＯＳ２３・１〜（ｎ＋１）が、それぞれ
接続されており、しかも、差動増幅器３５、ＰＭＯＳ３
７、ＮＭＯＳ３８、ＰＭＯＳ２３・（ｎ＋１）、および
ＰＭＯＳ７２・（ｎ＋１）で負帰還ループが構成されて
いる点は、図７のＶＣＯ１０７と同様である。したがっ
て、インバータ６１・（ｎ＋１）の出力、すなわちＰＭ
ＯＳ７２・（ｎ＋１）のドレイン電極の電位は、基準電
位Ｖｒｅｆと同一の値に保持される。

【０１１９】また、インバータ６２・（ｎ＋１）の入
力、すなわちＰＭＯＳ７４・（ｎ＋１）のゲート電極の
電位は、インバータ６１・（ｎ＋１）の出力と同一であ
る基準電位Ｖｒｅｆに固定されている。このことは、二
つのインバータ６１・（ｎ＋１），６２・（ｎ＋１）
は、逆相の状態に固定されていることを意味する。した
がって、レプリカ回路７８には、電流制御遅延回路７６
・ｋがハイレベルとロウレベルとを出力している状態
が、正しく反映される。

【０１２０】インバータ６１・ｎ，６２・ｎから差動増
幅器７９へと入力される差動出力ＶＯ１，ＶＯ２の波形
は、図１４のグラフで描かれる。すなわち、図１４に示
すように、高電位側電源線１１の電位ＶＤＤが変動して
も、差動出力ＶＯ１，ＶＯ２のハイレベルの電位は、基
準電位Ｖｒｅｆと同一の値に保持される。したがって、
ＶＣＯ１０８から負帰還ループを除去した比較のための
差動型ＶＣＯの差動出力ＶＯＣ１，ＶＯＣ２の波形とは
対照的に、差動出力ＶＯ１，ＶＯ２の波形は、電位ＶＤ
Ｄの影響を受けない。

【０１２１】その結果、差動出力ＶＯ１，ＶＯ２の差を
増幅して得られるクロック信号ＶＯＵＴの周期は、高電
位側電源電位ＶＤＤの変動に影響されることなく、一定
に保持される。すなわち、図１４に例示されるように、
二つの周期Ｔ１、Ｔ２は互いに等しくなり、クロック信
号ＶＯＵＴの周期の揺らぎ、すなわち周期ジッタが抑制
される。このように、差動型のＶＣＯ１０８において
も、対応する非差動型のＶＣＯ１０７と同様に、周期ジ
ッタを抑制するという効果が得られる。

【０１２２】＜6.実施の形態６＞以上に説明したＶＣＯ
１０１〜１０８では、クロック信号ＶＯＵＴの波形に
は、図３に示したような丸みが現れる。図１５は、この
丸みを解消するように構成された実施の形態６のＶＣＯ
の回路図である。このＶＣＯ１０９は、ＰＭＯＳ２３・
ｍが、ＰＭＯＳ９３・ｍとＮＭＯＳ９４・ｍとの直列回
路に置き換えられ、さらにインバータ９５・ｍが備わる
点において、ＶＣＯ１０１とは特徴的に異なっている。

【０１２３】すなわち、ＰＭＯＳ２１・ｍのドレイン電
極には、ＰＭＯＳ９３・ｍのソース電極が接続され、Ｐ
ＭＯＳ９３・ｍのドレイン電極には、ＮＭＯＳ９４・ｍ
のドレイン電極が接続されている。そして、ＮＭＯＳ９
４・ｍのソース電極は接地側電源線１２へと接続されて
いる。また、ＮＭＯＳ９４・１〜（ｎ＋１）のゲート電
極には、差動増幅器３５の出力が共通に接続されてい
る。

【０１２４】インバータ９５・ｍの入力は、ＰＭＯＳ２
２・ｍとＮＭＯＳ２４・ｍの接続部、すなわちインバー
タ２０・ｍの出力に接続されている。そして、インバー
タ９５・ｍの出力は、ＰＭＯＳ９３・ｍのゲート電極に
接続されている。さらに、インバータ２０・（ｎ＋１）
の出力は、差動増幅器３５の非反転入力へ接続されてお
り、基準電位Ｖｒｅｆが通過する基準電位入力端子１５
は、反転入力へと接続されている。

【０１２５】図１６は、インバータ９５・ｍの構成の一
例を示す回路図である。インバータ９５・ｍには、ＮＭ
ＯＳ４３と、互いに並列に接続された複数のＰＭＯＳ４
４とが備わっている。複数のＰＭＯＳ４４を有する並列
回路とＮＭＯＳ４３とは直列に接続され、この直列回路
が高電位側電源線１１と接地側電源線１２との間に介挿
されている。

【０１２６】ＮＭＯＳ４３のゲート電極、および複数の
ＰＭＯＳ４４のゲート電極は、すべて共通に入力端子４
１へと接続されている。さらに、ＮＭＯＳ４３と複数の
ＰＭＯＳ４４との接続部は、出力端子４２へと接続され
ている。入力端子４１はインバータ２０・ｍの出力に接
続され、出力端子４２はＰＭＯＳ９３・ｍのゲート電極
へと接続される（図１５）。

【０１２７】入力端子４１に入力される信号がハイレベ
ルであれば、ＮＭＯＳ４３がオンし、複数のＰＭＯＳ４
４がオフするので、出力端子４２にはロウレベルの信号
が現れる。逆に、入力端子４１に入力される信号がロウ
レベルであれば、ＮＭＯＳ４３がオフし、複数のＰＭＯ
Ｓ４４がオンするので、出力端子４２にはハイレベルの
信号が現れる。すなわち、インバータ９５・ｍは、イン
バータとして機能する。

【０１２８】しかも、ＰＭＯＳ４４の個数がＮＭＯＳ４
３の個数よりも多いので、入力端子４１に入力される信
号を、ロウレベルとハイレベルとに判別する基準値であ
る閾電圧は、高電位側電源線１１と接地側電源線１２と
の中間電位よりも高い電位へとシフトしている。すなわ
ち、インバータ９５・ｍは、インバータ２０・ｍの出力
がＮＭＯＳ９４・ｍの閾電圧を超えて、十分にハイレベ
ルに近づいた時点で、ロウレベルの信号を出力するよう
に構成されている。

【０１２９】図１５に戻って、ＶＣＯ１０９の動作につ
いて説明する。インバータ２０・ｍの出力がロウレベル
からハイレベルへと上昇してゆく過程を想定すると、イ
ンバータ９５・ｍの働きによって、インバータ２０・ｍ
の出力がＮＭＯＳ９４・ｍの閾電圧を超えてさらに上昇
し、基準電位Ｖｒｅｆに近接した後に、ＰＭＯＳ９３・
ｍがオンし、ＰＭＯＳ２１・ｍの電流が接地側電源線１
２へとバイパスされる。このため、クロック信号ＶＯＵ
Ｔの波形には、図３に示したような「丸み」は殆ど現れ
ない。すなわち、負帰還ループが存在しないときと同様
の、鋭いエッジを有する有用性の高いクロック波形が得
られる。

【０１３０】さらに、製造工程における、ＮＭＯＳ９４
・ｍ（ｍ＝１〜ｎ＋１）およびＰＭＯＳ９３・ｍの閾電
圧のばらつきに起因するクロック信号ＶＯＵＴの波形の
ばらつきが抑制され、均一性の高い波形が得られる。

【０１３１】＜7.変形例＞以上のＶＣＯ１０１〜１０９
に例示した本願発明の特徴は、さらに一般化された形態
として表現することが可能である。図１７は、その一例
としてＶＣＯ１０１を拡張した形態を示す回路図であ
る。このＶＣＯ１１０では、電流制御遅延回路２６・１
〜ｎは、電流制御遅延回路５０・１〜ｎへと拡張され、
レプリカ回路３６はレプリカ回路５１へと拡張されてい
る。

【０１３２】電流制御遅延回路５０・ｋ（ｋ＝１〜ｎ）
には、インバータ２０・ｋの一般的な形態であるインバ
ータ５２・ｋ、ＰＭＯＳ２１・ｋの拡張でありインバー
タ５２・ｋに電流を供給する高電位側の電流源５３・
ｋ、および、ＮＭＯＳ２５・ｋの拡張である低電位側の
電流源５４・ｋが備わっている。インバータ５２・１〜
ｎは、循環的に縦続接続されており、それらの一つの出
力（図１７では、インバータ５２・ｎの出力）が、クロ
ック信号ＶＯＵＴを外部へ取り出すための出力端子１４
に接続されている。

【０１３３】レプリカ回路５１は、電流制御遅延回路５
０・ｋと同一に構成されており、電流源５３・ｋと同一
構成の電流源５３・（ｎ＋１）、インバータ５２・ｋと
同一構成のインバータ５２・（ｎ＋１）、および、電流
源５４・ｋと同一構成の電流源５４・（ｎ＋１）を備え
ている。そして、インバータ５２・（ｎ＋１）の入力
は、接地側電源線１２に接続されている。

【０１３４】電流源５３・１〜（ｎ＋１），５４・１〜
（ｎ＋１）には、電流制御回路１２３が接続されてい
る。この電流制御回路１２３は、入力端子１３を通じて
入力される入力電圧信号ＶＩＮに応じた制御信号を、電
流源５３・１〜（ｎ＋１），５４・１〜（ｎ＋１）へ供
給する。その結果、電流源５３・１〜（ｎ＋１），５４
・１〜（ｎ＋１）は、入力電圧信号ＶＩＮに応じた大き
さの電流をインバータ５２・１〜（ｎ＋１）へ供給す
る。したがって、クロック信号ＶＯＵＴの周波数が、入
力電圧信号ＶＩＮに応じて変化する。

【０１３５】電流源５３・ｍとインバータ５２・ｍとの
接続部には、ＰＭＯＳ２３・ｍの一般的形態であるバイ
パス回路５５・ｍの一端が接続されている。バイパス回
路５５・ｍの他端は接地側電源線１２へと接続されてお
り、そのことによって、バイパス回路５５・ｍは、電流
源５３・ｍを流れる主電流を接地側電源線１２へとバイ
パスすべく機能する。

【０１３６】バイパス回路５５・１〜（ｎ＋１）には、
差動増幅器３５の出力が共通に接続されている。そし
て、この差動増幅器３５の二つの入力の一方と他方は、
インバータ５２・（ｎ＋１）の出力と、基準電位Ｖｒｅ
ｆが通過する基準電位入力端子１５とに、それぞれ接続
されている。

【０１３７】バイパス回路５５・ｍは、図１８の回路図
で等価的に表現することができる。すなわち、電流源５
３・ｍとインバータ５２・ｍとの接続部（すなわち、イ
ンバータ５２・ｍの電源入力端）に接続される端子５７
と接地側電源線１２との間に電流源５６が介挿されてお
り、この電流源５６は端子５８を通じて入力される差動
増幅器３５の出力に応じて、電流をオン・オフする。差
動増幅器３５に入力されるインバータ５２・（ｎ＋１）
の出力の電位が、基準電位Ｖｒｅｆよりも低ければ、電
流源５６はオフ状態（電流が流れない状態）となり、逆
に、基準電位Ｖｒｅｆを超えると、オン状態（導通状
態）となる。

【０１３８】このように動作するバイパス回路５５・ｍ
は、図１９の回路図で表現することも可能である。すな
わち、端子５７と接地側電源線１２との間には、電流源
５９とスイッチとが直列に接続されて成る直列回路が介
挿されている。そして、スイッチは、差動増幅器３５に
入力されるインバータ５２・（ｎ＋１）の出力の電位
が、基準電位Ｖｒｅｆよりも低ければ、オフ状態とな
り、逆に、基準電位Ｖｒｅｆを超えると、オン状態とな
る。図１８および図１９のいずれにおいても、電流源５
６または５９は、オンしたときには、電流源５３・ｍが
供給する電流を接地側電源線１２へとバイパスする。

【０１３９】このように、差動増幅器３５およびバイパ
ス回路５５・（ｎ＋１）によって形成される負帰還ルー
プの働きによって、インバータ５２・（ｎ＋１）の出力
は、基準電位Ｖｒｅｆと同一の値に保持される。バイパ
ス回路５５・１〜ｎも、バイパス回路５５・（ｎ＋１）
と同様に動作するので、インバータ５２・１〜ｎのハイ
レベルの出力は、高電位側電源線１１の電位とは無関係
に、基準電位Ｖｒｅｆの値に保持される。その結果、ク
ロック信号ＶＯＵＴにおける周期ジッタが抑制される。

【０１４０】以上のように、ＶＣＯ１０１は、より一般
的なＶＣＯ１１０へと拡張することができ、しかも、Ｖ
ＣＯ１０１と同様に、クロック信号ＶＯＵＴの周期ジッ
タを抑える効果が同様に得られる。他のＶＣＯ１０２〜
１０９についても、同様に、一般的な形態へと拡張する
ことが可能である。ただし、ＶＣＯ１０１〜１０９は、
一般的な形態の中で、もっとも素子数が少なく、装置の
小型化に寄与するとともに、製造が容易であるという利
点があり、もっとも優れた形態である。

【０１４１】＜8.実施の形態７＞つぎに、実施の形態７
の電圧制御発振器について説明する。

【０１４２】＜8-1.周期ジッタの第２の要因＞上記各実
施の形態および変形例で述べたように、ＶＣＯ１０１〜
１１０では、高電位側電源線１１の電位に変動があって
も、クロック信号ＶＯＵＴのハイレベルの電位が一定に
保たれ、その結果、クロック信号ＶＯＵＴの遷移幅（ロ
ウレベルとハイレベルの間のレベル差）が一定に保たれ
る。このため、クロック信号ＶＯＵＴにおける周期ジッ
タが抑制されるという、従来装置１５１にはない効果が
得られる。

【０１４３】ところで、ＶＣＯ１０１〜１１０では、ク
ロック信号ＶＯＵＴのハイレベルの電位は、高電位側電
源線１１の電位の変動の影響を排除し得るが、クロック
信号ＶＯＵＴの遷移時間は、なお、幾分かの影響を受け
る。図２０は、ＶＣＯ１０１（図１）において、循環的
に縦続接続されるインバータ２０・１〜２０・ｎが５段
である（すなわち、ｎ＝５）ときの、クロック信号ＶＯ
ＵＴの波形を模式的に示すグラフである。

【０１４４】図２０に示されるように、高電位側電源線
１１の電位ＶＤＤに変動があっても、クロック信号ＶＯ
ＵＴのハイレベルの電位は、一定値である基準電位Ｖｒ
ｅｆに保持される。したがって、クロック信号ＶＯＵＴ
の遷移幅の変動を要因とする周期ジッタが解消される。
しかしながら、クロック信号ＶＯＵＴのレベルが一方か
ら他方へと遷移するのに要する時間、すなわち遷移時間
には、ハイレベルからロウレベルへの立ち下がりにおい
て、若干の変動が見られる。

【０１４５】すなわち、電位ＶＤＤが高いときに、クロ
ック信号ＶＯＵＴが立ち下がる際の遷移時間Ｔｄ１に比
べて、電位ＶＤＤが低いときに立ち下がる際の遷移時間
Ｔｄ２は長くなる。その結果、電位ＶＤＤが低いときの
周期Ｔ２は、高いときの周期Ｔ１に比べて長くなる。す
なわち、高電位側電源線１１の電位ＶＤＤの変動にとも
なう遷移時間の変動が、クロック信号ＶＯＵＴにおける
周期ジッタの第２の要因として作用し、周期ジッタをわ
ずかながら残存させる。なお、ロウレベルからハイレベ
ルへと遷移する際の遷移時間は、電位ＶＤＤの変動の影
響を受けにくく、比較的安定している。

【０１４６】遷移時間の変動は、つぎのような機構に起
因する。図１に示したＶＣＯ１０１において、電流制御
回路１２１に備わるＰＭＯＳ２７には、他のＭＯＳと同
様に、通常においてチャネル変調効果（channel modula
tion effect)が現れる。すなわち、ゲート電圧（ソース
・ゲート間電圧）が一定であっても、飽和領域における
ドレイン電流は、ソース・ドレイン間電圧の増加／減少
にともなって、わずかながら増加／減少する。

【０１４７】電位ＶＤＤが高くなると、ＰＭＯＳ２７に
おけるチャネル変調効果によって、ＰＭＯＳ２７および
ＮＭＯＳ２９を流れる電流は大きくなる。その結果、Ｐ
ＭＯＳ２７とカレントミラー回路を構成するＰＭＯＳ２
１・ｍを流れる電流も大きくなる。同様に、ＮＭＯＳ２
９とカレントミラー回路を構成するＮＭＯＳ２５・ｍを
流れる電流も大きくなる。

【０１４８】ＰＭＯＳ２１・ｍを流れる電流が増加して
も、増加した分は主としてＰＭＯＳ２３・ｍへと分流す
るために、ＰＭＯＳ２２・ｍを流れる電流には、ほとん
ど影響はない。すなわち、高電位側電源線１１からイン
バータ２０・ｍへと供給される（正の）電源電流には、
目立った変動は現れない。したがって、インバータ２０
・ｍの出力に相当するクロック信号ＶＯＵＴの、立ち上
がりの際の遷移時間は、ほぼ一定に保たれる。

【０１４９】これに対して、ＮＭＯＳ２５・ｍを流れる
電流が増加すると、増加した分はすべてＮＭＯＳ２４・
ｍを流れる。すなわち、接地側電源線１２からインバー
タ２０・ｍへと供給される（負の）電源電流（いわゆ
る、インバータ２０・ｍから高電位側電源線１１へと”
吸引”される”引抜き電流”）は、ＮＭＯＳ２５・ｍを
流れる電流が増加した分だけ増加する。その結果、クロ
ック信号ＶＯＵＴが立ち下がる際の遷移時間は短くな
る。

【０１５０】逆に、電位ＶＤＤが低くなるときには、Ｐ
ＭＯＳ２７およびＮＭＯＳ２９を流れる電流は小さくな
る。その結果、クロック信号ＶＯＵＴが立ち下がる際の
遷移時間は長くなる。クロック信号ＶＯＵＴが立ち上る
際の遷移時間には、電位ＶＤＤが高くなるときと同様
に、目立った影響は現れない。以上の機構によって、図
２０に示したような、第２の要因に由来する周期ジッタ
が現れる。

【０１５１】＜8-2.装置の構成と動作＞図２１は、上記
した第２の要因に起因する周期ジッタをも抑制し得るよ
うに構成されたＶＣＯの構成を示す回路図である。この
ＶＣＯ１１１は、インバータ２０・ｍに（負の）電源電
流を供給する低電位側の電流源に相当するＮＭＯＳ２２
５・ｍを流れる主電流が、高電位側の電流源に相当する
ＰＭＯＳ２１・ｍを流れる主電流よりも大きくなるよう
に、ＮＭＯＳ２２５・ｍのチャネル幅が設定されている
点において、ＶＣＯ１０１（図１）とは特徴的に異なっ
ている。

【０１５２】インバータ２０・ｋ、および、その電流源
として機能するＰＭＯＳ２１・ｋ、ＮＭＯＳ２２５・ｋ
によって、電流制御遅延回路２２６・ｋが構成されてい
る。同様に、インバータ２０・（ｎ＋１）、および、そ
の電流源として機能するＰＭＯＳ２１・（ｎ＋１）、Ｎ
ＭＯＳ２２５・（ｎ＋１）によって、レプリカ回路２３
６が構成されている。

【０１５３】同一の半導体基板の中に作り込まれるＮＭ
ＯＳとＰＭＯＳとの間では、電流等価なチャネル幅、す
なわち、主電流の大きさが同一となるチャネル幅は、通
常、前者において後者の約２倍の大きさとなる。ＮＭＯ
Ｓ２２５・ｍのチャネル幅は、ＰＭＯＳ２１・ｍと電流
等価なチャネル幅、すなわち、ＰＭＯＳ２１・ｍのチャ
ネル幅の約２倍を、超える大きさに設定される。このた
め、クロック信号ＶＯＵＴの立ち下がりの際の遷移時間
は、立ち上がりの際の遷移時間に比べて短くなる。

【０１５４】図２２は、電流制御遅延回路２２６・１の
回路図であり、電流制御遅延回路２２６・１〜ｎおよび
レプリカ回路２３６の好ましい構成を代表して示してい
る。図２２に示されるように、ＮＭＯＳ２２５・１は、
複数のＮＭＯＳ２５・１が並列に接続された回路として
構成されるのが望ましい。複数のＮＭＯＳ２５・１の各
１は、ＰＭＯＳ２１・ｍと電流等価なチャネル幅を有し
ている。

【０１５５】このように、ＰＭＯＳ２１・ｍと電流等価
なチャネル幅を有するＮＭＯＳ２５・１の複数個が並列
接続された回路としてＮＭＯＳ２２５・１を構成するこ
とによって、チャネル幅の精度を高くし、しかも、レイ
アウト工程その他の製造工程を容易化することが可能と
なる。図２２の例では、ＮＭＯＳ２２５・１が、３個の
ＮＭＯＳ２５・１で構成されるので、ＮＭＯＳ２２５・
１を流れる主電流は、ＰＭＯＳ２１・１を流れる主電流
の３倍の大きさとなる。

【０１５６】図２３は、ＶＣＯ１１１において、循環的
に縦続接続されるインバータ２０・１〜２０・ｎが５段
である（すなわち、ｎ＝５）ときの、クロック信号ＶＯ
ＵＴの波形を示すグラフである。図２３に示されるよう
に、クロック信号ＶＯＵＴの立ち上がりの際の遷移時間
に比べて、立ち下がりの際の遷移時間が短くなってい
る。このため、高電位側電源線１１の電位ＶＤＤの変動
にともなって遷移時間Ｔｄ１ａ，Ｔｄ２ａの大きさが変
動するにもかかわらず、周期Ｔ１ａ，Ｔ２ａの変動には
大きくは寄与しない。

【０１５７】すなわち、電位ＶＤＤの変動の下でも比較
的安定している立ち上がりの際の遷移時間に比べて、変
動の大きい立ち下がりの際の遷移時間が、短く設定され
ているために、ハイ・ロウそれぞれのレベルに安定して
いる期間に双方の遷移時間を加えた時間に相当する周期
には、電位ＶＤＤの変動にともなう変動は大きくは現れ
ない。

【０１５８】このように、ＶＣＯ１１１では、インバー
タ２０・ｍの低電位側の電流源２５・ｍが供給する（負
の）電源電流が、高電位側の電流源２１・ｍが供給する
（正の）電源電流の大きさに比べて、大きく設定されて
いるために、第１の要因としてのクロック信号ＶＯＵＴ
のハイレベルの電位の変動に由来する周期ジッタだけで
なく、第２の要因としてのクロック信号ＶＯＵＴの遷移
時間の変動に由来する周期ジッタも抑制される。

【０１５９】＜8-3.電源電流の比率の最適化＞ＶＣＯ１
１１において、循環的に縦続接続されるインバータ２０
・１〜２０・ｎの個数（すなわち、”ｎ”）が、例えば
数個であって、十分に大きく設定されはいないときに
は、ＰＭＯＳ２１・ｍとＮＭＯＳ２５・ｍとの間の電流
等価なチャネル幅の比率、言い換えると、インバータ２
０・ｍの高電位側と低電位側の電流源がそれぞれ供給す
る電源電流の大きさの比率を、ある限度を超えて高くす
ると、周期ジッタを抑制する効果が十分に発揮されない
場合がある。ここでは、この問題を考慮した”ｎ”の値
の最適な範囲について説明する。

【０１６０】図２４は、ｎ＝３に設定されたＶＣＯ１１
１における、インバータ２０・１〜２０・３の出力の波
形を模式的に示すグラフである。ロウレベルにあるイン
バータ２０・１の出力は、ある時刻において、直線３０
３に沿った立ち上がりを開始する。インバータ２０・１
の出力が直線３０３に沿って遷移する過程の中で、時刻
３１０において次段のインバータ２０・２の閾電圧ＶＴ
と交差する。その結果、ロウレベルにあるインバータ２
０・２の出力が、時刻３１０において直線３０４に沿っ
た立ち下がりを開始する。

【０１６１】インバータ２０・２の出力が直線３０４に
沿って遷移する過程の中で、時刻３１１において次段の
インバータ２０・３の閾電圧ＶＴと交差する。その結
果、ロウレベルにあるインバータ２０・３の出力が、時
刻３１１において直線３０５に沿った立ち上がりを開始
する。

【０１６２】インバータ２０・３の出力が直線３０５に
沿って遷移する過程の中で、時刻３１２において次段の
インバータ２０・１の閾電圧ＶＴと交差する。もしも、
時刻３１２において、インバータ２０・１の出力がすで
にハイレベルに達しておれば、インバータ２０・１の出
力は、時刻３１２において立ち下がりを開始する。しか
しながら、図２４に示すように、時刻３１２において、
インバータ２０・１の出力が立ち上がりの過程にあると
きには、インバータ２０・１の出力は、時刻３１２にお
いて直ちに立ち下がりへと転じるのではなく、時刻３１
２を起点とする立ち下がりの直線３０６と交差した時点
において、直線３０６に沿った立ち下がりを開始する。

【０１６３】インバータ２０・１の出力が直線３０６に
沿って遷移する過程の中で、次段のインバータ２０・２
の閾電圧ＶＴと交差する時刻３１３において、インバー
タ２０・２の出力が直線３０７に沿った立ち上がりを開
始する。そして、インバータ２０・２の出力が次段のイ
ンバータ２０・３の閾電圧ＶＴと交差する時刻３１３を
起点とする直線３０８と、直線３０５とが交差する時点
において、インバータ２０・３の出力が、立ち上がりか
ら立ち下がりへと転じる。さらに、インバータ２０・３
の出力が直線３０８に沿って遷移する過程の中で、次段
のインバータ２０・１の閾電圧ＶＴと交差する時刻３１
５において、インバータ２０・１の出力が再び立ち上が
りを開始する。

【０１６４】以上のように、インバータ２０・１の出力
は、太い折れ線で描かれるように、互いに交差する直線
３０３，３０６に沿って遷移する。このことは、他のイ
ンバータ２０・２，２０・３の出力についても同様であ
る。すなわち、図２４に示した例では、インバータ２０
・１〜２０・３の出力は、ハイレベルへ達する前に、立
ち上がりから立ち下がりへと転じる。このことは、個数
ｎが”３”と小さく設定されている割に、各インバータ
２０・１〜２０・３の出力の立ち下がりの際の遷移時間
が、過度に短く設定されていることに由来する。

【０１６５】その結果、クロック信号ＶＯＵＴの振幅
が、設定通りの大きさとして得られなくなる。このこと
は、さらに、クロック信号ＶＯＵＴのハイレベルの電位
を一定に保つことによる周期ジッタの低減効果を減殺す
る結果をももたらす。図２５は、このことを確認するた
めに行われた実験の結果を示すグラフである。すなわ
ち、図２５は、ｎ＝５に設定されたＶＣＯ１１１におい
て、図２２に示したように並列接続されるＮＭＯＳ２５
・ｍの個数（並列数）を変えたときの、クロック信号Ｖ
ＯＵＴの周期と周期ジッタの大きさの変化に関する実験
結果を示すグラフである。図２５において、曲線３５３
は周期対並列数を表し、曲線３５４は周期ジッタ対並列
数を表している。

【０１６６】図２５が示すように、並列数が増大するの
にともなって周期は減少する。これに対して、周期ジッ
タの大きさは、並列数が”３”以下の範囲では、並列数
とともに減少しており、クロック信号ＶＯＵＴの立ち下
がりの際の遷移時間を短くすることによる周期ジッタの
低減効果が実証されている。

【０１６７】しかしながら、並列数が”３”を超える
と、並列数にともなう周期ジッタの変化は、下降から上
昇へと転じる。このことは、図２４に沿って説明したよ
うに、並列数が過度に高くなると、周期ジッタの低減効
果が減殺されることを実証している。実験の対象とされ
たＶＣＯでは、並列数、言い換えると、インバータ２０
・ｍの高電位側の電流源が供給する電源電流の大きさに
対する低電位側の電流源が供給する電源電流の大きさの
比率（以下、”電源電流比”と略称する）は、３以下の
範囲で、できるだけ高く設定するのが望ましいといえ
る。

【０１６８】つぎに、ｎ個のインバータが循環的に縦続
接続された一般的なＶＣＯにおける電源電流比の最適範
囲について説明する。個数ｎは、３以上の奇数であるか
ら、自然数”ｋ”（ｋ＝１，２，３，・・・）を用い
て、数１のように表すことができる。

【０１６９】

【数１】

【０１７０】図２４に例示するように、インバータの出
力の立ち上がりの速度（出力の上昇率）をθと表し、出
力の立ち下がりの速度（出力の下降率）をｂθと表し、
閾電圧ＶＴとロウレベルの出力との間の電位差をＶｔと
表し、さらに、ハイレベルの出力と閾電圧ＶＴとの間の
電位差をａＶｔと表すことが、一般に可能である。出力
の上昇率に対する下降率の比率ｂは、上記した電源電流
比に相当する。また、図２４の例では、上昇率θおよび
下降率ｂθは、それぞれ、直線３０３（、３０５，３０
７）および直線３０４（、３０６，３０８）の傾きに相
当する。

【０１７１】また、図２４に例示するように、ある一つ
の段（仮に第１段とする）のインバータの出力が上昇中
に閾電圧ＶＴを交差した時点から、第２段のインバータ
の出力が下降中に閾電圧ＶＴを交差するまでの時間をτ
１とする。同様に、第２段のインバータの出力が下降中
に閾電圧ＶＴを交差した時点から、第３段のインバータ
の出力が上昇中に閾電圧ＶＴを交差するまでの時間をτ
２とする。以下同様に、時間τ３，τ４，・・・，τ
（2k+1）を定義する。以上の定義から、時間τ１，τ
３，・・・，τ（2k+1）の群、および、時間τ２，τ
４，・・・，τ（2k）の群は、それぞれ、数２および数
３で与えられる。

【０１７２】

【数２】

【０１７３】

【数３】

【０１７４】さらに、ｎ個のインバータを信号が１周す
るのに要する時間ｔ（ｎ）を、数４のように定義する
と、時間ｔ（ｎ）は数５で与えられる。

【０１７５】

【数４】

【０１７６】

【数５】

【０１７７】一つのインバータの出力の立ち上がりの際
の遷移時間（以下、”立ち上がり遷移時間”と略称す
る）、すなわち、出力が立ち上がりを開始してから、ハ
イレベルの電位へと十分に到達するまでの時間をＴｍａ
ｘと表記する。この立ち上がり遷移時間Ｔｍａｘは、図
２４の例では、直線３０３（、３０５，３０７）の起点
から終点までの時間に相当する。

【０１７８】インバータの出力の振幅が設定通りの大き
さとなるためには、立ち上がり遷移時間Ｔｍａｘと時間
ｔ（ｎ）との間の関係が数６のとおりであることが、必
要かつ十分である。

【０１７９】

【数６】

【０１８０】この関係は、図２４に示したｎ＝３の例で
は、数７に示すとおりとなる。

【０１８１】

【数７】

【０１８２】上記した数６から解るように、インバータ
の出力、言い換えると、クロック信号ＶＯＵＴに対し
て、設定通りの振幅が得られ、その結果、周期ジッタの
抑制効果が十分に発揮されるためには、電源電流比ｂに
関しては上限が与えられる。また、循環的に縦続接続さ
れるインバータの個数ｎに関しては、下限が与えられ
る。

【０１８３】このことは、立ち上がり遷移時間Ｔｍａｘ
を電位差Ｖｔ等の変数で表すと、より明確となる。すな
わち、図２４に例示するように、インバータの出力の遷
移特性が、一つのレベルから他方のレベルに至るまで、
精度よく直線で表現できる場合には、立ち上がり遷移時
間Ｔｍａｘは、数８で与えられる。このとき、数６の関
係は、数９で置き換えることができる。この関係は、さ
らに、数１０と等価である。

【０１８４】

【数８】

【０１８５】

【数９】

【０１８６】

【数１０】

【０１８７】数１０に示されるように、インバータの個
数ｎと関係づけられた自然数ｋが、変数ａよりも小さい
ときには、電源電流比ｂには、個数ｎおよび変数ａで決
まる上限が与えられる。すなわち、循環的に縦続接続さ
れるインバータの個数ｎが、変数ａで決まるある値より
小さいときには、周期ジッタの抑制効果を十分に得る上
で、電源電流比ｂには上限が存在することが理解され
る。逆に、インバータの個数ｎが、変数ａで決まるある
値以上の大きさであれば、電源電流比ｂには上限は存在
しない。

【０１８８】ところで、インバータの出力の遷移特性
は、必ずしも、図２４に例示したような直線で精度よく
表現し得るとは限らない。図２６は、通常のインバータ
において広く見られる遷移特性を模式的に示すグラフで
ある。すなわち、遷移の最終段階において、出力は目標
のレベルへと直線的に到達するのではなく、漸近的に到
達する。

【０１８９】しかしながら、遷移の開始から中途までの
範囲では、出力は直線３０３，３０４に沿って遷移す
る。すなわち、この範囲では、遷移特性に対して直線近
似が十分に精度よく成り立つ。したがって、各インバー
タの出力の波形は、図２７のグラフに示すとおりとな
る。図２７から解るように、時間τ１，τ２，・・・τ
（２ｋ＋１）に関する数２および数３の関係は十分に精
度よく成立する。

【０１９０】立ち上がり遷移時間Ｔｍａｘは、図２６に
示すように、出力が立ち上がりを開始した時点から目標
レベルであるハイレベルへと到達するまでの時間として
一般的に定義されることから、数６の条件式はそのまま
成立する。漸近特性のために、出力がハイレベルへと到
達した時点が必ずしも瞭然としない場合があるが、実用
的観点から出力が十分にハイレベルに接近したと判断し
得る時点を基準として定めるとよい。

【０１９１】なお、図２１では、ＶＣＯ１０１（図１）
においてＮＭＯＳ２５・ｍをＮＭＯＳ２２５・ｍへと置
き換えた例を示したが、他の実施の形態のＶＣＯに対し
ても、同様の置き換えを行うことによって、第２の要因
に由来する周期ジッタを抑制する効果を同様に得ること
ができる。一般に、ＶＣＯ１１０（図１７）において、
電流源５４・ｍの電源電流を、電流源５３・ｍの電源電
流よりも、（望ましくは、数６の条件の範囲で）大きく
設定することによって、同様の効果を得ることができ
る。

【０１９２】＜9.実施の形態８＞図２８は、実施の形態
８のＶＣＯの構成を示す回路図である。このＶＣＯ１１
２は、インバータ２０・ｍへ（負の）電源電流を供給す
る低電位側の電流源としてのＮＭＯＳ２２５・ｍが取り
除かれ、インバータ２０・ｍと接地側電源線１２との間
が短絡されている点において、ＶＣＯ１１１（図２１）
とは特徴的に異なっている。それにともなって、電流制
御回路１２１（図２１）は、電流制御回路１２２（図
９）へと置き換えられている。

【０１９３】このＶＣＯ１１２は、インバータ２０・ｍ
と接地側電源線１２との間が短絡されているので、低電
位側の電流源が供給する電源電流が無限大に設定されて
いるＶＣＯと、理想的には同等に機能する。すなわち、
電源電流比ｂは十分に高く、インバータの出力の立ち下
がりの際の遷移時間は十分にゼロに近い。

【０１９４】循環的に縦続接続されるインバータの個数
ｎが十分に大きいとき、あるいは、閾電圧ＶＴが十分に
高い（すなわち、変数ａが十分低い）ときには、電源電
流比ｂを際限なく大きく設定しても、数６の条件は充足
される。したがって、ＶＣＯ１１２は、個数ｎ、あるい
は、閾電圧ＶＴが、十分に高く設定される条件のもとで
の利用に適している。なお、言うまでもなく、インバー
タ２０・ｍは、図１７に示した一般のインバータ５２・
ｍへと置き換えることが可能である。

【０１９５】ＶＣＯ１１２では、ＮＭＯＳ２２５・ｍな
どの低電位側の電流源を設ける必要がなく、また、電流
制御回路１２２の構成も簡素化することが可能である。
すなわち、ＶＣＯ１１２では、素子の個数が節減され
る。このことは、装置のサイズの縮小化、および、設計
工程等の製造工程に要するコストの節減に寄与する。

【０１９６】＜10.実施の形態８の変形例＞ＶＣＯ１１
２において、インバータ２０・ｍ（一般には、インバー
タ５２・ｍ）と接地側電源線１２との間を短絡する代わ
りに、それらの間に抵抗素子を介挿してもよい。このと
き、電源電流比ｂが値”１”よりも大きくなるように、
抵抗素子の抵抗の大きさを設定するとよい。このように
構成されたＶＣＯでは、抵抗素子の抵抗の大きさを適切
に選択することによって、いつでも数６の条件を充足さ
せることができるという利点がある。

【０１９７】

【発明の効果】第１の発明の装置では、第（ｎ＋１）イ
ンバータの入力が一方電源線に接続されているので、第
（ｎ＋１）インバータは、一方電源線の電位の側のレベ
ルである第１レベル（例えばロウレベル）とは異なる第
２レベル（例えばハイレベル）を出力する。しかも、バ
イパス制御回路のはたらきによって、第（ｎ＋１）イン
バータの出力が所定値を超えると第（ｎ＋１）バイパス
回路が導通して、第（ｎ＋１）電流源の電流が一方電源
線へとバイパスされる。

【０１９８】このため、第（ｎ＋１）インバータの出力
が、所定値に保持される。第１〜第（ｎ＋１）インバー
タは互いに同一に構成され、同様に、第１〜第（ｎ＋
１）電流源、および、第１〜第（ｎ＋１）バイパス回路
も、それぞれ互いに同一に構成されるので、第１〜第ｎ
インバータが出力する第２レベルの値も、所定値に保持
される。

【０１９９】すなわち、第１〜第ｎインバータの出力
は、一方電源線の電位と所定値の間を遷移する。この所
定値は、二つの電源線の間の電圧、すなわち電源電圧よ
りも小さく設定されているために、電源電圧に多少の変
動があっても、発振する第１〜第ｎインバータの出力の
第２レベルの値に影響がない。このため、出力信号にお
ける、電源電圧の変動に由来する周期ジッタが抑制され
る。

【０２００】第２の発明の装置では、差動増幅器の働き
によって、第（ｎ＋１）インバータの出力と基準電位と
の大小関係にもとづいて、スイッチング素子がオン・オ
フし、そのことによって、第（ｎ＋１）インバータの出
力が、所定値に保持される。差動増幅器への二つの入力
が一致したときに、その出力は安定するので、第（ｎ＋
１）インバータの出力の定常値である所定値は基準電位
と一致する。したがって、基準電位を調節することで、
第１〜第ｎインバータの出力の振幅を直接に設定するこ
とができる。さらに、バイパス回路およびバイパス制御
回路の構造が簡単であるという利点が得られる。

【０２０１】第３の発明の装置では、差動増幅器の働き
によって、第（ｎ＋１）インバータの電源入力端の電位
と、基準電位との大小関係にもとづいて、スイッチング
素子がオン・オフし、そのことによって、第（ｎ＋１）
インバータの出力が、所定値に保持される。また、第
（ｎ＋１）インバータの出力を所定値に保持するための
負帰還ループが、第（ｎ＋１）インバータ自身を含まな
いので、高い周波数での電源電圧の変動に対しても追随
する。このため、高い周波数での電源電圧の変動に対し
ても、周期ジッタの発生が抑えられる。さらに、バイパ
ス回路およびバイパス制御回路の構造が簡単であるとい
う利点が得られる。

【０２０２】第４の発明の装置では、バイパス回路が、
スイッチング素子としてのトランジスタ素子に直列に接
続されたもう一つのトランジスタ素子を備え、しかも、
このもう一つのトランジスタは、駆動部の働きで、第１
〜第（ｎ＋１）インバータのそれぞれの出力がトランジ
スタ素子をオンする値を超えてさらに所定値に近接した
ときに、オンする。

【０２０３】このため、エッジの丸みが低減された有用
性の高い出力信号が得られる。さらに、バイパス回路を
構成するトランジスタ素子の閾電圧の製造誤差に起因す
る出力信号の波形のばらつきが抑制され、均一性の高い
波形が得られる。

【０２０４】第５の発明の装置では、差動増幅器の出力
が、電流を増幅するドライバ回路を介して各バイパス回
路のスイッチング素子へ伝達されるので、スイッチング
素子を高い速度で駆動することができる。したがって、
高い周波数での電源電圧の変動に対しても、バイパス回
路が追随し、周期ジッタの発生が抑えられる。縦続接続
されるインバータの個数ｎが高いときに、この効果は一
層顕著に現れる。

【０２０５】第６の発明の装置では、ドライバ回路に備
わる一対のトランジスタの中の他方は、電源電圧の増加
および減少にともなって、オン抵抗がそれぞれ減少およ
び増加する。このことは、スイッチング素子に対して
は、一対のトランジスタの一方のオン抵抗が、相対的に
それぞれ増加および減少することと同等である。

【０２０６】それにともなって、スイッチング素子は、
それぞれオンおよびオフする。すなわち、他方のトラン
ジスタ自身が負帰還作用をもたらす。したがって、差動
増幅器の出力が追随し得ないほどに電源電圧の変動の周
波数が高い場合にも、他方のトランジスタの負帰還作用
によって、周期ジッタの発生が抑えられる。

【０２０７】第７の発明の装置では、各電流源に第１群
に属するインバータと第２群に属するインバータとが共
通に接続されており、各群はそれぞれ独立して循環的に
縦続接続されている。このため、共通の電流源に接続さ
れる第１群のインバータと第２群のインバータとは、互
いに逆相で発振する。しかも、バイパス回路およびバイ
パス制御回路の働きにより、第１群、第２群いずれに属
するインバータの出力も、一方電源線の電位と所定値の
間を遷移する。このため、電源電圧の変動に由来する周
期ジッタが抑制された差動型の発振器が実現する。

【０２０８】第８の発明の装置では、各インバータと一
方電源線との間にも、電流源が備わり、しかも、電流制
御回路の働きによって入力電圧信号に応じた電流が供給
される。このため、各インバータの出力の立ち上がりと
立ち下がりの双方の遅延時間が、入力電圧信号に応じて
変化するので、出力信号の周波数の入力電圧信号に対す
る感度が高い。

【０２０９】第９の発明の装置では、電源電流比が”
１”を超えるように設定されているので、出力信号の他
方電源線の電位の側のレベルの変動に由来する周期ジッ
タだけでなく、出力信号の遷移時間の変動に由来する周
期ジッタも抑制される。

【０２１０】第１０の発明の装置では、各インバータと
一方電源線との間にも、電流源が備わり、しかも、電流
制御回路の働きによって入力電圧信号に応じた電流が供
給される。このため、各インバータの出力の立ち上がり
と立ち下がりの双方の遅延時間が、入力電圧信号に応じ
て変化するので、出力信号の周波数の入力電圧信号に対
する感度が高い。

【０２１１】第１１の発明の装置では、第１群および第
２群に属する電流源の各々が、ＭＯＳトランジスタ素子
によって簡単に構成される。したがって、装置の構成が
簡単であり、製造コストが節減されるという効果が得ら
れる。

【０２１２】第１２の発明の装置では、第２ＭＯＳトラ
ンジスタ素子が、第１ＭＯＳトランジスタと電流等価な
チャネル幅を有する第３ＭＯＳトランジスタ素子の並列
回路で構成されるので、チャネル幅の精度を高くし、し
かも、レイアウト工程その他の製造工程を容易化するこ
とが可能である。

【０２１３】第１３の発明の装置では、一方電源線と各
インバータとが、抵抗素子を介して接続されているの
で、抵抗素子の抵抗の大きさを適切に選択することによ
って、電源電流比ｂを値”１”よりも大きな値に、容易
に設定することが可能である。しかも、装置の構造が簡
単であり、製造コストも節減される。

【０２１４】第１４の発明の装置では、一方電源線と各
インバータとが短絡されているので、最も簡単な構造
で、電源電流比ｂを値”１”よりも大きく設定すること
ができる。装置の構造がもっとも簡単であり、製造コス
トも節減される。

【０２１５】第１５の発明の装置では、電源電流比の値
が最適範囲に制限されているので、出力信号の振幅が所
定の大きさに得られるとともに、周期ジッタの抑制効果
が十分に発揮される。

【０２１６】第１６の発明の装置では、電源電流比の値
が、数式で与えられる条件を満たすので、出力信号の振
幅が所定の大きさに得られるとともに、周期ジッタの抑
制効果が十分に発揮される。

【図面の簡単な説明】

【図１】実施の形態１のＶＣＯの回路図である。

【図２】実施の形態１のＶＣＯを含む半導体チップの
配置図である。

【図３】実施の形態１のＶＣＯの動作を説明するグラ
フである。

【図４】実施の形態２のＶＣＯの回路図である。

【図５】実施の形態３のＶＣＯの回路図である。

【図６】実施の形態３のＶＣＯの変形例の回路図であ
る。

【図７】実施の形態３のＶＣＯの別の変形例の回路図
である。

【図８】実施の形態３のＶＣＯのさらに別の変形例の
回路図である。

【図９】実施の形態４のＶＣＯの回路図である。

【図１０】実施の形態４のＶＣＯの動作を説明するグ
ラフである。

【図１１】実施の形態４のＶＣＯの動作を説明するグ
ラフである。

【図１２】実施の形態４のＶＣＯの動作を説明するグ
ラフである。

【図１３】実施の形態５のＶＣＯの回路図である。

【図１４】実施の形態５のＶＣＯの動作を説明するグ
ラフである。

【図１５】実施の形態６のＶＣＯの回路図である。

【図１６】実施の形態６のインバータ９５・ｍの回路
図である。

【図１７】変形例のＶＣＯの回路図である。

【図１８】変形例のバイパス回路５５・ｍの回路図で
ある。

【図１９】変形例のバイパス回路５５・ｍの回路図で
ある。

【図２０】実施の形態１の動作を模式的に示すグラフ
である。

【図２１】実施の形態７のＶＣＯの回路図である。

【図２２】実施の形態７の電流制御遅延回路２２６・
１の回路図である。

【図２３】実施の形態７のＶＣＯの動作を示すグラフ
である。

【図２４】実施の形態７のＶＣＯの動作を示すグラフ
である。

【図２５】実施の形態７のＶＣＯの動作を示すグラフ
である。

【図２６】実施の形態７のＶＣＯの動作を示すグラフ
である。

【図２７】実施の形態７のＶＣＯの動作を示すグラフ
である。

【図２８】実施の形態８のＶＣＯの回路図である。

【図２９】従来のＶＣＯの回路図である。

【図３０】従来のＶＣＯの動作を説明するグラフであ
る。

【符号の説明】

７，８抵抗素子、２０・１〜２０・（ｎ＋１）イン
バータ、２１・１〜２１・（ｎ＋１）ＰＭＯＳ（電流
源）、２３・１〜２３・（ｎ＋１）ＰＭＯＳ（バイパ
ス回路）、２５・１〜２５・（ｎ＋１），２２５・１〜
２２５・（ｎ＋１）ＮＭＯＳ（電流源）、３５差動
増幅器（バイパス制御回路）、３７ＰＭＯＳ、３８
ＮＭＯＳ、５２・１〜５２・（ｎ＋１）インバータ、
５３・１〜５３・（ｎ＋１）電流源、５４・１〜５４
・（ｎ＋１）電流源、５５・１〜５５・（ｎ＋１）
バイパス回路、６０・１〜６０・（ｎ＋１），６１・１
〜６１・（ｎ＋１），６２・１〜６２・（ｎ＋１）イ
ンバータ、７９差動増幅器、９３・１〜９３・（ｎ＋
１）ＰＭＯＳ、９４・１〜９４・（ｎ＋１）ＮＭＯ
Ｓ、９５・１〜９５・（ｎ＋１）インバータ、１２
１，１２２，１２３電流制御回路、ＶＩＮ入力電圧信
号、ＶＯＵＴクロック信号、Ｖｒｅｆ基準電位。

Claims

【特許請求の範囲】

【請求項１】出力される信号の周波数が入力電圧信号
に応じて可変である電圧制御発振器において、循環的に縦続接続され、互いに同一に構成されるｎ（ｎ
＝奇数）個の第１ないし第ｎインバータと、前記第１ないし第ｎインバータと同一に構成され、入力
が一方電源線に接続された第（ｎ＋１）インバータと、互いに同一に構成され、他方電源線と前記第１ないし第
（ｎ＋１）インバータの電源入力端との間にそれぞれ介
挿され、制御信号に応じた大きさの電流を供給する第１
ないし第（ｎ＋１）電流源と、前記入力電圧信号に応じて前記制御信号を前記第１ない
し第（ｎ＋１）電流源へ供給する電流制御回路と、互いに同一に構成され、前記第１ないし第（ｎ＋１）イ
ンバータの前記電源入力端と、前記一方電源線との間に
それぞれ介挿されており、導通することによって前記第
１ないし第（ｎ＋１）電流源の電流をバイパス可能な第
１ないし第（ｎ＋１）バイパス回路と、前記第（ｎ＋１）インバータの出力と前記一方電源線と
の電位差が、前記他方および一方電源線の間の電圧より
も小さく設定された所定値を超えると、前記第１ないし
第（ｎ＋１）バイパス回路を導通させることによって、
前記電位差を前記所定値に保持するバイパス制御回路
と、を備えることを特徴とする電圧制御発振器。
【請求項２】請求項１に記載の電圧制御発振器におい
て、前記バイパス制御回路が、差動増幅器を備え、前記第１ないし第（ｎ＋１）バイパス回路の各々が、前
記差動増幅器の出力に応答してオン、オフするスイッチ
ング素子を備えており、前記差動増幅器は、前記第（ｎ＋１）インバータの出力
と、前記一方電源線に対して一定高さの基準電位との差
を、増幅することを特徴とする電圧制御発振器。
【請求項３】請求項１に記載の電圧制御発振器におい
て、前記バイパス制御回路が、差動増幅器を備え、前記第１ないし第（ｎ＋１）バイパス回路の各々が、前
記差動増幅器の出力に応答してオン、オフするスイッチ
ング素子を備えており、前記差動増幅器は、前記第（ｎ＋１）インバータの前記
電源入力端の電位と、前記一方電源線に対して一定高さ
の基準電位との差を、増幅することを特徴とする電圧制
御発振器。
【請求項４】請求項２または請求項３に記載の電圧制
御発振器において、前記スイッチング素子がトランジスタ素子であり、前記第１ないし第（ｎ＋１）バイパス回路の各々が、前記トランジスタ素子と直列に接続されたもう一つのト
ランジスタ素子と、前記第１ないし第（ｎ＋１）インバータの各々の出力
が、前記トランジスタをオンする値を超えてさらに前記
所定値に近接したときに、前記もう一つのトランジスタ
素子をオンする駆動部と、をさらに備えることを特徴とする電圧制御発振器。
【請求項５】請求項２ないし請求項４のいずれかに記
載の電圧制御発振器において、前記差動増幅器と前記第１ないし前記第（ｎ＋１）バイ
パス回路の各々に属する前記スイッチング素子との間に
介挿され、電流を増幅するドライバ回路を、さらに備え
ることを特徴とする電圧制御発振器。
【請求項６】請求項５に記載の電圧制御発振器におい
て、前記ドライバ回路が、互いに相補的で直列に接続される
とともに前記一方および他方電源線の間に介挿された一
対のトランジスタを備えており、前記電位差が前記所定値を超えたときに前記一対のトラ
ンジスタの一方がオフするように、当該一方の制御電極
へ前記差動増幅器の出力が入力され、前記一対のトラン
ジスタの他方はつねにオンするように、当該他方の制御
電極は前記一方または他方電源線へ接続され、前記一対
のトランジスタの接続部が前記スイッチング素子へ接続
されていることを特徴とする電圧制御発振器。
【請求項７】請求項１ないし請求項６のいずれかに記
載の電圧制御発振器において、前記第１ないし第（ｎ＋１）インバータを第１群とし、
当該第１群と同一に構成された第２群の第１ないし第
（ｎ＋１）インバータを、さらに備え、前記第２群の前記第１ないし第ｎインバータは、前記第
１群の前記第１ないし第（ｎ＋１）インバータとは独立
に、互いに循環的に縦続接続されており、前記第１ないし第（ｎ＋１）電流源は、前記第１群に属
する前記第１ないし第（ｎ＋１）インバータと、前記第
２群に属する前記第１ないし第（ｎ＋１）インバータと
の双方に、それぞれ接続されており、前記第２群に属する前記第（ｎ＋１）インバータの入力
には、前記所定値が入力されていることを特徴とする電
圧制御発振器。
【請求項８】請求項１ないし請求項６のいずれかに記
載の電圧制御発振器において、前記第１ないし第（ｎ＋１）電流源を第１群とするとと
もに、前記制御信号を第１制御信号とし、互いに同一に
構成され、前記一方電源線と前記第１ないし第（ｎ＋
１）インバータのもう一つの電源入力端との間にそれぞ
れ介挿され、第２制御信号に応じた大きさの電流を供給
する第２群の第１ないし第（ｎ＋１）電流源を、さらに
備え、前記電流制御回路は、前記入力電圧信号に応じて、前記
第１および第２群の電流源が供給する電流の大きさが、
互いに同一となるように、前記第１および第２制御信号
を前記第１および第２群の電流源へそれぞれ供給するこ
とを特徴とする電圧制御発振器。
【請求項９】請求項１ないし請求項６のいずれかに記
載の電圧制御発振器において、前記一方電源線と前記第１ないし第（ｎ＋１）インバー
タのもう一つの電源入力端とが、これらの間に流れる電
流の大きさの前記第１ないし第（ｎ＋１）電流源が供給
する電流の大きさに対する比率である電源電流比が値”
１”を超えるように、互いに結ばれていることを特徴と
する電圧制御発振器。
【請求項１０】請求項９に記載の電圧制御発振器にお
いて、前記第１ないし第（ｎ＋１）電流源を第１群とするとと
もに前記制御信号を第１制御信号とし、互いに同一に構
成され、前記一方電源線と前記第１ないし第（ｎ＋１）
インバータの前記もう一つの電源入力端との間にそれぞ
れ介挿され、第２制御信号に応じた大きさの電流を供給
する第２群の第１ないし第（ｎ＋１）電流源を、さらに
備え、前記電流制御回路は、前記入力電圧信号に応じて、前記
第２群の電流源が供給する電流が、前記第１群の電流源
が供給する電流よりも、大きくなるように、前記第１お
よび第２制御信号を、前記第１および第２群の電流源へ
それぞれ供給することを特徴とする電圧制御発振器。
【請求項１１】請求項１０に記載の電圧制御発振器に
おいて、前記第１群に属する前記第１ないし第（ｎ＋１）電流源
の各々が、前記第１制御信号をゲート電極へ受信する第
１ＭＯＳトランジスタ素子を備え、前記第２群に属する前記第１ないし第（ｎ＋１）電流源
の各々が、前記第２制御信号をゲート電極へ受信する第
２ＭＯＳトランジスタ素子を備え、前記第２ＭＯＳトランジスタ素子のチャネル幅は、前記
第１ＭＯＳトランジスタ素子と電流等価なチャネル幅よ
りも、大きく設定されていることを特徴とする電圧制御
発振器。
【請求項１２】請求項１０に記載の電圧制御発振器に
おいて、前記第１群に属する前記第１ないし第（ｎ＋１）電流源
の各々が、前記第１制御信号をゲート電極へ受信する第
１ＭＯＳトランジスタ素子を備え、前記第２群に属する前記第１ないし第（ｎ＋１）電流源
の各々が、前記第２制御信号をゲート電極へ受信する第
２ＭＯＳトランジスタ素子を備え、前記第２ＭＯＳトランジスタ素子が、ゲート電極どう
し、ドレイン電極どうし、および、ソース電極どうしが
互いに接続された複数個の第３ＭＯＳトランジスタ素子
を備え、前記複数個の第３ＭＯＳトランジスタ素子の各々のチャ
ネル幅は、前記第１ＭＯＳトランジスタと電流等価なチ
ャネル幅と、同一の大きさに設定されていることを特徴
とする電圧制御発振器。
【請求項１３】請求項９に記載の電圧制御発振器にお
いて、前記一方電源線と前記第１ないし第（ｎ＋１）インバー
タの前記もう一つの電源入力端とが、抵抗素子を介して
接続されていることを特徴とする電圧制御発振器。
【請求項１４】請求項９に記載の電圧制御発振器にお
いて、前記一方電源線と前記第１ないし第（ｎ＋１）インバー
タの前記もう一つの電源入力端とが、短絡されているこ
とを特徴とする電圧制御発振器。
【請求項１５】請求項９ないし請求項１４のいずれか
に記載の電圧制御発振器において、前記第１ないし第（ｎ＋１）インバータの各々の出力が
前記他方電源線の電位の側のレベルへと到達可能である
範囲内に、前記電源電流比が設定されていることを特徴
とする電圧制御発振器。
【請求項１６】請求項１５に記載の電圧制御発振器に
おいて、前記第１ないし第（ｎ＋１）インバータの各々の出力が
前記一方電源線の電位の側の第１レベルから前記他方電
源線の電位の側の第２レベルへと遷移する際の遷移時間
Ｔｍａｘならびに遷移速度θ、前記第１ないし第（ｎ＋
１）インバータの各々の閾電圧と前記第１レベルの間の
電位差Ｖｔ、前記閾電圧と前記第２レベルの間の電位差
ａＶｔ、前記電源電流比ｂ、および、ｎ＝２ｋ＋１で定
義される自然数ｋに対して、Ｔｍａｘ≦（ｋ＋１）Ｖｔ
／θ＋ｋａＶｔ／（ｂθ）、の関係が成り立つ範囲内
に、前記電源電流比ｂが設定されていることを特徴とす
る電圧制御発振器。